JP2003298424A - 信号処理装置およびｄ／ａ変換器 - Google Patents
信号処理装置およびｄ／ａ変換器Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
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- H03M7/3002—Conversion to or from differential modulation
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- G11B20/10—Digital recording or reproducing
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- G11B20/10037—A/D conversion, D/A conversion, sampling, slicing and digital quantisation or adjusting parameters thereof
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 アナログ‐デジタル混在ループにおけるＤ／
Ａ変換器について、分解能を落とすことなく高分解能を
維持したまま、より小さな回路面積で実現する。 【解決手段】 ビット変調部１５は、デジタル部から出
力されるｍビットのデジタル制御信号ＤＴ１１を、ｎビ
ット（ｎ＜ｍ）であって、時系列的な平均の精度が実質
的にｍビットである中間デジタル信号ＤＴ２１に変調す
る。Ｄ／Ａ変換部１６は、中間デジタル信号ＤＴ２１を
ｍビット相当のレンジの中間アナログ信号ＤＴ２２に変
換する。そして、中間アナログ信号ＤＴ２２は、アナロ
グフィルタ１７によって平滑化されることにより、元の
ｍビットの精度のアナログ制御信号ＤＴ１２として出力
される。これにより、Ｄ／Ａ変換器１３の分解能を落と
すことなく、内部処理のビット幅を低減し、回路面積を
削減することができる。
Ａ変換器について、分解能を落とすことなく高分解能を
維持したまま、より小さな回路面積で実現する。 【解決手段】 ビット変調部１５は、デジタル部から出
力されるｍビットのデジタル制御信号ＤＴ１１を、ｎビ
ット（ｎ＜ｍ）であって、時系列的な平均の精度が実質
的にｍビットである中間デジタル信号ＤＴ２１に変調す
る。Ｄ／Ａ変換部１６は、中間デジタル信号ＤＴ２１を
ｍビット相当のレンジの中間アナログ信号ＤＴ２２に変
換する。そして、中間アナログ信号ＤＴ２２は、アナロ
グフィルタ１７によって平滑化されることにより、元の
ｍビットの精度のアナログ制御信号ＤＴ１２として出力
される。これにより、Ｄ／Ａ変換器１３の分解能を落と
すことなく、内部処理のビット幅を低減し、回路面積を
削減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、信号処理装置およ
びＤ／Ａ変換器に関し、特に、デジタル部およびアナロ
グ部から構成されるアナログ‐デジタル混在ループによ
ってループ出力を目標値に収束させる信号処理装置にお
けるＤ／Ａ変換の技術に属する。
びＤ／Ａ変換器に関し、特に、デジタル部およびアナロ
グ部から構成されるアナログ‐デジタル混在ループによ
ってループ出力を目標値に収束させる信号処理装置にお
けるＤ／Ａ変換の技術に属する。
【０００２】
【従来の技術】アナログ‐デジタル混在ループを有する
信号処理装置の例として、図１４に、再生信号処理装置
の構成を示す。ピックアップ１は、スピンドルモータ２
によって回転駆動される光ディスクや磁気ディスクなど
の記録媒体３に記録されている情報を読み取り、再生信
号として可変利得増幅器４に出力する。再生信号は、可
変利得増幅器４によってＡ／Ｄ変換器６の入力ダイナミ
ックレンジに見合うように振幅の調整が行われる。その
後、アナログフィルタ５によって高域雑音除去などが行
われ、Ａ／Ｄ変換器６によって量子化され、デジタル信
号ＤＴ０に変換される。
信号処理装置の例として、図１４に、再生信号処理装置
の構成を示す。ピックアップ１は、スピンドルモータ２
によって回転駆動される光ディスクや磁気ディスクなど
の記録媒体３に記録されている情報を読み取り、再生信
号として可変利得増幅器４に出力する。再生信号は、可
変利得増幅器４によってＡ／Ｄ変換器６の入力ダイナミ
ックレンジに見合うように振幅の調整が行われる。その
後、アナログフィルタ５によって高域雑音除去などが行
われ、Ａ／Ｄ変換器６によって量子化され、デジタル信
号ＤＴ０に変換される。
【０００３】デジタル信号ＤＴ０は、デジタル信号処理
ブロック７およびＰＬＬブロック８に入力され、記録デ
ータＤＴ１およびクロックＣＫ１がそれぞれ抽出され
る。また、デジタル信号ＤＴ０は、オフセット調整ブロ
ック９およびゲイン調整ブロック１０によって、フィー
ドバックされる。オフセット調整ブロック９はＡ／Ｄ変
換器６におけるオフセットを補正すべく、また、ゲイン
調整ブロック１０は可変利得増幅器４の増幅率を補正す
べく、それぞれデジタル信号ＤＴ０に基づいてアナログ
制御信号を生成する。
ブロック７およびＰＬＬブロック８に入力され、記録デ
ータＤＴ１およびクロックＣＫ１がそれぞれ抽出され
る。また、デジタル信号ＤＴ０は、オフセット調整ブロ
ック９およびゲイン調整ブロック１０によって、フィー
ドバックされる。オフセット調整ブロック９はＡ／Ｄ変
換器６におけるオフセットを補正すべく、また、ゲイン
調整ブロック１０は可変利得増幅器４の増幅率を補正す
べく、それぞれデジタル信号ＤＴ０に基づいてアナログ
制御信号を生成する。
【０００４】アナログ‐デジタル混在ループは、ＰＬＬ
ブロック８の内部にも存在する。図１５は、ＰＬＬブロ
ック８の内部構成を示す。ＰＬＬブロック８が周波数検
出モードにあるとき、周波数比較器８２は、フィードバ
ックされた信号（分周器８９によって分周された出力ク
ロックＣＫ１の分周信号）と、デジタル信号ＤＴ０との
周波数誤差を算出する。ループフィルタ８４は、この誤
差の量に基づいて、デジタル制御信号ＤＴ１１を生成す
る。そして、デジタル制御信号ＤＴ１１は、Ｄ／Ａ変換
器８６によって、アナログ制御信号ＤＴ１２に変換され
る。このアナログ制御信号ＤＴ１２に基づいて、ＶＣＯ
（Voltage Controlled Oscillator ）８８は、クロック
ＣＫ１を補正して出力する。
ブロック８の内部にも存在する。図１５は、ＰＬＬブロ
ック８の内部構成を示す。ＰＬＬブロック８が周波数検
出モードにあるとき、周波数比較器８２は、フィードバ
ックされた信号（分周器８９によって分周された出力ク
ロックＣＫ１の分周信号）と、デジタル信号ＤＴ０との
周波数誤差を算出する。ループフィルタ８４は、この誤
差の量に基づいて、デジタル制御信号ＤＴ１１を生成す
る。そして、デジタル制御信号ＤＴ１１は、Ｄ／Ａ変換
器８６によって、アナログ制御信号ＤＴ１２に変換され
る。このアナログ制御信号ＤＴ１２に基づいて、ＶＣＯ
（Voltage Controlled Oscillator ）８８は、クロック
ＣＫ１を補正して出力する。
【０００５】上記のＰＬＬブロック８におけるＤ／Ａ変
換器８６として、高速動作が可能であり、かつ分解能の
高い電流セル方式のものが用いられる。
換器８６として、高速動作が可能であり、かつ分解能の
高い電流セル方式のものが用いられる。
【０００６】図１６は、電流セル方式の８ビットＤ／Ａ
変換器８６の内部構成を示す。入力される８ビットのデ
ジタル制御信号ＤＴ１１は、システムクロックに同期し
て、レジスタ部８６１に格納される。そして、下位４ビ
ットは、重み付け電流源群８６３のＯＮ／ＯＦＦ制御に
用いられ、一方、上位４ビットは、デコーダ部８６２に
よって１５ビットデータにデコードされる。１５ビット
データは、電流セルマトリックス群８６４中の上位４ビ
ットの値に相当する個数の電流セル（１６Ｉ0）のＯＮ
／ＯＦＦ制御に用いられる。
変換器８６の内部構成を示す。入力される８ビットのデ
ジタル制御信号ＤＴ１１は、システムクロックに同期し
て、レジスタ部８６１に格納される。そして、下位４ビ
ットは、重み付け電流源群８６３のＯＮ／ＯＦＦ制御に
用いられ、一方、上位４ビットは、デコーダ部８６２に
よって１５ビットデータにデコードされる。１５ビット
データは、電流セルマトリックス群８６４中の上位４ビ
ットの値に相当する個数の電流セル（１６Ｉ0）のＯＮ
／ＯＦＦ制御に用いられる。
【０００７】上記のＤ／Ａ変換器８６に、デジタル制御
信号ＤＴ１１として、たとえば、“００１０１１００”
が入力された場合を考える。このとき、下位４ビットは
“１１００”であるので、重み付け電流源群８６３の出
力は、８Ｉ0＋４Ｉ0＝１２Ｉ 0となる。また、上位４ビ
ットは“００１０”であるので、電流セルマトリックス
群８６４では２個の電流セルがＯＮとなり、１６Ｉ0×
２＝３２Ｉ0が出力される。重み付け電流源群８６３お
よび電流セルマトリックス群８６４からの出力は、出力
部８６５によって合計され、最終的に、アナログ制御信
号ＤＴ１２として、１２Ｉ0＋３２Ｉ0＝４４Ｉ0が出力
される。
信号ＤＴ１１として、たとえば、“００１０１１００”
が入力された場合を考える。このとき、下位４ビットは
“１１００”であるので、重み付け電流源群８６３の出
力は、８Ｉ0＋４Ｉ0＝１２Ｉ 0となる。また、上位４ビ
ットは“００１０”であるので、電流セルマトリックス
群８６４では２個の電流セルがＯＮとなり、１６Ｉ0×
２＝３２Ｉ0が出力される。重み付け電流源群８６３お
よび電流セルマトリックス群８６４からの出力は、出力
部８６５によって合計され、最終的に、アナログ制御信
号ＤＴ１２として、１２Ｉ0＋３２Ｉ0＝４４Ｉ0が出力
される。
【０００８】
【発明が解決しようとする課題】ＰＬＬブロック８で
は、制御すべきＶＣＯ８８の出力周波数は広範囲に渡
る。このため、Ｄ／Ａ変換器８５，８６として分解能の
高いものが用いられる。しかし、高分解能のＤ／Ａ変換
器は、ビット幅の大きなデジタル制御信号ＤＴ１１を入
力とし、内部処理におけるビット幅も大きなものとな
る。このため、特に、電流セル方式のようなＤ／Ａ変換
器などでは、回路面積の増加を招き、コスト削減を困難
なものにする。
は、制御すべきＶＣＯ８８の出力周波数は広範囲に渡
る。このため、Ｄ／Ａ変換器８５，８６として分解能の
高いものが用いられる。しかし、高分解能のＤ／Ａ変換
器は、ビット幅の大きなデジタル制御信号ＤＴ１１を入
力とし、内部処理におけるビット幅も大きなものとな
る。このため、特に、電流セル方式のようなＤ／Ａ変換
器などでは、回路面積の増加を招き、コスト削減を困難
なものにする。
【０００９】また、ＰＬＬブロック８に限らず、一般
に、アナログ‐デジタル混在ループを備えた信号処理装
置には、Ｄ／Ａ変換器またはこれに相当する素子が必要
である。そして、Ｄ／Ａ変換器またはこれに相当する素
子として、分解能の高いものを必要とする場合には、上
記と同様の問題が生ずる。
に、アナログ‐デジタル混在ループを備えた信号処理装
置には、Ｄ／Ａ変換器またはこれに相当する素子が必要
である。そして、Ｄ／Ａ変換器またはこれに相当する素
子として、分解能の高いものを必要とする場合には、上
記と同様の問題が生ずる。
【００１０】上記の問題に鑑み、本発明は、アナログ‐
デジタル混在ループにおけるＤ／Ａ変換器について、分
解能を落とすことなく高分解能を維持したまま、より小
さな回路面積で実現することを課題とする。そして、こ
のようなＤ／Ａ変換器を備えた信号処理装置の提供を課
題とする。
デジタル混在ループにおけるＤ／Ａ変換器について、分
解能を落とすことなく高分解能を維持したまま、より小
さな回路面積で実現することを課題とする。そして、こ
のようなＤ／Ａ変換器を備えた信号処理装置の提供を課
題とする。
【００１１】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１の発明が講じた手段は、デジタル信号処
理を行うデジタル部とアナログ信号処理を行うアナログ
部とから構成されるループによって、ループ出力を目標
値に収束させる信号処理装置として、前記デジタル部か
ら入力するｍビット（ｍは正の整数）のデジタル制御信
号を、当該ｍビットのデジタル制御信号と実質的に同等
な精度のアナログ制御信号に変換し、前記アナログ部に
出力するＤ／Ａ変換器を備えたものとする。そして、前
記Ｄ／Ａ変換器は、前記ｍビットのデジタル制御信号
を、ｎビット（ｎは正の整数：ｎ＜ｍ）であって、時系
列的な平均の精度が当該ｍビットのデジタル制御信号の
精度と実質的に同等である中間デジタル信号に変調する
ビット変調部と、前記ｎビットの中間デジタル信号を、
前記ｍビット相当のレンジの中間アナログ信号に変換す
るＤ／Ａ変換部と、前記中間アナログ信号を平滑化し、
前記アナログ制御信号として出力するアナログフィルタ
とを有するものとする。
めに、請求項１の発明が講じた手段は、デジタル信号処
理を行うデジタル部とアナログ信号処理を行うアナログ
部とから構成されるループによって、ループ出力を目標
値に収束させる信号処理装置として、前記デジタル部か
ら入力するｍビット（ｍは正の整数）のデジタル制御信
号を、当該ｍビットのデジタル制御信号と実質的に同等
な精度のアナログ制御信号に変換し、前記アナログ部に
出力するＤ／Ａ変換器を備えたものとする。そして、前
記Ｄ／Ａ変換器は、前記ｍビットのデジタル制御信号
を、ｎビット（ｎは正の整数：ｎ＜ｍ）であって、時系
列的な平均の精度が当該ｍビットのデジタル制御信号の
精度と実質的に同等である中間デジタル信号に変調する
ビット変調部と、前記ｎビットの中間デジタル信号を、
前記ｍビット相当のレンジの中間アナログ信号に変換す
るＤ／Ａ変換部と、前記中間アナログ信号を平滑化し、
前記アナログ制御信号として出力するアナログフィルタ
とを有するものとする。
【００１２】請求項１の発明によると、ビット変調部に
よって、ｍビットのデジタル制御信号は、ビット幅をｎ
ビットに落とした中間デジタル信号に変調される。この
中間デジタル信号の時系列的な平均の精度は、ｍビット
のデジタル制御信号の精度と実質的に同等なものであ
る。そして、中間デジタル信号は、Ｄ／Ａ変換部によっ
て、ｍビット相当のレンジの中間アナログ信号に変換さ
れる。この中間アナログ信号もまた、中間デジタル信号
と同様に、実質的にｍビットの精度を持つ。最後に、中
間アナログ信号は、アナログフィルタによって平滑化さ
れ、ｍビットのデジタル制御信号と実質的に同等な精度
のアナログ制御信号として出力される。したがって、本
発明により、Ｄ／Ａ変換器の分解能を落とすことなく、
Ｄ／Ａ変換器の内部における処理ビット幅を低減して、
信号装置全体としての回路面積を削減することができ
る。
よって、ｍビットのデジタル制御信号は、ビット幅をｎ
ビットに落とした中間デジタル信号に変調される。この
中間デジタル信号の時系列的な平均の精度は、ｍビット
のデジタル制御信号の精度と実質的に同等なものであ
る。そして、中間デジタル信号は、Ｄ／Ａ変換部によっ
て、ｍビット相当のレンジの中間アナログ信号に変換さ
れる。この中間アナログ信号もまた、中間デジタル信号
と同様に、実質的にｍビットの精度を持つ。最後に、中
間アナログ信号は、アナログフィルタによって平滑化さ
れ、ｍビットのデジタル制御信号と実質的に同等な精度
のアナログ制御信号として出力される。したがって、本
発明により、Ｄ／Ａ変換器の分解能を落とすことなく、
Ｄ／Ａ変換器の内部における処理ビット幅を低減して、
信号装置全体としての回路面積を削減することができ
る。
【００１３】請求項２の発明では、請求項１のビット変
調部は、前記ｍビットのデジタル制御信号の下位（ｍ−
ｎ）ビットから、１ビットであって、時系列的な平均の
精度が当該（ｍ−ｎ）ビットの精度と実質的に同等であ
る変調ビットを生成し、前記ｍビットのデジタル制御信
号の上位ｎビットと前記変調ビットとを加算して、前記
ｎビットの中間デジタル信号を生成するものとする。
調部は、前記ｍビットのデジタル制御信号の下位（ｍ−
ｎ）ビットから、１ビットであって、時系列的な平均の
精度が当該（ｍ−ｎ）ビットの精度と実質的に同等であ
る変調ビットを生成し、前記ｍビットのデジタル制御信
号の上位ｎビットと前記変調ビットとを加算して、前記
ｎビットの中間デジタル信号を生成するものとする。
【００１４】そして、請求項３の発明が講じた手段は、
デジタル信号処理を行うデジタル部とアナログ信号処理
を行うアナログ部とから構成されるループによって、ル
ープ出力を目標値に収束させる信号処理装置として、前
記デジタル部から入力するｍビット（ｍは正の整数）の
デジタル制御信号を、当該ｍビットのデジタル制御信号
と実質的に同等な精度のアナログ制御信号に変換し、前
記アナログ部に出力するＤ／Ａ変換器を備えたものとす
る。そして、前記Ｄ／Ａ変換器は、前記ｍビットのデジ
タル制御信号の下位（ｍ−ｎ）ビット（ｎは正の整数：
ｎ＜ｍ）から、１ビットであって、時系列的な平均の精
度が当該（ｍ−ｎ）ビットの精度と実質的に同等である
変調ビットを生成するビット変調部と、前記ｍビットの
デジタル制御信号の上位ｎビットを、前記ｍビット相当
のレンジの第１の中間アナログ信号に変換するＤ／Ａ変
換部と、前記Ｄ／Ａ変換部における１ビットに相当する
アナログ値を出力可能に構成され、前記変調ビットをス
イッチング信号として、第２の中間アナログ信号を出力
する電源部と、前記第１および第２の中間アナログ信号
を加算する加算器と、前記加算器からの出力を平滑化
し、前記アナログ制御信号として出力するアナログフィ
ルタとを有するものとする。
デジタル信号処理を行うデジタル部とアナログ信号処理
を行うアナログ部とから構成されるループによって、ル
ープ出力を目標値に収束させる信号処理装置として、前
記デジタル部から入力するｍビット（ｍは正の整数）の
デジタル制御信号を、当該ｍビットのデジタル制御信号
と実質的に同等な精度のアナログ制御信号に変換し、前
記アナログ部に出力するＤ／Ａ変換器を備えたものとす
る。そして、前記Ｄ／Ａ変換器は、前記ｍビットのデジ
タル制御信号の下位（ｍ−ｎ）ビット（ｎは正の整数：
ｎ＜ｍ）から、１ビットであって、時系列的な平均の精
度が当該（ｍ−ｎ）ビットの精度と実質的に同等である
変調ビットを生成するビット変調部と、前記ｍビットの
デジタル制御信号の上位ｎビットを、前記ｍビット相当
のレンジの第１の中間アナログ信号に変換するＤ／Ａ変
換部と、前記Ｄ／Ａ変換部における１ビットに相当する
アナログ値を出力可能に構成され、前記変調ビットをス
イッチング信号として、第２の中間アナログ信号を出力
する電源部と、前記第１および第２の中間アナログ信号
を加算する加算器と、前記加算器からの出力を平滑化
し、前記アナログ制御信号として出力するアナログフィ
ルタとを有するものとする。
【００１５】請求項３の発明によると、ビット変調部に
よって、ｍビットのデジタル制御信号の下位（ｍ−ｎ）
ビットから、１ビットの変調ビットが生成される。この
変調ビットの時系列的な平均の精度は、（ｍ−ｎ）ビッ
トと実質的に同等なものである。そして、変調ビット
は、電源部においてスイッチング信号として用いられ、
第２の中間アナログ信号が出力される。この第２の中間
アナログ信号もまた、変調ビットと同様に、（ｍ−ｎ）
ビットと実質的に同等な精度を持つ。第２のアナログ信
号は、Ｄ／Ａ変換部によって変換された第１の中間アナ
ログ信号と加算され、ｍビットと実質的に同等な精度を
持つ信号となる。最後に、加算器からの出力は、アナロ
グフィルタによって平滑化され、ｍビットのデジタル制
御信号と実質的に同等な精度のアナログ制御信号として
出力される。したがって、本発明により、Ｄ／Ａ変換器
の分解能を落とすことなく、Ｄ／Ａ変換器の内部におけ
る処理ビット幅を低減して、信号装置全体としての回路
面積を削減することができる。
よって、ｍビットのデジタル制御信号の下位（ｍ−ｎ）
ビットから、１ビットの変調ビットが生成される。この
変調ビットの時系列的な平均の精度は、（ｍ−ｎ）ビッ
トと実質的に同等なものである。そして、変調ビット
は、電源部においてスイッチング信号として用いられ、
第２の中間アナログ信号が出力される。この第２の中間
アナログ信号もまた、変調ビットと同様に、（ｍ−ｎ）
ビットと実質的に同等な精度を持つ。第２のアナログ信
号は、Ｄ／Ａ変換部によって変換された第１の中間アナ
ログ信号と加算され、ｍビットと実質的に同等な精度を
持つ信号となる。最後に、加算器からの出力は、アナロ
グフィルタによって平滑化され、ｍビットのデジタル制
御信号と実質的に同等な精度のアナログ制御信号として
出力される。したがって、本発明により、Ｄ／Ａ変換器
の分解能を落とすことなく、Ｄ／Ａ変換器の内部におけ
る処理ビット幅を低減して、信号装置全体としての回路
面積を削減することができる。
【００１６】請求項４の発明では、請求項２または３の
ビット変調部は、前記ｍビットのデジタル制御信号の下
位（ｍ−ｎ）ビットの値が所定の基準値である場合、前
記変調ビットを一の論理レベルの一定値として生成する
一方、前記所定の基準値以外である場合、前記変調ビッ
トを、当該変調ビットの時系列において、連続する２
(m-n)個当たり、前記ｍビットのデジタル制御信号の下
位（ｍ−ｎ）ビットの値に相当する個数のビットが他の
論理レベルとなる変動値として、生成するものとする。
ビット変調部は、前記ｍビットのデジタル制御信号の下
位（ｍ−ｎ）ビットの値が所定の基準値である場合、前
記変調ビットを一の論理レベルの一定値として生成する
一方、前記所定の基準値以外である場合、前記変調ビッ
トを、当該変調ビットの時系列において、連続する２
(m-n)個当たり、前記ｍビットのデジタル制御信号の下
位（ｍ−ｎ）ビットの値に相当する個数のビットが他の
論理レベルとなる変動値として、生成するものとする。
【００１７】請求項４の発明によると、デジタル制御信
号の下位（ｍ−ｎ）ビットの値が所定の基準値（たとえ
ば、「０」）である場合、変調ビットは一の論理レベル
（たとえば、“０”）の一定値として生成される。一
方、所定の基準値以外である場合、変調ビットは、当該
変調ビットの時系列において、連続する２(m-n)個当た
り、前記ｍビットのデジタル制御信号の下位（ｍ−ｎ）
ビットの値に相当する個数のビットが、他の論理レベル
（たとえば、“１”）となる変動値として生成される。
変動値は、時系列的に平均すると、「０」と「１」との
中間的な値を表すことができる。たとえば、下位２ビッ
トについて、値が「３」であるとき、変動値は“０１１
１０１１１…”となり、また、「２」であるとき、変動
値は、“０１０１０１０１…”となる。このとき、変動
値の時系列的な平均値は、それぞれ“０．７５”および
“０．５”となり、１ビットの変調ビットで、実質的に
より高い精度（２ビット相当の精度）の値を表すことが
わかる。したがって、本発明により、変動値を用いるこ
とによって、変調ビットの時系列的な平均の精度を、
（ｍ−ｎ）ビットの精度と実質的に同等にすることがで
きる。
号の下位（ｍ−ｎ）ビットの値が所定の基準値（たとえ
ば、「０」）である場合、変調ビットは一の論理レベル
（たとえば、“０”）の一定値として生成される。一
方、所定の基準値以外である場合、変調ビットは、当該
変調ビットの時系列において、連続する２(m-n)個当た
り、前記ｍビットのデジタル制御信号の下位（ｍ−ｎ）
ビットの値に相当する個数のビットが、他の論理レベル
（たとえば、“１”）となる変動値として生成される。
変動値は、時系列的に平均すると、「０」と「１」との
中間的な値を表すことができる。たとえば、下位２ビッ
トについて、値が「３」であるとき、変動値は“０１１
１０１１１…”となり、また、「２」であるとき、変動
値は、“０１０１０１０１…”となる。このとき、変動
値の時系列的な平均値は、それぞれ“０．７５”および
“０．５”となり、１ビットの変調ビットで、実質的に
より高い精度（２ビット相当の精度）の値を表すことが
わかる。したがって、本発明により、変動値を用いるこ
とによって、変調ビットの時系列的な平均の精度を、
（ｍ−ｎ）ビットの精度と実質的に同等にすることがで
きる。
【００１８】請求項５の発明では、請求項４の信号処理
装置においてｎ＝ｍ−１とする。そして、ビット変調部
は、前記ｍビットのデジタル制御信号の下位１ビットが
“０”のとき、前記変調ビットを一定値“０”として生
成する一方、“１”のとき、前記変調ビットを“０”と
“１”とが交互になる変動値として生成するものとす
る。
装置においてｎ＝ｍ−１とする。そして、ビット変調部
は、前記ｍビットのデジタル制御信号の下位１ビットが
“０”のとき、前記変調ビットを一定値“０”として生
成する一方、“１”のとき、前記変調ビットを“０”と
“１”とが交互になる変動値として生成するものとす
る。
【００１９】請求項６の発明では、請求項２または３の
ｍビットのデジタル制御信号は、時系列的な平均の精度
がｍビットよりも実質的に高くなるように変調されたも
のとする。そして、ビット変調部は、前記変調ビットの
時系列的な平均の精度と前記ｍビットのデジタル制御信
号の下位（ｍ−ｎ）ビットの時系列的な平均の精度とが
実質的に同等になるように、前記変調ビットを生成する
ものとする。
ｍビットのデジタル制御信号は、時系列的な平均の精度
がｍビットよりも実質的に高くなるように変調されたも
のとする。そして、ビット変調部は、前記変調ビットの
時系列的な平均の精度と前記ｍビットのデジタル制御信
号の下位（ｍ−ｎ）ビットの時系列的な平均の精度とが
実質的に同等になるように、前記変調ビットを生成する
ものとする。
【００２０】請求項６の発明によると、Ｄ／Ａ変換器が
入力とするｍビットのデジタル制御信号自体が、時系列
的な平均の精度がｍビットよりも実質的に高くなるよう
に変調されている場合（たとえば、変動値である場合）
には、変調ビットも、その高くされた精度と実質的に同
等になるように生成される。これにより、Ｄ／Ａ変換器
の分解能を、入力とするデジタル制御信号の精度に合わ
せて、高めることができる。
入力とするｍビットのデジタル制御信号自体が、時系列
的な平均の精度がｍビットよりも実質的に高くなるよう
に変調されている場合（たとえば、変動値である場合）
には、変調ビットも、その高くされた精度と実質的に同
等になるように生成される。これにより、Ｄ／Ａ変換器
の分解能を、入力とするデジタル制御信号の精度に合わ
せて、高めることができる。
【００２１】請求項７の発明では、請求項６の信号処理
装置においてｎ＝ｍ−１とする。そして、ビット変調部
は、前記変調ビットを、前記ｍビットのデジタル制御信
号の下位１ビットが２度“１”になったとき“１”にな
る変動値として、生成するものとする。
装置においてｎ＝ｍ−１とする。そして、ビット変調部
は、前記変調ビットを、前記ｍビットのデジタル制御信
号の下位１ビットが２度“１”になったとき“１”にな
る変動値として、生成するものとする。
【００２２】請求項８の発明では、請求項３のビット変
調部は、前記Ｄ／Ａ変換部の第１の動作クロックよりも
速い第２の動作クロックに同期して、前記変調ビットを
生成するものとする。
調部は、前記Ｄ／Ａ変換部の第１の動作クロックよりも
速い第２の動作クロックに同期して、前記変調ビットを
生成するものとする。
【００２３】請求項８の発明によると、変調ビットが、
Ｄ／Ａ変換部の第１の動作クロックよりも速い第２の動
作クロックに同期して生成される。これにより、アナロ
グフィルタの入力がより速く平滑化され、当該信号処理
装置におけるループ出力をより速く目標値に収束させる
ことができる。
Ｄ／Ａ変換部の第１の動作クロックよりも速い第２の動
作クロックに同期して生成される。これにより、アナロ
グフィルタの入力がより速く平滑化され、当該信号処理
装置におけるループ出力をより速く目標値に収束させる
ことができる。
【００２４】請求項９の発明では、請求項２または３の
アナログフィルタは、当該信号処理装置の動作クロック
に応じて、前記アナログ制御信号に対するカットオフ周
波数を切り替えるものとする。
アナログフィルタは、当該信号処理装置の動作クロック
に応じて、前記アナログ制御信号に対するカットオフ周
波数を切り替えるものとする。
【００２５】一方、請求項１０の発明が講じた手段は、
Ｄ／Ａ変換器として、ｍビット（ｍは正の整数）のデジ
タル信号を、ｎビット（ｎは正の整数：ｎ＜ｍ）であっ
て、時系列的な平均の精度が当該ｍビットのデジタル信
号の精度と実質的に同等である中間デジタル信号に変調
するビット変調部と、前記ｎビットの中間デジタル信号
を、前記ｍビット相当のレンジの中間アナログ信号に変
換するＤ／Ａ変換部と、前記中間アナログ信号を平滑化
し、前記ｍビットのデジタル信号と実質的に同等な精度
のアナログ信号として、出力するアナログフィルタとを
備えたものとする。
Ｄ／Ａ変換器として、ｍビット（ｍは正の整数）のデジ
タル信号を、ｎビット（ｎは正の整数：ｎ＜ｍ）であっ
て、時系列的な平均の精度が当該ｍビットのデジタル信
号の精度と実質的に同等である中間デジタル信号に変調
するビット変調部と、前記ｎビットの中間デジタル信号
を、前記ｍビット相当のレンジの中間アナログ信号に変
換するＤ／Ａ変換部と、前記中間アナログ信号を平滑化
し、前記ｍビットのデジタル信号と実質的に同等な精度
のアナログ信号として、出力するアナログフィルタとを
備えたものとする。
【００２６】請求項１１の発明では、請求項１０のビッ
ト変調部は、前記ｍビットのデジタル信号の下位（ｍ−
ｎ）ビットから、１ビットであって、時系列的な平均の
精度が当該（ｍ−ｎ）ビットの精度と実質的に同等であ
る変調ビットを生成し、前記ｍビットのデジタル信号の
上位ｎビットと前記変調ビットとを加算して、前記ｎビ
ットの中間デジタル信号を生成するものとする。
ト変調部は、前記ｍビットのデジタル信号の下位（ｍ−
ｎ）ビットから、１ビットであって、時系列的な平均の
精度が当該（ｍ−ｎ）ビットの精度と実質的に同等であ
る変調ビットを生成し、前記ｍビットのデジタル信号の
上位ｎビットと前記変調ビットとを加算して、前記ｎビ
ットの中間デジタル信号を生成するものとする。
【００２７】そして、請求項１２の発明が講じた手段
は、Ｄ／Ａ変換器として、ｍビット（ｍは正の整数）の
デジタル信号の下位（ｍ−ｎ）ビット（ｎは正の整数：
ｎ＜ｍ）から、１ビットであって、時系列的な平均の精
度が当該（ｍ−ｎ）ビットの精度と実質的に同等である
変調ビットを生成するビット変調部と、前記ｍビットの
デジタル信号の上位ｎビットを、前記ｍビット相当のレ
ンジの第１の中間アナログ信号に変換するＤ／Ａ変換部
と、前記Ｄ／Ａ変換部における１ビットに相当するアナ
ログ値を出力可能に構成され、前記変調ビットをスイッ
チング信号として、第２の中間アナログ信号を出力する
電源部と、前記第１および第２の中間アナログ信号を加
算する加算器と、前記加算器からの出力を平滑化し、前
記ｍビットのデジタル信号と実質的に同等な精度のアナ
ログ信号として、出力するアナログフィルタとを備えた
ものとする。
は、Ｄ／Ａ変換器として、ｍビット（ｍは正の整数）の
デジタル信号の下位（ｍ−ｎ）ビット（ｎは正の整数：
ｎ＜ｍ）から、１ビットであって、時系列的な平均の精
度が当該（ｍ−ｎ）ビットの精度と実質的に同等である
変調ビットを生成するビット変調部と、前記ｍビットの
デジタル信号の上位ｎビットを、前記ｍビット相当のレ
ンジの第１の中間アナログ信号に変換するＤ／Ａ変換部
と、前記Ｄ／Ａ変換部における１ビットに相当するアナ
ログ値を出力可能に構成され、前記変調ビットをスイッ
チング信号として、第２の中間アナログ信号を出力する
電源部と、前記第１および第２の中間アナログ信号を加
算する加算器と、前記加算器からの出力を平滑化し、前
記ｍビットのデジタル信号と実質的に同等な精度のアナ
ログ信号として、出力するアナログフィルタとを備えた
ものとする。
【００２８】そして、請求項１３の発明では、請求項１
１または１２のｍビットのデジタル信号は、時系列的な
平均値の精度がｍビットよりも実質的に高くなるように
変調されたものとする。そして、ビット変調部は、前記
変調ビットの時系列的な平均の精度と前記ｍビットのデ
ジタル信号の下位（ｍ−ｎ）ビットの時系列的な平均の
精度とが実質的に同等になるように、前記変調ビットを
生成するものとする。
１または１２のｍビットのデジタル信号は、時系列的な
平均値の精度がｍビットよりも実質的に高くなるように
変調されたものとする。そして、ビット変調部は、前記
変調ビットの時系列的な平均の精度と前記ｍビットのデ
ジタル信号の下位（ｍ−ｎ）ビットの時系列的な平均の
精度とが実質的に同等になるように、前記変調ビットを
生成するものとする。
【００２９】
【発明の実施の形態】図１は、本発明による信号処理装
置の構成を示す。図１の信号処理装置は、デジタル部お
よびアナログ部から構成されるアナログ‐デジタル混在
ループによって、ループ出力を目標値に収束させるもの
である。
置の構成を示す。図１の信号処理装置は、デジタル部お
よびアナログ部から構成されるアナログ‐デジタル混在
ループによって、ループ出力を目標値に収束させるもの
である。
【００３０】まず、誤差算出部１１は、フィードバック
されたループ出力と目標値との誤差を算出し、デジタル
処理部１２は、算出された誤差の量に基づいて、ｍビッ
トのデジタル制御信号ＤＴ１１を生成する。デジタル制
御信号ＤＴ１１は、Ｄ／Ａ変換器１３によって、デジタ
ル制御信号ＤＴ１１と同等な精度のアナログ制御信号Ｄ
Ｔ１２に変換される。
されたループ出力と目標値との誤差を算出し、デジタル
処理部１２は、算出された誤差の量に基づいて、ｍビッ
トのデジタル制御信号ＤＴ１１を生成する。デジタル制
御信号ＤＴ１１は、Ｄ／Ａ変換器１３によって、デジタ
ル制御信号ＤＴ１１と同等な精度のアナログ制御信号Ｄ
Ｔ１２に変換される。
【００３１】Ｄ／Ａ変換器１３において、ビット変調部
１５は、デジタル制御信号ＤＴ１１を変調し、ｎビット
（ｎ＜ｍ）の中間デジタル信号ＤＴ２１として出力す
る。ここで、中間デジタル信号ＤＴ２１の時系列的な平
均の精度は、デジタル制御信号ＤＴ１１の精度と実質的
に同等なものである。Ｄ／Ａ変換部１６は、中間デジタ
ル信号ＤＴ２１を、ｍビット相当のレンジの中間アナロ
グ信号ＤＴ２２に変換する。そして、アナログフィルタ
１７は、中間アナログ信号ＤＴ２２を平滑化し、アナロ
グ制御信号ＤＴ１２として出力する。アナログ部１４
は、アナログ制御信号ＤＴ１２に基づいて、ループ出力
を補正して出力する。
１５は、デジタル制御信号ＤＴ１１を変調し、ｎビット
（ｎ＜ｍ）の中間デジタル信号ＤＴ２１として出力す
る。ここで、中間デジタル信号ＤＴ２１の時系列的な平
均の精度は、デジタル制御信号ＤＴ１１の精度と実質的
に同等なものである。Ｄ／Ａ変換部１６は、中間デジタ
ル信号ＤＴ２１を、ｍビット相当のレンジの中間アナロ
グ信号ＤＴ２２に変換する。そして、アナログフィルタ
１７は、中間アナログ信号ＤＴ２２を平滑化し、アナロ
グ制御信号ＤＴ１２として出力する。アナログ部１４
は、アナログ制御信号ＤＴ１２に基づいて、ループ出力
を補正して出力する。
【００３２】以下、本発明の実施の形態として、図１の
信号処理装置を、図１４のＰＬＬブロック８に適用した
例について、図面を参照しながら説明する。
信号処理装置を、図１４のＰＬＬブロック８に適用した
例について、図面を参照しながら説明する。
【００３３】（第１の実施形態）図２は、本発明の第１
の実施形態に係るＰＬＬブロック８Ａの構成を示す。本
実施形態に係るＰＬＬブロック８Ａは、図１５のＤ／Ａ
変換器８６に代えて、Ｄ／Ａ変換器８６Ａを備えてい
る。
の実施形態に係るＰＬＬブロック８Ａの構成を示す。本
実施形態に係るＰＬＬブロック８Ａは、図１５のＤ／Ａ
変換器８６に代えて、Ｄ／Ａ変換器８６Ａを備えてい
る。
【００３４】ＰＬＬブロック８Ａは、位相比較器８１、
周波数比較器８２、位相誤差を平滑化して８ビットのデ
ジタル制御信号を出力するデジタルフィルタ８３、周波
数誤差を平滑化して８ビットのデジタル制御信号ＤＴ１
１を出力するデジタルフィルタ８４、Ｄ／Ａ変換器８
５，８６Ａ、Ｄ／Ａ変換器８５，８６Ａの出力を加算す
る加算器８７、加算器８７の出力に応じて出力クロック
ＣＫ１の発振周波数を変更するＶＣＯ８８および出力ク
ロックＣＫ１を分周して分周クロックを生成する分周器
８９を備えている。なお、比較器８１，８２およびデジ
タルフィルタ８３，８４は、本発明のデジタル部に相当
するものであり、加算器８７およびＶＣＯ８８は、本発
明のアナログ部に相当するものである。
周波数比較器８２、位相誤差を平滑化して８ビットのデ
ジタル制御信号を出力するデジタルフィルタ８３、周波
数誤差を平滑化して８ビットのデジタル制御信号ＤＴ１
１を出力するデジタルフィルタ８４、Ｄ／Ａ変換器８
５，８６Ａ、Ｄ／Ａ変換器８５，８６Ａの出力を加算す
る加算器８７、加算器８７の出力に応じて出力クロック
ＣＫ１の発振周波数を変更するＶＣＯ８８および出力ク
ロックＣＫ１を分周して分周クロックを生成する分周器
８９を備えている。なお、比較器８１，８２およびデジ
タルフィルタ８３，８４は、本発明のデジタル部に相当
するものであり、加算器８７およびＶＣＯ８８は、本発
明のアナログ部に相当するものである。
【００３５】周波数比較器８２には、光ディスクなどか
ら読み出された再生信号を量子化したデジタル信号ＤＴ
０が２の補数形式で入力される。たとえば、ＣＤ再生装
置の場合、再生信号のデータ間隔は、Ｔをチャネルビッ
ト間隔として、３Ｔ〜１１Ｔに制限される。したがっ
て、周波数比較器８２は、量子化されたデジタル信号Ｄ
Ｔ０のゼロクロスの間隔をウォッチし、その間隔の最大
の期待値である１１Ｔまたは最小の期待値である３Ｔと
の差を、周波数誤差として算出する。そして、算出され
た周波数誤差はデジタルフィルタ８４によって積分さ
れ、８ビットのデジタル制御信号ＤＴ１１として出力さ
れる。
ら読み出された再生信号を量子化したデジタル信号ＤＴ
０が２の補数形式で入力される。たとえば、ＣＤ再生装
置の場合、再生信号のデータ間隔は、Ｔをチャネルビッ
ト間隔として、３Ｔ〜１１Ｔに制限される。したがっ
て、周波数比較器８２は、量子化されたデジタル信号Ｄ
Ｔ０のゼロクロスの間隔をウォッチし、その間隔の最大
の期待値である１１Ｔまたは最小の期待値である３Ｔと
の差を、周波数誤差として算出する。そして、算出され
た周波数誤差はデジタルフィルタ８４によって積分さ
れ、８ビットのデジタル制御信号ＤＴ１１として出力さ
れる。
【００３６】デジタル制御信号ＤＴ１１は、Ｄ／Ａ変換
器８６Ａによって、アナログ制御信号ＤＴ１２に変換さ
れる。Ｄ／Ａ変換器８６Ａの構成および動作について
は、後ほど詳細に説明する。
器８６Ａによって、アナログ制御信号ＤＴ１２に変換さ
れる。Ｄ／Ａ変換器８６Ａの構成および動作について
は、後ほど詳細に説明する。
【００３７】アナログ制御信号ＤＴ１２は、ＶＣＯ８８
の制御入力となり、周波数比較器８２によって算出され
る周波数誤差がなくなるなるように、出力クロックＣＫ
１の周波数を制御する。そして、ＶＣＯ８８の出力クロ
ックＣＫ１の周波数とデジタル信号ＤＴ０の周波数とが
等しくなると、デジタルフィルタ８４から出力されるデ
ジタル制御信号ＤＴ１１は定常状態に落ち着く。以上の
周波数引き込みが完了すると、続いて、位相検出ループ
（８１−８３−８５−８７−８８−８９）において、位
相の補正が行われる。
の制御入力となり、周波数比較器８２によって算出され
る周波数誤差がなくなるなるように、出力クロックＣＫ
１の周波数を制御する。そして、ＶＣＯ８８の出力クロ
ックＣＫ１の周波数とデジタル信号ＤＴ０の周波数とが
等しくなると、デジタルフィルタ８４から出力されるデ
ジタル制御信号ＤＴ１１は定常状態に落ち着く。以上の
周波数引き込みが完了すると、続いて、位相検出ループ
（８１−８３−８５−８７−８８−８９）において、位
相の補正が行われる。
【００３８】次に、Ｄ／Ａ変換器８６Ａに関して、以
下、詳細に説明する。
下、詳細に説明する。
【００３９】Ｄ／Ａ変換器８６Ａは、ビット変調部１
５、Ｄ／Ａ変換部１６およびアナログフィルタ１７から
構成される。
５、Ｄ／Ａ変換部１６およびアナログフィルタ１７から
構成される。
【００４０】図３は、ビット変調部１５の構成を示す。
ビット変調部１５は、入力とする８ビットのデジタル制
御信号ＤＴ１１を変調し、７ビットの中間デジタル信号
ＤＴ２１を出力するものである。
ビット変調部１５は、入力とする８ビットのデジタル制
御信号ＤＴ１１を変調し、７ビットの中間デジタル信号
ＤＴ２１を出力するものである。
【００４１】レジスタ１５１は、デジタル制御信号ＤＴ
１１の上位７ビットを格納し、出力する。一方、レジス
タ１５４は、初期値として“０”を格納しており、セレ
クタ１５３からの出力を格納し、出力する。なお、レジ
スタ１５４が出力する１ビットの信号は、本発明の変調
ビットに相当するものである。
１１の上位７ビットを格納し、出力する。一方、レジス
タ１５４は、初期値として“０”を格納しており、セレ
クタ１５３からの出力を格納し、出力する。なお、レジ
スタ１５４が出力する１ビットの信号は、本発明の変調
ビットに相当するものである。
【００４２】セレクタ１５３は、基準値を「０」とし
て、デジタル制御信号ＤＴ１１のＬＳＢ（最下位ビッ
ト）の値が「０」の場合、つまり、基準値と等しい場合
には、論理レベルが“０”の一定値を出力する。一方、
「１」の場合、つまり、基準値以外の場合には、ＥＸＯ
Ｒ回路１５２からの出力を選択して出力する。なお、Ｌ
ＳＢの値が「１」の場合、ＥＸＯＲ回路１５２の出力
は、“１，０，１，０，…”というように、“０”と
“１”とが交互になる変動値となる。
て、デジタル制御信号ＤＴ１１のＬＳＢ（最下位ビッ
ト）の値が「０」の場合、つまり、基準値と等しい場合
には、論理レベルが“０”の一定値を出力する。一方、
「１」の場合、つまり、基準値以外の場合には、ＥＸＯ
Ｒ回路１５２からの出力を選択して出力する。なお、Ｌ
ＳＢの値が「１」の場合、ＥＸＯＲ回路１５２の出力
は、“１，０，１，０，…”というように、“０”と
“１”とが交互になる変動値となる。
【００４３】レジスタ１５１，１５４からの出力は、加
算器１５５によって加算された後、クリッピング回路１
５６によってクリッピング処理が行われ、７ビットの中
間デジタル信号ＤＴ２１として出力される。
算器１５５によって加算された後、クリッピング回路１
５６によってクリッピング処理が行われ、７ビットの中
間デジタル信号ＤＴ２１として出力される。
【００４４】以上のように構成されたビット変調部１５
によると、たとえば、デジタル制御信号ＤＴ１１として
“００１０００１１”（１０進数表記で“３５”）が入
力された場合、出力される７ビットの中間デジタル信号
ＤＴ２１は、“００１００１０”（１０進数表記で“１
８”）と“００１０００１”（１０進数表記で“１
７”）とが交互に繰り返される変動値となる。
によると、たとえば、デジタル制御信号ＤＴ１１として
“００１０００１１”（１０進数表記で“３５”）が入
力された場合、出力される７ビットの中間デジタル信号
ＤＴ２１は、“００１００１０”（１０進数表記で“１
８”）と“００１０００１”（１０進数表記で“１
７”）とが交互に繰り返される変動値となる。
【００４５】次に、図４は、Ｄ／Ａ変換部１６の入出力
の関係を示す。Ｄ／Ａ変換部１６は、７ビットの中間デ
ジタル信号ＤＴ２１を入力とし、８ビット相当のレンジ
の中間アナログ信号ＤＴ２２を出力する。図４におい
て、Ｄ／Ａ変換部１６の入力とする中間デジタル信号Ｄ
Ｔ２１のレンジは０〜１２７であり、出力とする中間ア
ナログ信号ＤＴ２２のレンジは０〜２５４（ただし、偶
数。）となっている。
の関係を示す。Ｄ／Ａ変換部１６は、７ビットの中間デ
ジタル信号ＤＴ２１を入力とし、８ビット相当のレンジ
の中間アナログ信号ＤＴ２２を出力する。図４におい
て、Ｄ／Ａ変換部１６の入力とする中間デジタル信号Ｄ
Ｔ２１のレンジは０〜１２７であり、出力とする中間ア
ナログ信号ＤＴ２２のレンジは０〜２５４（ただし、偶
数。）となっている。
【００４６】上記の中間アナログ信号ＤＴ２２の瞬間値
の精度は７ビット相当であり、その値は偶数となる。し
かし、アナログフィルタ１７によって平滑化されること
により、奇数値を出力することができ、実質的に８ビッ
ト相当の精度のアナログ制御信号ＤＴ１２を得ることが
できる。
の精度は７ビット相当であり、その値は偶数となる。し
かし、アナログフィルタ１７によって平滑化されること
により、奇数値を出力することができ、実質的に８ビッ
ト相当の精度のアナログ制御信号ＤＴ１２を得ることが
できる。
【００４７】図５は、Ｄ／Ａ変換器８６Ａに、デジタル
制御信号ＤＴ１１として“００１０００１１”（１０進
数表記で“３５”）が入力されたときのタイミングチャ
ートである。デジタル制御信号ＤＴ１１は、ビット変調
部１５によって、７ビットの中間デジタル信号ＤＴ２１
に変調される。上述したように、中間デジタル信号ＤＴ
２１は、“１８”と“１７”とが交互に繰り返される変
動値となっている。
制御信号ＤＴ１１として“００１０００１１”（１０進
数表記で“３５”）が入力されたときのタイミングチャ
ートである。デジタル制御信号ＤＴ１１は、ビット変調
部１５によって、７ビットの中間デジタル信号ＤＴ２１
に変調される。上述したように、中間デジタル信号ＤＴ
２１は、“１８”と“１７”とが交互に繰り返される変
動値となっている。
【００４８】中間デジタル信号ＤＴ２１は、Ｄ／Ａ変換
部１６によって８ビット相当のレンジの中間アナログ信
号ＤＴ２２に変換される。この中間アナログ信号ＤＴ２
２もまた、中間デジタル信号ＤＴ２１と同様に、“３
６”と“３４”とが交互に繰り返される変動値となって
いる。そして、中間アナログ信号ＤＴ２２はアナログフ
ィルタ１７によって平滑化されることにより、デジタル
制御信号ＤＴ１１が示す値である“３５”に収束してい
く。結果として、アナログ制御信号ＤＴ１２の値とし
て、“３５”を得ることができる。
部１６によって８ビット相当のレンジの中間アナログ信
号ＤＴ２２に変換される。この中間アナログ信号ＤＴ２
２もまた、中間デジタル信号ＤＴ２１と同様に、“３
６”と“３４”とが交互に繰り返される変動値となって
いる。そして、中間アナログ信号ＤＴ２２はアナログフ
ィルタ１７によって平滑化されることにより、デジタル
制御信号ＤＴ１１が示す値である“３５”に収束してい
く。結果として、アナログ制御信号ＤＴ１２の値とし
て、“３５”を得ることができる。
【００４９】以上、本実施形態によると、Ｄ／Ａ変換器
８６Ａの分解能を落とすことなく、その内部におけるＤ
／Ａ変換部１６の処理ビット幅を、８ビットから７ビッ
トへと、小さくすることができる。これにより、ＰＬＬ
ブロック８Ａのループ性能を保ったまま、回路面積を削
減することができる。
８６Ａの分解能を落とすことなく、その内部におけるＤ
／Ａ変換部１６の処理ビット幅を、８ビットから７ビッ
トへと、小さくすることができる。これにより、ＰＬＬ
ブロック８Ａのループ性能を保ったまま、回路面積を削
減することができる。
【００５０】なお、ビット変調部１５の入力は８ビット
のデジタル制御信号ＤＴ１１、また、出力は７ビットの
中間デジタル信号ＤＴ２１としたが、本発明はこれに限
定されるものではない。ビット変調部１５は、一般的
に、ｍ（ｍは正の整数）ビットのデジタル制御信号ＤＴ
１１を入力とし、ｎビット（ｎは正の整数：ｎ＜ｍ）の
中間デジタル信号ＤＴ２１を出力とすることが可能であ
る。この場合、図３におけるデジタル制御信号ＤＴ１１
のＬＳＢに代えて、デジタル制御信号ＤＴ１１の下位
（ｍ−ｎ）ビットから、１ビットの変調ビットを生成す
るような構成にすればよい。
のデジタル制御信号ＤＴ１１、また、出力は７ビットの
中間デジタル信号ＤＴ２１としたが、本発明はこれに限
定されるものではない。ビット変調部１５は、一般的
に、ｍ（ｍは正の整数）ビットのデジタル制御信号ＤＴ
１１を入力とし、ｎビット（ｎは正の整数：ｎ＜ｍ）の
中間デジタル信号ＤＴ２１を出力とすることが可能であ
る。この場合、図３におけるデジタル制御信号ＤＴ１１
のＬＳＢに代えて、デジタル制御信号ＤＴ１１の下位
（ｍ−ｎ）ビットから、１ビットの変調ビットを生成す
るような構成にすればよい。
【００５１】また、ビット変調部１５におけるセレクタ
１５３は、基準値を「０」として、デジタル制御信号Ｄ
Ｔ１１のＬＳＢの値が「０」の場合には論理レベルが
“０”の一定値を出力する一方、「１」の場合にはＥＸ
ＯＲ回路１５２からの出力を選択して出力するものとし
た。しかし、これとは逆に、基準値を「１」として、Ｌ
ＳＢの値が「０」の場合にはＥＸＯＲ回路１５２からの
出力を選択して出力する一方、「１」の場合には論理レ
ベルが“１”の一定値を出力するようにしてもよい。
１５３は、基準値を「０」として、デジタル制御信号Ｄ
Ｔ１１のＬＳＢの値が「０」の場合には論理レベルが
“０”の一定値を出力する一方、「１」の場合にはＥＸ
ＯＲ回路１５２からの出力を選択して出力するものとし
た。しかし、これとは逆に、基準値を「１」として、Ｌ
ＳＢの値が「０」の場合にはＥＸＯＲ回路１５２からの
出力を選択して出力する一方、「１」の場合には論理レ
ベルが“１”の一定値を出力するようにしてもよい。
【００５２】（第２の実施形態）図６は、本発明の第２
の実施形態に係るＰＬＬブロック８Ｂの構成を示す。本
実施形態に係るＰＬＬブロック８Ｂは、第１の実施形態
に係るＰＬＬブロック８ＡにおけるＤ／Ａ変換器８６Ａ
に代えて、Ｄ／Ａ変換器８６Ｂを備えている。以下、Ｄ
／Ａ変換部８６Ｂについて、詳細に説明する。
の実施形態に係るＰＬＬブロック８Ｂの構成を示す。本
実施形態に係るＰＬＬブロック８Ｂは、第１の実施形態
に係るＰＬＬブロック８ＡにおけるＤ／Ａ変換器８６Ａ
に代えて、Ｄ／Ａ変換器８６Ｂを備えている。以下、Ｄ
／Ａ変換部８６Ｂについて、詳細に説明する。
【００５３】Ｄ／Ａ変換器８６Ｂは、ビット変調部１５
Ａ、Ｄ／Ａ変換部１６、アナログフィルタ１７、電流源
２０および加算器２１から構成される。なお、電流源２
０は、本発明の電源部に相当するものである。
Ａ、Ｄ／Ａ変換部１６、アナログフィルタ１７、電流源
２０および加算器２１から構成される。なお、電流源２
０は、本発明の電源部に相当するものである。
【００５４】図７は、ビット変調部１５Ａの構成を示
す。ビット変調部１５Ａは、入力とするデジタル制御信
号ＤＴ１１に基づいて、７ビットの信号ＤＴ２１および
１ビットの変調ビットＤＴ２３を出力する。
す。ビット変調部１５Ａは、入力とするデジタル制御信
号ＤＴ１１に基づいて、７ビットの信号ＤＴ２１および
１ビットの変調ビットＤＴ２３を出力する。
【００５５】レジスタ１５１の出力は、ビット変調部１
５Ａの出力である７ビットの信号ＤＴ２１となる。した
がって、信号ＤＴ２１は、デジタル制御信号ＤＴ１１の
上位７ビットがそのまま出力されたものである。また、
レジスタ１５４の出力は、変調ビットＤＴ２３となる。
なお、ここでは、レジスタ１５１は、Ｄ／Ａ変換部１６
の動作クロックであるクロックＣＫ２（本発明の第１の
動作クロックに相当する。）に同期して動作するものと
する。また、レジスタ１５４は、クロックＣＫ２よりも
速いクロックＣＫ３（本発明の第２の動作クロックに相
当する。）に同期して動作するものとする。
５Ａの出力である７ビットの信号ＤＴ２１となる。した
がって、信号ＤＴ２１は、デジタル制御信号ＤＴ１１の
上位７ビットがそのまま出力されたものである。また、
レジスタ１５４の出力は、変調ビットＤＴ２３となる。
なお、ここでは、レジスタ１５１は、Ｄ／Ａ変換部１６
の動作クロックであるクロックＣＫ２（本発明の第１の
動作クロックに相当する。）に同期して動作するものと
する。また、レジスタ１５４は、クロックＣＫ２よりも
速いクロックＣＫ３（本発明の第２の動作クロックに相
当する。）に同期して動作するものとする。
【００５６】図８は、電流源２０の構成を示す。電流源
２０は、Ｄ／Ａ変換部１６における１ビットに相当する
アナログ値を出力可能に構成され、変調ビットＤＴ２３
をスイッチング信号として、中間アナログ信号ＤＴ２４
（本発明の第２の中間アナログ信号に相当する。）を出
力するクロックレスな電源回路である。ここでは、Ｄ／
Ａ変換部１６における１ビットに相当するアナログ値
は、“２”であるとする。
２０は、Ｄ／Ａ変換部１６における１ビットに相当する
アナログ値を出力可能に構成され、変調ビットＤＴ２３
をスイッチング信号として、中間アナログ信号ＤＴ２４
（本発明の第２の中間アナログ信号に相当する。）を出
力するクロックレスな電源回路である。ここでは、Ｄ／
Ａ変換部１６における１ビットに相当するアナログ値
は、“２”であるとする。
【００５７】加算器２１は、Ｄ／Ａ変換部１６から出力
される中間アナログ信号ＤＴ２２（本発明の第１の中間
アナログ信号に相当する。）と、電流源２０から出力さ
れる中間アナログ信号ＤＴ２４とを加算し、アナログ信
号ＤＴ２５を出力する。
される中間アナログ信号ＤＴ２２（本発明の第１の中間
アナログ信号に相当する。）と、電流源２０から出力さ
れる中間アナログ信号ＤＴ２４とを加算し、アナログ信
号ＤＴ２５を出力する。
【００５８】図９は、Ｄ／Ａ変換器８６Ｂに、デジタル
制御信号ＤＴ１１として“００１０００１１”（１０進
数表記で“３５”）が入力されたときのタイミングチャ
ートである。ビット変調部１５Ａは、デジタル制御信号
ＤＴ１１に基づいて、７ビットの信号ＤＴ２１として
“１７”を、また、変調ビットＤＴ２３として“１”と
“０”とが交互に繰り返される変動値を生成し、出力す
る。加算器２１から出力されるアナログ信号ＤＴ２５も
変調ビットＤＴ２３と同様に、“３６”と“３４”とが
交互に繰り返される変動値となる。そして、アナログ信
号ＤＴ２５はアナログフィルタ１７によって平滑化され
ることにより、デジタル制御信号ＤＴ１１が示す値であ
る“３５”に収束していく。結果として、アナログ制御
信号ＤＴ１２の値として、“３５”を得ることができ
る。
制御信号ＤＴ１１として“００１０００１１”（１０進
数表記で“３５”）が入力されたときのタイミングチャ
ートである。ビット変調部１５Ａは、デジタル制御信号
ＤＴ１１に基づいて、７ビットの信号ＤＴ２１として
“１７”を、また、変調ビットＤＴ２３として“１”と
“０”とが交互に繰り返される変動値を生成し、出力す
る。加算器２１から出力されるアナログ信号ＤＴ２５も
変調ビットＤＴ２３と同様に、“３６”と“３４”とが
交互に繰り返される変動値となる。そして、アナログ信
号ＤＴ２５はアナログフィルタ１７によって平滑化され
ることにより、デジタル制御信号ＤＴ１１が示す値であ
る“３５”に収束していく。結果として、アナログ制御
信号ＤＴ１２の値として、“３５”を得ることができ
る。
【００５９】以上、本実施形態によると、変調ビットＤ
Ｔ２３が、Ｄ／Ａ変換部１６の動作クロックＣＫ２より
も高速なクロックＣＫ３に同期して生成され、クロック
レスな電流源２０におけるスイッチング信号として用い
られる。これにより、第１の実施形態に比べて、より速
くアナログ制御信号ＤＴ１２が平滑化された値に収束
し、より速くループ特性を定常状態にすることが可能と
なる。
Ｔ２３が、Ｄ／Ａ変換部１６の動作クロックＣＫ２より
も高速なクロックＣＫ３に同期して生成され、クロック
レスな電流源２０におけるスイッチング信号として用い
られる。これにより、第１の実施形態に比べて、より速
くアナログ制御信号ＤＴ１２が平滑化された値に収束
し、より速くループ特性を定常状態にすることが可能と
なる。
【００６０】なお、本実施形態では、電源部として、電
流の有無を制御する電流源２０を用いているが、本発明
はこれに限定されるものではない。たとえば、アナログ
信号ＤＴ２５の電圧を扱う回路の場合には、電流源２０
の代わりに、電圧の有無を制御する電圧源を用いてもよ
い。
流の有無を制御する電流源２０を用いているが、本発明
はこれに限定されるものではない。たとえば、アナログ
信号ＤＴ２５の電圧を扱う回路の場合には、電流源２０
の代わりに、電圧の有無を制御する電圧源を用いてもよ
い。
【００６１】（第３の実施形態）図１０は、本発明の第
３の実施形態に係るＰＬＬブロック８Ｃの構成を示す。
本実施形態に係るＰＬＬブロック８Ｃは、第１の実施形
態に係るＰＬＬブロック８ＡにおけるＤ／Ａ変換器８６
Ａに代えて、Ｄ／Ａ変換器８６Ｃを備えている。
３の実施形態に係るＰＬＬブロック８Ｃの構成を示す。
本実施形態に係るＰＬＬブロック８Ｃは、第１の実施形
態に係るＰＬＬブロック８ＡにおけるＤ／Ａ変換器８６
Ａに代えて、Ｄ／Ａ変換器８６Ｃを備えている。
【００６２】一般的に、位相ループ（８１−８３Ａ−８
５−８７−８８−８９）において制御されるＶＣＯ８８
の発振周波数の可変範囲は、周波数ループ（８２−８４
Ａ−８６Ｃ−８７−８８−８９）のものと比べて、かな
り狭い。たとえば、位相ループ用のＤ／Ａ変換器８５の
出力レンジは、周波数ループ用のＤ／Ａ変換器８６Ｃの
出力レンジの１０％程度に設定される。
５−８７−８８−８９）において制御されるＶＣＯ８８
の発振周波数の可変範囲は、周波数ループ（８２−８４
Ａ−８６Ｃ−８７−８８−８９）のものと比べて、かな
り狭い。たとえば、位相ループ用のＤ／Ａ変換器８５の
出力レンジは、周波数ループ用のＤ／Ａ変換器８６Ｃの
出力レンジの１０％程度に設定される。
【００６３】ところで、ＣＤなどの記録媒体では、ディ
スクの内周と外周とでは記録周波数が異なっている。こ
のような媒体に記録された信号を再生する場合、位相ル
ープが定常状態になってからも、再生されるデータの周
波数が徐々に変化する。このため、位相ループにおい
て、再生信号の周波数の変化量を、データを再生させな
がら徐々に吸収する必要がある。
スクの内周と外周とでは記録周波数が異なっている。こ
のような媒体に記録された信号を再生する場合、位相ル
ープが定常状態になってからも、再生されるデータの周
波数が徐々に変化する。このため、位相ループにおい
て、再生信号の周波数の変化量を、データを再生させな
がら徐々に吸収する必要がある。
【００６４】しかし、上述したように、位相ループにお
いて制御可能なＶＣＯ８８の発振周波数の範囲は狭い。
そこで、位相ループが飽和してきた場合、周波数ループ
で用いられるデジタル制御信号ＤＴ１１の値を“１”だ
け変化させて、位相ループの飽和を回避する制御を行う
ようにする。
いて制御可能なＶＣＯ８８の発振周波数の範囲は狭い。
そこで、位相ループが飽和してきた場合、周波数ループ
で用いられるデジタル制御信号ＤＴ１１の値を“１”だ
け変化させて、位相ループの飽和を回避する制御を行う
ようにする。
【００６５】本実施形態に係るＰＬＬブロック８Ｃは、
上記の位相ループの飽和を回避する制御を可能にするも
のである。
上記の位相ループの飽和を回避する制御を可能にするも
のである。
【００６６】デジタル制御信号ＤＴ１１の値を“１”だ
け変化させるとき、いきなり１ビット変化させると、Ｖ
ＣＯ８８の発振周波数が極端に増減してしまい、位相ル
ープのロックが外れてしまう場合がある。そこで、位相
ループ用のデジタルフィルタ８３Ａは、周波数ループに
よる周波数の増減が徐々に行われるように、周波数ルー
プのデジタルフィルタ８４Ａに変調データＤＴ１３を出
力する。そして、デジタルフィルタ８４Ａは、この変調
データＤＴ１３に基づいて、デジタル制御信号ＤＴ１１
を徐々に変化させる。この結果、周波数を滑らかに増減
させることができる。
け変化させるとき、いきなり１ビット変化させると、Ｖ
ＣＯ８８の発振周波数が極端に増減してしまい、位相ル
ープのロックが外れてしまう場合がある。そこで、位相
ループ用のデジタルフィルタ８３Ａは、周波数ループに
よる周波数の増減が徐々に行われるように、周波数ルー
プのデジタルフィルタ８４Ａに変調データＤＴ１３を出
力する。そして、デジタルフィルタ８４Ａは、この変調
データＤＴ１３に基づいて、デジタル制御信号ＤＴ１１
を徐々に変化させる。この結果、周波数を滑らかに増減
させることができる。
【００６７】図１１は、変調データＤＴ１３の波形を示
す。変調データＤＴ１３のオンデューティ期間が徐々に
増していき、緩やかに１ビット変化することがわかる。
す。変調データＤＴ１３のオンデューティ期間が徐々に
増していき、緩やかに１ビット変化することがわかる。
【００６８】上記のように、位相ループから周波数ルー
プに対して、変調データＤＴ１３によって制御が行われ
る場合に対応させるために、本実施形態に係るＰＬＬブ
ロック８Ｃにおけるビット変調部１５Ｂとして、図１２
に示すような構成とする。ビット変調部１５Ｂにおける
ＡＮＤ回路１５８は、８ビットのデジタル制御信号ＤＴ
１１のＬＳＢのエッジ出現回数をカウントし、エッジの
出現２回に対し、１サイクルだけ“１”を出力する。
プに対して、変調データＤＴ１３によって制御が行われ
る場合に対応させるために、本実施形態に係るＰＬＬブ
ロック８Ｃにおけるビット変調部１５Ｂとして、図１２
に示すような構成とする。ビット変調部１５Ｂにおける
ＡＮＤ回路１５８は、８ビットのデジタル制御信号ＤＴ
１１のＬＳＢのエッジ出現回数をカウントし、エッジの
出現２回に対し、１サイクルだけ“１”を出力する。
【００６９】たとえば、デジタルフィルタ８４Ａが、８
ビットのデジタル制御信号ＤＴ１１として“０００００
１０１”（１０進数表記で“５”）を出力し、定常状態
にある場合を想定する。このとき、ビット変調部１５Ｂ
が出力する７ビットの中間デジタル信号ＤＴ２１は、
“０００００１０”（１０進数表記で“２”）と“００
０００１１”（１０進数表記で“３”）とが交互に繰り
返される変動値となっている。この結果、アナログ制御
信号ＤＴ１２として、“５”が出力される。
ビットのデジタル制御信号ＤＴ１１として“０００００
１０１”（１０進数表記で“５”）を出力し、定常状態
にある場合を想定する。このとき、ビット変調部１５Ｂ
が出力する７ビットの中間デジタル信号ＤＴ２１は、
“０００００１０”（１０進数表記で“２”）と“００
０００１１”（１０進数表記で“３”）とが交互に繰り
返される変動値となっている。この結果、アナログ制御
信号ＤＴ１２として、“５”が出力される。
【００７０】位相ループが飽和状態に近づくと、デジタ
ルフィルタ８３Ａから、図１１に示すような変調データ
ＤＴ１３が出力される。これにより、デジタルフィルタ
８４Ａから出力されるデジタル制御信号ＤＴ１１は、変
調データＤＴ１３に応じて出力変化し、最終的に、“０
００００１１０”（１０進数表記で“６”）となる。
ルフィルタ８３Ａから、図１１に示すような変調データ
ＤＴ１３が出力される。これにより、デジタルフィルタ
８４Ａから出力されるデジタル制御信号ＤＴ１１は、変
調データＤＴ１３に応じて出力変化し、最終的に、“０
００００１１０”（１０進数表記で“６”）となる。
【００７１】図１３は、図１１中のＡ部分におけるＤ／
Ａ変換器８６Ｃのタイミングチャートである。変調デー
タＤＴ１３が変動している場合、デジタル制御信号ＤＴ
１１もまた“５”と“６”とが交互に繰り返される変動
値となっている。このとき、レジスタ１５１から出力さ
れる信号は、“２”と“３”とが交互に繰り返される変
動値となっている。また、ＡＮＤ回路１５８から出力さ
れる信号は、レジスタ１５１の出力信号のエッジ２回に
対して、１サイクルだけ“１”となるような変動値とな
っている。したがって、ビット変調部１５Ｂから出力さ
れる７ビットの中間デジタル信号ＤＴ２１は、“３，
３，３，２，３，３，３，２，…”となる。
Ａ変換器８６Ｃのタイミングチャートである。変調デー
タＤＴ１３が変動している場合、デジタル制御信号ＤＴ
１１もまた“５”と“６”とが交互に繰り返される変動
値となっている。このとき、レジスタ１５１から出力さ
れる信号は、“２”と“３”とが交互に繰り返される変
動値となっている。また、ＡＮＤ回路１５８から出力さ
れる信号は、レジスタ１５１の出力信号のエッジ２回に
対して、１サイクルだけ“１”となるような変動値とな
っている。したがって、ビット変調部１５Ｂから出力さ
れる７ビットの中間デジタル信号ＤＴ２１は、“３，
３，３，２，３，３，３，２，…”となる。
【００７２】上記の７ビットの中間デジタル信号ＤＴ２
１の値に対応して、Ｄ／Ａ変換部１６から出力される中
間アナログ信号ＤＴ２２の値は、“６，６，６，４，
６，６，６，４，…”となる。これを時系列的に平均す
ると、（６＋６＋６＋４）／４＝５．５となる。これ
は、デジタル制御信号ＤＴ１１の変動値の平均（６＋
５）／２＝５．５と一致し、実質的により精度の高いア
ナログ制御信号ＤＴ１２（値は“５．５”となる。）が
得られることがわかる。
１の値に対応して、Ｄ／Ａ変換部１６から出力される中
間アナログ信号ＤＴ２２の値は、“６，６，６，４，
６，６，６，４，…”となる。これを時系列的に平均す
ると、（６＋６＋６＋４）／４＝５．５となる。これ
は、デジタル制御信号ＤＴ１１の変動値の平均（６＋
５）／２＝５．５と一致し、実質的により精度の高いア
ナログ制御信号ＤＴ１２（値は“５．５”となる。）が
得られることがわかる。
【００７３】以上、本実施形態によると、デジタル制御
信号ＤＴ１１が、ループ外から入力される変調データＤ
Ｔ１３に応じて徐々に変化するような場合において、そ
の変化に応じた精度のアナログ制御信号ＤＴ１２を生成
することができる。これにより、ＶＣＯ８８の発振周波
数を緩やかに切り替えることができ、ループを安定して
動作させることができる。なお、本実施形態で説明した
位相ループの飽和を回避する制御は、第２の実施形態に
ついても、適用することができる。
信号ＤＴ１１が、ループ外から入力される変調データＤ
Ｔ１３に応じて徐々に変化するような場合において、そ
の変化に応じた精度のアナログ制御信号ＤＴ１２を生成
することができる。これにより、ＶＣＯ８８の発振周波
数を緩やかに切り替えることができ、ループを安定して
動作させることができる。なお、本実施形態で説明した
位相ループの飽和を回避する制御は、第２の実施形態に
ついても、適用することができる。
【００７４】なお、上記の各実施形態において、アナロ
グフィルタ１７は、再生信号処理装置の動作クロック
（たとえば、ディスクの再生倍速）に応じて、カットオ
フ周波数を切り替えるようにすることが望ましい。これ
は、ＶＣＯ８８の発振周波数が、たとえば、１００ＭＨ
ｚのときと２００ＭＨｚのときとでは、最適なカットオ
フ周波数が異なるからである。したがって、カットオフ
周波数を可変とすることにより、ループ特性を安定化さ
せることができる。
グフィルタ１７は、再生信号処理装置の動作クロック
（たとえば、ディスクの再生倍速）に応じて、カットオ
フ周波数を切り替えるようにすることが望ましい。これ
は、ＶＣＯ８８の発振周波数が、たとえば、１００ＭＨ
ｚのときと２００ＭＨｚのときとでは、最適なカットオ
フ周波数が異なるからである。したがって、カットオフ
周波数を可変とすることにより、ループ特性を安定化さ
せることができる。
【００７５】また、上記の各実施形態では、本発明を再
生信号処理装置におけるＰＬＬブロックに適用した例に
ついて説明したが、本発明はこれに限定されるものでは
ない。アナログ‐デジタル混在ループを備えた信号処理
装置、たとえば、図１４におけるオフセット調整ブロッ
ク９やゲイン調整ブロック１０においても、本発明は適
用可能であり、上記と同様の効果を得ることができる。
生信号処理装置におけるＰＬＬブロックに適用した例に
ついて説明したが、本発明はこれに限定されるものでは
ない。アナログ‐デジタル混在ループを備えた信号処理
装置、たとえば、図１４におけるオフセット調整ブロッ
ク９やゲイン調整ブロック１０においても、本発明は適
用可能であり、上記と同様の効果を得ることができる。
【００７６】
【発明の効果】以上、本発明によると、アナログ‐デジ
タル混在ループにおけるＤ／Ａ変換器について、高分解
能を維持しつつ、内部処理におけるビット幅を削減する
ことができ、より小さな回路面積で実現することが可能
となる。たとえば、Ｄ／Ａ変換器として電流セル方式の
ものを用いる場合、電流セルマトリックス部とデコーダ
部の回路規模を大幅に削減することができる。また、ア
ナログ‐デジタル混在ループによって、ループ出力を目
標値に収束させる信号処理装置において、上記のＤ／Ａ
変換器を備えることにより、装置全体としての回路面積
を削減することができ、コスト削減が可能となる。
タル混在ループにおけるＤ／Ａ変換器について、高分解
能を維持しつつ、内部処理におけるビット幅を削減する
ことができ、より小さな回路面積で実現することが可能
となる。たとえば、Ｄ／Ａ変換器として電流セル方式の
ものを用いる場合、電流セルマトリックス部とデコーダ
部の回路規模を大幅に削減することができる。また、ア
ナログ‐デジタル混在ループによって、ループ出力を目
標値に収束させる信号処理装置において、上記のＤ／Ａ
変換器を備えることにより、装置全体としての回路面積
を削減することができ、コスト削減が可能となる。
【図１】本発明の信号処理装置の構成図である。
【図２】本発明の第１の実施形態に係るＰＬＬブロック
の構成図である。
の構成図である。
【図３】図２のＰＬＬブロックにおけるビット変調部の
構成図である。
構成図である。
【図４】図２のＰＬＬブロックにおけるＤ／Ａ変換部の
入出力の関係を示す図である。
入出力の関係を示す図である。
【図５】図２のＰＬＬブロックにおけるＤ／Ａ変換器の
タイミングチャートである。
タイミングチャートである。
【図６】本発明の第２の実施形態に係るＰＬＬブロック
の構成図である。
の構成図である。
【図７】図６のＰＬＬブロックにおけるビット変調部の
構成図である。
構成図である。
【図８】図６のＰＬＬブロックにおける電流源の構成図
である。
である。
【図９】図６のＰＬＬブロックにおけるＤ／Ａ変換器の
タイミングチャートである。
タイミングチャートである。
【図１０】本発明の第３の実施形態に係るＰＬＬブロッ
クの構成図である。
クの構成図である。
【図１１】変調データの波形図である。
【図１２】図１０のＰＬＬブロックにおけるビット変調
部の構成図である。
部の構成図である。
【図１３】図１０のＰＬＬブロックにおけるＤ／Ａ変換
器のタイミングチャートである。
器のタイミングチャートである。
【図１４】再生信号処理装置の構成図である。
【図１５】図１４の再生信号処理装置におけるＰＬＬブ
ロックの構成図である。
ロックの構成図である。
【図１６】図１５のＰＬＬブロックにおけるＤ／Ａ変換
器の構成図である。
器の構成図である。
１１ 誤差算出部（デジタル部）
１２ デジタル処理部（デジタル部）
１３ Ｄ／Ａ変換器
１４ アナログ部
１５，１５Ａ，１５Ｂ ビット変調部
１６ Ｄ／Ａ変換部
１７ アナログフィルタ
２０ 電流源（電源部）
２１ 加算器
８６Ａ，８６Ｂ，８６Ｃ Ｄ／Ａ変換器
ＤＴ１１ デジタル制御信号
ＤＴ１２ アナログ制御信号
ＤＴ２１ 中間デジタル信号
ＤＴ２２ 中間アナログ信号（第１の中間アナログ信
号） ＤＴ２３ 変調ビット ＤＴ２４ 中間アナログ信号（第２の中間アナログ信
号） ＣＫ１ 抽出クロック（ループ出力） ＣＫ２ クロック（第１の動作クロック） ＣＫ３ クロック（第２の動作クロック）
号） ＤＴ２３ 変調ビット ＤＴ２４ 中間アナログ信号（第２の中間アナログ信
号） ＣＫ１ 抽出クロック（ループ出力） ＣＫ２ クロック（第１の動作クロック） ＣＫ３ クロック（第２の動作クロック）
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０３Ｍ 1/82 Ｈ０３Ｌ 7/08 Ｐ
Claims (13)
- 【請求項１】 デジタル信号処理を行うデジタル部とア
ナログ信号処理を行うアナログ部とから構成されるルー
プによって、ループ出力を目標値に収束させる信号処理
装置であって、 前記デジタル部から入力するｍビット（ｍは正の整数）
のデジタル制御信号を、当該ｍビットのデジタル制御信
号と実質的に同等な精度のアナログ制御信号に変換し、
前記アナログ部に出力するＤ／Ａ変換器を備え、 前記Ｄ／Ａ変換器は、 前記ｍビットのデジタル制御信号を、ｎビット（ｎは正
の整数：ｎ＜ｍ）であって、時系列的な平均の精度が当
該ｍビットのデジタル制御信号の精度と実質的に同等で
ある中間デジタル信号に変調するビット変調部と、 前記ｎビットの中間デジタル信号を、前記ｍビット相当
のレンジの中間アナログ信号に変換するＤ／Ａ変換部
と、 前記中間アナログ信号を平滑化し、前記アナログ制御信
号として出力するアナログフィルタとを有するものであ
ることを特徴とする信号処理装置。 - 【請求項２】 請求項１記載の信号処理装置において、 前記ビット変調部は、 前記ｍビットのデジタル制御信号の下位（ｍ−ｎ）ビッ
トから、１ビットであって、時系列的な平均の精度が当
該（ｍ−ｎ）ビットの精度と実質的に同等である変調ビ
ットを生成し、前記ｍビットのデジタル制御信号の上位
ｎビットと前記変調ビットとを加算して、前記ｎビット
の中間デジタル信号を生成するものであることを特徴と
する信号処理装置。 - 【請求項３】 デジタル信号処理を行うデジタル部とア
ナログ信号処理を行うアナログ部とから構成されるルー
プによって、ループ出力を目標値に収束させる信号処理
装置であって、 前記デジタル部から入力するｍビット（ｍは正の整数）
のデジタル制御信号を、当該ｍビットのデジタル制御信
号と実質的に同等な精度のアナログ制御信号に変換し、
前記アナログ部に出力するＤ／Ａ変換器を備え、 前記Ｄ／Ａ変換器は、 前記ｍビットのデジタル制御信号の下位（ｍ−ｎ）ビッ
ト（ｎは正の整数：ｎ＜ｍ）から、１ビットであって、
時系列的な平均の精度が当該（ｍ−ｎ）ビットの精度と
実質的に同等である変調ビットを生成するビット変調部
と、 前記ｍビットのデジタル制御信号の上位ｎビットを、前
記ｍビット相当のレンジの第１の中間アナログ信号に変
換するＤ／Ａ変換部と、 前記Ｄ／Ａ変換部における１ビットに相当するアナログ
値を出力可能に構成され、前記変調ビットをスイッチン
グ信号として、第２の中間アナログ信号を出力する電源
部と、 前記第１および第２の中間アナログ信号を加算する加算
器と、 前記加算器からの出力を平滑化し、前記アナログ制御信
号として出力するアナログフィルタとを有するものであ
ることを特徴とする信号処理装置。 - 【請求項４】 請求項２または３記載の信号処理装置に
おいて、 前記ビット変調部は、 前記ｍビットのデジタル制御信号の下位（ｍ−ｎ）ビッ
トの値が所定の基準値である場合、前記変調ビットを一
の論理レベルの一定値として生成する一方、前記所定の
基準値以外である場合、前記変調ビットを、当該変調ビ
ットの時系列において、連続する２(m-n)個当たり、前
記ｍビットのデジタル制御信号の下位（ｍ−ｎ）ビット
の値に相当する個数のビットが他の論理レベルとなる変
動値として、生成するものであることを特徴とする信号
処理装置。 - 【請求項５】 請求項４記載の信号処理装置において、 ｎ＝ｍ−１であり、 前記ビット変調部は、 前記ｍビットのデジタル制御信号の下位１ビットが
“０”のとき、前記変調ビットを一定値“０”として生
成する一方、“１”のとき、前記変調ビットを“０”と
“１”とが交互になる変動値として生成するものである
ことを特徴とする信号処理装置。 - 【請求項６】 請求項２または３記載の信号処理装置に
おいて、 前記ｍビットのデジタル制御信号は、時系列的な平均の
精度がｍビットよりも実質的に高くなるように変調され
たものであり、 前記ビット変調部は、 前記変調ビットの時系列的な平均の精度と前記ｍビット
のデジタル制御信号の下位（ｍ−ｎ）ビットの時系列的
な平均の精度とが実質的に同等になるように、前記変調
ビットを生成するものであることを特徴とする信号処理
装置。 - 【請求項７】 請求項６記載の信号処理装置において、 ｎ＝ｍ−１であり、 前記ビット変調部は、 前記変調ビットを、前記ｍビットのデジタル制御信号の
下位１ビットが２度“１”になったとき“１”になる変
動値として、生成するものであることを特徴とする信号
処理装置。 - 【請求項８】 請求項３記載の信号処理装置において、 前記ビット変調部は、 前記Ｄ／Ａ変換部の第１の動作クロックよりも速い第２
の動作クロックに同期して、前記変調ビットを生成する
ものであることを特徴とする信号処理装置。 - 【請求項９】 請求項２または３記載の信号処理装置に
おいて、 前記アナログフィルタは、 当該信号処理装置の動作クロックに応じて、前記アナロ
グ制御信号に対するカットオフ周波数を切り替えるもの
であることを特徴とする信号処理装置。 - 【請求項１０】 ｍビット（ｍは正の整数）のデジタル
信号を、ｎビット（ｎは正の整数：ｎ＜ｍ）であって、
時系列的な平均の精度が当該ｍビットのデジタル信号の
精度と実質的に同等である中間デジタル信号に変調する
ビット変調部と、 前記ｎビットの中間デジタル信号を、前記ｍビット相当
のレンジの中間アナログ信号に変換するＤ／Ａ変換部
と、 前記中間アナログ信号を平滑化し、前記ｍビットのデジ
タル信号と実質的に同等な精度のアナログ信号として、
出力するアナログフィルタとを備えたことを特徴とする
Ｄ／Ａ変換器。 - 【請求項１１】 請求項１０記載のＤ／Ａ変換器におい
て、 前記ビット変調部は、 前記ｍビットのデジタル信号の下位（ｍ−ｎ）ビットか
ら、１ビットであって、時系列的な平均の精度が当該
（ｍ−ｎ）ビットの精度と実質的に同等である変調ビッ
トを生成し、前記ｍビットのデジタル信号の上位ｎビッ
トと前記変調ビットとを加算して、前記ｎビットの中間
デジタル信号を生成するものであることを特徴とするＤ
／Ａ変換器。 - 【請求項１２】 ｍビット（ｍは正の整数）のデジタル
信号の下位（ｍ−ｎ）ビット（ｎは正の整数：ｎ＜ｍ）
から、１ビットであって、時系列的な平均の精度が当該
（ｍ−ｎ）ビットの精度と実質的に同等である変調ビッ
トを生成するビット変調部と、 前記ｍビットのデジタル信号の上位ｎビットを、前記ｍ
ビット相当のレンジの第１の中間アナログ信号に変換す
るＤ／Ａ変換部と、 前記Ｄ／Ａ変換部における１ビットに相当するアナログ
値を出力可能に構成され、前記変調ビットをスイッチン
グ信号として、第２の中間アナログ信号を出力する電源
部と、 前記第１および第２の中間アナログ信号を加算する加算
器と、 前記加算器からの出力を平滑化し、前記ｍビットのデジ
タル信号と実質的に同等な精度のアナログ信号として、
出力するアナログフィルタとを備えたことを特徴とする
Ｄ／Ａ変換器。 - 【請求項１３】 請求項１１または１２記載のＤ／Ａ変
換器において、 前記ｍビットのデジタル信号は、時系列的な平均値の精
度がｍビットよりも実質的に高くなるように変調された
ものであり、 前記ビット変調部は、 前記変調ビットの時系列的な平均の精度と前記ｍビット
のデジタル信号の下位（ｍ−ｎ）ビットの時系列的な平
均の精度とが実質的に同等になるように、前記変調ビッ
トを生成するものであることを特徴とするＤ／Ａ変換
器。
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