CN1257613C - 信号处理装置和数字/模拟转换器 - Google Patents

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Abstract

一种信号处理装置和D/A转换器，比特调制部(15)将从数字部输出的m比特的数字控制信号(DT11)变换成n比特(n＜m)的时序平均精度实质上为m比特的中间数字信号(DT21)。D/A转换部(16)将中间数字信号(DT21)变换成相当于m比特范围的中间模拟信号(DT22)。然后，中间模拟信号(DT22)通过模拟滤波器(17)进行平滑，作为原来的m比特精度的模拟控制信号(DT12)来输出。由此，可降低内部处理的比特宽度而不降低D/A转换器(13)的分辨率，并削减电路面积。在模拟-数字混合环路的D/A转换器中，不降低分辨率地照样维持高分辨率，并用更小的电路面积来实现。

Description

信号处理装置和数字/模拟转换器
技术领域
本发明涉及信号处理装置和数字/模拟(D/A)转换器，特别涉及通过数字部和模拟部构成的模拟-数字混合环路将环路输出收敛到目标值的信号处理装置中的D/A变换技术。
背景技术
作为具有模拟-数字混合环路的信号处理装置的例子，图14表示重放信号处理装置的结构。拾取器1读取通过旋转电机2旋转驱动的记录在光盘或磁盘等记录媒体3中的信息，作为重放信号输出到可变增益放大器4。将重放信号通过可变增益放大器4进行振幅调整，以便与A/D转换器6的输入动态范围相符。然后，通过模拟滤波器5除去高频噪声，通过A/D转换器6进行量化，变换成数字信号DT0。
数字信号DT0被输入到数字信号处理块7和PLL块8，被分别提取记录数据DT1和时钟CK1。此外，数字信号DT0通过偏差调整块9和增益调整块10进行反馈。偏差调整块9对A/D转换器6中的偏差进行校正，而增益调整块10对可变增益放大器4的放大率进行校正，分别根据数字信号DT0来生成模拟控制信号。
模拟-数字混合环路存在于PLL块8的内部。图15表示PLL块8的内部结构。在PLL块8为频率检测模式时，频率比较器82计算由反馈信号(分频器89分频的输出时钟CK1的分频信号)和数字信号DT0的频率误差。环路滤波器84根据该误差量来生成数字控制信号DT11。然后，数字控制信号DT11通过D/A转换器86变换成模拟控制信号DT12。根据该模拟控制信号DT12，VCO(Voltage Controlled Oscillator；压控振荡器)88校正并输出时钟CK1。
作为上述PLL块8中的D/A转换器86，使用可进行高速工作，并且分辨率高的电流方式的D/A转换器。
图16表示电流单元方式的8比特D/A转换器86的内部结构。输入的8比特的数字控制信号DT11与系统时钟同步，被存储在寄存器部861。而且，低4比特用于加权电流源组863的通/断(ON/OFF)控制，另一方面，高4比特通过解码部862被解码为15比特数据。15比特数据用于与电流单元矩阵组864中高4比特的值相当个数的电流单元(16I0)的通/断控制。
在上述D/A转换器86中，作为数字控制信号DT11，例如考虑输入了“00101100”的情况。此时，低4比特为“1100”，所以加权电流源组863的输出为8I0+4I0＝12I0。而高4比特为“0010”，所以电流单元矩阵组864中2个电流单元为导通，输出16I0×2＝32I0。来自加权电流源组863和电流单元矩阵组864的输出由输出部865进行合计，作为模拟控制信号DT12，最终输出12I0+32I0＝44I0。
在PLL块8中，要控制的VC088的输出频率遍及宽范围。因此，作为D/A转换器85、86，使用分辨率高的D/A转换器。但是，高分辨率的D/A转换器输入比特宽度大的数字控制信号DT11，内部处理中的比特宽度也大。因此，特别是在电流单元方式这样的D/A转换器等中，将导致电路面积增加，难以削减成本。
此外，不限于PLL块8，一般在配有模拟-数字混合环路的信号处理装置中，都需要D/A转换器或与其相当的元件。而且，作为D/A转换器或与其相当的元件，在需要分辨率高的元件时，产生与上述相同的问题。
发明内容
鉴于上述问题，本发明的课题在于，不降低分辨率地维持原有的高分辨率，以更小的电路面积来实现模拟-数字混合环路中的D/A转换器。而且，提供一种配有这样的D/A转换器的信号处理装置。
构成用于解决上述课题的本发明的手段，是提供一种信号处理装置，通过由进行数字信号处理的数字部和进行模拟信号处理的模拟部构成的环路，使环路输出收敛到目标值，该信号处理装置包括：D/A转换器，将从所述数字部输入的m比特(m是正整数)的数字控制信号变换成与该m比特的数字控制信号实质上同等精度的模拟控制信号，并输出到所述模拟部。而且，所述D/A转换器包括：比特调制部，将所述m比特的数字控制信号调整成n比特(n为正整数；n＜m)的、时序平均精度与该m比特的数字控制信号的精度实质上同等的中间数字信号；D/A转换部，将所述n比特的中间数字信号变换成范围与所述m比特相当的中间模拟信号；以及模拟滤波器，对所述中间模拟信号进行平滑，并作为所述模拟控制信号输出。
根据本发明，通过比特调制部，将m比特的数字控制信号变换成比特宽度下降到n比特的中间数字信号。该中间数字信号的时序平均精度与m比特的数字控制信号的精度实质上同等。然后，中间数字信号通过D/A转换部变换成相当m比特范围的中间模拟信号。该中间模拟信号也与中间数字信号同样，实质上具有m比特的精度。最后，中间模拟信号由模拟滤波器进行平滑，作为与m比特的数字控制信号实质上同等精度的模拟控制信号来输出。因此，根据本发明，可以降低D/A转换器的内部的处理比特宽度而不降低D/A转换器的分辨率，可以削减作为信号装置整体的电路面积。
所述比特转换部最好从所述m比特的数字控制信号的低(m-n)比特中，生成1比特的、时序平均精度与该(m-n)比特的精度实质上同等的调制比特，将所述m比特的数字控制信号的高n比特和所述调制比特相加，来生成所述n比特的中间数字信号。
此外，构成用于解决上述课题的本发明的手段，提供一种信号处理装置，通过由进行数字信号处理的数字部和进行模拟信号处理的模拟部构成的环路，使环路输出收敛到目标值，该信号处理装置包括：D/A转换器，将从所述数字部输入的m比特(m是正整数)的数字控制信号变换成与该m比特的数字控制信号实质上相同精度的模拟控制信号，并输出到所述模拟部。而且，所述D/A转换器包括：比特调制部，从所述m比特的数字控制信号的低(m-n)比特(n为正整数；n＜m)中，生成1比特的时序平均精度与该(m-n)比特的精度实质上同等的调制比特；D/A转换部，将所述m比特的数字控制信号的高n比特变换成与所述m比特范围相当的第1中间模拟信号；电源部，形成可输出与所述D/A转换部中的1比特相当的模拟值的结构，将所述调制比特作为开关信号，并输出第2中间模拟信号；加法器，将所述第1和第2中间模拟信号相加；以及模拟滤波器，对来自所述加法器的输出进行平滑，并作为所述模拟控制信号输出。
根据本发明，通过比特调制部，从m比特的数字控制信号的低(m-n)比特中生成1比特的调制比特。该调制比特的时序平均精度与(m-n)比特实质上同等。然后，调制比特在电源部中用作转换信号，使第2中间模拟信号被输出。该第2中间模拟信号也与调制比特同样，具有与(m-n)比特实质上同等的精度。第2模拟信号与通过D/A转换部变换的第1中间模拟信号相加，成为具有与m比特实质上同等精度的信号。最后，加法器的输出由模拟滤波器进行平滑，作为与m比特的数字控制信号实质上同等精度的模拟控制信号来输出。因此，根据本发明，可以降低D/A转换器的内部的处理比特宽度而不降低D/A转换器的分辨率，可以削减作为信号装置整体的电路面积。
所述比特调制部最好与比所述D/A转换部的第1工作时钟快的第2工作时钟同步，并生成所述调制比特。
由此，将调制比特与比D/A转换部的第1工作时钟快的第2工作时钟同步生成。由此，模拟滤波器的输入被更快地平滑，可以将该信号处理装置的环路输出更快地收敛到目标值。
而且，所述比特调制部最好在所述m比特的数字控制信号的低(m-n)比特的值为规定的基准值时，将所述调制比特作为一个逻辑电平的固定值来生成，而在所述规定的基准值以外时，将所述调制比特作为变动值来生成，该变动值使个数与该调制比特的时间序列中每隔连续2(m-n)个所述m比特的数字控制信号的低(m-n)比特的值相当的比特变为另一逻辑电平。
由此，在数字控制信号的低(m-n)比特的值为规定的基准值(例如‘0’)时，调制比特被作为一逻辑电平(例如“0”)的固定值来生成。另一方面，在规定的基准值以外时，调制比特在该调制比特的时序中连续2(m-n)个时，相当于所述m比特的数字控制信号的低(m-n)比特的值的个数的比特被作为另一逻辑电平(例如“1”)的变动值来生成。如果将变动值进行时序平均，则可以表示‘0’和‘1’的中间值。例如，对于低2比特，在值为‘3’时，变动值为“01110111…”，而为‘2’时，变动值为“01010101…”。此时，变动值的时序平均值分别为“0.75”和“0.5”，可知用1比特的调制比特可表示实质上更高精度(相当2比特精度)的值。因此，根据本发明，通过使用变动值，可以使调制比特的时序平均精度与(m-n)比特的精度实质上同等。
最好在上述信号处理装置中设n＝m-1。而且，所述调制比特部在所述m比特的数字控制信号的低1比特为“0”时，将所述调制比特作为固定值“0”来生成，另一方面，在“1”时，将所述调制比特作为“0”和“1”交替的变动值来生成。
此外，最好所述m比特的数字控制信号是时序平均精度以实质上比m比特高来进行调制后的信号。而且，调制比特部生成所述调制比特，使得所述调制比特的时列平均精度和所述m比特的数字控制信号的低(m-n)比特的时序平均精度实质上同等。
由此，在D/A转换器输入的m比特的数字控制信号本身被调制，使得时序平均精度实质上比m比特高时(例如，变动值的情况)，也与该高精度实质上同等地生成调制比特。由此，可以按照输入的数字控制信号的精度来提高D/A转换器的分辨率。
最好在上述信号处理装置使n＝m-1。而且，比特调制部在所述m比特的数字控制信号的低1比特两次变为“1”时作为“1”的变动值，来生成所述调制比特。
此外，最好是模拟滤波器按照该信号处理装置的工作时钟来切换相对于所述模拟控制信号的截止频率。
另一方面，构成用于解决上述课题的本发明的手段，提供一种D/A转换器，包括：比特调制部，将m比特(m为正整数)的数字信号变换成n比特(n为正整数：n＜m)的时序平均精度与该m比特数字信号的精度实质上相等的中间数字信号；D/A转换部，将所述n比特的中间数字信号变换成相当所述m比特范围的中间模拟信号；以及模拟滤波器，对所述中间模拟信号进行平滑，作为与所述m比特的数字信号实质上同等精度的模拟信号来输出。
所述比特调制部最好从所述m比特的数字信号的低(m-n)比特中，生成1比特的时序平均精度与该(m-n)比特的精度实质上同等的调制比特，将所述m比特的数字信号的高n比特和所述调制比特相加，生成所述n比特的中间数字信号。
此外，构成用于解决上述课题的本发明的手段，提供一种D/A转换器，包括：比特调制部，从m比特(m为正整数)的数字信号的低(m-n)比特(n为正整数：n＜m)中，生成1比特的时序平均精度与该(m-n)比特的精度实质上同等的调制比特；D/A转换部，将所述n比特的数字信号的高n比特变换成相当所述m比特范围的第1中间模拟信号；电源部，构成可输出相当于所述D/A转换部的1比特的模拟值，将所述调制比特作为转换信号，输出第2中间模拟信号；加法器，将所述第1和第2中间模拟信号相加；以及模拟滤波器，对来自所述加法器的输出进行平滑，作为与所述m比特的数字信号实质上同等精度的模拟信号来输出。
最好在所述D/A转换器中，m比特的数字信号是被调制的信号，使得时序平均值精度实质上比m比特高。而且，所述比特调制部生成所述调制比特，使得所述调制比特的时序平均精度和所述m比特的数字信号的低(m-n)比特的时序平均精度实质上同等。
附图说明
图1是本发明的信号处理装置的结构图。
图2是本发明第1实施例的PLL块的结构图。
图3是图2的PLL块中的比特调制部的结构图。
图4是表示图2的PLL块中的D/A转换部的输入输出关系的图。
图5是图2的PLL块中的D/A转换器的时序图。
图6是本发明第2实施例的PLL块的结构图。
图7是图6的PLL块中的比特调制部的结构图。
图8是图6的PLL块中的电流源的结构图。
图9是图6的PLL块中的D/A转换器的时序图。
图10是本发明第3实施例的PLL块的结构图。
图11是调制数据的波形图。
图12是图10的PLL块中的比特调制部的结构图。
图13是图10的PLL块中的D/A转换器的时序图。
图14是重放信号处理装置的结构图。
图15是图14的重放信号处理装置中的PLL块的结构图。
图16是图15的PLL块中的D/A转换器的结构图。
具体实施方式
图1表示本发明的信号处理装置的结构。图1的信号处理装置通过数字部和模拟部构成的模拟-数字混合环路将环路输出收敛到目标值。
首先，误差计算部11计算反馈的环路输出和目标值的误差，数字处理部12根据计算的误差量，生成m比特的数字控制信号DT11。数字控制信号DT11通过D/A转换器13变换成与数字控制信号DT11同等精度的模拟控制信号DT12。
在D/A转换器13中，比特调制部15对数字控制信号DT11进行调制，作为n比特(n＜m)的中间数字信号DT21输出。这里，中间数字信号DT21的时序平均精度与数字控制信号DT11的精度实质上相等。D/A转换部16将中间数字信号DT21变换成相当m比特范围的中间模拟信号DT22。然后，模拟滤波器17对中间模拟信号DT22进行平滑，作为模拟控制信号DT12输出。模拟部14根据模拟控制信号DT12，对环路输出进行校正并输出。
以下，作为本发明的实施方式，参照附图来说明将图1的信号处理装置应用于图14的PLL块8的例子。
(第1实施方式)
图2表示本发明第1实施方式的PLL块8A的结构。本实施方式的PLL块8A配有D/A转换器86A来取代图15的D/A转换器86。
PLL块8A包括：相位比较器81；频率比较器82；对相位误差进行平滑后输出8比特的数字控制信号的数字滤波器83；对频率误差进行平滑后输出8比特的数字控制信号DT11的数字滤波器84；D/A转换器85、86A；将D/A转换器85、86A的输出相加的加法器87；按照加法器87的输出来变更输出时钟CK1的振荡频率的VCO88和对输出时钟CK1进行分频后生成分频时钟的分频器89。再有，比较器81、82和数字滤波器83、84相当于本发明的数字部，加法器87和VCO88相当于本发明的模拟部。
在频率比较器82中，将从光盘等读出的重放信号进行量化后的数字信号DT0以2的补数形式输入。例如，CD重放装置的情况下，重放信号的数据间隔以T作为信道比特间隔，并被限制在3T～11T内。因此，频率比较器82对量化的数字信号DT0的零交叉间隔进行观测，将与该间隔的最大期待值11T或最小期待值3T的差作为频率误差来计算。然后，计算出的频率误差由数字滤波器84进行积分，作为8比特的数字控制信号DT11输出。
数字控制信号DT11通过D/A转换器86A变换成模拟控制信号DT12。有关D/A转换器86A的结构和工作将在后面详细说明。
模拟控制信号DT12成为VCO88的控制输入，控制输出时钟CK1的频率，使得没有频率比较器82计算的频率误差。然后，如果VCO88的输出时钟CK1的频率和数字信号DT0的频率相等，则从数字滤波器84输出的数字控制信号DT11稳定到定常状态。以上的频率引入完成后，接着在相位检测环路(81-83-85-87-88-89)中进行相位的校正。
下面，详细说明D/A转换器86A。
D/A转换器86A由比特调制部15、D/A转换部16和模拟滤波器17构成。
图3表示比特调制部15的结构。比特调制部15对作为输入的8比特的数字控制信号DT11进行调制，输出7比特的中间数字信号DT21。
寄存器151存储数字控制信号DT11的高7比特，并输出。另一方面，寄存器154预先存储“0”作为初始值，并存储输出来自选择器153的输出。再有，寄存器154输出的1比特的信号相当于本发明的调制比特的信号。
选择器153在基准值为‘0’，数字控制信号DT11的LSB(最低比特)的值为‘0’时，即在与基准值相等时，输出逻辑电平为“0”的固定值。另一方面，在‘1’时，即在基准值以外时，选择输出来自EXOR电路152的输出。再有，在LSB的值为‘1’时，EXOR电路152的输出为“1、0、1、0、…”那样“0”和“1”交替的变动值。
来自寄存器151、154的输出由加法器155相加后，由限幅电路156进行限幅处理，作为7比特的中间数字信号DT21输出。
根据上述那样构成的比特调制部15，例如在输入“00100011”(用10进制数表示为“35”)作为数字控制信号DT11时，输出的7比特的中间数字信号DT21成为“0010010”(用10进制数表示为“18”)和“0010001”(用10进制数表示为“17”)交替重复的变动值。
图4表示D/A转换部16的输入输出关系。D/A转换部16输入7比特的中间数字信号DT21，输出相当8比特范围的中间模拟信号DT22。在图4中，作为D/A转换部16的输入的中间数字信号DT21的范围是0～127，作为输出的中间模拟信号DT22的范围为0～254(其中，为偶数)。
上述的中间模拟信号DT22的瞬间值的精度相当7比特，其值为偶数。但是，通过模拟滤波器17进行平滑，可以输出奇数值，可以获得实质上相当8比特精度的模拟控制信号DT12。
图5是将“00100011”(用10进制数表示为“35”)作为数字控制信号DT11输入到D/A转换器86A时的时序图。数字控制信号DT11通过比特调制部15被调制为7比特的中间数字信号DT21。如上所述，中间数字信号DT21为“18”和“17”交替重复的变动值。
中间数字信号DT21通过D/A转换部16变换成相当8比特范围的中间模拟信号DT22。该中间模拟信号DT22也与中间数字信号DT21同样，成为“36”和“34”交替重复的变动值。然后，中间模拟信号DT22通过模拟滤波器17进行平滑，收敛到数字控制信号DT11所示的值“35”。作为结果，作为模拟控制信号DT12的值，可以获得“35”。
以上，根据本实施方式，不降低D/A转换器86A的分辨率，可以将其内部的D/A转换部16的处理比特宽度从8比特减小到7比特。由此，可原样保证PLL块8A的环路性能，削减电路面积。
再有，比特调制部15的输入为8比特的数字控制信号DT11，而输出为7比特的中间数字信号DT21，但本发明不限于此。比特调制部15一般可输入m(m是正整数)比特的数字控制信号ST11，输出n比特(n是正整数：n＜m)的中间数字信号DT21。这种情况下，取代图3中的数字控制信号DT11的LSB，从数字控制信号DT11的低(m-n)比特中，只要是可生成1比特的调制比特的结构就可以。
此外，比特调制部15中的选择器153的基准值为‘0’，在数字控制信号DT11的LSB的值为‘0’时，输出逻辑电平为“0”的固定值，另一方面，在‘1’的情况下，选择输出来自EXOR电路152的输出。但是，与此相反，也可以在基准值为‘1’，LSB的值为‘0’的情况下，选择输出来自EXOR电路152的输出，另一方面，在‘1’的情况下，输出逻辑电平为“1”的固定值。
(第2实施方式)
图6表示本发明第2实施方式的PLL块8B的结构。本实施方式的PLL块8B配有D/A转换器86B，取代第1实施方式的PLL块8A中的D/A转换器86A。以下，详细说明D/A转换器86B。
D/A转换器86B由比特调制部15A、D/A转换部16、模拟滤波器17、电流源20和加法器21构成。再有，电流源20相当于本发明的电源部。
图7表示比特调制部15A的结构。比特调制部15A根据输入的数字控制信号DT11，输出7比特的信号DT21和1比特的调制比特DT23。
寄存器151的输出为比特调制部15A输出的7比特的信号DT21。因此，信号DT21将数字控制信号DT11的高7比特原封不动地输出。而寄存器154的输出为调制比特DT23。再有，这里，设寄存器151与D/A转换部16的工作时钟的时钟CK2(相当于本发明的第1工作时钟0同步工作。此外，设寄存器154与比时钟CK2快的时钟CK3(相当于本发明的第2工作时钟)同步工作。
图8表示电流源20的结构。电流源20具有可输出与D/A转换部16中的1比特相当的模拟值的结构，是将调制比特DT23作为转换信号，输出中间模拟信号DT24(相当于本发明的第2中间模拟信号)的无时钟脉冲的电源电路。这里，设与D/A转换部16中的1比特相当的模拟值为“2”。
加法器21将从D/A转换部16输出的中间模拟信号DT22(相当于本发明的第1中间模拟信号)和从电流源20输出的中间模拟信号DT24相加，输出模拟信号DT25。
图9是将“00100011”(用10进制数表示为“35”)作为数字控制信号DT11时的时序图。比特调制部15A根据数字控制信号DT11，生成并输出作为7比特的信号DT21的“17”、或将作为调制比特DT23的“1”和“0”交替重复的变动值。从加法器21输出的模拟信号DT25也与调制比特DT23同样，成为“36”和“34”交替重复的变动值。然后，模拟信号DT25由模拟滤波器17进行平滑，使数字控制信号DT11收敛到显示值的“35”。作为结果，作为模拟控制信号DT12的值，可获得“35”。
以上，根据本实施方式，调制比特DT23与比D/A转换部16的工作时钟CK2快的时钟CK3同步生成，由此，与第1实施方式相比，模拟控制信号DT12更快地收敛到平滑后的值，可更快地使环路特性达到稳定状态。
再有，在本实施方式中，作为电源部，使用控制电流有无的电流源20，但本发明不限于此。例如，在使用模拟信号DT25的电压的电路情况下，也可以使用控制电压有无的电压源来取代电流源20。
(第3实施方式)
图10表示本发明的第3实施方式的PLL块8C的结构。本实施方式的PLL块8C配有D/A转换器86C，取代第1实施方式的PLL块8A中的D/A转换器86A。
一般地，相位环路(81-83A-85-87-88-89)中受控制的VCO88的振荡频率的可变范围与频率环路(82-84A-86C-87-88-89)的可变范围相比，非常窄。例如，将相位环路的D/A转换器85的输出范围设定为频率环路的D/A转换器86C的输出范围的10％左右。
但是，在CD等记录媒体中，在盘内周和外周中记录频率有所不同。在对记录在这样的媒体中的信号进行重放时，相位环路变为稳定状态后，重放的数据的频率仍缓慢地变化。因此，在相位环路中，必须一边重放数据一边缓慢地吸收重放信号的频率变化量。
但是，如上所述，在相位环路中可控制的VCO88的振荡频率范围窄。因此，在相位环路饱和时，使频率环路使用的数字控制信号DT11的值仅变化“1”，可进行避免相位环路饱和的控制。
本实施方式的PLL块8C可进行避免上述相位环路饱和的控制。
在使数字控制信号DT11的值仅变化“1”时，如果突然变化1比特，则VCO88的振荡频率会急剧地增减，有失去相位环路锁定的情况。因此，相位环路的数字滤波器83A将调制数据DT13输出到频率环路的数字滤波器84A，使得频率环路产生的频率的增减缓慢地进行。而且，数字滤波器84A根据该调制数据DT13，使数字控制信号DT11缓慢地变化。其结果，可以平滑地增减频率。
图11表示调制数据DT13的波形。调制数据DT13的工作(on duty)期间缓慢增加时，可知缓慢地进行1比特变化。
如上述那样，从相位环路对频率环路，为了与通过调制数据DT13进行控制的情况相对应，作为本实施方式的PLL块8C中的比特调制部15B，形成图12所示的结构。比特调制部15B中的AND电路158对8比特的数字控制信号DT11的LSB的边沿出现次数进行计数，相对于出现两次边沿，一周期仅输出“1”。
例如，数字滤波器84A输出“00000101”(用10进制数表示为“5”)作为8比特的数字控制信号DT11，并假设为稳定状态的情况。此时，比特调制部15B输出的7比特的中间数字信号DT21成为“0000010”(用10进制数表示为“2”)和“0000011”(用10进制数表示为“3”)交替重复的变动值。其结果，作为模拟控制信号DT12，输出“5”。
如果相位环路接近饱和状态，则从数字滤波器83A输出图11所示的调制数据DT13。由此，从数字滤波器84A输出的数字控制信号DT11按照调制数据DT13输出变化，最终变为“00000110”(用10进制数表示为“6”)。
图13是图11中的A部分的D/A转换器86C的时序图。在调制数据DT13变动时，数字控制信号DT11也变为“5”和“6”交替重复的变动值。此时，从寄存器151输出的信号为“2”和“3”交替重复的变动值。而相对于两次寄存器151的输出信号的边沿，从AND电路158输出的信号成为1周期仅为“1”的变动值。因此，从比特调制部15B输出的7比特的中间数字信号DT21为“3、3、3、2、3、3、3、2、…”。
对应于上述7比特的中间数字信号DT21的值，从D/A转换器16输出的中间模拟信号DT22的值为“6、6、6、4、6、6、6、4、…”。如果对其进行时序平均，则为(6+6+6+4)/4＝5.5。这与数字控制信号DT11的变动值的平均(6+5)/2＝5.5一致，可知实质上可获得更高精度的模拟控制信号DT12(值为“5.5”)。
以上，根据本实施方式，在数字控制信号DT11按照从环路外输入的调制数据DT13缓慢地变化时，可以生成与该变化对应精度的模拟控制信号DT12。由此，可以平缓地切换VCO88的振荡频率，可以使环路稳定工作。再有，避免本实施方式中说明的相位环路饱和的控制也可用于第2
实施方式。
再有，在上述各实施方式中，最好是模拟滤波器17按照重放信号处理装置的工作时钟(例如，盘的重放倍速)来切换截止频率。因此，通过使截止频率可变，可以使环路特性稳定。
此外，在上述各实施方式中，以将本发明应用于重放信号处理装置的PLL块为例进行了说明，但本发明不限于此。配有模拟-数字混合环路的信号处理装置，例如在图14的偏差调整块9和增益调整块10中，也可应用本发明，可获得与上述相同的效果。
以上，根据本发明，在模拟-数字混合环路的D/A转换器中，可以维持高分辨率，并且削减内部处理的比特宽度，可用更小的电路面积来实现。例如，作为D/A转换器，在使用电流单元方式的D/A转换器时，可以大幅度削减电流单元矩阵部和解码部的电路规模。而且，在通过模拟-数字混合环路，将环路输出收敛到目标值的信号处理装置中，通过配有上述D/A转换器，可以削减作为装置整体的电路面积，可以削减成本。

Claims (8)

1.一种信号处理装置，通过由进行数字信号处理的数字部和进行模拟信号处理的模拟部构成的环路，使环路输出收敛到目标值，其特征在于包括：
D/A转换器，将从所述数字部输入的m比特的数字控制信号变换成与该m比特的数字控制信号同等精度的模拟控制信号，并输出到所述模拟部，其中，m是正整数；
所述D/A转换器包括：
比特调制部，将所述m比特的数字控制信号调制成m-1比特的中间数字信号；
D/A转换部，将所述m-1比特的中间数字信号变换成范围与所述m比特相当的中间模拟信号；以及
模拟滤波器，对所述中间模拟信号进行平滑，并作为所述模拟控制信号输出，
所述比特调制部，
生成1比特的调制比特，该1比特的调制比特在所述m比特的数字控制信号的低1比特为“0”时，为固定值“0”，而在“1”时，为“0”和“1”反复交替的变动值，
作为所述m-1比特的中间数字信号，生成所述调制比特与所述m比特的数字控制信号的高位m-1比特之和。
2.一种信号处理装置，通过由进行数字信号处理的数字部和进行模拟信号处理的模拟部构成的环路，使环路输出收敛到目标值，其特征在于包括：
D/A转换器，将从所述数字部输入的m比特的数字控制信号变换成与该m比特的数字控制信号相同精度的模拟控制信号，并输出到所述模拟部，其中，m是正整数；
所述D/A转换器包括：
比特调制部，生成1比特的调制比特，该1比特的调制比特在所述m比特的数字控制信号的低1比特为“0”时，为固定值“0”，而在“1”时，为“0”和“1”反复交替的变动值；
D/A转换部，将所述m比特的数字控制信号的高m-1比特变换成与所述m比特范围相当的第1中间模拟信号；
电源部，可输出与所述D/A转换部中的1比特相当的模拟值，将所述调制比特作为开关信号，输出第2中间模拟信号；
加法器，将所述第1和第2中间模拟信号相加；以及
模拟滤波器，对来自所述加法器的输出进行平滑，并作为所述模拟控制信号输出。
3.如权利要求1或2所述的信号处理装置，其特征在于：
所述m比特的数字控制信号是低位1比特进行变动的变动值，
所述比特调制部在所述m比特的数字控制信号的低1比特两次变为“1”时作为“1”的变动值，来生成所述调制比特。
4.如权利要求2所述的信号处理装置，其特征在于：
所述比特调制部与比所述D/A转换部的第1工作时钟快的第2工作时钟同步，来生成所述调制比特。
5.如权利要求1或2所述的信号处理装置，其特征在于：
所述模拟滤波器按照该信号处理装置的工作时钟，切换对应于所述模拟控制信号的截止频率。
6.一种D/A转换器，其特征在于，包括：
比特调制部，将m比特的数字信号变换成m-1比特的中间数字信号，其中，m为正整数；
D/A转换部，将所述m-1比特的中间数字信号变换成相当所述m比特范围的中间模拟信号；以及
模拟滤波器，对所述中间模拟信号进行平滑，作为与所述m比特的数字信号同等精度的模拟信号来输出，
所述比特调制部，
生成1比特的调制比特，该1比特的调制比特在所述m比特的数字控制信号的低1比特为“0”时，为固定值“0”，而在“1”时，为“0”和“1”反复交替的变动值，
作为所述m-1比特的中间数字信号，生成所述调制比特与所述m比特的数字控制信号的高位m-1比特之和。
7.一种D/A转换器，其特征在于，包括：
比特调制部，生成1比特的调制比特，该1比特的调制比特在所述m比特的数字控制信号的低1比特为“0”时，为固定值“0”，而在“1”时，为“0”和“1”反复交替的变动值；
D/A转换部，将所述m比特的数字信号的高m-1比特变换成相当所述m比特范围的第1中间模拟信号；
电源部，构成可输出相当于所述D/A转换部的1比特的模拟值，将所述调制比特作为转换信号，输出第2中间模拟信号；
加法器，将所述第1和第2中间模拟信号相加；以及
模拟滤波器，对来自所述加法器的输出进行平滑，作为与所述m比特的数字信号同等精度的模拟信号来输出。
8.如权利要求6或7所述的D/A转换器，其特征在于：
所述m比特的数字信号是低位1比特进行变动的变动值，
在所述m比特的数字控制信号的低位1比特2次成为“1”时，作为成为“1”的变动值生成所述调制比特。
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