JP6831922B2 - 選択可能な周波数及びデューティサイクルを有する分周器 - Google Patents

選択可能な周波数及びデューティサイクルを有する分周器 Download PDF

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Description

本開示は、一般に、分周器システムに関し、より詳細には、選択可能な周波数およびデューティサイクルを有する分周器システムに関する。
本出願は、2016年11月9日に出願された米国特許出願第15/347,050号に対する優先権を主張し、その内容は、すべての目的のために参照によりその全体が本明細書に組み込まれる。
電子データ通信は、現代の情報処理技術の基本的な能力である。データは、様々な技術を用いて電気信号に符号化される。いくつかの技法は、周波数、振幅、デューティサイクルなどの周期的波形の1つまたは複数の特性を変調することを伴う。このようにして、情報は、チップ上で、パッケージ内のチップ間で、回路基板上のデバイス間で、および/または長距離にわたって(例えば、伝送線路上で)信頼性をもって局所的に伝送することができる。いくつかのシステムでは、符号化された電気信号は、無線通信などの用途のために、高周波数(例えば、無線周波数および/または光周波数)での伝送のために変調される。
分周器は、電圧パルスを生成することによって、またはNクロックサイクル毎に状態を変化させることによって、周期的クロック信号を変更する(ここで、Nは整数値である)。このように、分周器によって生成される出力信号の周波数は、元のクロック信号の周波数の1/N倍である。分割器は、様々な用途で使用される。例えば、分周器を使用して、異なるクロック周波数で動作するデバイス内の複数のデバイスまたは複数のエリアにクロック信号を供給したり、エネルギー効率を改善するためクロック周波数を低減することなどに使用され得る。
したがって、データ通信用途のための改善された分周器システムを提供することが望ましい。
いくつかの実施形態に一致して、分周器システムは、分割除数分周器モジュールを含む。分割除数分周器モジュールは、クロック信号を受信し、第1の除数および第2の除数に基づいて出力信号を生成する。クロック信号および出力信号はそれぞれ、それぞれの周波数およびパルス幅によって特徴付けられる矩形波形を有する。出力信号の周波数は、クロック信号の周波数の選択可能な整数分数であり、出力信号の周波数は、第1および第2の除数の和に基づいて選択される。出力信号のパルス幅は、選択可能な整数のクロックサイクルであり、出力信号のパルス幅は、第1の除数および第2の除数のうちの少なくとも1つに基づいて選択される。
いくつかの実施形態に一致して、エンコーダは、入力データに基づいて1つまたは複数の制御信号を決定するプロセッサと、1つまたは複数の制御信号に基づいて出力信号を生成する分周器とを含む。入力データは、出力信号の周波数およびデューティサイクルのうちの少なくとも1つを変化させることによって、出力信号に符号化される。出力信号の周波数は、クロック信号の周波数の整数分数である。
いくつかの実施形態に一致して、方法は、クロック信号を受信することと、第1の除数N0および第2の除数N1を受信することと、出力信号を生成することとを含む。出力信号は、クロック信号の周波数の1/(N0+N1)で与えられる周波数と、N0/(N0+N1)またはN1/(N0+N1)で与えられるデューティサイクルとを有する。
図1は、いくつかの実施形態によるエンコーダの簡略図である。 図2は、いくつかの実施形態による、選択可能な周波数およびデューティサイクルを有する分周器の簡略図である。 図3は、いくつかの実施形態による分割除数分周器の簡略図である。 図4は、いくつかの実施形態による分数パルス幅調整器の簡略図である。 図5は、いくつかの実施形態による分周器回路の簡略図である。 図6は、いくつかの実施形態による、入力データを制御信号に変換するための方法の簡略図である。 図7は、いくつかの実施形態による、クロック信号の周波数を分割するための方法700の簡略図である。
図において、同一の符号を有する要素は、同一または類似の機能を有する。
以下の説明では、本開示と一致するいくつかの実施形態を説明する特定の詳細が示される。しかし、当業者には、いくつかの実施形態は、これらの特定の詳細の一部または全部がなくても実施され得ることが明らかであろう。本明細書に開示される特定の実施形態は、例示的であることを意味するが、限定的ではない。当業者は、本明細書では特に説明しないが、本開示の範囲および精神内にある他の要素を理解することができる。さらに、不必要な繰り返しを避けるために、1つの実施形態に関連して示され、説明された1つ以上の特徴は、特に記載されない限り、または1つ以上の特徴が実施形態を非機能的にする場合、他の実施形態に組み込まれてもよい。
一般に、分周器は、それらが生成する出力信号の特性に関して制限された柔軟性を提供する傾向がある。例えば、いくつかの分周器は、Nクロックサイクル毎にパルスを生成し、各パルスは、1クロックサイクルの幅を有する。したがって、出力信号のデューティサイクルは1/Nに制約される。他のタイプの分周器は、すべての周波数に対して固定された(例えば、50%)デューティサイクルを達成することができる。したがって、このような分周器は、与えられた周波数に対して柔軟で選択可能なデューティサイクルが所望される用途にはあまり適していない。さらに、いくつかの分周器は、それらが達成できる出力信号の最大周波数に関して制限される。例えば、いくつかの分周器の最大周波数は、クロック信号の周波数の1/2または1/4倍である。他のタイプの分周器は、達成可能な周波数に関して制限される。例えば、50%のデューティサイクルを有するいくつかのタイプの分周器は、Nが偶数であることを必要とし得る。したがって、選択可能な周波数およびデューティサイクルを有する分周器を提供することが望ましい。さらに、利用可能な周波数に制約を課すことなく(例えば、分周器をNの偶数値に制約することなく)、柔軟なデューティサイクルを達成する分周器を提供することが望ましい。最後に、高周波出力信号(例えば、クロック周波数の1倍、1/2倍、および/または1/3倍)を提供することができる分周器を提供することが望ましい。これらの望ましい特性の1つまたは複数を達成する分周器は、データ通信用のエンコーダなどの用途において、他のタイプの分周器と比較して改善された性能を提供することができる。
図1は、いくつかの実施形態によるエンコーダ100の簡略図である。エンコーダ100は、入力データ102を出力信号104に符号化する。入力データ102は、実質的に任意のタイプのデータのアナログおよび/またはデジタル表現を含むことができる。例えば、入力データ102は、英数字データ、バイナリデータ、画像データ、ビデオデータ、オーディオデータ、制御部データなどを含むことができる。出力信号104は、振幅、周波数、およびパルス幅(またはデューティサイクル)によって特徴付けられる矩形波形であってもよい。入力データ102は、出力信号104の振幅、周波数、および/またはパルス幅のうちの1つまたは複数を変化させることによって、出力信号104に符号化される。出力信号104は、固定振幅矩形波形として示されているが、同様の概念が、他のタイプの出力信号(例えば、可変振幅信号、マルチレベル信号、変調信号(例えば、無線周波数および/または光信号)など)に適用され得ることを理解されたい。
選択可能な周波数およびデューティサイクルを有する分周器110は、クロック信号106に基づいて出力波形104を生成する。いくつかの例では、クロック信号106は、固定された振幅および周波数、ならびに50%のデューティサイクルを有する方形波形であり得る。分周器110は、クロック信号106の周波数を整数値で分周して、出力波形104を生成する(すなわち、出力波形104の周波数は、クロック信号106の周波数の1/N倍であり、ここで、除数Nは、正の整数である)。いくつかの例では、除数Nの値は、1つまたは複数の制約(たとえば、最大値および/または最小値)を受けることができる。例えば、除数Nは、分周器110の構成に応じて、2または4以上の値に制約されてもよい。
いくつかの実施形態によれば、分周器110は、出力信号104のデューティサイクルが固定され、周波数が可変である固定デューティサイクルモードで動作することができる。いくつかの実施形態によれば、分周器110は、出力信号104の周波数が固定され、デューティサイクルが可変である固定周波数モードで動作することができる。いくつかの実施形態によれば、分周器110は、出力信号104の周波数およびデューティサイクルの両方が可変であるハイブリッドモードで動作することができる。分周器110は、1つまたは複数の制御信号112に基づいて、出力波形110の周波数(すなわち、除数Nの値)および/またはデューティサイクルを決定する。
プロセッサ120は、入力データ102に基づいて制御信号112を生成する。いくつかの例では、プロセッサ120は、入力データ102を制御信号112の対応する値にマッピングするためのルックアップテーブル122を含むことができる。いくつかの例では、プロセッサ110は、エンコーダ100の速度、信頼性、および/またはセキュリティを向上させるために、入力データ102に対して1つまたは複数の動作を実行することができる。例えば、プロセッサ120は、入力データ102に対して、ソース符号化、チャネル符号化、暗号化、ホワイトニング、圧縮などを実行することができる。いくつかの例では、プロセッサ120は、(例えば、時分割多重化、キューイングアルゴリズムなどを使用して)複数の入力データストリームを多重化することができる。
図2は、いくつかの実施形態による、選択可能な周波数およびデューティサイクルを有する分周器200の簡略図である。図1と一致するいくつかの実施形態によれば、分周器200は、エンコーダ100の分周器120を実装するために使用されてもよい。そのような実施形態と一致して、制御信号210、クロック信号220、および出力信号230は、一般に、それぞれ、制御信号112、クロック信号106、および出力信号104に対応し得る。しかし、いくつかの例では、分周器200は、エンコーダ100とは独立したアプリケーションのために(例えば、データ通信のための情報の符号化以外のアプリケーションのために)使用されてもよい。例えば、分周器200は、コンピューティングアプリケーションのための構成可能および/または動的に選択可能なクロック波形を提供するために使用され得る。
分割除数分周器240は、第1の除数211(N0)および第2の除数212(N1)に基づいてクロック信号220の周波数を分割する。分割除数分周器240は、周波数およびデューティサイクルによって特徴付けられる分周器出力信号242を生成する。分周器出力信号242の周波数およびデューティサイクルは、それぞれ、N0およびN1の値に基づいて選択可能である。いくつかの実施形態によれば、分周器出力信号242は、(Clock Frequency)/(N0+N1)によって与えられる周波数と、N1/(N0+N1)によって与えられるデューティサイクルとを有することができる。有利には、与えられた周波数におけるデューティサイクルは、比N0:N1によって決定され、したがって除数211および212の値を変化させることによって選択可能である。対照的に、単一の除数Nを有する他のタイプの分周器は、与えられた周波数に対して固定されたデューティサイクルを有するか、または追加の回路(例えば、マルチビットカウンタ)に依存してデューティサイクルを調整することができるが、これはシステムのコストおよび複雑さを増す。いくつかの実施形態によれば、分割除数分周器240は、図3を参照して以下でより詳細に説明する非トグル出力信号244など、1つまたは複数の追加の出力信号を生成することができる。
いくつかの実施形態によれば、分周器出力信号242のパルス幅は、クロックサイクルの整数倍に制約されてもよい。例えば、分周器出力信号242のデューティサイクルがN1/(N0+N1)によって与えられた場合、分周器出力信号242の対応するパルス幅は、クロックサイクルのN0倍によって与えられ、ここで、N0は整数値である。N0とN1の和が奇数である場合、50%のデューティサイクルをもたらすN0の値は存在しない。しかし、いくつかの用途では、N0とN1の和が奇数である場合でも、50%のデューティサイクルが望ましいことがある。
これらの制約に対処するために、分数パルス幅調整器250を使用して、分周器出力信号242のパルス幅をクロックサイクルの分数だけ調整することができる。いくつかの例では、分数パルス幅調整器250は、N0とN1の任意の組合せ(N0とN1の和が奇数である組合せを含む)に対して50%のデューティサイクルが達成可能であるように、クロックサイクルの半分だけパルス幅を調整(例えば、延長または短縮)することが可能であり得る。いくつかの例では、分数パルス幅調整器250は、出力信号230のデューティサイクルが連続範囲内で選択可能であるように、クロックサイクルの任意の分数だけパルス幅を調整することが可能であり得る。図2に示すように、分数パルス幅調整器250は、調整器制御信号213によって制御される。調整器制御信号213は、ブール型のイネーブル/ディセーブル信号、所望の分数調整を示す数値、パルス幅が長くされるか短くされるかを制御する極性表示子などを含むことができる。
いくつかの実施形態によれば、分周器出力信号242の周波数は、最大周波数制約を受けることがある。例えば、いくつかの実施形態によれば、N0およびN1の値は、それぞれ、2以上の値に制約されてもよい。そのような実施形態と一致して、分周器出力信号242の最大周波数は、クロック信号220の周波数の1/4倍であってもよい。しかし、いくつかの用途では、より高い周波数(例えば、クロック信号220の周波数の1/1、1/2、および/または1/3倍)が望ましい場合がある。
この制約に対処するために、高周波バイパスモジュール260を使用して、分周器200の1つまたは複数の段をバイパスして、分割除数分周器240の最大周波数よりも高い周波数波形を提供することができる。例えば、高周波バイパスモジュール260は、1の除数を達成するために、クロック信号220を出力信号230に直接渡すことができる。別の例では、高周波バイパスモジュール260は、2または3の除数を達成するために、非トグル出力信号244を出力信号230および/または分数パルス幅調整器250に渡すことができる。いくつかの実施形態によれば、高周波バイパスモジュール260は、1つまたは複数のバイパス回路スイッチ、セレクタ、マルチプレクサ、および/または同様のものを使用して実装され得る。図2に示すように、高周波バイパスモジュール260は、バイパス制御信号214によって制御される。バイパス制御信号214は、イネーブルまたはディスエーブルするための1つまたは複数のバイパス制御信号214を含むことができる。1つまたは複数のバイパス制御信号214は、1分周バイパスモジュール250がイネーブルかどうかを決定するために使用される。例えば、バイパス制御信号214は、ブール型のイネーブル/ディスエーブル信号を含むことができる。
図3は、いくつかの実施形態による分割除数分周器300の簡略図である。図1〜図2と一致するいくつかの実施形態によれば、分割除数分周器を使用して、エンコーダ100の分周器110および/または分周器200の分割除数分周器240を実装することができる。そのような実施形態に一致して、クロック信号310、分周器出力信号320、第1の除数332(N0)、および第2の除数334(N1)は、それぞれ、クロック信号220、分周器出力信号242、第1の除数211、および第2の除数212に概して対応し得る。
マルチプレクサ340は、分周器出力信号320を制御入力として使用して、第1の除数332と第2の除数334との間で選択する。除数336(N2)は、第1の除数332および第2の除数334のうちの選択された1つの値に設定される。除算器出力信号320がローであるとき、除数336の値は、第1の除数332の値に設定される(すなわち、N = N0)。除算器出力信号320がハイであるとき、除数336の値は、第2の除数334の値に設定される(すなわち、N = N1)。前述のように、N0、N1、およびN2は整数値であり、適切なアナログおよび/またはデジタルフォーマットで表すことができる。N0、N1、およびN2は、それぞれ、単一のワイヤ上で直列に、複数のワイヤ上で並列に、および/またはそれらの組合せで送信され得る。
整数分周器350は、クロック周波数をN2で分周して、クロック信号310の周波数の1/N2倍の周波数を有す非トグル出力信号352を生成する。一般に、整数分周器350は、その状態を変化させるか、またはN2クロックサイクル毎にパルスを生成する任意の回路またはカウンタを含み得る。いくつかの実施形態によれば、非トグル出力信号は、1/N2のデューティサイクルに対応する1クロックサイクルのパルス幅を有することができる。すなわち、N2クロックサイクル毎に、整数分周器350は、1クロックサイクルの幅を有するパルスを生成する。そのような実施形態と一致して、N2を1に設定すると、非トグル出力信号352が100%のデューティサイクルを有するようになるので、N2の最小値は2であってもよい。
フリップフロップ360は、非トグル出力信号352を受信し、分周器出力信号320を生成する。フリップフロップ360は、非トグル出力信号352の各ローからハイへの遷移において、分周器出力信号320の値をトグルするように構成される。図3に示すように、フリップフロップ360は、Qバー出力ノードがD入力ノードに接続されてトグル動作を達成するDフリップフロップのようなトグルフリップフロップとして構成される。いくつかの実施形態によれば、他のタイプのフリップフロップ(例えば、Tフリップフロップ)および/または入力信号に基づいて論理状態を交互にする他の回路トポロジを使用して、同様のまたは同じトグル動作を達成することができる。
図3に示す構成では、非トグル出力信号352は、分周器出力信号320がハイである場合にはN0クロックサイクル毎に、分周器出力信号320がローである場合にはN1クロックサイクル毎に、ローからハイへの遷移を受ける。したがって、分周器出力信号320は、N0クロック信号に対してハイであり、N1クロックサイクルに対してローである。すなわち、分周器出力信号320の周期1フルサイクルはN0+N1クロックサイクルであり、パルス幅はN1クロックサイクルである。これは、(Clock Frequency)/(N0+N1)の周波数およびN1/(N0+N1)のデューティサイクルに対応する。N0およびN1はそれぞれ2以上に制約されるので、分周器出力信号320の最大周波数はクロック信号310の周波数の1/4倍である。
いくつかの実施形態によれば、1つ以上の信号は、上記の議論に対して反転されてもよい。例えば、整数分周器350は、パルスを生成した後にN2の次の値をロードするのではなく、パルスを生成する前にN2の次の値をロードすることができ、これにより、分周器出力信号320は、N0クロック信号に対してハイになり、N1クロックサイクルに対してローになる。したがって、いくつかの実施形態では、分周器出力信号320のデューティサイクルがN1/(N0+N1)ではなく、N0/(N0+N1)によって与えられてもよい。
図4は、いくつかの実施形態による分数パルス幅調整器400の簡略図である。図1〜図3と一致するいくつかの実施形態によれば、分数パルス幅調整器400は、分周器200の分数パルス幅調整器250を実施するために使用されてもよい。そのような実施形態と一致して、分周器出力信号410、出力信号420、およびクロック信号430は、それぞれ、分周器出力信号242、出力信号230、およびクロック信号220に一般的に対応し得る。任意選択で、分周器出力信号410をクロック信号430と再整列させることによって、分周器出力信号410の遅延(例えば、回路の前段のゲート遅延)を補償するために、フリップフロップ412が設けられる。いくつかの実施形態によれば、分数パルス幅調整器400を選択的に使用して、分周器出力信号410のパルス幅をクロックサイクルの半分だけ長くすることができる。
フリップフロップ440は、分周器出力信号410からクロックサイクルの半分だけオフセットされた遅延信号442を生成する。図4に示すように、フリップフロップ440は、D入力ノードで分周器出力信号410を受け取り、クロック入力ノードでクロック信号430の反転バージョンを受け取り、Q出力ノードで遅延信号442を出力するDフリップフロップとして構成される。いくつかの実施形態によれば、他のタイプのフリップフロップおよび/または他の回路トポロジを使用して、同様のまたは同じ遅延挙動を達成することができる。図4に示すように、フリップフロップ440は、分周器出力信号410に対して固定された(半クロックサイクル)遅延を有する遅延信号442を生成する。しかし、様々な実施形態では、遅延は、調整可能であってもよく、および/またはクロックサイクルの半分以外の分数として固定されてもよいことを理解されたい。
ORゲート450は、分周器出力信号410および遅延信号442にブール型OR演算を行い、拡張パルス信号452を生成する。遅延信号442は分周器出力信号410の遅延バージョンであるため、OR動作は、延長パルス信号452が、遅延量(例えば、クロックサイクルの半分)だけ分周器出力信号410のパルス幅よりも大きいパルス幅を有するようにする。いくつかの実施形態によれば、OR演算に加えて、および/またはその代わりに、1つ以上の他のブール演算(例えば、AND、XOR、NAND、NORなど)を実行してもよい。例えば、AND演算を実行すると、分周器出力信号410のパルス幅は、遅延量(例えば、クロックサイクルの半分)だけ減少する。
マルチプレクサ460は、分周器出力信号410および拡張パルス信号452の一方を出力信号420に接続する。マルチプレクサ460は、ブール型のイネーブル信号462によって制御される。図2と一致するいくつかの実施形態によれば、イネーブル信号462は、調整器制御信号213に対応し得る。イネーブル信号462がハイであるとき、出力信号420は拡張パルス信号452に対応する。イネーブル信号462がローであるとき、出力信号420は分周器出力信号410に対応する。いくつかの実施形態によれば、マルチプレクサ460は、2つ以上の入力の中から出力信号420を選択することができる。例えば、マルチプレクサ460は、元の信号(例えば、分周器出力信号410)、クロックサイクルの様々な分数だけ元の信号よりも広いパルス幅を有する1つ以上の信号(例えば、拡張パルス信号452)、および/またはクロックサイクルの様々な分数だけ元の信号よりも狭いパルス幅を有する1つ以上の信号の中から選択することができる。
図5は、いくつかの実施形態による分周回路500の簡略図である。分周回路500は、クロック信号504と、第1の除数506(N0)および第2の除数508(N1)を含む1つまたは複数の制御信号とに基づいて、出力信号502を生成する。図1〜4と一致するいくつかの実施形態によれば、分周回路500は、エンコーダ100の分周器110および/または分周器200を実装するために使用されてもよい。そのような実施形態に一致して、分周回路500は、分割除数分周器サブ回路510および分数パルス幅調整器サブ回路520を含むことができ、それらは、それぞれ分割除数分周器300および分数パルス幅調整器400のインスタンスに概して対応する。分数パルス幅調整器サブ回路520は、ブール型のイネーブル/ディスエーブル信号522(「adjust」とラベル付けされている)によって制御される。
一対のマルチプレクサ530および540は、分周器500にオプションの高周波バイパス機能を提供し、一般に、分周器200の高周波バイパスモジュール260に対応することができる。マルチプレクサ530は、バイパス制御信号532(「div2or3」とラベル付けされている)に基づいて、分割除数分周器サブ回路510からの非トグル出力信号を選択的に選択する。例えば、マルチプレクサ530は、N0およびN1の値がそれぞれ2または3に設定されるときにイネーブルされ得、それによって、出力信号502の周波数を、それぞれ、クロック周波数の1/2または1/3倍に設定する。同様に、マルチプレクサ540は、任意選択で、バイパス制御信号542(「div1」とラベル付けされている)に基づいて、クロック信号504を出力信号に直接渡す。例えば、マルチプレクサ540は、出力信号532の周波数をクロック信号504の周波数に等しく設定することで、イネーブルされることができる。
いくつかの実施形態によれば、分周回路500は、N0、N1、div2or3、adjust、および/またはdiv1を含む1つまたは複数の制御信号の状態に基づいて、情報を出力信号504に符号化するために使用され得る。例えば、符号化される情報は、シンボルまたはシンボルのシーケンスを含むことができる。シンボルまたはシンボルのシーケンスに基づいて、プロセッサ120などのプロセッサは、以下の表1に基づいて1つまたは複数の制御信号の状態を動的に設定することができる。いくつかの実施形態によれば、ルックアップテーブル122などのプロセッサのルックアップテーブルに、表1を投入することができる。表1は、分周回路500の固定デューティサイクル動作モードに対応する。表1に示すように、周波数(すなわち除数)が符号化されるシンボルに応じて変化する間、出力信号502のデューティサイクルは固定されたまま(例えば、50%および/または別の固定値に)である。
あるいは、またはさらに、分周回路500は、固定周波数動作モードで動作されてもよい。固定周波数動作モードでは、除数は固定されたままであるが、出力信号502のデューティサイクルは、以下の表2に示すように、符号化されるシンボルに応じて変化する。
いくつかの実施形態によれば、分周回路500は、出力信号502の周波数およびデューティサイクルの両方が、符号化されるシンボルに応じて変化するハイブリッド動作モードで動作することができる。
図6は、いくつかの実施形態による、入力データを制御信号に変換するための方法600の簡略図である。図1〜図5に一致するいくつかの実施形態によれば、方法600は、分周器110などの分周器に通信可能に接続されたプロセッサ120などのプロセッサによって実行され得る。
工程610では、入力データ102などの入力データが受信される。入力データは、実質的に任意のタイプのデータのアナログおよび/またはデジタル表現を含むことができる。例えば、入力データは、英数字データ、バイナリデータ、画像データ、ビデオデータ、オーディオデータ、制御部データなどを含むことができる。いくつかの実施形態によれば、入力データは、シンボルおよび/またはシンボルのシーケンスまたはストリームとして表されてもよい。
工程620では、入力データに基づいて1つまたは複数の制御信号が決定される。1つまたは複数の制御信号は、分周器の出力信号の周波数およびデューティサイクルを決定するために使用される。いくつかの実施形態によれば、1つまたは複数の制御信号は、ルックアップテーブル122などのルックアップテーブル、および/またはシンボルと制御信号との間のマッピングを格納する任意の他のタイプのデータ構造を使用して決定され得る。いくつかの実施形態によれば、1つまたは複数の制御信号は、ルックアップテーブルを使用することなく、シンボルを制御信号にマッピングするためのアルゴリズムなど、他の手段によって決定され得る。いくつかの実施形態によれば、1つまたは複数の制御信号は、第1の除数211などの第1の除数N0と、第2の除数N1と、第2の除数212とを含むことができる。N0およびN1は、出力信号の周波数および/またはデューティサイクルを決定するために使用される整数値であってもよい。いくつかの実施形態によれば、1つまたは複数の制御信号は、出力信号の分数パルス幅調整を決定するために使用される、調整器制御信号213などの調整器制御信号を含むことができる。いくつかの実施形態によれば、1つまたは複数の制御信号は、分周器の1つまたは複数の段をバイパスすべきかどうかを判定するために使用される、バイパス制御信号214などの1つまたは複数のバイパス制御信号を含むことができる。
いくつかの実施形態によれば、工程620で決定される1つまたは複数の制御信号の値は、動作モードに依存し得る。例えば、固定デューティサイクルモードでは、1つまたは複数の制御信号は、入力データに基づいて出力信号の周波数を変化させながら、固定デューティサイクルを維持するように選択される。固定デューティサイクルモードでは、調整器制御信号は、N0とN1の和が奇数である場合にハイであり、N0とN1の和が偶数である場合にローであり得る。固定周波数モードでは、1つまたは複数の制御信号は、入力データに基づいて出力信号のデューティサイクルを変化させながら、固定周波数を維持するように選択される。固定周波数モードでは、N0とN1の和は固定値であってもよく、一方、比N0:N1は所望のデューティサイクルを達成するように変化する。ハイブリッドモードでは、出力信号のデューティサイクルおよび周波数の両方が、入力データに基づいて変化し得る。
工程630では、1つまたは複数の制御信号が分周器に送られる。1つ以上の制御信号は、任意の適切なフォーマットで送信されてもよい。例えば、N0およびN1は、デジタル整数値として送られてもよい。調整器制御信号は、ブール型のイネーブル/ディスエーブル信号、所望の分数パルス幅調整の数値表現などとすることができる。バイパス制御信号は、1つまたは複数のブール型のイネーブル/ディスエーブル信号を含むことができる。
図7は、いくつかの実施形態による、クロック信号の周波数を分割するための方法700の簡略図である。図1〜図6に一致するいくつかの実施形態によれば、方法700は、制御信号112などの1つまたは複数の制御信号に基づいて、分周器110などの分周器によって実行され得る。
プロセス710では、クロック信号106などのクロック信号、および1つまたは複数の制御信号が受信される。図6と一致するいくつかの実施形態によれば、受信された制御信号は、工程630で送信された1つまたは複数の制御信号を含むことができる。いくつかの例では、クロック信号は、固定された振幅および周波数、ならびに50%のデューティサイクルを有する方形波形であってもよい。例えば、クロック信号は、発振器および/またはタイマ回路を使用して生成されてもよい。
プロセス720では、1つまたは複数の制御信号に基づいて、分割された出力信号が生成される。分周された出力信号は、クロック信号の周波数の整数分数である選択可能な周波数と、選択可能なデューティサイクルとを有する。選択可能な周波数およびデューティサイクルは、1つまたは複数の制御信号に基づいて選択される。例えば、制御信号が第1および第2の除数N0およびN1を含む場合、分周された出力信号の周波数は、クロック周波数の1/N倍であってもよく、デューティサイクルは、N0/NまたはN1/Nであってもよい。ここで、Nは、N0およびN1の和である。いくつかの実施形態によれば、N0およびN1はそれぞれ2以上であり、この場合、Nの最小値は4である。すなわち、分周出力信号の最大周波数は、クロック信号の周波数の1/4倍であってもよい。
工程730では、分割された出力信号のパルス幅が、1つまたは複数の制御信号に基づいて分数的に調整される。例えば、制御信号は、分数パルス幅調整器250のような分数パルス幅調整器をイネーブル又はディスエーブルする調整器制御信号を含むことができる。いくつかの実施形態によれば、分周された出力信号のパルス幅は、クロックサイクルの整数倍に制約される。方法700を使用して達成され得るデューティサイクルの範囲を拡大するために、分割された出力信号のパルス幅は、分数的に調整され得る。例えば、パルス幅は、クロックサイクルの半分だけ長くされても短くされてもよい。パルス幅を分数的に調整することの1つの利点は、N0とN1の和が奇数である場合でも、50%のデューティサイクルを達成することができることである。
工程740では、方法700の工程のうちの1つまたは複数は、1つまたは複数の制御信号に基づいてクロック信号の周波数を1、2、または3で分周するためにバイパスされる。例えば、制御信号は、1つまたは複数の対応するバイパススイッチ、セレクタ、マルチプレクサ、および/または同様のものをイネーブルまたはディスエーブルする1つまたは複数のバイパス制御信号を含むことができる。例えば、クロック信号を1で分周するために、工程720及び730の各々はバイパスされ、クロック信号はバイパス回路を用いて出力信号に直接渡される。クロック信号を2または3で分周するために、工程720中に生成された最終分周出力信号ではなく、非トグル出力信号244のような、工程720中に生成された中間信号を選択することができる。
エンコーダ100および/またはプロセッサ120などのプロセッサのいくつかの例は、1つまたは複数のプロセッサ(たとえば、プロセッサ120)によって実行されると、1つまたは複数のプロセッサに方法600および/または700のプロセスを実行させることができる実行可能コードを含む非一時的な有形の機械可読媒体を含むことができる。方法600および/または700のプロセスを含み得る機械可読媒体のいくつかの一般的な形態は、例えば、フロッピーディスク、フレキシブルディスク、ハードディスク、磁気テープ、任意の他の磁気媒体、CD-ROM、任意の他の光学媒体、パンチカード、紙テープ、穴のパターンを有する任意の他の物理媒体、RAM、PROM、FLASH−EPROM、任意の他のメモリチップあるいはカートリッジ、および/またはプロセッサあるいはコンピュータが読むのに適した任意の他の媒体である。
例示的な実施形態が示され、説明されたが、広範囲の修正、変更、および置換が、前述の開示において考えられ、いくつかの例において、実施形態のいくつかの特徴は、他の特徴の対応する使用なしに採用されてもよい。当業者は、多くの変形、代替、および修正を認識するであろう。したがって、本発明の範囲は、以下の特許請求の範囲によってのみ限定されるべきであり、特許請求の範囲は、広く、本明細書に開示される実施形態の範囲と一致するように解釈されることが適切である。
100 エンコーダ
102 入力データ
104、230、420、502 出力信号
106、220、310、430、504 クロック信号
110、200 分周器
122 ルックアップテーブル
210 制御信号
211、332、506 第1の除数
212、334、508 第2の除数
213 調整器制御信号
214 バイパス制御信号
240、300 分割除数分周器
242、320、410 分周器出力信号
244、352 非トグル出力信号
250、400 分数パルス幅調整器
260 高周波バイパスモジュール
336 除数
340、460、530、540 マルチプレクサ
350 整数分周器
360、412、440 フリップフロップ
450 ORゲート
452 拡張パルス信号
462 イネーブル信号
510 分割除数分周器サブ回路
520 分数パルス幅調整器サブ回路
522 イネーブル/ディスエーブル信号
532 バイパス制御信号

Claims (19)

  1. クロック信号を受信し、第1の除数および第2の除数に基づいて出力信号を生成し、前記クロック信号および前記出力信号の各々は、それぞれの周波数およびパルス幅によって特徴付けられる矩形波形である分割除数分周器モジュールを有し、
    前記出力信号の前記周波数は、前記クロック信号の前記周波数の選択可能な整数分数であり、前記出力信号の前記周波数は、前記第1および第2の除数の和に基づいて選択され、
    前記出力信号の前記パルス幅は、選択可能な整数のクロックサイクルであり、前記出力信号の前記パルス幅は、前記第1の除数および前記第2の除数のうちの少なくとも1つに基づいて選択される、分周器システムであって、
    前記分周器システムは、前記分周器システムの1つ以上の部分をバイパスして、前記出力信号の前記周波数を前記分割除数分周器の最大周波数よりも高く増加させる高周波バイパスモジュールをさらに備える、分周器システム
  2. 請求項1に記載の分周器システムにおいて、
    前記出力信号の前記周波数は、前記クロック信号の前記周波数の1/N倍であり、
    前記Nは、前記第1および第2の除数の和である、分周器システム。
  3. 請求項1に記載の分周器システムにおいて、
    前記出力信号の前記パルス幅は、N0またはN1クロックサイクルであり、
    前記N0および前記N1は、それぞれ、前記第1および第2の除数である、分周器システム。
  4. 請求項1に記載の分周器システムにおいて、
    前記分割除数分周器モジュールは、
    制御入力に基づいて前記第1および第2の除数の間で選択するように構成され、前記制御入力は前記分割除数分周器モジュールの前記出力信号に接続されるセレクタモジュールと、
    2クロックサイクル毎にパルスを生成するように構成され、前記N2は、セレクタモジュールによって選択された前記第1および前記第2の除数のうちの1つに設定される整数分周器と、
    前記整数分周器によって生成された前記パルスの各ローからハイまたはハイからローへの遷移で前記出力信号をトグルするように構成されたトグルモジュールと、
    を有する、分周器システム。
  5. 請求項4に記載の分周器システムにおいて、
    前記セレクタモジュールは、マルチプレクサを含む、分周器システム。
  6. 請求項4に記載の分周器システムにおいて、
    前記トグルモジュールは、フリップフロップを含む、分周器システム。
  7. 請求項1に記載の分周器システムにおいて、
    前記出力信号の前記パルス幅を、調整器制御信号に基づいてクロックサイクルの分数だけ調整する分数パルス幅調整器モジュールをさらに備える、分周器システム。
  8. 請求項7に記載の分周器システムにおいて、
    前記分数パルス幅調整器モジュールは、前記出力信号の前記パルス幅をクロックサイクルの半分だけ長くするか、または短くする、分周器システム。
  9. 請求項8に記載の分割器システムにおいて、
    前記調整器制御信号は、前記第1および第2の除数の和が奇数の場合にハイであり、前記第1および第2の除数の和が偶数である場合にローであるブール型のイネーブル/ディセーブル信号である、分周器システム。
  10. 請求項8に記載の分周器システムにおいて、
    前記分数パルス幅調整器モジュールは、
    反転バージョンの前記クロック信号をクロック入力ノードで受信し、前記分割除数分周器モジュールの前記出力信号をD入力ノードで受信するフリップフロップ回路と、
    前記分割除数分周器モジュールの前記出力信号および前記フリップフロップ回路の出力信号に基づいて論理演算を実行するブール論理ゲートと、
    を有する、分周器システム。
  11. 請求項10に記載の分周器システムにおいて、
    前記論理演算は、AND、OR、NAND、およびNORからなる群から選択される、分周器システム。
  12. 請求項に記載の分周器システムにおいて、
    前記分割除数分周器の前記最大周波数は、前記クロック信号の前記周波数の1/4倍である、分周器システム。
  13. 請求項1に記載の分周器システムと、
    入力データに基づいて1つまたは複数の制御信号を決定するプロセッサであって、前記複数の制御信号は前記第1および第2の除数を含む、プロセッサと、
    記入力データは、前記出力信号の周波数およびデューティサイクルのうちの少なくとも1つを変化させることによって前記出力信号に符号化される分周器と、
    を有し、
    前記出力信号の前記周波数は、前記クロック信号の周波数の整数分数である、エンコーダ。
  14. 請求項13に記載のエンコーダにおいて、
    前記エンコーダは、前記出力信号の前記デューティサイクルが固定され、前記出力信号の前記周波数が前記入力データに基づいて変化する固定デューティサイクルモードで動作する、エンコーダ。
  15. 請求項13に記載のエンコーダにおいて、
    前記エンコーダは、前記出力信号の前記周波数が固定され、前記出力信号の前記デューティサイクルが前記入力データに基づいて変化する固定周波数モードで動作する、エンコーダ。
  16. 請求項13に記載のエンコーダにおいて、
    前記エンコーダは、前記出力信号の前記周波数および前記デューティサイクルの両方が前記入力データに基づいて変化するハイブリッドモードで動作する、エンコーダ。
  17. 請求項13に記載のエンコーダにおいて、
    前記プロセッサは、ルックアップテーブルを使用して前記1つまたは複数の前記制御信号を決定するエンコーダ。
  18. クロック信号を受信し、
    (a)第1処理を介して第1信号から出力信号を生成するか、または、(b)クロック信号から取得される第2信号であって、前記第1信号について前記第1処理によって取得可能な最高周波数よりも高い周波数を持つ、第2信号から出力信号を生成するか、を決定し、
    前記決定に従って前記出力信号を生成し、
    前記第1処理は、
    第1の除数N0および第2の除数N1を受信することと
    記クロック信号の周波数の1/(N0+N1)倍で与えられる周波数と、N0/(N0+N1)またはN1/(N0+N1)で与えられるデューティサイクルとを有する前記第1信号を生成することと
    を含む、方法。
  19. 請求項18に記載の方法において、
    前記出力信号のパルス幅を、クロックサイクルの整数分数だけ調整することを更に含む、方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102611341B1 (ko) 2018-10-29 2023-12-08 삼성전자주식회사 토글 신호의 듀티 타이밍을 검출하는 듀티 타이밍 검출기, 듀티 타이밍 검출기를 포함하는 장치, 그리고 토글 신호를 수신하는 장치의 동작 방법
CN111313893B (zh) * 2020-02-28 2023-03-10 深圳市紫光同创电子有限公司 分频器和电子设备
US11770116B1 (en) * 2022-08-16 2023-09-26 Texas Instruments Incorporated Duty cycle correction for high-speed clock signals
CN116683896B (zh) * 2022-12-27 2024-04-02 海光集成电路设计(北京)有限公司 一种占空比可调电路、芯片及电子设备

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4170747A (en) 1978-09-22 1979-10-09 Esquire, Inc. Fixed frequency, variable duty cycle, square wave dimmer for high intensity gaseous discharge lamp
US4403342A (en) 1981-04-06 1983-09-06 Motorola, Inc. Zone switching system for a frequency synthesized transceiver
US4935944A (en) 1989-03-20 1990-06-19 Motorola, Inc. Frequency divider circuit with integer and non-integer divisors
US5384816A (en) 1993-10-13 1995-01-24 Texas Instruments Incorporated Frequency divider circuit
US6061418A (en) 1998-06-22 2000-05-09 Xilinx, Inc. Variable clock divider with selectable duty cycle
US7170315B2 (en) * 2003-07-31 2007-01-30 Actel Corporation Programmable system on a chip
US7405601B2 (en) 2004-05-03 2008-07-29 Silicon Laboratories Inc. High-speed divider with pulse-width control
TWI326067B (en) 2005-06-29 2010-06-11 Mstar Semiconductor Inc Flat display device, controller, and method for displaying images
JP2007221587A (ja) * 2006-02-17 2007-08-30 Advantest Corp 可変分周器および検波器
WO2007127403A2 (en) 2006-04-26 2007-11-08 Aivaka Clock with regulated duty cycle and frequency
TWI337454B (en) 2007-05-16 2011-02-11 Ind Tech Res Inst Programmable integer/non-integer frequency divider
KR101349587B1 (ko) * 2007-06-12 2014-01-09 삼성전자주식회사 단일 클럭 경로를 사용하는 1분주이상의 클럭 분주 회로
US7764134B2 (en) * 2007-06-14 2010-07-27 Silicon Laboratories Inc. Fractional divider
US7642868B2 (en) 2007-06-15 2010-01-05 Kabushiki Kaisha Toshiba Wide range interpolative voltage controlled oscillator
TWI376877B (en) 2008-12-26 2012-11-11 Ind Tech Res Inst Clock generator and multimodulus frequency divider and delta-sigma modulator thereof
US9013213B2 (en) 2011-10-01 2015-04-21 Intel Corporation Digital fractional frequency divider
US8378719B1 (en) * 2011-10-18 2013-02-19 St-Ericsson Sa Programmable high-speed frequency divider
US8891725B2 (en) * 2012-07-02 2014-11-18 Qualcomm Incorporated Frequency divider with improved linearity for a fractional-N synthesizer using a multi-modulus prescaler
US9246478B2 (en) 2014-03-13 2016-01-26 Freescale Semiconductor, Inc. Electronic device and method for generating clock signals with and without frequency jitter for one source clock signal generated by a single narrow-band source clock signal
US9236873B1 (en) 2014-12-17 2016-01-12 Integrated Device Technology, Inc. Fractional divider based phase locked loops with digital noise cancellation

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