CN116155239A

CN116155239A - 摆频信号生成器

Info

Publication number: CN116155239A
Application number: CN202211450826.9A
Authority: CN
Inventors: U·穆雷杜; G·佩利西耶; G·雷伊蒙
Original assignee: STMicroelectronics Rousset SAS; STMicroelectronics Grenoble 2 SAS
Current assignee: STMicroelectronics Rousset SAS; STMicroelectronics Grenoble 2 SAS
Priority date: 2021-11-19
Filing date: 2022-11-18
Publication date: 2023-05-23

Abstract

本公开涉及摆频信号生成器。摆频信号生成器包括延迟元件链和控制电路装置。延迟元件链包括第一延迟元件、第二延迟元件和第三延迟元件。控制电路装置在操作中启用多个第一延迟元件，禁用多个第三延迟元件，并启用选择数目的第二延迟元件，从而在摆频信号生成器的输出处限定数字摆频信号的两个连续上升沿之间的时间段。控制电路装置监测数字摆频信号的平均频率，并基于所监测的数字摆频信号的平均频率，选择性地修改所启用的第一延迟元件和所禁用的第三延迟元件的数目。

Description

摆频信号生成器

技术领域

本公开整体涉及被适配用于生成数字信号的设备和系统，并且更具体地涉及被适配用于生成数字摆频信号的设备和系统。本公开进一步公开了用于调节数字摆频信号的装置。

背景技术

摆频信号是具有时变频率的振荡信号。更具体地，信号可以是基本方形的信号，具有基本恒定的占空比(例如，恒定)并且具有时变频率。

发明内容

在一个实施例中，摆频信号生成器包括延迟元件链和控制电路装置。延迟元件链包括第一延迟元件、第二延迟元件和第三延迟元件。控制电路装置在操作中启用多个第一延迟元件、禁用多个第三延迟元件，并启用选择数目的第二延迟元件，从而限定在摆频信号生成器的输出处的数字摆频信号的两个连续上升沿之间的时间段。控制电路装置监测数字摆频信号的平均频率，并且基于所监测的数字摆频信号的平均频率，选择性地修改所启用的第一延迟元件和所禁用的第三延迟元件的数目。

在一个实施例中，设备包括延迟元件链和控制电路装置。延迟元件链包括第一延迟元件、第二延迟元件和第三延迟元件。控制电路装置在操作中启用多个第一延迟元件、禁用多个第三延迟元件、并启用选择数目的第二延迟元件，从而限定在设备的输出节点处的数字摆频信号的两个连续上升沿之间的时间段。控制电路装置监测数字摆频信号的平均频率，并且基于所监测的数字摆频信号的平均频率，选择性地修改所启用的第一延迟元件和所禁用的第三延迟元件的数目。

在一个实施例中，系统包括存储器以及与存储器耦合的摆频信号生成器。摆频信号生成器包括具有第一延迟元件、第二延迟元件和第三延迟元件的延迟元件链，以及与延迟元件链耦合的控制电路装置。输出节点与延迟元件链耦合。控制电路装置在操作中启用多个第一延迟元件、禁用多个第三延迟元件、并启用选择数目的第二延迟元件，从而限定在输出节点处的数字摆频信号的两个连续上升沿之间的时间段；监测数字摆频信号的平均频率；以及基于所监测的数字摆频信号的平均频率，选择性地修改所启用的第一延迟元件和所禁用的第三延迟元件的数目。

在一个实施例中，方法包括使用包括第一延迟元件、第二延迟元件和第三延迟元件的延迟元件链，生成延迟数字信号；以及基于延迟信号，生成数字摆频信号。生成延迟数字信号包括：启用多个第一延迟元件；禁用多个第三延迟元件；启用选择数目的第二延迟元件，从而限定数字摆频信号的两个连续上升沿之间的时间段；监测数字摆频信号的平均频率；以及基于所监测的数字摆频信号的平均频率，选择性地修改所启用的第一延迟元件的数目和所禁用的第三延迟元件的数目。

附图说明

上述特性和优点以及其他特征和优点将在以下以例示的方式给出但不限于参考附图的具体实施例的描述中详细描述，其中：

图1以框的形式示意性地示出了数字摆频信号生成器的实施例；

图2示出了图示了图1的生成器的操作的两个时序图；

图3示出了图1的生成器的延迟元件的实施例示例的逻辑图；

图4以框的形式示意性地示出了图1的生成器的调节电路的实施例示例；

图5以框的形式示意性地示出了图1的生成器的调节电路的另一实施例示例；

图6以框的形式示意性地示出了使用图1的生成器的随机数生成器的实施例示例；

图7以框的形式示意性地了示出了使用图1的生成器的随机数生成器的另一实施例示例；以及

图8以框的形式示意性地示出了被适配用于实现物理不可克隆功能(PUF)的设备实施例示例。

图9是系统实施例的功能框图。

具体实施方式

除非上下文另有指示，否则在不同的图中，相同的特征由相同的附图标记指定。具体地，在各种实施例中公共的结构和/或功能特征可以具有相同的附图标记并且可以设置相同或相似的结构、尺寸和材料性质。

为了清晰起见，只对理解本文所述实施例有用的步骤和元素进行了详细图示和描述。

除非另有说明，否则当引用连接在一起的两个元素时，这表示直接连接，除了导体以外没有任何中间元素，当引用耦合在一起的两个元素时，这表示这两个元素可以连接，或者它们可以经由一个或多个其他元素耦合。

在以下公开内容中，除非另有说明，否则当提及绝对位置限定词，诸如术语“前”、“后”、“上”、“下”、“左”、“右”等时，或者提及相对位置限定词，诸如术语“之上”、“之下”、“上部”、“下部”等时，或者提及取向限定词，诸如“水平”、“竖直”等时，参考图中所示的取向。

本公开所述的信号是由与逻辑数据“1”和“0”分别对应的高状态和低状态组成的数字信号。除非另有说明，否则高状态表示例如等于电源电压的高电压水平。除非另有说明，否则低状态表示例如等于参考电压(例如，接地电压)的低电压水平。

图1以框的形式示意性地示出了被适配用于生成数字摆频信号的设备或数字摆频信号生成器100的实施例。生成器100的操作将根据图2进一步详细描述。

生成器100在其输入处包括AND型逻辑门101，或者AND门101，其具有例如两个跟随器输入和一个输出。门101在其一个跟随器输入上接收启用信号EN，并在其输出上传递数字信号SIG。根据一个变型，门101包括反相输入和跟随器输入。

生成器100还包括反相输入102(INV)，反相输入102(INV)包括输入和输出。门102的输出被耦合(例如，连接)到AND门101的跟随器输入。反相门102接收被标记为SIG_R的延迟信号SIG作为输入。

生成器100还包括D型触发器103，D型触发器103包括数据输入D、时钟输入clk、输出Q和反相输出nQ。输入数据D被耦合(例如，连接)到触发器103的反相输出nQ。时钟输入clk被耦合(例如，连接)到反相门102的输入，从而接收延迟信号SIG_R。Q输出传递所输出的数字摆频信号WO_OUT。

如前所述，数字摆频信号是其频率以及相应地周期随时间而变化的振荡信号。更具体地，数字摆频信号可以是基本方形的信号，具有基本恒定的占空比(例如，常数)并且具有随时间变化的频率和相应的周期。根据一个示例，数字摆频信号的周期在信号的每一个新的上升或下降沿处被修改。根据一个变型，数字摆频信号的周期可以在随机数目的上升或下降沿之后被修改。对于其余的描述，定义数字摆频信号的周期是数字摆频信号的两个连续上升沿之间的时间段。

生成器100还包括能够被启用的元件链104，其被适配用于延迟数字信号SIG来传递信号SIG_R。链104也可以被称为用于延迟数字信号的元件序列或元件列表。能够被启用来适配用于延迟数字信号的元件或者以下描述中的延迟元件是被适配用于在启用时向数字信号添加时间延迟而在不启用时不向所述信号添加时间延迟的部件或部件组件。关于图3描述了延迟元件的实施例示例。根据一个示例，链104的所有延迟元件均被适配用于向数字信号添加相同的延迟时间段(以下被称为延迟)，但是根据一个变型，链104的每个延迟元件可以被适配用于添加不同的延迟。

在图1中，为了避免绘制过载，链104包括12个元件N1至N12。但是，一般而言，链104可以包括数目为K的延迟元件，K是例如在从12到40(例如等于16或32)的整数。每个延迟元件Ni(i为1至12或1至K之间变化的整数)包括两个输入IN1i和IN2i、两个输出OUT1i和OUT2i以及接收控制信号CMD_Ni的控制端子CMDNi。

为了形成链104，延迟元件N1至N12被“串联”耦合，即，元件N1至N12彼此耦合而形成线。更具体地，每个元件Ni具有：

其输入IN1i，被耦合(例如，连接)到上一排序(rank)的元件Ni-1的输出OUT1i-1；

其输出OUT1i，被耦合(例如，连接)到下一排序的元件Ni+1的输入IN1i+1；

其输入IN2i，被耦合(例如，连接)到下一排序的元件Ni+1的输出OUT2i+1；以及

其输出OUT2i，被耦合(例如，连接)到上一排序的元件Ni-1的输入IN2i-1。

链104的第1排序的延迟元件(即，链104的第1排序的延迟元件，即，图1中的元件N1)的输入IN11被耦合(例如，连接)到AND门101的输出，并且因此接收数字信号SIG。此外，延迟元件N1的输出OUT21被耦合(例如连接)到反相门102的输入和分支103的时钟输入clk，并且因此传递延迟信号SIG_R。此外，最大排序的延迟元件(即，链104的最后一个延迟元件，即，图1中的元件N12)的输出OUT112被耦合(例如，连接)到其自己的输入IN212。

根据一个实施例，链104的延迟元件N1至N12分布为三个延迟元件组，其中：

延迟元件组G1(第一元件)由它们的控制信号启用或激活；

延迟元件组G2(第二元件)能够由其控制信号启用；以及

延迟元件组G3(第三元件)由其控制信号禁用或未激活。

更具体地，组G1包括布置在链104的开始处的k1个延迟元件。换言之，组G1包括链104的前k1个延迟元件，即，k1个延迟元件具有1到k1之间的排序。在图1中，k1等于4，并且组G1包括元件N1到N4。

更具体地，组G2包括布置在链104中间的k2个延迟元件。换言之，组G2包括布置在组G1的元件和组G3的元件之间的k2个延迟元件，即，k2个延迟元件的排序在k1+1到k1+k2之间。在图1中，k2等于4，并且组G2包括元件N5至N8。将组G2称为生成器100的活动窗口。

更具体地，组G3包括布置在链104的结束处的k3个延迟元件。换言之，组G3包括链104的最后k3个延迟元件，即，k3个延迟元件的排序在k1+k2+1到k1+k2+k3之间。在图1中，k3等于4，并且组G3包括元件N9到N12。

生成器100还包括被适配用于控制链104的延迟元件的控制电路装置105(CMD)。电路105包括接收输出数字摆频信号WO_OUT的输入，以及与链104的延迟元件相同的多个输出，用于向延迟元件传递控制信号CMD_N1，…，CMD_N12。换言之，控制电路装置105的输入被耦合(例如，连接)到触发器103的Q输出，并且控制电路装置的每个输出被耦合(例如，连接)到链104的元件Ni的端子CMDNi。

控制电路装置105包括选择元件或电路1051(SEL)和调节元件或电路1052(REG)。

选择元件1051被用于修改链104中所启用的延迟元件的数目。选择元件接收信号WO_OUT、控制信号CMD_SEL并向延迟元件传递控制信号CMD_N1，…，CMD_N12。更具体地，正如图2中进一步详细描述，选择元件1051被适配用于例如在输出信号WO_OUT的每个新的上升沿处，周期性地修改链104中启用的延迟元件的数目。

调节元件1052被用于通过比较平均频率Fmean和中心频率Fcentral，验证输出信号WO_OUT的平均频率Fmoy(或以同样的方式，平均周期Pmean)是否等于目标中心平均频率Fmean或参考频率(或以同样的方式，目标中心周期Pcentral)并传递控制信号CMD_SEL，以在需要时纠正所述平均频率。为此，调节元件1052接收信号WO_OUT，并向选择元件1051传递控制信号CMD_SEL。调节元件1051的实施例示例关于图4和图5来描述。

控制电路装置105包括两个操作模式：正常操作模式和调节模式。正常操作模式关于图2进行描述，然后描述调节模式。调节模式可以定期(例如，周期性地)执行，或偶尔执行。

生成器100的一个优点是它不受或很少受到锁定现象的影响。事实上，生成器100能够改变其频率，从而能够防止锁定现象的发生。

图2示出了图示了在关于图1描述的生成器100的控制电路装置105的正常操作模式下的操作的两个时序图。更具体地，图2示出了生成器100的启用信号EN和输出信号WO_OUT的时序图。

在初始时间t0和t0之后的t1之间，信号EN处于低状态并且生成器100尚未启动。信号SIG然后处于低状态。信号SIG_R没有显示出能够在触发器103的输出处切换输出信号WO_OUT的上升沿，并且因此信号WO_OUT处于低电平。反相门102的输出信号处于高状态。

从时间t1开始，生成器100启动，并且信号EN切换到高电平。信号SIG切换到高电平，然后信号SIG_R开始以由选择元件1051在链104中启用的延迟元件数目定义的频率振荡。更具体地，选择元件1051启用了组G1的所有延迟元件，即，k1个延迟元件，并从组G2中选择k2(1)个延迟元件，k2(1)小于k2，并且也将这些延迟元件启用。信号通过链104累积的延迟由链104的启用延迟元件施加的延迟之和来限定。在所有延迟元件均使得能够添加相同的延迟R的情况下，信号SIG_R累积的延迟等于(k1+k2(1))*R，即，延迟R乘以k1和k2(1)的和。需要注意，链104添加的最小延迟是由组G1的延迟元件添加的延迟，并且最大延迟是由组G1的延迟元件和组G2的所有延迟元件添加的延迟。

触发器105在其时钟输入clk上接收振荡信号SIG_R并传递所输出的摆频振荡信号WO_OUT。每当信号SIG_R显示上升沿时，信号WO_OUT就改变状态。更具体地，在时间t1处，信号WO_OUT从低电平切换到高电平，因为链104的输出信号呈现上升沿。在时间t1之后的时间t1’处，信号WO_OUT从高电平切换到低电平，因为信号SIG_R呈现上升沿。

在时间t1’之后的时间t2处，信号WO_OUT在链104施加的频率下执行完整的周期。更具体地，信号WO_OUT已针对(k1+k2(1))*R切换到高电平，然后当所有延迟元件添加相同的延迟R时，针对同一时间段(k1+k2(1))*R切换到低电平。选择元件修改控制信号，使得组G2的延迟元件的数目为k2(2)，不再是k2(1)个延迟元件。数目k2(2)小于数目k2，并且例如不同于数目k2(1)。在时间t2之后的时间t2’处，信号WO_OUT从高电平切换到低电平，因为信号SIG_R显示出新的上升沿。

在时间t2’之后的时间t3处，信号OUT已执行了新的完整周期，并且因此选择元件1051修改控制信号，以启用组G2中数目为k2(3)的延迟元件。数目k2(3)小于数目k2，并且例如不同于数目k2(2)。在时间t3之后的时间t3’处，信号WO_OUT从高电平切换到低电平，因为信号SIG_R显示出新的上升沿。

在时间t3’之后的时间t4处，信号WO_OUT已执行了新的完整周期，并且因此控制电路装置修改控制信号，以启用组G2中数目为k2(4)的延迟元件。数目k2(4)小于数目k2，并且例如不同于数目k2(3)。在时间t4之后的时间t4’处，信号OUT从高电平切换到低电平，因为信号SIG_R显示出新的上升沿。

正常操作模式继续以这种方式传递数字摆频信号WO_OUT。

现在描述图1的生成器100的控制电路装置105的调节方式。在该模式下，调节元件1052检测到，在一定时间段内，输出信号WO_OUT的平均频率Fmean与目标中心频率Fcentral不同，或者平均周期Pmean与目标中心周期Pcentral不同。调节元件1052然后控制选择元件1051，使得它针对下一个正常操作模式，修改组G1、G2和/或G3中包括的元件的数目。根据一个实施例，在该情况下，选择元件1051仅修改组G1和G3的延迟元件的数目k1和k3，并保持数目k2不变，以“偏移”链104中的组G2，或“偏移生成器100的活动窗口”。根据另一实施例，在该情况下，选择元件1051修改数目k1、k2和k3，并且因此修改组G1、G2和G3中延迟元件的总分布。

更具体地，当调节元件1052检测到输出信号的平均频率Fmean大于目标中心频率Fcentral时，调节元件1052要求选择元件1051增加组G1中始终启用的延迟元件的数目k1，并且减少组G3中始终启用的延迟元件的数目k3。根据一个示例，组G2的延迟元件k2的数目不变或被修改。事实上，如果平均频率Fmean大于目标中心频率Fcentral，则信号“太快”，并且应被大体上减慢。为此，向输出信号WO_OUT添加的延迟通常增加。

反之，当调节元件1052检测到输出信号的平均频率Fmean大于目标中心频率Fcentral时，调节元件1052要求选择元件1051减少组G1中始终启用的延迟元件的数目k1并且增加组G3中始终启用的延迟元件的数目k3。根据一个示例，组G2的延迟元件k2的数目不变或被修改。事实上，如果平均频率Fmean小于目标中心频率Fcentral，则信号“太慢”并且应通常加速。为此，添加到输出信号WO_OUT的延迟通常减小。

数目k1、k2和k3的量化修改可以以不同的方式来执行，其中一些方式关于图4和图5来描述。

图3是关于图1描述的生成器100的链104的延迟元件类型的延迟元件200的实施例示例的电气图。

如前所述，延迟元件200包括两个输入IN200-1和IN200-2、两个输出OUT200-1和OUT200-2以及控制端子CMD200。

延迟元件200包括第一缓冲器件201(B1)或缓冲放大器201，其包括输入和输出并且被适配用于向数字信号添加延迟。缓冲器件201的输入被耦合(例如，连接)到输入IN200-1，并且其输出被耦合(例如，连接)到节点A200。缓冲器件201是可选的。

延迟元件200还包括缓冲放大器202的第二缓冲器件202(B2)，其包括输入和输出并且被适配用于向数字信号添加延迟。缓冲器件202的输入被耦合(例如，连接)到节点A200。缓冲器件202是可选的。

延迟元件200还包括OR型逻辑门203(OR)或OR门203，其包括两个跟随器输入和一个输出。门203的第一输入被耦合(例如，连接)到节点A200并且门203的第二输入被耦合(例如，连接)到控制端子CMD200。

延迟元件200还包括第三缓冲器件204(B3)或缓冲放大器204，其包括输入和输出并且被适配用于向数字信号添加延迟。缓冲器件204的输入被耦合(例如连接)到OR门203的输出并且其输出被耦合(例如连接)到输出OUT200-1。缓冲器件204是可选的。

延迟元件200还包括多路复用器205(M1)，其包括两个输入、一个输出和一个控制端子。控制端子被耦合(例如，连接)到延迟元件200的控制端子CMD200。当控制信号处于高状态时选择的第一输入(1)被耦合(例如，连接)到缓冲器件202的输出。控制信号处于低状态时选择的第二输入(0)被耦合(例如，连接)到延迟元件200的输入IN200-2。输出被耦合(例如，连接)到延迟元件200的输出OUT200-2。

延迟元件如下操作。当延迟元件被启用时，输入IN200-1上接收的信号以给定的延迟被传递到输出OUT200-2。当延迟元件被禁用时，输入IN200-2上接收的信号在没有延迟的情况下在输出OUT200-2上传递。

更具体地，当延迟元件被禁用时，延迟元件在其控制端子CMD200上接收处于低状态的控制信号。由OR门203的输出传递的信号等于输入IN200-1接收的信号。延迟元件200在其输出OUT200-1上传递被缓冲器件201和204延迟的信号。如图1所示，延迟元件200可以形成延迟元件链的一部分，其中延迟元件被串联耦合。因此，输出OUT200-1被耦合到另一延迟元件的输入，或者被耦合到元件200的输入IN200-2。由输入IN200-2接收的信号被传递到输出OUT200-2，因为多路复用器将第二输入(0)上接收的信号作为输出来传递。

更具体地，当延迟元件被启用时，延迟元件在其控制端子CMD200上接收处于高状态的控制信号。多路复用器205在其输出上传递从其第一输入(1)接收的信号，即，在缓冲器件202的输出处传递的信号。此外，在这种情况下，OR门203的输出仍然处于高状态。

图4以框的形式示意性地示出了关于图1描述的生成器100的控制电路装置105类型的控制电路装置300的实施例示例。

如关于图1所述，控制电路装置300包括选择元件或电路1051类型的选择元件或电路301，以及调节元件或电路1052类型的调节元件或电路302。

选择元件301接收来自包括控制电路装置的生成器的输出数字摆频信号WO_OUT以及来自调节元件301的控制信号CMD_SEL作为输入。控制元件将具有与之相关联的控制电路装置的链的延迟元件的控制信号CMD_N1、…CMD_N12作为输出来传递。

调节元件302接收所输出的数字摆频信号WO_OUT作为输入，并将控制信号CMD_SEL传递到选择元件301。

调节元件302包括：

处于固定频率的时钟信号的生成器3021(Clk_ref)；

分频电路3022(Freq_div)；

计数器3023(CNT)；以及

补偿电路3024(Comp)。

生成器3021被适配用于传递参考时钟信号Ref。根据一个示例，生成器3021是锁相环(PLL)。

分频电路3022使得能够控制计数器3023的启用。分频电路接收输出数字摆频信号WO_OUT，并且传递信号ena来将计数器3023启用。更具体地，分频电路3022通过在所述持续时间内将启用信号ena设置为高状态，否则设置为低状态，确定调节模式的持续时间。

计数器3023包括启用输入ena、时钟输入clk和输出。启用输入ena接收启用信号ena，并且时钟输入接收输出信号WO_OUT。计数器传递表示计数结果的数字信号作为输出。计数器3023被适配用于在一定的时间段或计算窗口内，对它在其时钟输入上接收的信号的上升沿的数目进行计数，并且因此输出信号WO_OUT。该计数的结果作为输出传递。

补偿电路3024包括接收计数器3023的输出信号的输入和传递控制信号CMD_SEL的输出。

以下将描述两个实施例并且它们基于相同的假设。第一假设是，组G2的延迟元件的数目k2被固定。第二假设是，生成器的链的延迟元件均添加相同延迟，并且控制信号CMD_SEL是表示相对数目H的信号，相对数目H与数目k1和k3相加，以调节生成器100，控制信号CMD_SEL也被称为调节控制信号H。

根据第一实施例，补偿电路通过使用以下公式来确定数目H：

数学式1

其中：

C表示计数器执行其计算的时间段；

Rf表示参考上升沿的数目；

M表示计数器3023在时间段C期间测量的值；以及

S表示延迟元件的延迟持续时间。

一个优点是，通过使用该第一实施例的公式调节生成器，信号在单次迭代中被调节。

根据第二实施例，补偿电路通过使用以下公式来确定数目H：

数学式2

H＝(M-Rf)*K

其中：

M和Rf已在上文定义；以及

K是与以上定义的变量Rf、M、C和S相关的线性近似常数。

根据一个示例，常数K可以通过以下数学公式来定义：

数学式3

第二实施例相对于第一实施例的一个优点是它更容易实现。

计算和调节优化的其他方法在本领域技术人员的能力范围内。

图5以框的形式示意性地示出了关于图1描述的生成器100的控制电路装置105类型的控制电路装置400的实施例示例。

控制电路装置400具有与关于图1所述的控制电路装置300公共的元件。这些元件不再详细描述，仅强调了控制电路装置300和400之间的区别。

因此，控制电路装置400包括选择元件或电路301以及调节元件1052类型的调节元件或电路402。

调节元件402接收输出数字摆频信号WO_OUT作为输入，并将控制信号CMD_SEL传递给选择元件301。

调节元件402包括与控制电路装置300的调节元件302类似的元件，但它们以不同方式布置。调节元件402包括：

处于固定频率的时钟信号的生成器4021(Clk_ref)；

分频电路4022(Freq_div)；

计数器4023(CNT)；以及

补偿电路4024(Comp)。

生成器4021被适配用于传递参考时钟信号Rf。根据一个示例，生成器4021是锁相环(PLL)。

分频电路4022使得能够控制计数器4023的启用。分频电路接收参考时钟信号Ref并且发送信号ena来将计数器4023启用。更具体地，分频电路3022通过在所述持续时间内将启用信号ena设置为高状态，否则设置为低状态，从而确定调节模式的持续时间。

分频电路接收输出信号WO_OUT作为输入并且传递参考信号WO_OUT’。

计数器4023包括启用输入ena、时钟输入clk和输出。启用输入ena接收参考信号WO_OUT’，并且时钟输入接收参考信号Ref。计数器传递表示计数结果的数字信号作为输出。计数器4023被适配用于在一定的时间段或计算窗口内，对它在其时钟输入上接收的信号的上升沿的数目进行计数，并且因此对参考信号Ref进行计数。该计数的结果作为输出传递。

补偿电路4024包括接收计数器4023的输出信号的输入以及传递控制信号CMD_SEL的输出。

根据一个实施例，第一假设是组G2的延迟元件的数目k2被固定。第二假设是，生成器的链的延迟元件均添加相同延迟，并且控制信号CMD_SEL是表示相对数目H的信号，相对数目H与数目k1和k3相加，以调节生成器100。

补偿电路4024例如通过以下公式来确定数目H：

数学式4

其中：

Rf表示参考上升沿的数目；

M表示计数器4023在时间段C期间测量的信号Ref的上升沿的数目；

S表示延迟元件的延迟持续时间；

T_clk_ref表示参考信号Ref的周期；以及

DIV表示由分频电路4023测量的上升沿的数目。

一个优点是，通过使用本实施例的公式来调节生成器，信号在单次迭代中被调节。

该实施例相对于第一实施例的另一优点是它更容易实现。

图6是以框的形式示意性地图示了随机数生成器500的实施例的图。

生成器500包括：

关于图1和图2描述的生成器100类型的数字摆频信号的生成器501(WRO)；

采样电路502(SAMP)；以及

实现熵累加函数的电路503(ENT.ACC)。

数字摆频信号生成器501接收启用信号EN作为输入，并且根据关于图1描述的操作，传递数字摆频信号WO_OUT作为输出。

采样电路502接收信号WO_OUT作为输入并传递表示随机数nb的数据位作为输出。根据一个实施例，电路502可以包括d型触发器和生成时钟信号的电路。

电路503是实现熵累加函数的电路，即，采用一个或多个输入并且其单个输出保持输入的熵的函数。换言之，如果至少一个输入是随机的，则函数的输出也是随机的。根据一个实施例，电路503可以实现XOR逻辑功能。电路503接收随机数nb作为输入并输出表示随机数nb的数据位。

随机数生成器500如下操作。摆频信号生成器生成信号WO_OUT，信号WO_OUT由电路502进行采样而传递随机数nb。随机数nb然后经过熵累加函数而提供数NB。作为示例，熵累加函数可以依次连续记录多个随机数nb，以生成数NB。

图7是以框的形式示意性地图示了随机数生成器600的另一实施例的图。

生成器600包括：

Kwro数字摆频信号生成器601-j(WRO1,WRO2，…，WROKwro)，j从1至Kwro变化，Kwro数字摆频信号生成器601-j是关于图1和图2所描述的生成器100的类型；

Kwro采样电路602-j(SAMP1,SAMP2，…，SAMPKwro)；以及

实现熵累加函数的电路603(ENT.ACC)。

生成器601-j彼此平行布置。每个生成器601-j接收启用信号EN作为输入，并且根据关于图1描述的操作来传递数字摆频信号WO_OUTj作为输出。

采样电路602-j在每个生成器601-j的输出处彼此平行布置。每个采样电路602-j接收信号WO_OUTj作为输入，并传递表示随机数nbj的数据位作为输出。根据一个实施例示例，每个电路602-j可以包括与电路耦合的、例如对所有电路602-j公共的D型触发器，从而生成时钟信号。

电路603是实现熵累加函数的电路，其是关于图6描述的电路503的类型。电路603包括各自接收随机数nbj的Kwro输入以及传递随机数NB的输出。根据一个实施例，电路603可以实现XOR逻辑功能。根据另一示例，存储功能可以是压缩功能。

随机数生成器600如下操作。摆频信号生成器601-j并行地生成信号WO_OUTj。每个信号WO_OUTj然后由电路602-j采样，以传递随机数nbj。电路603使用随机数nbj作为输入，以传递最终随机数NB。

摆频信号生成器的数目Kwro可以在2到50的范围内。随机数生成器的体积和快速性之间的折衷选择确定了数目Kwro的选择。事实上，数目Kwro越大，生成器600就越有能力快速传递随机数NB，但它的电子元件数目增加越多，并且因此它的物理尺寸也增加越多。

图8以框的形式示意性地图示了被适配用于实现物理不可克隆功能(PUF)(即，对于实现该功能的每个设备具有惟一的不可克隆结果的功能)的设备700的实施例。该类型的功能可以被用于电子设备的标识或者用于生成能够用作固有密钥的数据。

设备700包括用于生成两个数字信号Sig-A和Sig-B的两个电路700-a和700-b。根据一个实施例，电路700-A和700-B在与制造方法相关的差异内相同。设备700还包括被适配用于接收信号Sig-A的计数器710-A(CNT)以及被适配用于接收信号Sig-B并对例如它们在给定时间段内的高状态数计数的计数器710-B(CNT)。根据一个实施例，计数器710-A和710-B在与制造方法相关的差异中相同。计数器710-A(相应的710-B)传递表示数目Nb-A(相应的Nb-B)的信号作为输出。设备700还包括比较器720(COMP)，比较器720(COMP)被适配用于接收并比较信号Nb-A和Nb-B，以传递表示不可克隆物理功能的输出的信号PUF_OUT作为输出。根据一个示例，信号PUF_OUT表示数目。

电路700-A和700-B各自包括P个摆频信号生成器701-1，…，701-P(WRO-CH)，它们彼此并联布置在输入选择电路702(例如，输入多路复用器)和输出选择电路703(例如，输出多路复用器)之间。

更具体地，每个摆频信号生成器701-1，…，701-P均是关于图1描述的类型的摆频信号生成器，不同之处在于所有摆频信号生成器701-1，…，701-P(即，电路700-A和700-B的摆频信号生成器)具有控制电路装置，控制电路装置不包括调节电路，但是仅包括输入端子，使得控制电路装置的选择电路能够接收关于图1描述的控制信号CMD-SEL类型的控制信号CMD7。换言之，生成器701-1，…，701-P包括：

关于图1描述的门101类型的逻辑AND型门；

关于图1描述的门102类型的反相型逻辑门；

关于图1描述的触发器103类型的触发器；

关于图1描述的链103类型的延迟元件链；以及

根据图1描述的控制电路装置105类型的控制电路装置，但包括选择电路1051类型的单个选择电路以及被适配用于接收控制信号CMD7的输入端子。

此外，每个输入选择电路702包括输入ena和P个输出OU1，…,OUTP。输入接收启用信号Init，并且每个输出被耦合到摆频信号生成器701-1，…，701-P之一的输入。每个输出选择电路703包括P个输入IN1，…，INP以及输出out。每个输入被耦合到摆频信号生成器701-1，…，701-P之一的输出，并且输出传递信号Sig-A(相应的Sig-B)。输入和输出选择电路702和703还包括接收公共控制信号Chal的控制端子cmd。控制信号Chal使得能够通知输入选择电路702哪个输出被耦合到输入，并且使得能够通知输出选择电路703哪个输入被耦合到输出。换言之，控制信号Chal指示输入输出电路选择生成器701-1、701-P之中的哪个生成器。根据一个实施例，电路700-A和700-B的输入和输出选择电路702和703接收相同的控制信号Chal。

设备700还包括控制元件或电路730，控制元件或电路730包括关于图1描述的摆频信号生成器100类型的摆频信号生成器。控制元件730的摆频信号生成器由以下项来表示：

框731，其表示在没有其调节电路的情况下的摆频信号生成器；以及

框732(REG)，其表示摆频信号生成器的调节电路。

如关于图1所描述的，生成器731的调节电路732被适配用于调节生成器731的输出信号的平均频率，使得该平均频率接近平均参考频率f_ref。生成器731的调节电路732因此传递控制信号CMD7来调节生成器731的频率，同时也调节电路700-A的生成器701-1，…，701-P和电路700-B的生成器701-1，…，701-P所传递的信号频率。

设备700如下操作。控制信号Chal指示电路700A和700B的选择电路702和703待选择生成器701-1，…或701-P。信号Init切换到高状态，并且所选择的生成器701-1，…，或701-P传递其平均频率由控制信号CMD7调节的输出信号Sig-A、Sig-B。计数器710-A和710-B基于信号Sig-A和Sig-B来提供数目Nb-A和Nb-B。比较器720比较数目Nb-A和Nb-B，以传递表示设备700的输出的信号PUF_OUT。

设备700的一个优点是它不受可能影响电路700-A和700-B的生成器701-1，…，701-P的锁定现象的影响。事实上，生成器700能够调节这些生成器的输出信号的平均频率，从而能够防止锁定现象的发生。

摆频信号生成器的实施例已与关于应用于随机数生成器的示例进行了描述。然而，所述实施例可以被用于其他应用，例如，用作对抗密码攻击的对策的抖动时钟。

图9是根据一个实施例的包括一个或多个摆频信号生成器901的系统或设备900的功能框图。可以是片上系统的系统900还包括一个或多个处理核心或电路980、一个或多个存储器982、一个或多个接口984、一个或多个其他功能电路装置986以及一个或多个总线系统988。

处理核心980可以包括例如一个或多个处理器、状态机、微处理器、可编程逻辑电路、分立电路、逻辑门、寄存器等以及它们的各种组合。处理核心可以控制系统900的整体操作、由系统900执行的应用程序(例如，可以使用随机数、物理不可克隆功能的结果和其他信息的程序以及它们的各种组合来执行各种功能)等。存储器982可以包括一个或多个易失性存储器和/或非易失性存储器，其例如可以存储与系统900的控制、系统900执行的应用和操作等有关的全部或部分指令和数据。存储器982中的一个或多个可以包括存储器阵列，存储器阵列在操作中可以由系统900执行的一个或多个进程共享。

一个或多个接口984(例如，无线通信接口、有线通信接口等)在操作中可以促进系统900与其他系统和设备(例如，外围设备)之间的通信。其他功能电路装置986可以包括天线、电源、一个或多个内置自检(BIST)电路、传感器、随机数生成器(参加图6的随机数生成器500或图7的随机数生成器600)、物理不可克隆功能设备(参见图8的设备700)等以及它们的各种组合。主总线系统988可以包括与系统900的各个部件耦合的一个或多个数据、地址、电源和/或控制总线。

图9的系统900的实施例可以包括比所示的更多的部件，可以包括比所示的更少的部件，可以将部件组合，可以将部件分离为子部件，以及它们的各种组合。例如，一个或多个摆频信号生成器可以被集成到一个或多个其他功能电路装置中(例如，随机数生成器或物理上不可克隆功能器件或电路)。

在一个实施例中，设备包括：延迟元件链，其包括第一延迟元件、第二延迟元件和第三延迟元件；与延迟元件链耦合的控制电路装置；以及与延迟元件链耦合的输出节点。控制电路装置在操作中：启用多个第一延迟元件；禁用多个第三延迟元件；启用选择数目的第二延迟元件，从而限定输出节点处的数字摆频信号的两个连续上升沿之间的时间段；监测数字摆频信号的平均频率；以及基于所监测的数字摆频信号的平均频率，选择性地修改所启用的第一延迟元件和所禁用的第三延迟元件的数目。在一个实施例中，第二延迟元件的选择数目为常数。在一个实施例中，第二延迟元件的选择数目可变。在一个实施例中，控制电路装置在操作中基于所监测的数字摆频信号的平均频率和参考频率，选择性地修改所启用的第一延迟元件的数目和所禁用的第三延迟元件的数目。在一个实施例中，响应于所监测的平均频率大于参考频率，控制电路装置增加所启用的第一元件的数目并减少所禁用的第三元件的数目。在一个实施例中，响应于所监测的平均频率小于参考频率，控制电路装置减少所启用的第一元件的数目并增加所禁用的第三元件的数目。在一个实施例中，控制电路装置包括：时钟信号生成器，其在操作中以参考频率生成参考时钟信号；以及计数器，其在操作中对摆频信号的上升沿数目进行计数。在一个实施例中，时钟信号生成器包括锁相环并且参考频率为常数。在一个实施例中，链的延迟元件在被启用时，将相同的延迟时间段添加到所接收的数字信号；并且控制电路装置在操作中根据

而生成调节控制值H，其中：

C表示采样时间段；

Rf表示参考时钟信号在采样时间段期间的上升沿数目；

M表示计数器在采样时间段期间计数的摆频信号的上升沿数目；以及

S表示延迟元件链中延迟元件的延迟时间段的持续时间。

在一个实施例中，链的延迟元件在被启用时，将相同的延迟时间段添加到所接收的数字信号；并且控制电路装置在操作中，根据H＝(M-Rf)*K生成调节控制值H，

其中：

Rf表示参考时钟信号在采样时间段C期间的上升沿数目；

M表示计数器在采样时段C期间计数的摆频信号的上升沿数目；以及

K是常数，与采样时间段C和延迟元件链中延迟元件的延迟时间段的持续时间S有关。

在一个实施例中，常数K的值根据

在一个实施例中，链的延迟元件在被启用时，将相同的延迟时间段添加到所接收的数字信号；并且控制电路装置包括分频电路，分频电路在操作中将计数器启用，并且控制电路装置在操作中根据

来生成调节控制值H，/>

其中：

Rf表示参考时钟信号在采样时间段期间的上升沿数目；

S表示延迟元件链的延迟元件的延迟时间段的持续时间；

T_clk_ref表示参考信号Ref的周期；以及

DIV表示由将计数器启用的分频电路测量的上升沿数目。

在一个实施例中，第一延迟元件的第一输入被耦合到延迟元件链的输入；第一延迟元件的第一输出被耦合到第二延迟元件的第一输入；第二延迟元件的第一输出被耦合到第三延迟元件的第一输入；第三延迟元件的输出被耦合到第二延迟元件的第二输入；第二延迟元件的第二输出被耦合到第一延迟元件的第二输入；并且第一延迟元件的第二输出被耦合到延迟元件链的输出。在一个实施例中，设备包括与延迟元件链的输出耦合的触发器，其中输出节点被耦合到触发器的输出和控制电路装置的输入。

在一个实施例中，系统包括：存储器；以及与存储器耦合的摆频信号生成器，摆频信号生成器包括：包括第一延迟元件、第二延迟元件和第三延迟元件的延迟元件链；与延迟元件链耦合的控制电路装置；以及与延迟元件链耦合的输出节点。控制电路装置在操作中：启用多个第一延迟元件；禁用多个第三延迟元件；启用选择数目的第二延迟元件，从而限定输出节点处的数字摆频信号的两个连续上升沿之间的时间段；监测数字摆频信号的平均频率；以及基于所监测的数字摆频信号的平均频率，选择性地修改所启用的第一延迟元件和所禁用的第三延迟元件的数目。在一个实施例中，系统包括随机数生成器，随机数生成器包括摆频信号生成器。在一个实施例中，系统包括多个摆频信号生成器。在一个实施例中，系统包括随机数生成器，随机数生成器包括多个摆频信号生成器。在一个实施例中，系统包括物理不可克隆功能电路装置，物理不可克隆功能电路装置包括多个摆频信号生成器。在一个实施例中，系统包括与控制电路装置耦合的第二延迟元件链。

在一个实施例中，方法包括：使用包括第一延迟元件、第二延迟元件和第三延迟元件的延迟元件链，生成延迟数字信号；以及基于延迟信号而生成数字摆频信号。生成延迟数字信号包括：启用多个第一延迟元件；禁用多个第三延迟元件；启用选择数目的第二延迟元件，从而限定数字摆频信号的两个连续上升沿之间的时间段；监测数字摆频信号的平均频率；以及基于所监测的数字摆频信号的平均频率，选择性地修改所启用的第一延迟元件的数目和所禁用的第三延迟元件的数目。在一个实施例中，第二延迟元件的选择数目为常数。在一个实施例中，第二延迟元件的选择数目可变。在一个实施例中，方法包括：基于所监测的数字摆频信号的平均频率和参考频率，选择性地修改所启用的第一延迟元件的数目和所禁用的第三延迟元件的数目。在一个实施例中，方法包括：响应于所监测的平均频率大于参考频率，增加所启用的第一元件的数目并减少所禁用的第三元件的数目；以及响应于所监测的平均频率小于参考频率，减少所启用的第一元件的数目并增加所禁用的第三元件的数目。在一个实施例中，方法包括使用数字摆频信号而生成随机数。在一个实施例中，方法包括生成多个数字摆频信号。在一个实施例中，方法包括使用多个数字摆频信号而生成随机数生成器。在一个实施例中，方法包括使用多个数字摆频信号而生成设备标识号。

已描述了各种实施例和变型。本领域技术人员将理解这些不同实施例和变型的某些特征可以被组合，而本领域技术人员将理解其他变型。

一个实施例提供了数字摆频信号生成器，数字摆频信号生成器包括能够被启用、被适配用于延迟数字信号的延迟元件链，其中第一数目的第一元件活动，第二数目的第二元件可选择，并且第三数目的第三元件被禁用，数字摆频信号的两个连续上升沿之间的时间段由第四数目的第二元件的选择来限定，如果所述数字摆频信号的平均频率不同于参考频率，则包括控制电路装置的生成器被适配用于修改第一数目和第三数目。

另一实施例提供了用于控制数字摆频信号生成器的方法，数字摆频信号生成器包括能够被启用、被适配用于延迟数字信号的延迟元件链，其中第一数目的第一元件活动，第二数目的第二元件可选择，并且第三数目的第三元件被禁用，所述数字摆频信号的两个连续上升沿之间的时间段由第四数目的第二元件的选择来限定，如果所述数字摆频信号的平均频率不同于参考频率，则包括控制电路装置的生成器被适配用于修改第一数目和第三数目。

根据一个实施例，第二数目总是常数。

根据一个实施例，第二数目是可变的。

根据一个实施例，如果所述信号的平均频率大于参考频率，则第一数目增加，而第三数目减少。

根据一个实施例，如果所述信号的平均频率小于参考频率，则第一数目减少，而第三数目增加。

根据一个实施例，控制电路装置包括：

处于恒定频率的时钟信号的生成器，时钟信号的频率为参考频率；

计数器；以及

计算调节控制值H的补偿电路。

根据一个实施例，处于恒定频率的时钟信号的所述生成器是锁相环。

根据一个实施例，所有延迟元件添加与数字信号相同的延迟时间段，并且调节控制值H通过使用以下数学公式来计算：

其中：

C表示所述计数器执行其计算的时间段；

Rf表示参考上升沿数目；

M表示计数器在时间段C期间测量的值；以及

S表示延迟元件的延迟持续时间。

根据一个实施例，所有延迟元件添加与数字信号相同的延迟，并且调节控制值H通过使用以下数学公式来计算：

H＝(M-Rf)*K

其中：

Rf表示参考上升沿数目；

M表示计数器在时间段C期间测量的值；以及

K是与时间段C和S相关的常数。

根据一个实施例，常数K由以下数学公式来提供：

其中：

Rf表示参考上升沿数目；

M表示计数器测量的值；

S表示延迟元件的延迟持续时间；

T_clk_ref表示参考信号Ref的周期；以及

DIV表示由将所述计数器启用的分频电路测量的上升沿数目。

另一实施例提供了随机数生成器，随机数生成器包括至少一个前述数字摆频信号生成器。

另一实施例提供了随机数生成器，随机数生成器包括至少两个前述数字摆频信号生成器。

另一实施例提供了被适配用于实现物理不可克隆功能的设备，设备包括至少一个前述摆频信号生成器。

一些实施例可以采取计算机程序产品的形式或者包括计算机程序产品。例如，根据一个实施例，提供了计算机可读介质，计算机可读介质包括被适配用于执行上述一个或多个方法或功能的计算机程序。介质可以是物理存储介质，诸如例如只读存储器(ROM)芯片，或者诸如数码多功能磁盘(DVD-ROM)的盘、光盘(CD-ROM)、硬盘、存储器、网络或者由适当的驱动装置或经由适当连接读取(包括以一个或多个条形码或一个或多个计算机可读介质上存储的其他相关代码编码并且被适当的读取器设备读取)的便携式介质制品。

此外，在一些实施例中，部分或所有的方法和/或功能可以以其他方式来实现或提供，诸如至少部分地在固件和/或硬件中实现或提供，固件和/或硬件包括但不限于一个或多个专用集成电路(ASIC)、数字信号处理器、分立电路、逻辑门、标准集成电路、控制器(例如，通过执行适当的指令，并且包括微控制器和/或嵌入式控制器)、现场可编程门阵列(FPGA)、复杂可编程逻辑器件(CPLD)等以及采用RFID技术的设备及其各种组合。

以上所述的各种实施例可以被组合来提供进一步的实施例。实施例的各方面可以根据需要被修改为采用各种专利、申请和出版物的概念来提供进一步的实施例。

可以根据上述详细的描述对实施例进行这些和其他更改。一般而言，在所附权利要求中，所使用的术语不应被解释为将权利要求限制在说明书和权利要求中所公开的特定实施例中，而应被解释为包括所有可能的实施例以及权利要求所要求的保护的等同物的全部范围。因此，权利要求不受本公开内容的限制。

Claims

1.一种设备，包括：

延迟元件的链，其包括第一延迟元件、第二延迟元件和第三延迟元件；

控制电路装置，与延迟元件的所述链耦合；以及

输出节点，与延迟元件的所述链耦合，其中所述控制电路装置在操作中：

启用多个所述第一延迟元件；

禁用多个所述第三延迟元件；

启用选择数目的所述第二延迟元件，从而限定所述输出节点处的数字摆频信号的两个连续上升沿之间的时间段；

监测所述数字摆频信号的平均频率；以及

基于所监测的所述数字摆频信号的所述平均频率，选择性地修改所启用的第一延迟元件的数目和所禁用的第三延迟元件的数目。

2.根据权利要求1所述的设备，其中第二延迟元件的所述选择数目为常数。

3.根据权利要求1所述的设备，其中第二延迟元件的所述选择数目可变。

4.根据权利要求1所述的设备，其中所述控制电路装置在操作中，基于所监测的所述数字摆频信号的所述平均频率和参考频率，选择性地修改所启用的第一延迟元件的数目和所禁用的第三延迟元件的数目。

5.根据权利要求4所述的设备，其中在操作中，响应于所监测的所述平均频率大于所述参考频率，所述控制电路装置增加所启用的第一元件的数目并且减少所禁用的第三元件的数目。

6.根据权利要求4所述的设备，其中在操作中，响应于所监测的所述平均频率小于所述参考频率，所述控制电路装置减少所启用的第一元件的数目并且增加所禁用的第三元件的数目。

7.根据权利要求4所述的设备，其中所述控制电路装置包括：

时钟信号生成器，其在操作中以所述参考频率生成参考时钟信号；以及

计数器，其在操作中对所述摆频信号的上升沿数目进行计数。

8.根据权利要求7所述的设备，其中所述时钟信号生成器包括锁相环，并且所述参考频率为常数。

9.根据权利要求7所述的设备，其中，

所述链的所述延迟元件在被启用时，将相同的延迟时间段添加到所接收的数字信号；并且

所述控制电路装置在操作中根据

而生成调节控制值H，

其中：

C表示采样时间段；

Rf表示所述参考时钟信号在所述采样时间段期间的上升沿数目；

M表示由所述计数器在所述采样时间段期间计数的所述摆频信号的上升沿数目；以及

S表示延迟元件的所述链中的延迟元件的所述延迟时间段的持续时间。

10.根据权利要求7所述的设备，其中，

所述控制电路装置在操作中，根据H＝(M-Rf)*K生成调节控制值H，

其中：

Rf表示所述参考时钟信号在采样时间段C期间的上升沿数目；

M表示由所述计数器在所述采样时间段C期间计数的所述摆频信号的上升沿数目；以及

K是与所述采样时间段C和延迟元件的所述链中的延迟元件的所述延迟时间段的持续时间S相关的常数。

11.根据权利要求10所述的设备，其中常数K的值根据

12.根据权利要求7所述的设备，其中，

所述控制电路装置包括分频电路，所述分频电路在操作中将所述计数器启用，并且所述控制电路装置在操作中，根据

来生成调节控制值H，

其中：

Rf表示所述参考时钟信号在采样时间段期间的上升沿数目；

M表示所述计数器在所述采样时间段期间计数的所述摆频信号的上升沿数目；以及

S表示延迟元件的所述链中的延迟元件的所述延迟时间段的持续时间；

T_clk_ref表示参考信号Ref的周期；以及

DIV表示由将所述计数器启用的分频电路测量的上升沿数目。

13.根据权利要求1所述的设备，其中，

所述第一延迟元件的第一输入被耦合到延迟元件的所述链的输入；

所述第一延迟元件的第一输出被耦合到所述第二延迟元件的第一输入；

所述第二延迟元件的第一输出被耦合到所述第三延迟元件的第一输入；

所述第三延迟元件的输出被耦合到所述第二延迟元件的第二输入；

所述第二延迟元件的第二输出被耦合到所述第一延迟元件的第二输入；并且

所述第一延迟元件的第二输出被耦合到延迟元件的所述链的输出。

14.根据权利要求13所述的设备，包括与延迟元件的所述链的所述输出耦合的触发器，其中所述输出节点被耦合到所述触发器的输出和所述控制电路装置的输入。

15.一种系统，包括：

存储器；以及

与所述存储器耦合的摆频信号生成器，所述摆频信号生成器包括：

延迟元件链，包括第一延迟元件、第二延迟元件和第三延迟元件；

控制电路装置，与所述延迟元件链耦合；以及

输出节点，与所述延迟元件链耦合，其中所述控制电路装置在操作中：

启用多个所述第一延迟元件；

禁用多个所述第三延迟元件；

监测所述数字摆频信号的平均频率；以及

16.根据权利要求15所述的系统，包括随机数生成器，所述随机数生成器包括所述摆频信号生成器。

17.根据权利要求15所述的系统，包括多个摆频信号生成器。

18.根据权利要求17所述的系统，包括随机数生成器，所述随机数生成器包括所述多个摆频信号生成器。

19.根据权利要求17所述的系统，包括物理不可克隆功能电路装置，所述物理不可克隆功能电路装置包括所述多个摆频信号生成器。

20.根据权利要求15所述的系统，包括：

与所述控制电路装置耦合的第二延迟元件链。

21.一种方法，包括：

使用包括第一延迟元件、第二延迟元件和第三延迟元件的延迟元件链，来生成延迟数字信号；以及

基于所述延迟信号而生成数字摆频信号，生成所述延迟数字信号包括：

启用多个所述第一延迟元件；

禁用多个所述第三延迟元件；

启用选择数目的所述第二延迟元件，从而限定所述数字摆频信号的两个连续上升沿之间的时间段；

监测所述数字摆频信号的平均频率；以及

22.根据权利要求21所述的方法，其中第二延迟元件的所述选择数目为常数。

23.根据权利要求21所述的方法，其中第二延迟元件的所述选择数目可变。

24.根据权利要求21所述的方法，包括：基于所监测的所述数字摆频信号的所述平均频率和参考频率，选择性地修改所启用的第一延迟元件的数目和所禁用的第三延迟元件的数目。

25.根据权利要求24所述的方法，包括：

响应于所监测的所述平均频率大于所述参考频率，增加所启用的第一元件的数目并且减少所禁用的第三元件的数目；以及

响应于所监测的所述平均频率小于所述参考频率，减少所启用的第一元件的数目并且增加所禁用的第三元件的数目。

26.根据权利要求21所述的方法，包括使用所述数字摆频信号而生成随机数。

27.根据权利要求21所述的方法，包括生成多个数字摆频信号。

28.根据权利要求27所述的方法，包括使用所述多个数字摆频信号而生成随机数生成器。

29.根据权利要求27所述的方法，包括使用所述多个数字摆频信号而生成设备标识号。