CN110199478B - 数字时钟生成和变化控制电路装置 - Google Patents

Abstract

在特定方面中，一种数字电路包括延迟线以生成输入时钟的多个延迟版本。数字电路还包括：选择电路装置，基于时钟选择信号提供输入时钟的多个延迟版本中的所选一个延迟版本；以及反馈电路装置，基于输入时钟的多个延迟版本中的所选一个延迟版本以及基于输入时钟生成时钟选择信号。时钟选择信号进一步用于选择和生成其他时钟和/或用于变化控制。

Description

数字时钟生成和变化控制电路装置

技术领域

本公开的各个方面总体上涉及时钟生成和变化控制。

背景技术

现代集成电路包含数百万个集成到小型半导体芯片中的晶体管。晶体管通常使用一个或多个时钟信号同步操作。这些时钟信号的频率从几兆赫到几千兆赫不等。使用精确的低频芯片外时钟信号作为参考，通常使用芯片上电路装置生成这些高频时钟信号。生成这种高频时钟信号的一种通用技术是使用锁相环(PLL)电路装置。然而，PLL面积较大且耗电量大。PLL的中心是很难设计的VCO。此外，随着晶体管尺寸和施加给晶体管的电源电压的缩小，变化增加，模拟或RF设计的电压净空(headroom)降低，使得模拟或RF设计比以往任何时候都更具挑战性。使用数字设计技术生成这种时钟是优选的。

生成高频时钟的示例数字设计是使用延迟线加XOR门。图1示出了实施这种设计的示例数字电路100。输入时钟C_in耦合至异或(XOR)门的一个输入101。输入时钟还馈入延迟线以产生延迟的输入时钟。延迟的输入时钟耦合至XOR门的另一输入102。XOR门在103处生成输出时钟，其频率是输入时钟的两倍。通常，延迟线的延迟取决于用于构建延迟线的制造工艺、施加于延迟线的电源电压以及延迟线经历的温度。因此，通过这种设计生成的输出时钟可带有不希望的、不确定的和/或不可预测的占空比。需要使用易于设计、耗电少和/或不易受工艺、电压和/或温度变化影响的高频时钟电路。

发明内容

以下呈现了提供这种实施方式的基本理解的一个或多个实施方式的简单概要。本发明内容部分并非对所有预期实施方式的全面概述，并且既不识别所有实施的重要或关键要素也不界定任何或所有实施方式的范围。其唯一目的是以简化形式呈现一个或多个实施方式的一些概念，作为后面呈现的更详细描述的前奏。

在一个方面中，一种数字电路包括被配置为接收输入时钟的第一延迟线，其中第一延迟线包括多个第一延迟单元。多个第一延迟单元串联耦合。多个第一延迟单元中的每个延迟单元均被配置为提供基本相同的第一延迟。多个第一延迟单元被配置为提供输入时钟的多个延迟版本，其中多个第一延迟单元中的每个延迟单元均被配置为提供输入时钟的多个延迟版本中的相应一个延迟版本。该数字电路还包括第一选择电路装置，其被配置为接收输入时钟的多个延迟版本的第一集合，并且基于时钟选择信号提供输入时钟的多个延迟版本中的第一选择延迟版本。该数字电路还包括反馈电路装置，其被配置为基于输入时钟的多个延迟版本中的第一选择延迟版本且基于输入时钟生成时钟选择信号。

在另一方面中，一种时钟生成方法包括：接收输入时钟；以及使用第一延迟线生成输入时钟的多个延迟版本。第一延迟线包括多个第一延迟单元。多个第一延迟单元串联耦合。多个第一延迟单元中的每个延迟单元均被配置为提供基本相同的延迟。多个第一延迟单元被配置为提供输入时钟的多个延迟版本，其中多个第一延迟单元中的每个延迟单元均被配置为提供输入时钟的多个延迟版本中的相应一个延迟版本。该方法还包括：基于时钟选择信号从输入时钟的多个延迟版本的第一集合中选择输入时钟的多个延迟版本中的第一选择延迟版本；以及基于输入时钟的多个延迟版本中的选择延迟版本并且基于输入时钟生成时钟选择信号。

为实现上述目的和相关目的，一个或多个实施方式包括以下在权利要求中充分描述和特别之处的特征。以下描述和附图详细阐述了一个或多个实施的特定说明性方面。然而，这些方面只是可使用各种实施的原理的各种方式中的一些，并且所述实施旨在包括所有这些方面及其等效物。

附图说明

图1示出了用于使用延迟线使输入时钟频率加倍的电路装置的示例。

图2示出了根据本公开特定方面的具有反馈电路装置以生成用于选择期望延迟时钟的时钟选择信号的延迟线的示例。

图3A示出了根据本公开特定方面的反馈电路装置的示例性实施方式。

图3B示出了根据本公开特定方面的反馈电路装置的另一示例性实施方式。

图3C示出了根据本公开特定方面的反馈电路装置的又一示例性实施方式。

图3D示出了根据本公开特定方面的反馈电路装置的又一示例性实施方式。

图4A示出了根据本公开特定方面的反馈电路装置的又一示例性实施方式。

图4B示出了根据本公开特定方面的反馈电路装置的又一示例性实施方式。

图5示出了根据本公开特定方面的示例性数字计数器。

图6示出了根据本公开特定方面的使用由反馈电路装置生成的时钟选择信号以选择输入时钟的一个或多个延迟版本的电路装置的示例。

图7示出了根据本公开特定方面的被配置为使用输入时钟的一个或多个选择延迟版本以及输入时钟生成期望时钟的时钟乘法器电路装置的示例。

图8A示出了根据本公开特定方面的时钟乘法器电路装置的示例性实施方式。

图8B示出了根据本公开特定方面的时钟乘法器电路装置的另一示例性实施方式。

图8C示出了根据本公开特定方面的时钟乘法器电路装置的又一示例性实施方式。

图8D示出了根据本公开特定方面的时钟乘法器电路装置的又一示例性实施方式。

图9A示出了根据本公开特定方面的用于生成高时钟频率的示例性波形。

图9B示出了根据本公开特定方面的用于生成高时钟频率的另一示例性波形。

图9C示出了根据本公开特定方面的用于利用具有不均匀占空比的输入时钟生成高时钟频率的示例性波形。

图10示出了根据本公开特定方面的用于利用延迟线和选择电路装置生成时钟的电路装置的示例。

图11示出了根据本公开特定方面的使用由反馈电路装置生成的时钟选择信号的变化控制的示例。

图12示出了根据本公开特定方面的用于生成用于选择期望延迟时钟的时钟选择信号的示例方法。

图13示出了根据本公开特定方面的用于生成频率为输入时钟的整数倍的输出时钟的示例方法。

图14示出了根据本公开特定方面的用于生成频率为输出时钟的整数倍的第二输出时钟的示例方法。

图15示出了根据本公开特定方面的使用由反馈电路装置生成的时钟选择信号调整电压和/或操作时钟频率的示例方法。

具体实施方式

下文所述的与附图相关的详细说明旨在描述各种配置，而不是仅用于表示可实践本文所述概念的配置。详细描述包括具体的细节，目的是提供对各种概念的透彻理解。然而，本领域技术人员应理解，这些概念可以在没有这些具体细节的情况下进行实践。在一些情况下，已知结构和部件以框图形式示出以避免混淆这些概念。

反馈电路装置可补偿延迟线的工艺、电压和/或温度变化。延迟线包括一系列基本相同的延迟单元(设计为相同，但由于诸如变化的因素，在实施中可能存在细微差异)。使用参考时钟，反馈电路装置跟踪工艺、电压和/或温度变化，并且调整用于延迟参考时钟的延迟单元的数量，以使参考时钟经历期望延迟。由于电压或温度或二者的变化，反馈电路装置可改变用于随时间延迟参考时钟的延迟单元的数量。此外，由于两个不同的芯片经历的制造工艺的差异，由一个芯片上的反馈电路装置选择的延迟单元的数量可不同于由另一芯片上的反馈电路装置选择的数量。通过选择期望数量的延迟单元，可以生成具有精确延迟的一个或多个延迟时钟。使用一个或多个XOR门，可以用期望的占空比生成更高频率的时钟。

在特定芯片上生成期望延迟所需的延迟单元的数量也是特定芯片的工艺、电压或温度变化或其组合的指示。因此，延迟单元的数量可用于微调特定芯片的电源电压或操作时钟频率或二者，以缓解变化。

图2示出了使用延迟线202、选择电路装置204和反馈电路装置206以在216处生成时钟选择信号Sel的示例性时钟选择信号发生器200的框图。延迟线202包括多个延迟单元202_1、202_2、202_3、…、202_n，其中n是整数。延迟单元202_1、202_2、202_3、…、202_n在设计上彼此相同。因此，每个延迟单元202_1、202_2、202_3、…、202_n具有基本相同的基本延迟Td。在实施方式中，每个延迟单元的实际延迟可能因制造工艺变化引起的物理差异、每个延迟单元经历的温度差异和/或提供给每个延迟单元的电压差异而有所不同。延迟单元202_1、202_2、202_3、…、202_n可彼此接近定位以使变化最小化。备选地，延迟单元在设计上可以不同，但对于一些或所有延迟单元具有基本相同的延迟。

延迟单元202_1、202_2、202_3、…、202_n的一个示例实施例使用缓冲器。每个缓冲器可使用串联耦合的两个反相器形成。备选地，缓冲器可由NAND门、NOR门或其他逻辑门形成。备选地，每个延迟单元202_1、202_2、202_3、…、202_n可用其他逻辑门(诸如反相器、AND门、NOR门等)实施。在另一实施例中，延迟单元202_1、202_2、202_3、…、202_n可使用模拟延迟部件(诸如RC延迟电路)来实施。

延迟单元202_1、202_2、202_3、…、202_n串联耦合，前一延迟单元的输出溃入下一延迟单元的输入。例如，延迟单元202_2的输出耦合至延迟单元202_3的输入。然而，第一延迟单元202_1的输入在端子210处耦合至输入时钟C_In。输入时钟C_In是参考时钟。这种输入时钟的一个示例可来自芯片外晶体振荡器。晶体振荡器通常在电压和温度范围内稳定，使其是理想的参考时钟发生器。高度精确的时钟源的其他源也可被用作参考时钟。

延迟线202接收输入时钟C_In。延迟线202的多个延迟单元202_1、202_2、202_3、…、202_n被配置为分别在端子212_1、212_2、212_3、…、212_n处提供输入时钟C1、C2、C3、…、Cn的多个延迟版本。多个延迟单元202_1、202_2、202_3、…、202_n中的每一个均被配置为提供输入时钟C1、C2、C3、…、Cn的多个延迟版本中的相应一个。例如，延迟单元202_1生成输入时钟C1的延迟版本，延迟单元202_2生成输入时钟C2的延迟版本，以及延迟单元202_n生成输入时钟Cn的延迟版本。输入时钟C1、C2、C3、…、Cn的多个延迟版本中的每一个均是输入时钟C_in具有相应延迟的再生。输入时钟C1、C2、C3、…、Cn的多个延迟版本中的每一个为输入时钟C_In延迟Td的相应整数倍。例如，输入时钟C1的延迟版本从输入时钟C_In延迟Td，输入时钟C2的延迟版本从输入时钟C_In延迟2Td，以及输入时钟Cn的延迟版本从输入时钟C_In延迟nTd。如前所述，由于工艺、电压和温度差中的一种或组合，每个延迟单元的Td可略有不同，但应足够接近且基本相同，因为它们的设计通常是相同的。

输入时钟C1、C2、C3、…、Cn的每一个延迟版本在时间上相对于输入时钟C_In的偏移输入时钟C_In的一个时钟周期的分数(例如，四分之一、三分之一、二分之一、三分之二)。分数的值可小于1。备选地，输入时钟C1、C2、C3、…、Cn的一些延迟版本在时间上可相对于输入时钟C_In偏移输入时钟C_In的整数(例如，一个)时钟周期。

选择电路装置204接收输入时钟C1、C2、C3、…、Cn的多个延迟版本的集合。输入时钟的多个延迟版本的集合可以是输入时钟C1、C2、C3、…、Cn的所有多个延迟版本或输入时钟C1、C2、C3、…、Cn的多个延迟版本的子集。该子集可以从输入时钟C1、C2、C3、…、Cn的多个延迟版本中任意挑选。以下说明使用了选择电路装置204接收输入时钟C1、C2、C3、…、Cn的所有多个延迟版本的示例。同样的概念也适用于输入时钟C1、C2、C3、…、Cn的多个延迟版本中少于所有的版本被馈入选择电路装置204的配置。

选择电路装置204通过时钟选择信号Sel选择输入时钟C1、C2、C3、…、Cn的多个延迟版本中的一个，并且在端子214处提供输入时钟C_Sel的多个延迟版本中的所选一个。选择电路装置204的一个示例性实施方式是多路复用器。多路复用器具有多个输入IN1、IN2、IN3、…、INn和输出，其中每个输入耦合至输入时钟C1、C2、C3、…、Cn的多个延迟版本中的相应一个。多路复用器被配置为基于时钟选择信号Sel将输入时钟C1、C2、C3、…、Cn的多个延迟版本中的一个选择性地耦合至输出214。

反馈电路装置206响应于输入时钟C_Sel的多个延迟版本中的所选一个和输入时钟C_In生成时钟选择信号选择。反馈电路装置206接收输入时钟C_Sel的多个延迟版本中的所选一个和输入时钟C_In。反馈电路装置206比较两个时钟。如果输入时钟C_Sel的多个延迟版本中的所选一个相对于输入时钟C_In的延迟与期望延迟相比太小，则反馈电路装置206改变时钟选择信号Sel的值。使用更新的时钟选择信号Sel，选择电路装置204选择具有较大延迟的输入时钟的不同延迟版本。例如，如果当前选择是C3，则下一个选择可以是C4。

如果输入时钟C_Sel的多个延迟版本中的所选一个的延迟与期望延迟相比太大，则反馈电路装置206改变时钟选择信号Sel的值。响应于更新的时钟选择信号Sel，选择电路装置204选择具有较小延迟的输入时钟的不同延迟版本。例如，如果当前选择是C3，则下一个选择可以是C2。该处理持续直到反馈电路装置206找到时钟选择信号Sel的正确值。在时钟选择信号Sel的该值处，选择电路装置204选择输入时钟C1、C2、C3、…、Cn的多个延迟版本中相对于输入时钟具有期望延迟的一个。

下文将参考图3A-图3D和图4A-图4B讨论反馈电路装置206的示例性实施方式。

图3A示出了反馈电路装置206的部分或全部的示例性实施方式306A，其被配置为生成时钟选择信号Sel，以选择输入时钟相对于输入时钟C_In具有延迟(输入时钟C_In的时钟周期的一半)的延迟版本。在该实施方式中，反馈电路装置206包括被配置为响应于输入时钟和计数控制信号生成时钟选择信号的数字计数器322A。数字计数器322A具有耦合至计数控制信号的计数控制输入304和输出316。输出316可以是多位数据。数字计数器322A接收时钟310。数字计数器322A的计数通过时钟310的下降沿触发，从而改变数字计数器322A的数字计数数据。计数控制输入304接收计数控制信号。计数控制信号控制计数的方向。当计数控制输入304在时钟310的下降沿处为逻辑高时，数字计数器322A向上计数，并且输出316的值响应于时钟310的下降沿增加1。当计数控制输入304在时钟310的下降沿处为逻辑低时，数字计数器322A向下计数，并且输出316的值响应于时钟310的下降沿减少1。

输入时钟C_Sel的多个延迟版本中的所选一个用作计数控制信号且耦合至计数控制输入304，并且输入时钟C_In耦合至数字计数器时钟310。数字计数器316的输出耦合至时钟选择信号Sel。选择电路装置204通过选择输入时钟C1、C2、C3、…、Cn的多个延迟版本中具有相对较小延迟的一个来开始。对于这样的选择，在输入时钟C_In的下降沿处，输入时钟C_Sel的多个延迟版本中的所选一个处于逻辑高。数字计数器322A向上计数并增加与时钟选择信号Sel耦合的输出316的值。然后，新的时钟选择信号选择输入时钟中具有较大延迟的下一个延迟版本。该处理持续直到输入时钟C_Sel的多个延迟版本中的所选一个在输入时钟C_In的下降沿处处于逻辑低为止。此时，数字计数器322A向下计数。输出316的值在输入时钟C_In的下降沿处减小。然后，选择电路装置204选择输入时钟中具有较小延迟的下一延迟版本。选择电路装置204与反馈电路装置206一起最终在输入时钟C_Sel的多个延迟版本之一的所选一个的上升沿与输入时钟C_In的下降沿基本对齐时达到准稳定状态。因此，输入时钟C_Sel的多个延迟版本中的所选一个大约相对于输入时钟C_In延迟时钟周期的一半。应注意，输入时钟C_Sel的多个延迟版本中的所选一个可以不是精确地相对于输入时钟C_In延迟时钟周期的一半。数字计数器322A继续向上或向下计数，在时钟选择信号的期望值周围来回变动。输入时钟C_Sel的多个延迟版本中的所选一个也相对于输入时钟C_In在时钟周期延迟的一半左右来回变动。如果每个延迟单元的基本延迟Td足够小，则这种变化可以是微不足道且可容忍的。

图3B示出了反馈电路装置206的部分或全部的另一示例性实施方式306B，其用于生成时钟选择信号，以选择输入时钟相对于输入时钟C_In具有延迟(输入时钟的时钟周期的一半)的延迟版本。与图3A中的反馈电路装置一样，图3B中的反馈电路装置包括数字计数器，其被配置为响应于输入时钟和计数控制信号生成时钟选择信号。图3B的电路配置与图3A类似。数字计数器322B具有耦合至计数控制信号的计数控制输入304、时钟输入310和输出316。输入时钟C_Sel的多个延迟版本中的所选一个用作计数控制信号，并与数字计数器的计数控制输入304耦合。输入时钟C_In耦合至数字计数器时钟输入310。数字计数器316的输出耦合至时钟选择信号Sel。

与图3A中的数字计数器322A不同在于，图3B中的数字计数器322B通过输入时钟C_In的上升沿触发，从而改变数字计数器322B的数字计数数据。计数控制输入304控制计数的方向。当计数控制输入304在输入时钟C_In的上升沿处为逻辑低时，数字计数器322B向上计数，并且输出316的值响应于输入时钟C_In的上升沿增加1。当计数控制输入304在输入时钟C_In的上升沿处为逻辑高时，数字计数器322B向下计数，并且输出316的值响应于输入时钟C_In的上升沿减小1。在这种配置中，选择电路装置204和反馈电路装置206一起最终在输入时钟C_Sel的多个延迟版本中的所选一个的下降沿与输入时钟C_In的上升沿基本上对齐时达到准稳定状态。因此，输入时钟C_Sel的多个延迟版本中的所选一个相对于输入时钟C_In大约延迟时钟周期的一半。与图3A中的配置类似，输入时钟C_Sel的多个延迟版本中的所选一个可以是不精确地相对于输入时钟C_In延迟时钟周期的一半。时钟选择信号Sel可以在期望值周围来回变动。然而，如果每个延迟单元的基本延迟Td足够小，则这种变化可以是微不足道且可容忍的。

图3C示出了反馈电路装置206的部分或全部的另一示例性实施方式306C，其用于生成时钟选择信号以选择输入时钟相对于输入时钟C_In具有延迟(输入时钟的一个时钟周期)的延迟版本。与图3A中的反馈电路装置一样，图3C中的反馈电路装置包括被配置为响应于输入时钟和计数控制信号生成时钟选择信号的数字计数器。图3C的电路配置与图3A类似。数字计数器322C具有耦合至计数控制信号的计数控制输入304、时钟输入310和输出316。输入时钟C_In耦合至数字计数器时钟输入310。输入时钟C_Sel的多个延迟版本中的所选一个用作计数控制信号且耦合至计数控制输入304。数字计数器316的输出耦合至时钟选择信号Sel。

与图3A中的数字计数器不同在于，数字计数器322C通过输入时钟C_In的上升沿触发，从而改变数字计数器322C的数字计数数据。计数控制输入304控制计数的方向。当计数控制输入304在输入时钟C_In的上升沿处为逻辑高时，数字计数器322C向上计数，并且输出316的值响应于输入时钟C_In的上升沿增加1。当计数控制输入304在输入时钟C_In的上升沿处为逻辑低时，数字计数器322C向下计数，并且输出316的值响应于输入时钟C_In的上升沿减小1。在这种配置中，选择电路装置204与反馈电路装置206一起最终在输入时钟C_Sel的多个延迟版本中的所选一个的上升沿和输入时钟C_In的上升沿基本对齐时达到准稳定状态。因此，输入时钟C_Sel的多个延迟版本中的所选一个相对于输入时钟C_In延迟大约一个时钟周期。与图3A中的配置类似，输入时钟C_Sel的多个延迟版本中的所选一个可以不精确地相对于输入时钟C_In延迟一个时钟周期。时钟选择信号Sel围绕期望值来回变动。然而，如果每个延迟单元的基本延迟Td足够小，则这种变化可以是微不足道且可容忍的。

图3D示出了反馈电路装置206的部分或全部的另一示例性实施方式306D，其用于生成时钟选择信号，以选择输入时钟相对于输入时钟C_In具有延迟(输入时钟的一个时钟周期)的延迟版本。与图3C中的反馈电路装置一样，图3D中的反馈电路装置包括数字计数器，其被配置为响应于输入时钟和计数控制信号生成时钟选择信号。图3D的电路配置类似于图3C。数字计数器322D具有耦合至计数控制信号的计数控制输入304、时钟输入310和输出316。输入时钟C_In耦合至数字计数器时钟输入310。输入时钟C_Sel的多个延迟版本中的所选一个用作计数控制信号且耦合至计数控制输入304。数字计数器316的输出耦合至时钟选择信号Sel。

与图3C中的数字计数器不同在于，数字计数器322D通过输入时钟C_In的下降沿触发，从而改变数字计数器322D的数字计数数据。计数控制输入304控制计数的方向。当计数控制输入304在输入时钟C_In的下降沿处为逻辑低时，数字计数器322D向上计数，并且输出316的值响应于输入时钟C_In的下降沿增加1。当计数控制输入304在输入时钟C_In的下降沿处为逻辑高时，数字计数器322D向下计数，并且输出316的值响应于输入时钟C_In的下降沿减小1。在这种配置中，选择电路装置204和反馈电路装置206一起最终在输入时钟C_Sel的多个延迟版本中的所选一个的下降沿与输入时钟C_In的下降沿基本对齐时达到准稳定状态。因此，输入时钟C_Sel的多个延迟版本中的所选一个相对于输入时钟C_In延迟约一个时钟周期。与图3C中的配置类似，输入时钟C_Sel的多个延迟版本中的所选一个可以不精确地相对于输入时钟C_In延迟一个时钟周期。时钟选择信号Sel围绕期望值来回变动。然而，如果每个延迟单元的基本延迟Td足够小，则这种变化可以是微不足道且可容忍的。

为了使达到准稳定状态的迭代次数最小并确保选择电路204和反馈电路206在期望延迟锁定，图3A-图3D中的电路可包括初始化电路(未示出)。当时钟选择信号发生器200启动时，初始化电路设置时钟选择信号Sel的值。时钟选择信号Sel的初始化值应接近准稳定状态下的最终值。选择时钟选择信号Sel的初始化值的一个示例性方法是在电路设计期间通过在标称工艺角、额定电压和额定温度下仿真来进行确定。

图4A示出了反馈电路装置206的部分或全部的另一示例性实施方式406A，其用于生成时钟选择信号，以选择输入时钟相对于输入时钟C_In具有延迟(输入时钟的时钟周期的一半)的延迟版本。电路装置406A具有耦合至输入时钟C_Sel的多个延迟版本中的所选一个的输入404、耦合至输入时钟C_In的输入410和耦合至时钟选择信号Sel的输出416。电路装置406A是图3A配置的变型。反馈电路装置206包括与322A相同或相似的数字计数器422。反馈电路装置206还包括被配置为响应于输入时钟和输入时钟的多个延迟版本中的所选第一个来提供计数控制信号。在从输入时钟C_Sel的多个延迟版本中的所选一个以及数字计数器422的计数控制输入428的路径中添加寄存器424。寄存器424通过输入时钟C_In的下降沿进行计时和触发。在该配置中，寄存器424在输入时钟C_In的下降沿处存储输入时钟C_Sel的多个延迟版本中的所选一个的值。通过使用寄存器424，计数控制输入428在输入时钟的下降沿期间更稳定。因此，由于计数控制输入信号的逻辑值的不确定性，数字计数器422的计数不易受到不确定性或故障的影响。

为了进一步缓解计数控制输入428的不确定性，可以将更多寄存器添加到从输入时钟C_Sel的多个延迟版本中的所选一个到计数控制输入428的信号路径中。图4B示出了反馈电路装置206相对于输入时钟C_In的延迟(输入时钟C_In的时钟周期的一半)的另一示例性实施方式406B。除数字计数器422和寄存器424外，反馈电路装置206还包括另一寄存器，其被配置为接收输入时钟和输入时钟的多个延迟版本中的所选一个，并且向寄存器424提供寄存器输入数据。第二寄存器426被添加在图4A的配置的路径中。第二寄存器426具有耦合至输入时钟C_Sel的多个延迟版本中的所选一个的输入。第二寄存器426通过输入时钟C_In的下降沿进行计时和触发。第二寄存器426在将输入时钟C_Sel的多个延迟版本中的所选一个的值传送到端子430处的第一寄存器424之前在输入时钟C_In的下降沿处存储该值

为了同样的目的，通过相同的概念并且通过类似的方法，可以将一个或多个寄存器添加到从输入时钟C_sel的多个延迟版本中的所选一个到图3B-图3D的配置中的数字计数器322B、322C和322D中的计数控制输入304的信号路径中。

反馈电路装置206的实施方式不限于上述示例性实施方式。可以使用响应变化并选择具有期望延迟的输入时钟延迟版本的其他设计。期望延迟不限于半个时钟周期或一个时钟周期。其他预定的延迟值可以通过适当的设计来选择。

数字计数器322A、322B、322C、322D和422可以是使用触发器实施的上下计数器。数字计数器的输出可以是多位数据。如图5所示，时钟选择信号Sel可包括来自数字计数器的所有多位数据，或者其可以仅包括多位数据的子集。在图5中，时钟选择信号Sel仅使用多位数据中的最高有效位。不使用一个或多个最低有效位。数字计数器522不是必须输出未使用的最低有效位。其可以根本不生成这些位。通过不使用一个或多个最低有效位，反馈电路装置206不需要在输入时钟C_In的每个上升或下降沿处改变时钟选择信号Sel。输入时钟C_Sel的多个延迟版本中的所选一个随后可以不太频繁地来回变动。

多位时钟选择信号Sel可被编码(诸如格雷编码)，从而形成多位编码数据。相对于每次更新只改变一位的二进制编码数据相比，格雷码数据具有优势。这对于对毛刺敏感的电路很有用。编码可以与数字计数器分开实施，或者也可以是数字计数器的一部分。

在准稳定状态下，时钟选择信号Sel通过选择电路装置204选择输入时钟C1、C2、C3、…、Cn的多个延迟版本中的一个，该延迟版本相对于输入时钟C_In具有期望延迟。时钟选择信号Sel的值指示哪个延迟单元正在生成期望延迟，每个延迟单元或一系列延迟单元能够单独或共同生成延迟，以在时间上使输入时钟偏移输入时钟的一个时钟周期的一部分。换言之，时钟选择信号Sel的值表示生成期望延迟所需的延迟单元的数量。因此，时钟选择信号Sel可用于挑选延迟线202的延迟单元，该延迟单元生成的其他延迟是输入时钟的一个时钟周期的一部分，诸如输入时钟的时钟周期的四分之一、三分之一或一半。例如，如果时钟选择信号Sel使选择电路装置204能够输出由延迟线202的第24个延迟单元生成的输入时钟的延迟版本，并且期望延迟是输入时钟的时钟周期的一半，则延迟线202的第12个延迟单元生成输入时钟具有约一个时钟周期的四分之一的延迟的延迟版本。通过延迟线202的第16个延迟单元生成输入时钟的延迟版本，其延迟约为一个时钟周期的三分之一。如果时钟选择信号Sel使选择电路装置204能够输出由延迟线202的第24个延迟单元生成的输入时钟的延迟版本并且期望延迟是输入时钟的一个时钟周期，则延迟线202的第6个延迟单元生成输入时钟的延迟版本，其延迟约为一个时钟周期的四分之一。将由延迟线202的第8个延迟单元生成输入时钟的延迟版本，其延迟约为时钟周期的三分之一。由延迟线202的第12个延迟单元生成延迟约为一个时钟周期的一半的输入时钟的延迟版本。

图6示出了时钟选择信号Sel的示例性使用，以生成其他期望的延迟时钟。第二选择电路装置604接收输入时钟C1、C2、C3、…、Cn的多个延迟版本的集合以及时钟选择信号Sel。输入时钟的多个延迟版本的集合可以是输入时钟C1、C2、C3、…、Cn的多个延迟版本的所有或者输入时钟C1、C2、C3、…、Cn的多个延迟版本的子集。子集可以从输入时钟C1、C2、C3、…、Cn的多个延迟版本中任意挑选。由选择电路装置604接收的输入时钟的多个延迟版本的子集可以与由选择电路装置204接收的输入时钟的多个延迟版本的子集相同，或者它们可以是不同的子集。以下说明使用选择电路装置604接收输入时钟C1、C2、C3、…、Cn的所有多个延迟版本的示例。同样的概念也适用于输入时钟C1、C2、C3、…、Cn的多个延迟版本中少于所有的版本被馈入选择电路装置604的配置。

在输出614处，选择电路装置604基于时钟选择信号Sel提供从输入时钟C1、C2、C3、…、Cn的多个延迟版本中的集合中选择的输入时钟C_Sel2的一个或多个延迟版本。与选择电路204类似，选择电路装置604可使用多输入一输出多路复用器来实施。多输入一输出多路复用器接收时钟选择信号Sel。多路复用器包括数字逻辑，其使用时钟选择信号Sel以从输入时钟C1、C2、C3、…、Cn的多个延迟版本的集合中选择输入时钟C_Sel2的期望延迟版本。如前所讨论的，可以从时钟选择信号Sel中得到生成其他延迟(诸如输入时钟的时钟周期的四分之一、三分之一、一半或三分之二)所需的延迟单元的数量。选择电路装置604在端子614处输出输入时钟C_Sel2的所选延迟版本。

如果需要输入时钟的多于一个的延迟版本，可以使用多于一个的多输入一输出多路复用器，每个均基于时钟选择信号Sel从输入时钟的多个延迟版本的集合中选择一个。备选地，可以使用多输入多输出多路复用器。本领域技术人员应理解如何设计这种数字多路复用器。方法不限于所讨论的方法。其他方法也可以基于时钟选择信号选择性地输出输入时钟的期望的一个或多个延迟版本。

由选择电路装置204(C_Sel)或选择电路装置604(C_Sel2)选择的输入时钟的延迟版本由于工艺、电压和温度变化中的一个或组合而经受相对较小或不明显的变化。它们可用于生成其它时钟。图7示出了生成比输入时钟更高频率时钟的实施例。时钟乘法器电路708接收输入时钟C_Sel2的一个或多个所选延迟版本和/或输入时钟C_In本身，并且提供输出时钟C_Out，其频率为输入时钟C_In的频率的整数倍。整数倍数可以是1、2、3等。

下文将参考图8A-图8D讨论时钟乘法器电路装置708的示例性实施方式。

图8A在800A处一般性地示出了使用XOR门来生成频率是输入时钟频率的两倍的时钟。XOR门接收两个输入：821A处的输入时钟C_In和822A处的相对于输入时钟C_In具有约输入时钟的时钟周期的四分之一的延迟的输入时钟的延迟版本。输入时钟的延迟版本可以是由选择电路装置604生成的C_Sel2中的一个。811A处的XOR门C_Out的输出时钟具有的频率是输入时钟C_In的频率的两倍。XOR门的波形如图9A所示。

图8B在800B处一般性地示出了时钟乘法器电路708的另一实施方式，其使用两个级联XOR门来生成频率为输入时钟频率的三倍的时钟。XOR门接收三个输入：821B处的输入时钟C_In、822B处的相对于输入时钟C_In具有约输入时钟的时钟周期的三分之一的延迟的输入时钟的延迟版本以及823B处的相对于输入时钟C_In具有约输入时钟的时钟周期的三分之二的延迟的输入时钟的另一延迟版本。输入时钟的每个延迟版本可以是由选择电路装置604生成的C_Sel2中的一个。811B处的XOR门的输出时钟具有的频率是输入时钟C_In的频率的三倍。XOR门的波形如图9B所示。

如果均匀的时钟占空比很重要，则可对上文讨论的实施例进行替代。如果输入时钟不具有50:50的占空比，则输出时钟可能受损。图9C示出了在生成频率为输入时钟的频率的两倍的输出时钟时，占空比误差的影响。如果输入时钟为30％高70％低，并且如果反馈电路装置206对输入时钟的下降沿进行响应，用于选择时钟周期的一半的期望延迟，则会产生不同的延迟。具体地，实际选择的输入时钟的延迟版本将具有约为时钟周期的十分之三的延迟，而不是时钟周期的一半。因此，如图9C所示，图8A的配置的输出时钟将是两个较短的高脉冲，然后是间隙并重复。这通常是不期望的，并且在许多情况下是不可接受的。

校正一些占空比误差的一种示例方法是使用分频器。分频器接收具有相对不均匀占空比的时钟，并生成频率为输入时钟频率的一半的时钟。与输入时钟不同，分频器的输出时钟通常具有接近均匀的占空比。本领域技术人员应知道实施分频器有多种方法。一个示例是使用简单的二进制计数器，其由具有不均匀占空比的时钟进行计时。

在节点接收时钟之前，可以添加一个或多个分频器。例如，分频器接收输入时钟C_In并生成接近均匀的占空比时钟，其频率为输入时钟的一半。然后，分频器的输出时钟用作图2-图8D中电路的新输入时钟。如图8C和图8D所示，也可以将分频器分别添加到XOR门的输入或XOR门的输出。

由图7所示电路装置生成的高频时钟可变为另一高频时钟生成电路装置的输入时钟。图10示出了一个这样的实施例。另一延迟线1002被配置为接收输出时钟C_Out。延迟线1002的配置与延迟线202类似。其包括多个延迟单元1002_1、1002_2、…、1002_m，其中m是整数并且可与n相同或不同。延迟单元1002_1、1002_2、…、1002_m串联耦合，前一延迟单元的输出馈入下一延迟单元的输入。例如，延迟单元1002_2的输出耦合至延迟单元1002_3的输入。然而，第一延迟单元1002_1的输入耦合至输出时钟C_Out。

延迟线1002的多个延迟单元1002_1、1002_2、…、1002_m提供输出时钟CO1、CO2、…、COm的多个延迟版本。多个延迟单元1002_1、1002_2、…、1002_m中的每一个均被配置为提供输出时钟CO1、CO2、…、COm的多个延迟版本中的相应一个。例如，延迟单元1002_1生成输出时钟CO1的延迟版本，延迟单元1002_2生成输出时钟CO2的延迟版本，并且延迟单元1002_m生成输出时钟COm的延迟版本。输出时钟CO1、CO2、…、COm的多个延迟版本中的每一个均是输出时钟C_Out具有相应延迟的再生版本。

延迟单元1002_1、1002_2、…、1002_m在设计上可以彼此相同，并且在设计上可与延迟线202中的延迟单元相同。因此，延迟线1002中的每个延迟单元均具有基本相同的基本延迟Td。输出时钟CO1、CO2、…、COm的多个延迟版本中的每一个均相对于输出时钟C_Out延迟Td的整数倍。例如，输出时钟CO1的延迟版本相对于输出时钟C_Out延迟了Td，输出时钟CO2的延迟版本相对于输出时钟C_Out延迟了2Td，以及输出时钟COom的延迟版本相对于输出时钟C_Out延迟了mTd。如前所述，由于工艺、电压和温度变化中的一个或组合，每个延迟单元的Td可能略有不同，但应足够接近且基本相同，因为它们的设计通常基本相同。备选地，延迟单元1002_1、1002_2、…、1002_m中的一些或全部的设计是不同的，但仍然具有基本相同的延迟Td。备选地，延迟单元1002_1、1002_2、…、1002_m在设计上可与延迟线202的延迟单元不同，但仍然具有基本相同的延迟Td。

由于延迟线1002的延迟单元与延迟线202的延迟单元基本相同，所以由选择电路装置204和反馈电路装置206生成的时钟选择信号Sel可用于选择延迟输出时钟C_Out所需的延迟单元的数量。因此，第二组选择电路装置和反馈电路装置可以省略，同时仍然为延迟线1002生成另一时钟选择信号。相反，选择电路装置1004接收输出时钟CO1、CO2、…、COm的多个延迟版本的集合，并基于时钟选择信号Sel选择性地提供输出时钟CO_Sel的所选一个或多个延迟版本。时钟乘法器电路装置1008接收输出时钟CO_Sel的一个或多个所选延迟版本以及输出时钟C_Out，并且在其输出1016处提供频率为输出时钟C_Out频率的整数倍的高频时钟。选择电路装置1004和时钟乘法器电路装置1008可分别类似于选择电路装置204和时钟乘法器电路装置708进行设计，或者它们可以不同。

时钟选择信号Sel的值可用作电路速度的测量或者工艺、电源电压和温度变化中的一个或组合的测量。例如，可以时钟选择信号Sel的值在标称工艺角处对于芯片是已知值的方式来设计电路。如果芯片中的时钟选择信号Sel的值相对高于已知值，则意味着每个延迟单元生成的延迟比标称工艺角处的延迟单元生成的延迟小。需要更多的延迟单元来生成期望延迟。芯片处于快速工艺角处，并且与标称工艺角处的芯片相对更快地运行。另一方面，如果时钟选择信号Sel的值相对于已知值较低，则意味着每个延迟单元生成的延迟比标称工艺角处的延迟单元生成的延迟更大。需要更少的延迟单元来生成期望延迟。芯片处于缓慢工艺角处，并且比标称工艺角处的芯片相对更慢地运行。图11示出了用于电压和/或操作时钟频率控制的时钟选择信号的另一种用法。时钟选择信号Sel馈入变化控制电路装置1101。变化控制电路装置1101对时钟选择信号Sel进行解码，以监控电路速度能力或变化水平或二者。基于速度能力或变化水平，变化控制电路装置1101调整电源电压或操作时钟频率或二者。将被调整的电源电压或操作时钟频率可以是CPU、GPU、存储器、PLL和同一裸片中的任何其他电路块中的一个。例如，如果电路处于缓慢工艺角处，则变化控制电路装置1101要么增加电源电压以将电路速度提高到期望水平，要么降低操作时钟频率以匹配电路速度能力，要么二者兼而有之。另一方面，如果电路处于快速工艺角处，则变化控制电路装置1101要么降低电源电压以将速度降低到期望水平，要么增加操作时钟频率以匹配电路速度能力，要么二者兼而有之。类似的技术可用于温度变化或电源电压变化。电源电压或操作时钟频率的降低对于降低半导体集成电路中的功耗是有效的。动态电压或频率缩放可用于确保可变条件下的电路功能性和完整性。

图12示出了根据本公开特定方面的用于生成时钟选择信号的方法1200。方法1200可由延迟线202、选择电路装置204和反馈电路装置206执行。

在1201处，接收输入时钟(例如，通过时钟选择信号发生器200)。输入时钟可由晶体振荡器在芯片外生成。

在1202处，生成输入时钟的多个延迟版本(例如，通过延迟线202)。输入时钟的多个延迟版本中的每一个相对于彼此具有不同的延迟。输入时钟的多个延迟版本中的每一个均具有约为基本延迟(例如，Td)的相应整数倍的延迟。

在1203处，基于时钟选择信号，选择输入时钟的多个延迟版本中的一个(例如，通过选择电路装置204)。

在1204处，将输入时钟的多个延迟版本中的所选一个与输入时钟进行比较(例如，通过反馈电路装置206)。如果输入时钟的多个延迟版本中的所选一个相对于输入时钟具有期望延迟，则方法1200找到期望的时钟选择信号。如果输入时钟的多个延迟版本中的所选一个相对于输入时钟不具有期望延迟，则该方法继续到1205。

在1205处，时钟选择信号被更新(例如，通过反馈电路装置206)。例如，如果输入时钟的多个延迟版本中的所选一个相对于输入时钟具有的延迟小于期望延迟，则增加时钟选择信号的值。如果输入时钟的多个延迟版本中的所选一个相对于输入时钟具有的延迟大于期望延迟，则减小时钟选择信号的值。

在更新时钟选择信号之后，方法1200返回到1203以选择输入时钟的新延迟版本(例如，通过选择电路装置204)。在1204处再次执行输入时钟的新选择延迟版本与输入时钟的比较(例如，通过反馈电路装置206)。这些将重复，直到输入时钟的多个延迟版本中的所选一个相对于输入时钟具有期望延迟为止。然后，方法1200找到期望的时钟选择信号，并在1206处结束。

图13示出了根据本公开特定方面的用于生成频率为输入时钟的整数倍的输出时钟的方法1300。方法1300可由选择电路装置604和时钟乘法器电路装置708执行。

在1301处，方法1300通过接收时钟选择信号和接收输入时钟的多个延迟版本的集合(均通过方法1200生成)而开始(例如，通过选择电路装置604和时钟乘法器电路装置708)。在1302处，方法1300基于时钟选择信号选择输入时钟的多个延迟版本中的一个或多个(例如，通过选择电路装置604)。输入时钟的多个延迟版本中的所选一个或多个以及输入时钟馈入时钟乘法器电路装置(例如，时钟乘法器电路装置708)。在1303处，时钟乘法器电路装置生成输出时钟，其频率为输入时钟的整数倍。整数倍数可以是任何正整数，包括1。

图14示出了根据本公开特定方面的用于生成频率为通过方法1300生成的输出时钟的整数倍的第二输出时钟的方法1400。方法1400可由延迟线1002、选择电路装置1004和时钟乘法器电路装置1008执行。

在1401处，方法1400接收(例如，通过延迟线1002)由方法1300生成的输出时钟和由方法1200生成的时钟选择信号。

在1402处，生成输出时钟的多个延迟版本(例如，通过延迟线1002)。输出时钟的多个延迟版本中的每一个相对于彼此具有不同的延迟。输出时钟的多个延迟版本中的每一个均具有约为基本延迟(例如，Td)的相应整数的延迟。例如，基本延迟在这里与方法1200中的基本延迟大体相同。

在1403处，基于时钟选择信号选择输出时钟的多个延迟版本中的一个或多个(例如，通过选择电路装置1004)。

输出时钟的多个延迟版本中的所选一个或多个以及输出时钟馈入时钟乘法器电路装置(例如，时钟乘法器电路1008)。在1404处，时钟乘法器电路装置生成第二输出时钟，其具有的频率为输出时钟的整数倍。整数倍数可以是任何正整数，包括1。

图15示出了根据本公开特定方面的针对工艺、电压和/或温度变化控制使用在方法1200中生成的时钟选择信号的方法1500。方法1500可由变化控制电路装置1101执行。方法1500接收时钟选择信号(例如，通过变化控制电路装置1101)。时钟选择信号用作电路速度或者由于工艺、电源电压和温度变化中的一个或组合而引起的变化的测量。工艺、电源电压和/或温度变化监控电路装置(例如，变化控制电路装置1101)可使用该信息来调谐电源电压和/或操作时钟频率以缓解变化，如1502处所做的。

提供本公开的先前描述以使本领域技术人员能够制造或使用本发明。本领域技术人员将容易理解对本公开的各种修改，并且本文定义的一般原则可适用于其他变型而不背离本公开的精神或范围。因此，本公开不限于本文所述的示例，而是应给予与本文公开的原理和新颖特征一致的最广泛范围。

Claims (29)

1.一种数字电路，包括：

第一延迟线，被配置为接收输入时钟，所述第一延迟线包括串联耦合的多个第一延迟单元，所述多个第一延迟单元中的每个第一延迟单元均被配置为提供基本相同的第一延迟，并且所述多个第一延迟单元被配置为提供所述输入时钟的多个延迟版本，其中所述多个第一延迟单元中的每个第一延迟单元均被配置为提供所述输入时钟的所述多个延迟版本中的相应一个延迟版本；

第一选择电路装置，被配置为接收所述输入时钟的所述多个延迟版本的第一集合，并且基于时钟选择信号提供所述输入时钟的所述多个延迟版本中的第一选择延迟版本；以及

反馈电路装置，包括数字计数器，所述数字计数器被配置为：

由所述输入时钟进行触发；以及

响应于所述输入时钟和计数控制信号生成所述时钟选择信号，所述计数控制信号得自所述输入时钟的所述多个延迟版本中的所述第一选择延迟版本。

2.根据权利要求1所述的数字电路，其中所述输入时钟的所述多个延迟版本中的所述第一选择延迟版本在时间上相对于所述输入时钟偏移所述输入时钟的一个时钟周期的一部分。

3.根据权利要求1所述的数字电路，其中所述反馈电路装置还包括第一寄存器，所述第一寄存器被配置为响应于所述输入时钟以及所述输入时钟的所述多个延迟版本中的所述第一选择延迟版本将所述计数控制信号提供至所述数字计数器。

4.根据权利要求1所述的数字电路，其中所述计数控制信号包括所述输入时钟的所述多个延迟版本中的所述第一选择延迟版本。

5.根据权利要求1所述的数字电路，其中所述时钟选择信号包括多位编码数据，并且所述反馈电路装置被配置为响应于所述输入时钟的上升沿或下降沿以及所述计数控制信号改变所述多位编码数据。

6.根据权利要求1所述的数字电路，还包括：第二选择电路装置，被配置为接收所述输入时钟的所述多个延迟版本的第二集合，并且基于所述时钟选择信号提供所述输入时钟的所述多个延迟版本中的一个或多个第二选择延迟版本。

7.根据权利要求6所述的数字电路，其中所述输入时钟的所述多个延迟版本中的所述一个或多个第二选择延迟版本中的至少一个在时间上相对于所述输入时钟偏移所述输入时钟的一个时钟周期的一部分。

8.根据权利要求6所述的数字电路，还包括：时钟乘法器电路装置，被配置为接收所述输入时钟以及所述输入时钟的所述多个延迟版本中的所述一个或多个第二选择延迟版本中的至少一个，并且提供频率为所述输入时钟的频率的第一整数倍的第一输出时钟。

9.根据权利要求8所述的数字电路，其中所述时钟乘法器电路装置包括一个或多个XOR门。

10.根据权利要求8所述的数字电路，其中所述时钟乘法器电路装置包括分频器电路装置，所述分频器电路装置被配置为接收所述输入时钟以及所述输入时钟的所述多个延迟版本中的所述一个或多个第二选择延迟版本中的至少一个，并且提供频率约为所述输入时钟的相应频率的一半的一个或多个分频时钟以及所述输入时钟的所述多个延迟版本中的所述一个或多个第二选择延迟版本中的至少一个。

11.根据权利要求8所述的数字电路，还包括：

第二延迟线，被配置为接收所述第一输出时钟，所述第二延迟线包括串联耦合的多个第二延迟单元，所述多个第二延迟单元中的每个第二延迟单元均被配置为提供基本相同的第二延迟，并且所述多个第二延迟单元被配置为提供所述第一输出时钟的多个延迟版本，其中所述多个第二延迟单元中的每个第二延迟单元均被配置为提供所述第一输出时钟的所述多个延迟版本中的相应一个延迟版本；

第三选择电路装置，被配置为接收所述第一输出时钟的所述多个延迟版本的集合，并且基于所述时钟选择信号提供所述第一输出时钟的所述多个延迟版本中的一个或多个选择延迟版本；以及

第二时钟乘法器电路装置，被配置为接收所述第一输出时钟以及所述第一输出时钟的所述多个延迟版本中的所述一个或多个选择延迟版本中的至少一个，并且提供频率为所述第一输出时钟的频率的第二整数倍的第二输出时钟。

12.根据权利要求1所述的数字电路，还包括：变化控制电路装置，被配置为基于所述时钟选择信号调整电源电压或操作时钟频率或者对二者均进行调整。

13.一种用于时钟生成的方法，包括：

接收输入时钟；

使用第一延迟线生成所述输入时钟的多个延迟版本，所述第一延迟线包括串联耦合的多个第一延迟单元，所述多个第一延迟单元中的每个第一延迟单元均被配置为提供基本相同的第一延迟，并且所述多个第一延迟单元被配置为提供所述输入时钟的所述多个延迟版本，其中所述多个第一延迟单元中的每个第一延迟单元均被配置为提供所述输入时钟的所述多个延迟版本中的相应一个延迟版本；

基于时钟选择信号，从所述输入时钟的所述多个延迟版本的第一集合中选择所述输入时钟的所述多个延迟版本中的第一选择延迟版本；

从所述输入时钟的所述多个延迟版本中的所述第一选择延迟版本得出计数控制信号；

基于所述计数控制信号和所述输入时钟执行计数操作，所述输入时钟的边沿触发所述计数操作；以及

基于所述计数操作生成所述时钟选择信号。

14.根据权利要求13所述的方法，其中所述输入时钟的所述多个延迟版本中的所述第一选择延迟版本在时间上相对于所述输入时钟偏移所述输入时钟的一个时钟周期的一部分。

15.根据权利要求13所述的方法，其中生成所述时钟选择信号包括：响应于所述输入时钟和所述计数控制信号改变数字计数数据。

16.根据权利要求15所述的方法，其中所述时钟选择信号包括多位编码数据，并且其中改变所述数字计数数据包括：响应于所述输入时钟的上升沿或下降沿以及所述计数控制信号改变所述多位编码数据。

17.根据权利要求13所述的方法，还包括：基于所述时钟选择信号，从所述输入时钟的所述多个延迟版本的第二集合中选择所述输入时钟的所述多个延迟版本中的一个或多个第二选择延迟版本。

18.根据权利要求17所述的方法，还包括：

接收所述输入时钟以及所述输入时钟的所述多个延迟版本中的所述一个或多个第二选择延迟版本中的至少一个；以及

提供频率为所述输入时钟的频率的第一整数倍的第一输出时钟。

19.根据权利要求18所述的方法，其中提供所述第一输出时钟包括：生成频率约为所述输入时钟的相应频率的一半的一个或多个分频时钟以及所述输入时钟的所述多个延迟版本中的所述一个或多个第二选择延迟版本中的至少一个。

20.根据权利要求18所述的方法，还包括：

使用第二延迟线生成所述第一输出时钟的多个延迟版本，所述第二延迟线包括串联耦合的多个第二延迟单元，所述多个第二延迟单元中的每个第二延迟单元均被配置为提供基本相同的第二延迟，并且所述多个第二延迟单元被配置为提供所述第一输出时钟的多个延迟版本，其中所述多个第二延迟单元中的每个第二延迟单元均被配置为提供所述第一输出时钟的所述多个延迟版本中的相应一个延迟版本；

基于所述时钟选择信号，从所述第一输出时钟的所述多个延迟版本的集合中选择所述第一输出时钟的所述多个延迟版本中的一个或多个选择延迟版本；以及

使用所述第一输出时钟以及所述第一输出时钟的所述多个延迟版本中的所述一个或多个选择延迟版本中的至少一个提供频率为所述输入时钟的频率的第二整数倍的第二输出时钟。

21.根据权利要求13所述的方法，还包括：基于所述时钟选择信号调整电源电压或操作时钟频率或者对二者均进行调整。

22.一种数字电路，包括：

第一延迟线，被配置为接收输入时钟，所述第一延迟线包括串联耦合的多个第一延迟单元，所述多个第一延迟单元中的每个第一延迟单元均被配置为提供基本相同的第一延迟，并且所述多个第一延迟单元被配置为提供所述输入时钟的多个延迟版本，其中所述多个第一延迟单元中的每个第一延迟单元均被配置为提供所述输入时钟的所述多个延迟版本中的相应一个延迟版本；

用于基于时钟选择信号从所述输入时钟的所述多个延迟版本的第一集合中选择所述输入时钟的所述多个延迟版本中的第一选择延迟版本的装置；

用于基于计数控制信号和所述输入时钟执行计数操作的装置，所述计数控制信号得自所述输入时钟的所述多个延迟版本中的所述第一选择延迟版本，所述输入时钟的边沿触发所述计数操作；以及

用于基于所述计数操作生成所述时钟选择信号的装置。

23.根据权利要求22所述的数字电路，其中所述输入时钟的所述多个延迟版本中的所述第一选择延迟版本在时间上相对于所述输入时钟偏移所述输入时钟的一个时钟周期的一部分。

24.根据权利要求22所述的数字电路，其中用于生成所述时钟选择信号的装置包括：用于响应于所述输入时钟和所述计数控制信号改变数字计数数据的装置，并且其中用于执行所述计数操作的装置包括：用于响应于所述输入时钟和所述输入时钟的所述多个延迟版本中的所述第一选择延迟版本生成所述计数控制信号的装置。

25.根据权利要求22所述的数字电路，还包括：用于基于所述时钟选择信号从所述输入时钟的所述多个延迟版本的第二集合中选择所述输入时钟的所述多个延迟版本中的一个或多个第二选择延迟版本的装置。

26.根据权利要求25所述的数字电路，其中所述输入时钟的所述多个延迟版本中的所述一个或多个第二选择延迟版本中的至少一个在时间上相对于所述输入时钟偏移所述输入时钟的一个时钟周期的一部分。

27.根据权利要求25所述的数字电路，还包括：用于提供频率为所述输入时钟的频率的第一整数倍的第一输出时钟的装置。

28.根据权利要求27所述的数字电路，还包括：

第二延迟线，被配置为接收所述第一输出时钟，所述第二延迟线包括串联耦合的多个第二延迟单元，所述多个第二延迟单元中的每个第二延迟单元均被配置为提供基本相同的第二延迟，并且所述多个第二延迟单元被配置为提供所述第一输出时钟的多个延迟版本，其中所述多个第二延迟单元中的每个第二延迟单元均被配置为提供所述第一输出时钟的所述多个延迟版本中的相应一个延迟版本；

用于基于所述时钟选择信号从所述第一输出时钟的所述多个延迟版本的集合中选择所述第一输出时钟的所述多个延迟版本中的一个或多个选择延迟版本的装置；以及

用于使用所述第一输出时钟以及所述第一输出时钟的所述多个延迟版本中的所述一个或多个选择延迟版本中的至少一个提供频率为所述输入时钟的频率的第二整数倍的第二输出时钟的装置。

29.根据权利要求22所述的数字电路，还包括：用于基于所述时钟选择信号调整电源电压或操作时钟频率或者对二者均进行调整的装置。

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