CN111106833B

CN111106833B - 用于校准时间数字转换器的设备、电路以及方法

Info

Publication number: CN111106833B
Application number: CN201911037682.2A
Authority: CN
Inventors: 林宥佐
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2018-10-29
Filing date: 2019-10-29
Publication date: 2023-08-08
Anticipated expiration: 2039-10-29
Also published as: CN111106833A; TW202034099A; US20200136632A1; US10763876B2; US20200395948A1; TWI717882B; US11005488B2

Abstract

本发明公开一种用于校准时间数字转换器的设备、电路以及方法。在一些实施例中，公开一种用于校准时间数字转换器的电路。电路包括多位延迟电路、计数器以及寄存器。多位延迟电路配置以用于将时钟信号延迟一总延迟时间。计数器配置以用于对总延迟时间内的时钟信号的上升沿进行计数以产生计数输出。寄存器配置以用于基于计数输出来控制多位延迟电路的总延迟时间。

Description

用于校准时间数字转换器的设备、电路以及方法

技术领域

本发明的实施例是有关于时间数字转换器，且特别是有关于一种用于校准时间数字转换器的设备、电路以及方法。

背景技术

时间数字转换器(time to digital converter；TDC)是将时间信息转换为数字信号的电路块。它具有两种主要输入时钟信号、数控振荡器(digitally controlledoscillator；DCO)时钟信号以及参考时钟信号。具有若干千兆赫的高速度的DCO时钟信号可穿过多级延迟单元。

对于具有粗略或精细分辨率或由时间放大器放大的分辨率的传统TDC，最精细的延迟分辨率由于退化的反相器性能而在低压、低温或缓角下较差。由于跨所有延迟单元的总延迟时间应大于一个DCO周期以具有正确时间转换，因此选择DCO时钟的最大周期。因而，最精细的延迟分辨率是固定的且受限于DCO时钟的最大周期，其中随着DCO频率提高若干倍，延迟时间仍比一个DCO周期大得多。

这个先前技术部分中公开的信息期望仅提供下文所述的用于本发明的各种实施例的内容，且因而这个先前技术部分可包含未必为现有技术信息(即，本领域的普通技术人员已知晓的信息)的信息。因此，在这个背景技术部分中描述工作的范围内，当前署名的发明人的工作以及在提交时可能原本不具有作为现有技术的资格的描述的各方面既不明确地也不隐含地被认作是针对本公开内容的现有技术。

发明内容

本发明实施例提供一种用于校准时间数字转换器的电路，包括：多位延迟电路，配置以用于将时钟信号延迟一总延迟时间；计数器，配置以用于对所述总延迟时间内的所述时钟信号的上升沿进行计数以产生计数输出；以及寄存器，配置以用于基于所述计数输出来控制所述多位延迟电路的所述总延迟时间。

本发明实施例提供一种用于校准时间数字转换器的设备，包括：多位延迟电路，配置以用于将时钟信号延迟一总延迟时间；计数器，配置以用于将所述总延迟时间与所述时钟信号的一个周期进行比较以产生比较输出；以及寄存器，配置以用于基于所述比较输出来控制所述多位延迟电路的所述总延迟时间。

本发明实施例提供一种用于校准时间数字转换器的方法，包括：第一信号穿过所述时间数字转换器的多个延迟单元中的至少一个，所述时间数字转换器配置以确定所述第一信号与第二信号之间的相位差；测量所述第一信号穿过所述多个延迟单元中的至少一个的总延迟时间；确定所述总延迟时间是否大于所述第一信号的一个周期以产生确定结果；以及基于所述确定结果来校准所述时间数字转换器。

附图说明

参见以下图式在下文详细地描述本公开内容的不同示例性实施例。附图仅出于说明的目的提供，且仅仅描绘本公开内容的示例性实施例以辅助读者对本公开内容的理解。因此，附图不应视为限制本公开内容的广度、范畴或可应用性。应注意，为了说明的清楚性和简易性起见，这些附图未必按比例绘制。

图1A说明根据本公开内容的一些实施例的示例性时间数字转换器(TDC)的框图；

图1B说明根据本公开内容的一些实施例的图1A中绘示的TDC中的信号的波形；

图2说明根据本公开内容的一些实施例的用于校准TDC的示例性电路的框图；

图3说明根据本公开内容的一些实施例的图2中绘示的电路中的信号的波形；

图4说明根据本公开内容的其它实施例的图2中绘示的电路中的信号的波形；

图5说明根据一些实施例的用于校准TDC的方法的流程图；

附图标号说明

101、div(t)：时钟信号；

102、ref(t)：参考信号；

103、e[k]：数字输出；

110：时间数字转换器；

120、300、400：波形；

131、132、133：延迟单元；

141、142、143、254：寄存器；

200：电路；

201、203、DCO_CK、DCO_CK2：DCO时钟信号；

202、FREF：参考信号；

204、VDD：功率供应电压；

205、反向参考信号；

206、STPUP：步升信号；

207、STPDN：步降信号；

208、CNTON：脉冲信号；

210、211、212、CNTO<0>、CNTO<1>、CNTO<7:0>：计数值；

214、SHEN：数据输出；

215、216、SHENB、SHQ：信号；

220、REGO<7:0>：寄存器值；

231：第一反相器；

232：第二反相器；

233：第三反相器；

234：第四反相器；

235：第五反相器；

236：第六反相器；

237：第七反相器；

238：第八反相器；

239：第九反相器；

241：第一逻辑栅极/NAND栅极；

242：第二逻辑栅极；

243：第三逻辑栅极；

244：第四逻辑栅极；

245：第五逻辑栅极；

246：第六逻辑栅极；

247：第七逻辑栅极；

251：第一寄存器；

252：第二寄存器；

253：第三寄存器；

260：多位延迟电路；

270：计数器；

280：决策逻辑电路；

500：方法；

510、520、530、540、550、560：操作。

具体实施方式

参见附图在下文描述本公开内容的不同示例性实施例以使本领域的普通技术人员能够制造且使用本公开内容。如本领域普通技术人员显而易知的是，在读取本公开内容之后，对本文所描述的实例的不同改变或修改可在不脱离本公开内容的范围的情况下进行。因此，本公开内容不限于本文中所描述且说明的示例性实施例和应用。此外，本文中公开的方法中的步骤的特定次序和/或层次仅为示例性方法。基于设计偏好，所公开方法或工艺的步骤的特定次序或层次可在保持在本公开内容的范围内的情况下进行再布置。因此，本领域的普通技术人员将理解本文中所公开的方法和技术展现示例性次序中的各种步骤或动作，且除非明确陈述，否则本公开内容不限于展现的特定次序或层次。

此外，为易于描述，本文中可使用空间相对术语，如“在…下方”、“在…下”、“下部”、“在…上方”、“上部”以及类似术语，以描述如图式中所说明的一个元件或特征与另一(一些)元件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖器件在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词因此可同样地进行解释。除非另外明确描述，否则如“附接(attached)”、“附连(affixed)”、“连接(connected)”以及“内连(interconnected)”的术语是指其中结构彼此直接或通过插入结构间接固定或附接的关系，以及均可移动或刚性的附接或关系。

除非另外定义，否则本文中所使用的所有术语(包含技术和科学术语)具有与本发明内容所属的本领域的普通技术人员通常所理解的相同的含义。应进一步理解，术语(如在常用词典中所定义的那些术语)应解释为具有与其在相关技术以及本公开内容的上下文中的含义一致的含义，且除非本文中明确地定义，否则将不会以理想化或过分正式意义进行解释。

现将详细地对本公开内容的本实施例进行参考，在附图中说明所述实施例的实例。只要可能，相同附图标号在附图和描述中用以指代相同或相似部件。

本公开内容提供用于校准TDC的电路和方法以使TDC能够达成延迟分辨率最佳化和覆盖一个DCO周期的总延迟时间。在一个实施例中，所公开的TDC电路包括多位延迟单元、计数器、寄存器以及决策逻辑电路。多位延迟单元具有在TDC状态(如DCO频率)或工艺、电压和温度(process,voltage and temperature；PVT)改变时用于动态地调整时间分辨率的多级时间延迟分辨率。延迟分辨率高度地且直接地相关于量化噪音。由于闭合回路带内噪音由TDC量化噪音主导，尤其在所有数字合成器中，所公开的电路和方法能够改良噪音性能。

在一个实施例中，按最小延迟分辨率来初始化具有128级延迟单元的TDC。在脉冲信号穿过128个延迟单元之后，从第一个延迟单元输出到最后一个延迟单元输出测量总延迟时间。如果总延迟时间不大于一个DCO周期，那么选择具有较大延迟时间的延迟单元。如果总延迟时间大于一个DCO周期，那么将延迟分辨率设定固定且将TDC返回到普通TDC功能。所公开的电路可初始地执行TDC校准一次或充当分辨率监测电路以检测TDC状态(如输入频率)的变化或PVT变化。随后，使延迟分辨率最佳化，例如最小化且覆盖至少一个DCO周期，且对PVT和输入频率不敏感。

图1A说明根据本公开内容的一些实施例的示例性时间数字转换器(TDC)110的框图。如图1A中所绘示，TDC 110包含多个延迟单元131、延迟单元132、延迟单元133以及多个寄存器141、寄存器142、寄存器143。TDC配置以用于将时间信息转换成数字输出。具体地，TDC 110(例如)通过确定时钟信号div(t)101与参考信号ref(t)102之间的相位差来将时钟信号div(t)101转换成数字输出e[k]103。

多个延迟单元131、延迟单元132、延迟单元133彼此串联连接。时间分辨率步骤与多个延迟单元131、延迟单元132、延迟单元133相关。多位延迟电路的总延迟时间基于所述寄存器的寄存器值来根据多个延迟单元的有源和无源延迟单元而变化。

如图1A所绘示，TDC 110具有两种主要输入时钟信号：时钟信号div(t)101和参考时钟信号ref(t)102。时钟信号div(t)101可以是由具有若干千兆赫的高速度的DCO时钟产生的DCO时钟信号。时钟信号div(t)101穿过TDC 110的多个延迟单元131、延迟单元132、延迟单元133中的至少一个，即穿过图1A中的多级延迟单元。精细分辨率时间是各延迟单元的反相器延迟。

这个实例中的参考时钟信号ref(t)102在慢得多的频率下操作，例如几兆赫。参考时钟信号ref(t)102经由多个寄存器141、寄存器142、寄存器143对所有延迟单元输出取样。这个实例中的多个寄存器141、寄存器142、寄存器143输出时序信息作为译码过的数字输出e[k]103。

图1B说明根据本公开内容的一些实施例的图1A中绘示的TDC 110中的信号的波形120。如图1B所绘示，时钟信号div(t)101具有波形的多个版本，所述波形具有不同延迟时间。相对于参考时钟信号ref(t)102，时钟信号div(t)101具有上升沿在参考时钟信号ref(t)102的上升沿之前的一些波形版本和上升沿在参考时钟信号ref(t)102的上升沿之后的其它波形版本。在这个实例中，在图1B中绘示的五种波形版本当中，前三个波形版本具有在参考时钟信号ref(t)102的上升沿之前的上升沿(由位1表示)，且后两个波形版本具有在参考时钟信号ref(t)102的上升沿之后的上升沿(由位0表示)。因而，图1B中绘示的这个实例中的数字输出e[k]103具有值“11100”。

图2说明根据本公开内容的一些实施例的用于校准TDC(例如图1A中的TDC 110)的示例性电路200的框图。待校准的TDC配置以用于将时钟信号转换成数字输出。如图2中所绘示，这个实例中的电路200包含配置以用于将时钟信号延迟一总延迟时间的多位延迟电路260。多位延迟电路260可以是待校准的TDC的部分。在一个实施例中，图2中的多位延迟电路260对应于图1A中的延迟单元131、延迟单元132、延迟单元133。也就是说，图2中的电路200可添加到TDC电路且连接到TDC(例如图1A中的TDC 110)的延迟单元，以便控制TDC的延迟单元的延迟分辨率和总延迟时间。

这个实例中的电路200更包含：计数器270，配置以用于将总延迟时间与时钟信号的一个周期进行比较以产生比较输出；以及寄存器254，配置以用于基于比较输出来控制多位延迟电路260的总延迟时间。在一个实施例中，计数器270配置以用于计数总延迟时间内的时钟信号的上升沿以产生所计数输出；且寄存器254配置以用于基于所计数输出来控制多位延迟电路260的总延迟时间。

在一个实施例中，多位延迟电路260包括彼此串联连接的多个延迟单元，如多个延迟单元131、延迟单元132、延迟单元133。多位延迟电路260的总延迟时间可基于寄存器254的寄存器值220来根据多个延迟单元的有源和无源延迟单元而变化。因而，多位延迟单元具有时间分辨率的多个步级或级。在一个实例中，开关连接到多个延迟单元且配置以用于选择多个延迟单元中的至少一个以基于寄存器254的寄存器值220而启用。在另一实例中，多个开关中的每一个连接到多个延迟单元中的相应一个且配置以用于基于寄存器254的寄存器值220来启用或停用延迟单元。

如图2所绘示，这个实例中的电路200更包含第一逻辑栅极241，所述第一逻辑栅极配置以用于基于参考信号FREF 202来选通DCO时钟信号DCO_CK2 203以产生步升信号STPUP206。具体来说，第一逻辑栅极241是具有如下两个输入的NAND栅极：DCO时钟信号DCO_CK2203和FREF 202的反向信号，即205。/>205通过将具有第一反相器231的参考信号FREF 202反转而获得。第一逻辑栅极241的输出端连接到第一寄存器251的时钟输入端。第一寄存器251接收功率供应电压VDD 204作为数据输入，且产生步升信号STPUP 206作为数据输出。由于第一寄存器251的数据输出端连接到多位延迟电路260的数据输入端，因此第一寄存器251向多位延迟电路260提供步升信号STPUP 206作为输入。

这个实例中的多位延迟电路260接收步升信号STPUP 206作为数据输入且从寄存器254接收寄存器值REGO<7:0>220。基于寄存器值REGO<7:0>220来配置多位延迟电路260的延迟分辨率设置，使得多位延迟电路260将穿过多位延迟电路260的步升信号STPUP 206延迟一总延迟时间且产生步降信号STPDN 207作为输出。

如图2所绘示，这个实例中的电路200更包含接收步升信号STPUP 206和步降信号STPDN 207作为两个输入的第二逻辑栅极242。具体来说，第二逻辑栅极242是NAND栅极，所述NAND栅极的两个输入端分别连接到多位延迟电路260的输出端和第一寄存器251的输出端。第二逻辑栅极242的输出端连接到其输出是脉冲信号CNTON 208的第二反相器232的输入端。脉冲信号CNTON 208基于步升信号STPUP 206和步降信号STPDN 207而产生且具有表示多位延迟电路260的总延迟时间的脉冲宽度。

如图2所示，这个实例中的电路200更包含第三逻辑栅极243，所述第三逻辑栅极配置以用于基于脉冲信号CNTON 208来选通DCO时钟信号DCO_CK2 203以产生计数器270的输入。具体来说，第三逻辑栅极243是NAND栅极，所述NAND栅极具有两种输入：DCO时钟信号DCO_CK2 203和脉冲信号CNTON 208。第三逻辑栅极243的输出端连接到计数器270的时钟输入端。计数器270对在脉冲信号CNTON 208的脉冲的时段内的DCO时钟信号DCO_CK2 203的上升沿进行计数。举例而言，计数器270计数二意指脉冲信号CNTON 208的脉冲覆盖DCO时钟信号DCO_CK2 203的至少一个周期(包含两个上升沿)。在另一实施例中，可修改电路200以便计数器270对在脉冲信号CNTON 208的脉冲的时段内的DCO时钟信号DCO_CK2 203的下降沿进行计数。计数器270输出所计数值CNTO<7:0>210。

基于DCO时钟信号DCO_CK 201和参考信号FREF 202产生这个实例中的DCO时钟信号DCO_CK2 203。如图2所示，这个实例中的电路200更包含第三反相器233，所述第三反相器将参考信号FREF 202反转以产生FREF 202的反向信号，亦即205。第三反相器233的输出端连接到第二寄存器252的时钟输入端。第二寄存器252接收功率供应电压VDD 204作为数据输入，且数据输出基于/>205而产生。第二寄存器252的数据输出经由第四逻辑栅极244来选通DCO时钟信号DCO_CK 201。具体来说，第四逻辑栅极244为NAND栅极，所述NAND栅极具有两个输入：DCO时钟信号DCO_CK 201和第二寄存器252的数据输出。第四逻辑栅极244的输出端连接到第四反相器234，所述第四反相器的输出为DCO时钟信号DCO_CK2203。这种电路设计能够确保在重置所述电路200的所有输出后，DCO时钟信号DCO_CK2 203将对基于参考信号FREF 202的TDC校准(例如从/>205的上升沿开始)是有效的。

如图2所绘示，这个实例中的电路200更包含连接到计数器270的决策逻辑电路280。这个实例中的决策逻辑电路280包含第五反相器235、第六反相器236、第七反相器237、第八反相器238、第九反相器239、第五逻辑栅极245、第六逻辑栅极246、第七逻辑栅极247以及第三寄存器253。第五逻辑栅极245接收计数器270的输出值的最低两位，即所计数值CNTO<7:0>210的CNTO<0>211和CNTO<1>212。第五逻辑栅极245是NAND栅极，所述NAND栅极具有两个输入：CNTO<0>211和CNTO<1>212。第五逻辑栅极245的输出端连接到第五反相器235。第五反相器235的输出端连接到第三寄存器253的时钟输入端。第三寄存器253接收功率供应电压VDD 204作为数据输入，且产生数据输出SHEN 214。第三寄存器253的数据输出端连接到第六反相器236。反相器236的输出端连接到第七逻辑栅极247。

这个实例中的第七反相器237将步降信号STPDN 207反转以将输入提供给第六逻辑栅极246。第六逻辑栅极246是NAND栅极，所述NAND栅极具有两个输入：参考信号FREF 202和第七反相器237的输出。第六逻辑栅极246的输出端连接到第八反相器238。第八反相器238的输出端连接到第七逻辑栅极247。

这个实例中的第七逻辑栅极247是NAND栅极，所述NAND栅极具有两个输入：第六反相器236的输出和第八反相器238的输出。第七逻辑栅极247的输出是充当第九反相器239的输入的信号SHENB 215。第九反相器239的输出(即决策逻辑电路280的输出)是充当寄存器254的时钟输入的信号SHQ 216。

这个实例中的决策逻辑电路280配置以用于：确定计数值CNTO<7:0>210是否大于或等于阈值以产生确定结果；以及将确定结果提供给寄存器254。在一个实例中，阈值是二且表示总延迟时间覆盖DCO时钟信号DCO_CK2 203的至少一个周期的状态。

寄存器254输出用以控制TDC的延迟分辨率的寄存器值REGO<7:0>220。在一个实施例中，为校准TDC，初始地设定寄存器254的寄存器值以用于TDC的最小延迟分辨率。也就是说，寄存器254的寄存器值REGO<7:0>220初始化以使多位延迟电路260能够具有最小总延迟时间。

此外，基于来自总延迟时间不大于DCO时钟信号DCO_CK2 203的一个周期的决策逻辑电路280的比较输出，寄存器254修改寄存器值REGO<7:0>220以使多位延迟电路260能够具有较大总延迟时间。基于来自总延迟时间大于DCO时钟信号DCO_CK2 203的一个周期的决策逻辑电路280的比较输出，寄存器254固定电流寄存器值REGO<7:0>220以固定多位延迟电路260的总延迟时间。在这个实例中，在计数值CNTO<7:0>210等于或大于二时固定寄存器值REGO<7:0>220。

此外，寄存器254可基于TDC状态(如：PVT(工艺、电压、温度)以及输入频率)的改变来动态和适应性地调整寄存器值REGO<7:0>220以使多位延迟电路260的总延迟时间最佳化。也就是说，在DCO频率或PVT改变时调整且最佳化TDC的时间分辨率。

图3说明根据本公开内容的一些实施例的在示例性电路200中用于校准TDC的信号的波形300。在一些实施例中，电路200在产生波形300时的操作由图2中所说明的相应组件执行。出于论述的目的，波形300的以下实施例将结合图2进行描述。所说明的波形300的实施例仅为波形在用于校准TDC的电路200的一些组件处的实例。因此，可在保持在本公开内容的范围内的情况下添加来自其它组件或来自重复测量值的波形。

在重置所述电路200的所有输出后，在校准或再校准开始时启用205(即，其电压位准变高)。由于/>205通过NAND栅极241来选通DCO时钟信号DCO_CK2 203，在启用205之前，DCO时钟信号DCO_CK2 203对NAND栅极241的输出一直是无效的。在/>205启用且调谐为逻辑高之后，DCO时钟信号DCO_CK2 203的第一下降沿产生在NAND栅极241的输出端处的上升沿以触发第一寄存器251的时钟输入。响应于上升沿时钟输入，第一寄存器251基于功率供应电压VDD 204将步升信号STPUP 206调谐为逻辑高。

在接收步升信号STPUP 206之后，将多位延迟电路260延迟到步升信号STPUP 206以产生步降信号STPDN 207，所述步降信号的下降沿发生在步升信号STPUP 206的上升沿发生的时间稍后的时间。第二逻辑栅极242(与连接在第二逻辑栅极242的输出端处的第二反相器232结合)在步升信号STPUP 206和步降信号STPDN 207上进行AND操作以产生脉冲信号CNTON 208，其包含具有与步升信号STPUP 206的上升沿相同的上升沿且具有与步降信号STPDN 207的下降沿相同的下降沿的脉冲。

第三逻辑栅极243接收DCO时钟信号DCO_CK2 203和脉冲信号CNTON 208，且在这些信号上进行NAND操作。当脉冲信号CNTON 208处于逻辑低时，DCO时钟信号DCO_CK2 203对第三逻辑栅极243的输出是无效的。在这种情况下，第三逻辑栅极243的输出保持处于逻辑高，这不触发计数器270对上升沿进行计数。当脉冲信号CNTON208处于图3所绘示的脉冲内的逻辑高时，第三逻辑栅极243的输出将取决于DCO时钟信号DCO_CK2 203。也就是说，在脉冲信号CNTON 208的脉冲内的DCO时钟信号DCO_CK2 203的各上升沿将由计数器270计数。在图3中绘示的实施例中，在脉冲信号CNTON 208的脉冲内存在DCO时钟信号DCO_CK2 203的一个单上升沿。因而，计数值CNTO<7:0>210在这一实例中是一。相对应地，CNTO<0>211是一；且CNTO<1>212是零。

第五逻辑栅极245(与连接在第五逻辑栅极245的输出端处的第五反相器235结合)在CNTO<0>211和CNTO<1>212上进行AND操作以产生第三寄存器253的时钟输入。在这一实例中，由于CNTO<1>212为零且保持处于逻辑低，第三寄存器253的时钟输入是逻辑低的，这并不触发第三寄存器253的数据输出SHEN 214的改变。因而，数据输出SHEN 214保持处于逻辑低且第六反相器236的输出保持处于逻辑高。由于来自第六反相器236的第七逻辑栅极247的一个输入是逻辑高的，在第七逻辑栅极247的输出端处的信号SHENB 215仅取决于第七逻辑栅极247的另一输入。

在第七反相器237将步降信号STPDN 207反转以将输入发送到第六逻辑栅极246之后，第六逻辑栅极246(与连接在第六逻辑栅极246的输出端处的第八反相器238结合)在参考信号FREF 202以及步降信号STPDN 207的反向上进行AND操作以产生第七逻辑栅极247的另一输入。由于205和步降信号STPDN 207两者均在如图3所绘示的一些点处变为逻辑低，参考信号FREF 202(/>205的反向)以及步降信号STPDN 207的反向将在那点处变为逻辑高。因而，来自第八反相器238的第七逻辑栅极247的另一输入将具有与参考信号FREF202的上升沿相比较具有延迟时间的上升沿以及步降信号STPDN 207的反向。因此，在第七逻辑栅极247的输出端处的信号SHENB 215将具有与参考信号FREF 202的上升沿相比较具有延迟时间的下降沿以及步降信号STPDN 207的反向。

第九反相器239将信号SHENB 215反转以产生具有上升沿的信号SHQ 216，这将在将信号SHQ 216调谐为逻辑高之后(即在将信号SHENB 215调谐为逻辑低之后)触发寄存器254改变其寄存器值220。图3中的寄存器值REGO<7:0>220将设置成最小值以用于TDC的最小延迟分辨率。

图4说明根据本公开内容的一些实施例的在示例性电路200中用于校准TDC的信号的波形400。在一些实施例中，电路200在产生波形400时的操作由图2中所说明的相应组件执行。出于论述的目的，波形400的以下实施例将结合图2进行描述。波形400的所说明实施例仅为波形在用于校准TDC的电路200的一些组件处的实例。因此，可在保持在本公开内容的范围内的情况下添加来自其它组件或来自重复测量值的波形。

在接收步升信号STPUP 206之后，将多位延迟电路260延迟到步升信号STPUP 206以产生步降信号STPDN 207，所述步降信号的下降沿发生在步升信号STPUP 206的上升沿发生的时间稍后的时间。图4中所绘示的这一实例中，多位延迟电路260的总延迟时间大于对应于图3的多位延迟电路260的总延迟时间。这是因为图4中的寄存器值REGO<7:0>220具有比图3中的寄存器值REGO<7:0>220的值00000001更大的值(00000011)。因而，图4中的步降信号STPDN 207的下降沿发生在比图3中的步降信号STPDN 207的下降沿稍后的时间。

第二逻辑栅极242(与连接在第二逻辑栅极242的输出端处的第二反相器232结合)在步升信号STPUP 206和步降信号STPDN 207上进行AND操作以产生脉冲信号CNTON 208，其包含具有与步升信号STPUP 206的上升沿相同的上升沿且具有与步降信号STPDN 207的下降沿相同的下降沿的脉冲。图4中的脉冲信号CNTON 208的脉冲的宽度大于图3中的脉冲信号CNTON 208的脉冲的宽度。

第三逻辑栅极243接收DCO时钟信号DCO_CK2 203和脉冲信号CNTON 208，且在这些信号上进行NAND操作。当脉冲信号CNTON 208处于逻辑低时，DCO时钟信号DCO_CK2 203对第三逻辑栅极243的输出是无效的。在这种情况下，第三逻辑栅极243的输出保持处于逻辑高，这不触发计数器270对上升沿进行计数。当脉冲信号CNTON 208在图4中所绘示的脉冲内处于逻辑高时，第三逻辑栅极243的输出将取决于DCO时钟信号DCO_CK2 203。也就是说，在图4中的脉冲信号CNTON 208的脉冲内的DCO时钟信号DCO_CK2 203的各上升沿将由计数器270来进行计数。在图4中绘示的实施例中，在脉冲信号CNTON 208的脉冲内存在DCO时钟信号DCO_CK2 203的两个上升沿。因而，计数值CNTO<7:0>210在这一实例中是二。对应地，CNTO<0>211是一；且CNTO<1>212是一。

第五逻辑栅极245(与连接在第五逻辑栅极245的输出端处的第五反相器235结合)在CNTO<0>211和CNTO<1>212上进行AND操作以产生第三寄存器253的时钟输入。在这一实例中，当CNTO<1>212处于逻辑低时，第三寄存器253的时钟输入为逻辑低的，这并不触发第三寄存器253的数据输出SHEN 214的改变。因而，数据输出SHEN 214保持处于逻辑低且第六反相器236的输出保持处于逻辑高。由于来自第六反相器236的第七逻辑栅极247的一个输入是逻辑高的，在第七逻辑栅极247的输出端处的信号SHENB 215仅取决于第七逻辑栅极247的另一输入。在第七反相器237将步降信号STPDN 207反转以将输入发送到第六逻辑栅极246之后，第六逻辑栅极246(与连接在第六逻辑栅极246的输出端处的第八反相器238结合)在参考信号FREF 202以及步降信号STPDN 207的反向上进行AND操作以产生第七逻辑栅极247的另一输入。由于在CNTO<1>212如图4中所绘示处于(第一)逻辑低时，步降信号STPDN207的反向保持处于逻辑低，因此来自第八反相器238的第七逻辑栅极247的另一输入保持处于逻辑低。因此，当CNTO<1>212处于逻辑低时，第七逻辑栅极247的输出端处的信号SHENB215保持处于逻辑高。

当CNTO<1>212随着上升沿由逻辑低变为逻辑高时，CNTO<0>211也随着上升沿由逻辑低变为逻辑高。因而，第五反相器235的输出具有上升沿以触发第三寄存器253的时钟输入，以在功率供应电压VDD 204之后将数据输出SHEN 214变为逻辑高的。因而，将第六反相器236的输出变为逻辑低的。由于来自第六反相器236的第七逻辑栅极247的一个输入为逻辑低的，在不考虑到第七逻辑栅极247的另一输入的值的情况下，在第七逻辑栅极247的输出端处的信号SHENB 215处于逻辑高。因此，在第七逻辑栅极247的输出端处的信号SHENB215在CNTO<1>212变为逻辑高之后仍保持处于逻辑高。

因而，在第七逻辑栅极247的输出端处的信号SHENB 215如图4所绘示保持处于逻辑高。第九反相器239将信号SHENB 215反转以产生保持处于逻辑低的信号SHQ 216，这将不触发寄存器254改变其寄存器值220。这是因为在图4的情境中，总延迟时间(由脉冲信号CNTON 208的脉冲的宽度表示)已覆盖功率供应电压VDD 204的两个上升沿，即覆盖DCO时钟信号DCO_CK2 203的一个周期，也就是说总延迟时间对TDC是足够多的。

图5说明根据一些实施例的用于校准TDC的方法500的流程图。在操作510处，以最小延迟时间使TDC的延迟分辨率设置初始化。在操作520处，时钟信号传递穿过配置以用于将时钟信号转换成数字输出的TDC的多个延迟单元中的至少一个。举例来说，TDC可确定时钟信号与参考信号之间的相位差。时钟信号的周期由与TDC相关联的数控振荡器(DCO)配置。在操作530处，测量穿过至少一个延迟单元的时钟信号的总延迟时间。举例来说，当TDC具有有128级的延迟单元时，在初始地使用最小延迟分辨率之后，脉冲穿过128个延迟单元且从第一延迟单元输出到最后一个延迟单元输出测量延迟时间。

在操作540处，确定总延迟时间是否大于或等于一个时钟信号周期。如果是，那么过程转到操作560以固定TDC的延迟分辨率设置，使得TDC能够返回到正常功能。如果否，那么过程转到操作550以选择较大延迟时间以用于TDC的延迟分辨率设置。举例来说，可通过启用来自多个延迟单元的一个附加延迟单元来选择更大延迟时间以用于TDC的延迟分辨率设置，以便时钟信号通过。根据本公开内容的不同实施例，可改变图5中所绘示的操作的次序。

可在检测到输入频率或PVT的变化时初始或动态地进行一次所公开的TDC校准。在一个实施例中，校准方法包含：监测TDC以检测选自以下群组的至少一个TDC状态的改变：过程、电压、温度以及输入频率；基于检测到的改变来确定总延迟时间是否大于时钟信号的一个周期以产生更新的确定结果；以及确定是否基于更新的确定结果来再校准TDC。因此，可基于所公开的方法动态地最佳化延迟分辨率，使得动态最佳化的延迟分辨率对PVT和输入频率改变非常不敏感。

在一些实施例中，公开用于校准时间数字转换器(TDC)的电路。电路包括多位延迟电路、计数器以及寄存器。多位延迟电路配置以用于将时钟信号延迟一总延迟时间。计数器配置以用于对总延迟时间内的时钟信号的上升沿进行计数以产生所计数输出。寄存器配置以用于基于计数输出来控制多位延迟电路的总延迟时间。

在相关实施例中，所述时间数字转换器配置以用于将所述时钟信号转换为数字输出。

在相关实施例中，所述多位延迟电路包括彼此串联连接的多个延迟单元；以及所述多位延迟电路的所述总延迟时间基于所述寄存器的寄存器值来根据所述多个延迟单元的有源和无源延迟单元而变化。

在相关实施例中，所述的电路更包括开关，连接到所述多个延迟单元且配置以用于选择所述多个延迟单元中的至少一个以基于所述寄存器的所述寄存器值而启用。

在相关实施例中，所述的电路更包括多个开关，其中的每一个连接到所述多个延迟单元中的相应一个且配置以用于基于所述寄存器的所述寄存器值来启用或停用所述延迟单元。

在相关实施例中，所述的电路更包括决策逻辑电路，所述决策逻辑电路连接到所述计数器且配置以用于：确定所述计数输出是否大于或等于阈值以产生确定结果；以及将所述确定结果提供给所述寄存器。

在相关实施例中，所述阈值是二且表示所述总延迟时间覆盖所述时钟信号的至少一个周期的状态。

在相关实施例中，所述的电路更包括第一逻辑栅极，所述第一逻辑栅极配置以用于：基于参考信号来选通所述时钟信号以产生步升信号，其中所述步升信号作为输入提供给所述多位延迟电路。

在相关实施例中，所述的电路更包括第二逻辑栅极，所述第二逻辑栅极配置以用于：接收所述步升信号和步降信号，所述步降信号是所述多位延迟电路的输出；以及基于所述步升信号和所述步降信号来产生脉冲信号，其中所述脉冲信号具有表示所述总延迟时间的脉冲宽度。

在相关实施例中，所述的电路更包括第三逻辑栅极，所述第三逻辑栅极配置以用于：基于所述脉冲信号来选通所述时钟信号以产生所述计数器的输入。

在一些实施例中，公开用于校准时间数字转换器(TDC)的设备。设备包含多位延迟电路、计数器和寄存器。多位延迟电路配置以用于将时钟信号延迟一总延迟时间。计数器配置以用于将总延迟时间与时钟信号的一个周期进行比较以产生比较输出。寄存器配置以用于基于比较输出来控制多位延迟电路的总延迟时间。

在相关实施例中，所述寄存器更配置以用于：为校准所述时间数字转换器，使所述寄存器的寄存器值初始化以使所述多位延迟电路能够具有最小总延迟时间。

在相关实施例中，所述寄存器更配置以用于：基于所述总延迟时间不大于所述时钟信号的一个周期的比较输出来修改所述寄存器值以使所述多位延迟电路能够具有较大总延迟时间；以及基于所述总延迟时间大于所述时钟信号的一个周期的比较输出来固定所述寄存器值以固定所述多位延迟电路的所述总延迟时间。

在相关实施例中，所述寄存器更配置以用于：基于至少一个时间数字转换器状态的改变来调整所述寄存器值。

在一些实施例中，公开用于校准时间数字转换器(TDC)的方法。方法包含：使第一信号传递穿过配置以确定第一信号与第二信号之间的相位差的TDC的多个延迟单元中的至少一个；测量第一信号穿过至少一个延迟单元的总延迟时间；确定总延迟时间是否大于第一信号的一个周期以产生确定结果；以及基于确定结果来校准TDC。

在相关实施例中，所述第一信号是本机振荡器时钟信号；所述第二信号是频率参考信号；以及所述第一信号的所述周期由与所述时间数字转换器相关联的数控振荡器配置。

在相关实施例中，所述的方法更包括以最小延迟时间使所述时间数字转换器的延迟分辨率设置初始化。

在相关实施例中，校准所述时间数字转换器包括基于确定所述总延迟时间不大于所述第一信号的一个期间，选择较大延迟时间以用于所述时间数字转换器的所述延迟分辨率设置；以及基于确定所述总延迟时间大于所述第一信号的一个期间，固定所述时间数字转换器的所述延迟分辨率设置。

在相关实施例中，选择所述较大延迟时间以用于所述时间数字转换器的所述延迟分辨率设置包括：启用来自所述多个延迟单元的一个额外延迟单元以使所述第一信号穿过。

在相关实施例中，所述的方法更包括监测所述时间数字转换器以检测至少一个时间数字转换器状态的改变；基于检测到的改变来确定所述总延迟时间是否大于所述第一信号的一个周期以产生更新的确定结果；以及确定是否基于所述更新的确定结果来再校正所述时间数字转换器。

尽管以上已经描述了本公开内容的各种实施例，但是应理解，它们已仅通过实例且非限制来提出。同样地，各种图可描绘实例架构或配置，提供所述实例架构或配置以使得本领域的普通技术人员能够了解本公开内容的示例性特征和功能。此类个人将理解，然而，本公开内容并不限于所说明的示例架构或配置，而可使用多种替代架构和配置实施。另外，如本领域的普通技术人员将理解，一个实施例的一或多个特征可与本文所描述的另一实施例的一或多个特征结合。因此，本公开内容的宽度和范围不应由任何上述示例性实施例限制。

还应理解，对本文中使用如“第一”、“第二”等等编号的元件的任何参考通常不限制那些元件的数量或次序。而是，本文使用这些编号作为区别两个或大于两个元件或元件的例子的方便部件。因此，对第一元件和第二元件的参考不意味着仅可使用两个元件，或第一元件必须以某一方式先于第二元件。

另外，本领域普通技术人员将了解，可使用多种不同科技及技术中的任一种来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示例如在上文描述中可能参考的数据、指令、命令、信息、信号、位以及符号。

本领域的普通技术人员将进一步理解，可由电子硬件(例如数字实现、模拟实现或所述两个的组合)、固件、并入有指令的各种形式的程序或设计代码(为方便起见，在本文中可称为“软件”或“软件模块”)或这些技术的任何组合实施结合本文所公开的各方面描述的各种说明性逻辑块、模块、处理器、构件、电路、方法以及功能中的任一种。

为清楚地示出硬件、固件以及软件的这一可互换性，上文已大体就其功能性描述了各种说明性组件、块、模块、电路以及步骤。此类功能性是实施为硬件还是软件取决于特定应用和施加于整个系统的设计约束。本领域技术人员可针对每一特定应用以各种方式来实施所描述的功能性，但这类实施方案决策并不导致脱离本公开内容的范围。根据各种实施例，处理器、器件、组件、电路、结构、机器、模块等可配置以进行本文所描述的功能中的一或多个。如本文所使用的术语“配置以”或“配置以用于”相对于指定操作或功能是指以物理方式构建、编程、布置和/或格式化的处理器、器件、组件、电路、结构、机器、模块、信号等来执行指定的操作或功能。

此外，本领域的普通技术人员将理解，本文中所描述的各种说明性逻辑块、模块、器件、组件以及电路可实施在集成电路(integrated circuit；IC)内或由集成电路执行，所述集成电路可包含通用处理器、数字信号处理器(digital signal processor；DSP)、专用集成电路(application specific integrated circuit；ASIC)、现场可编程门阵列(fieldprogrammable gate array；FPGA)或其它可编程逻辑器件或其任何组合。逻辑块、模块以及电路可更包含天线和/或收发器以与网络内或器件内的各种组件通信。编程为执行此处功能的处理器将变为特别编程的或特殊目的处理器，且可实施为计算器件的组合，例如，DSP和微处理器的组合、多个微处理器、与DSP核结合的一或多个微处理器或任何其它合适的配置来执行本文所述的功能。

如果以软件来实施，那么可将所述功能作为一或多个指令或代码存储在计算机可读媒体上。因此，本文所公开的方法或算法的步骤可实施为存储在计算机可读媒体上的软件。计算机可读媒体包含计算机存储媒体和通信媒体两者，通信媒体包含可使得能够将计算机程序从一处传送到另一处的任何媒体。存储媒体可以是可以由计算机接入的任何可用媒体。借助于实例而非限制，此类计算机可读存储媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储器件、磁盘存储器件或其它磁性存储器件，或可用于存储呈指令或数据结构的形式的所要程序代码且可由计算机存取的任何其它媒体。

在本文中，如本文中所使用，术语“模块”是指用于执行本文中所描述的相关联功能的软件、固件、硬件以及这些元件的任何组合。另外，出于论述的目的，将各种模块描述为离散模块；然而，如将对本领域的技术人员显而易见，可将两个或多于两个模块进行组合以形成执行根据本公开内容的实施例的相关联功能的单个模块。

对于本领域的技术人员来说，本公开内容中所描述的实施方案的各种修改将是显而易见的，并且在不脱离本公开内容的范围的情况下，本文中所定义的一般原理可适用于其它实施方案。因此，本公开内容并不既定限于本文中所示出的实施方案，而应被赋予与本文所公开的新颖特征和原理相一致的最广泛范围，如以上权利要求中所述。

Claims

1.一种用于校准时间数字转换器的电路，包括：

多位延迟电路，配置以用于将时钟信号延迟一总延迟时间；

计数器，配置以用于对所述总延迟时间内的所述时钟信号的上升沿进行计数以产生计数输出；以及

寄存器，配置以用于基于所述计数输出来控制所述多位延迟电路的所述总延迟时间，

其中所述寄存器更配置以用于：

初始化所述寄存器的寄存器值，以使所述多位延迟电路具有最小总延迟时间，

基于所述总延迟时间不大于所述时钟信号的一个周期的所述计数输出来修改所述寄存器的寄存器值，以使所述多位延迟电路能够具有经延长的所述总延迟时间，以及

基于所述总延迟时间大于所述时钟信号的一个周期的所述计数输出来固定所述寄存器值，以固定所述多位延迟电路的所述总延迟时间。

2.根据权利要求1所述的电路，其中所述时间数字转换器配置以用于将所述时钟信号转换为数字输出。

3.根据权利要求1所述的电路，其中：

所述多位延迟电路包括彼此串联连接的多个延迟单元；以及

所述多位延迟电路的所述总延迟时间基于所述寄存器的寄存器值来根据所述多个延迟单元的有源和无源延迟单元而变化。

4.根据权利要求3所述的电路，更包括：

开关，连接到所述多个延迟单元且配置以用于选择所述多个延迟单元中的至少一个以基于所述寄存器的所述寄存器值而启用。

5.根据权利要求3所述的电路，更包括：

多个开关，其中的每一个连接到所述多个延迟单元中的相应一个且配置以用于基于所述寄存器的所述寄存器值来启用或停用所述延迟单元。

6.根据权利要求1所述的电路，更包括决策逻辑电路，所述决策逻辑电路连接到所述计数器且配置以用于：

确定所述计数输出是否大于或等于阈值以产生确定结果；以及

将所述确定结果提供给所述寄存器。

7.根据权利要求6所述的电路，其中所述阈值是二且表示所述总延迟时间覆盖所述时钟信号的至少一个周期的状态。

8.根据权利要求1所述的电路，更包括第一逻辑栅极，所述第一逻辑栅极配置以用于：

基于参考信号来选通所述时钟信号以产生步升信号，其中所述步升信号作为输入提供给所述多位延迟电路。

9.根据权利要求8所述的电路，更包括第二逻辑栅极，所述第二逻辑栅极配置以用于：

接收所述步升信号和步降信号，所述步降信号是所述多位延迟电路的输出；以及

基于所述步升信号和所述步降信号来产生脉冲信号，其中所述脉冲信号具有表示所述总延迟时间的脉冲宽度。

10.根据权利要求9所述的电路，更包括第三逻辑栅极，所述第三逻辑栅极配置以用于：

基于所述脉冲信号来选通所述时钟信号以产生所述计数器的输入。

11.一种用于校准时间数字转换器的设备，包括：

多位延迟电路，配置以用于将时钟信号延迟一总延迟时间；

计数器，配置以用于将所述总延迟时间与所述时钟信号的一个周期进行比较以产生比较输出；以及

寄存器，配置以用于基于所述比较输出来控制所述多位延迟电路的所述总延迟时间，

其中所述寄存器更配置以用于：

基于所述总延迟时间不大于所述时钟信号的一个周期的所述比较输出来修改所述寄存器的寄存器值，以使所述多位延迟电路能够具有经延长的所述总延迟时间，以及

基于所述总延迟时间大于所述时钟信号的一个周期的所述比较输出来固定所述寄存器值，以固定所述多位延迟电路的所述总延迟时间。

12.根据权利要求11所述的设备，其中所述寄存器更配置以用于：

基于至少一个时间数字转换器状态的改变来调整所述寄存器值。

13.一种用于校准时间数字转换器的方法，包括：

第一信号穿过所述时间数字转换器的多个延迟单元中的至少一个，所述时间数字转换器配置以确定所述第一信号与第二信号之间的相位差；

测量所述第一信号穿过所述多个延迟单元中的至少一个的总延迟时间；

确定所述总延迟时间是否大于所述第一信号的一个周期以产生确定结果；以及

基于所述确定结果来校准所述时间数字转换器，

其中校准所述时间数字转换器包括：

初始化寄存器的寄存器值，以使所述多个延迟单元中的至少一个具有最小总延迟时间；

对所述总延迟时间内的所述第一信号的上升沿进行计数以产生计数输出；

基于所述总延迟时间不大于所述第一信号的一个周期的所述计数输出来修改所述寄存器的寄存器值，以使所述多个延迟单元能够具有经延长的所述总延迟时间，以及

基于所述总延迟时间大于所述第一信号的一个周期的所述计数输出来固定所述寄存器值，以固定所述多个延迟单元的所述总延迟时间。

14.根据权利要求13所述的方法，其中：

所述第一信号是本机振荡器时钟信号；

所述第二信号是频率参考信号；以及

所述第一信号的所述周期由与所述时间数字转换器相关联的数控振荡器配置。

15.根据权利要求13所述的方法，更包括：

以最小延迟时间使所述时间数字转换器的延迟分辨率设置初始化。

16.根据权利要求13所述的方法，更包括：

监测所述时间数字转换器以检测至少一个时间数字转换器状态的改变；

基于检测到的改变来确定所述总延迟时间是否大于所述第一信号的一个周期以产生更新的确定结果；以及

确定是否基于所述更新的确定结果来再校正所述时间数字转换器。