TWI717882B - 用於校準時間數位轉換器的設備、電路以及方法 - Google Patents

Abstract

一種用於校準時間數位轉換器的設備、電路以及方法。 在一些實施例中，公開一種用於校準時間數位轉換器的電路。電路包括多位延遲電路、計數器以及暫存器。多位延遲電路配置以用於將時鐘信號延遲一總延遲時間。計數器配置以用於對總延遲時間內的時鐘信號的上升沿進行計數以產生計數輸出。暫存器配置以用於基於計數輸出來控制多位延遲電路的總延遲時間。

Description

用於校準時間數位轉換器的設備、電路以及方法

本發明的實施例是有關於時間數位轉換器，且特別是有關於一種用於校準時間數位轉換器的設備、電路以及方法。

時間數位轉換器(time to digital converter；TDC)是將時間信息轉換為數位信號的電路塊。它具有兩種主要輸入時鐘信號、數控振盪器(digitally controlled oscillator；DCO)時鐘信號以及參考時鐘信號。具有若干千兆赫的高速度的DCO時鐘信號可穿過多級延遲單元。

對於具有粗略或精細解析度或由時間放大器放大的解析度的傳統TDC，最精細的延遲解析度由於退化的反相器性能而在低壓、低溫或緩角下較差。由於跨所有延遲單元的總延遲時間應大於一個DCO週期以具有正確時間轉換，因此選擇DCO時鐘的最大週期。因而，最精細的延遲解析度是固定的且受限於DCO時 鐘的最大週期，其中隨著DCO頻率提高若干倍，延遲時間仍比一個DCO週期大得多。

這個先前技術部分中公開的信息期望僅提供下文所述的用於本發明的各種實施例的內容，且因而這個先前技術部分可包含未必為現有技術信息(即，本領域的普通技術人員已知曉的信息)的信息。因此，在這個背景技術部分中描述工作的範圍內，當前署名的發明人的工作以及在提交時可能原本不具有作為現有技術的資格的描述的各方面既不明確地也不隱含地被認作是針對本公開內容的現有技術。

本發明實施例提供一種用於校準時間數位轉換器的電路，包括：多位延遲電路，配置以用於將時鐘信號延遲一總延遲時間；計數器，配置以用於對所述總延遲時間內的所述時鐘信號的上升沿進行計數以產生計數輸出；以及暫存器，配置以用於基於所述計數輸出來控制所述多位延遲電路的所述總延遲時間。

本發明實施例提供一種用於校準時間數位轉換器的設備，包括：多位延遲電路，配置以用於將時鐘信號延遲一總延遲時間；計數器，配置以用於將所述總延遲時間與所述時鐘信號的一個週期進行比較以產生比較輸出；以及暫存器，配置以用於基於所述比較輸出來控制所述多位延遲電路的所述總延遲時間。

本發明實施例提供一種用於校準時間數位轉換器的方 法，包括：第一信號穿過所述時間數位轉換器的多個延遲單元中的至少一個，所述時間數位轉換器配置以確定所述第一信號與第二信號之間的相位差；測量所述第一信號穿過所述多個延遲單元中的至少一個的總延遲時間；確定所述總延遲時間是否大於所述第一信號的一個週期以產生確定結果；以及基於所述確定結果來校準所述時間數位轉換器。

101、div(t):時鐘信號

102、ref(t):參考信號

103、e[k]:數位輸出

110:時間數位轉換器

120、300、400:波形

131、132、133:延遲單元

141、142、143、254:暫存器

200:電路

201、203、DCO_CK、DCO_CK2:DCO時鐘信號

202、FREF:參考信號

204、VDD:功率供應電壓

205、

:反向參考信號

206、STPUP:步升信號

207、STPDN:步降信號

208、CNTON:脈衝信號

210、211、212、CNTO<0>、CNTO<1>、CNTO<7:0>:計數值

214、SHEN:數據輸出

215、216、SHENB、SHQ:信號

220、REGO<7:0>:暫存器值

231:第一反相器

232:第二反相器

233:第三反相器

234:第四反相器

235:第五反相器

236:第六反相器

237:第七反相器

238:第八反相器

239:第九反相器

241:第一邏輯閘極/NAND閘極

242:第二邏輯閘極

243:第三邏輯閘極

244:第四邏輯閘極

245:第五邏輯閘極

246:第六邏輯閘極

247:第七邏輯閘極

251:第一暫存器

252:第二暫存器

253:第三暫存器

260:多位延遲電路

270:計數器

280:決策邏輯電路

500:方法

510、520、530、540、550、560:操作

參見以下圖式在下文詳細地描述本公開內容的不同示例性實施例。附圖僅出於說明的目的提供，且僅僅描繪本公開內容的示例性實施例以輔助讀者對本公開內容的理解。因此，附圖不應視為限制本公開內容的廣度、範疇或可應用性。應注意，為了說明的清楚性和簡易性起見，這些附圖未必按比例繪製。

圖1A說明根據本公開內容的一些實施例的示例性時間數位轉換器(TDC)的方塊圖。

圖1B說明根據本公開內容的一些實施例的圖1A中繪示的TDC中的信號的波形。

圖2說明根據本公開內容的一些實施例的用於校準TDC的示例性電路的方塊圖。

圖3說明根據本公開內容的一些實施例的圖2中繪示的電路中的信號的波形。

圖4說明根據本公開內容的其它實施例的圖2中繪示的電路 中的信號的波形。

圖5說明根據一些實施例的用於校準TDC的方法的流程圖。

參見附圖在下文描述本公開內容的不同示例性實施例以使本領域的普通技術人員能夠製造且使用本公開內容。如本領域普通技術人員顯而易知的是，在讀取本公開內容之後，對本文所描述的實例的不同改變或修改可在不脫離本公開內容的範圍的情況下進行。因此，本公開內容不限於本文中所描述且說明的示例性實施例和應用。此外，本文中公開的方法中的步驟的特定次序和/或層次僅為示例性方法。基於設計偏好，所公開方法或製程的步驟的特定次序或層次可在保持在本公開內容的範圍內的情況下進行再佈置。因此，本領域的普通技術人員將理解本文中所公開的方法和技術展現示例性次序中的各種步驟或動作，且除非明確陳述，否則本公開內容不限於展現的特定次序或層次。

此外，為易於描述，本文中可使用空間相對術語，如“在...下方”、“在...下”、“下部”、“在...上方”、“上部”以及類似術語，以描述如圖式中所說明的一個元件或特徵與另一(一些)元件或特徵的關係。除圖中所描繪的定向之外，空間相對術語意圖涵蓋器件在使用或操作中的不同定向。設備可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相對描述詞因此可同樣地進行解釋。除非另外明確描述，否則如 “附接(attached)”、“附連(affixed)”、“連接(connected)”以及“內連(interconnected)”的術語是指其中結構彼此直接或通過插入結構間接固定或附接的關係，以及均可移動或剛性的附接或關係。

除非另外定義，否則本文中所使用的所有術語(包含技術和科學術語)具有與本發明內容所屬的本領域的普通技術人員通常所理解的相同的含義。應進一步理解，術語(如在常用詞典中所定義的那些術語)應解釋為具有與其在相關技術以及本公開內容的上下文中的含義一致的含義，且除非本文中明確地定義，否則將不會以理想化或過分正式意義進行解釋。

現將詳細地對本公開內容的本實施例進行參考，在附圖中說明所述實施例的實例。只要可能，相同附圖標號在附圖和描述中用以指代相同或相似部件。

本公開內容提供用於校準TDC的電路和方法以使TDC能夠達成延遲解析度最佳化和覆蓋一個DCO週期的總延遲時間。在一個實施例中，所公開的TDC電路包括多位延遲單元、計數器、暫存器以及決策邏輯電路。多位延遲單元具有在TDC狀態(如DCO頻率)或製程、電壓和溫度(process,voltage and temperature；PVT)改變時用於動態地調整時間解析度的多級時間延遲解析度。延遲解析度高度地且直接地相關於量化噪音。由於閉合回路帶內噪音由TDC量化噪音主導，尤其在所有數位合成器中，所公開的電路和方法能夠改良噪音性能。

在一個實施例中，按最小延遲解析度來初始化具有128級延遲單元的TDC。在脈衝信號穿過128個延遲單元之後，從第一個延遲單元輸出到最後一個延遲單元輸出測量總延遲時間。如果總延遲時間不大於一個DCO週期，那麼選擇具有較大延遲時間的延遲單元。如果總延遲時間大於一個DCO週期，那麼將延遲解析度設定固定且將TDC返回到普通TDC功能。所公開的電路可初始地執行TDC校準一次或充當解析度監測電路以檢測TDC狀態(如輸入頻率)的變化或PVT變化。隨後，使延遲解析度最佳化，例如最小化且覆蓋至少一個DCO週期，且對PVT和輸入頻率不敏感。

圖1A說明根據本公開內容的一些實施例的示例性時間數位轉換器(TDC)110的方塊圖。如圖1A中所繪示，TDC 110包含多個延遲單元131、延遲單元132、延遲單元133以及多個暫存器141、暫存器142、暫存器143。TDC配置以用於將時間信息轉換成數位輸出。具體地，TDC 110(例如)通過確定時鐘信號div(t)101與參考信號ref(t)102之間的相位差來將時鐘信號div(t)101轉換成數位輸出e[k]103。

多個延遲單元131、延遲單元132、延遲單元133彼此串聯連接。時間解析度步驟與多個延遲單元131、延遲單元132、延遲單元133相關。多位延遲電路的總延遲時間基於所述暫存器的暫存器值來根據多個延遲單元的有源和無源延遲單元而變化。

如圖1A所繪示，TDC 110具有兩種主要輸入時鐘信號： 時鐘信號div(t)101和參考時鐘信號ref(t)102。時鐘信號div(t)101可以是由具有若干千兆赫的高速度的DCO時鐘產生的DCO時鐘信號。時鐘信號div(t)101穿過TDC 110的多個延遲單元131、延遲單元132、延遲單元133中的至少一個，即穿過圖1A中的多級延遲單元。精細解析度時間是各延遲單元的反相器延遲。

這個實例中的參考時鐘信號ref(t)102在慢得多的頻率下操作，例如幾兆赫。參考時鐘信號ref(t)102經由多個暫存器141、暫存器142、暫存器143對所有延遲單元輸出取樣。這個實例中的多個暫存器141、暫存器142、暫存器143輸出時序信息作為譯碼過的數位字組e[k]103。

圖1B說明根據本公開內容的一些實施例的圖1A中繪示的TDC 110中的信號的波形120。如圖1B所繪示，時鐘信號div(t)101具有波形的多個版本，所述波形具有不同延遲時間。相對於參考時鐘信號ref(t)102，時鐘信號div(t)101具有上升沿在參考時鐘信號ref(t)102的上升沿之前的一些波形版本和上升沿在參考時鐘信號ref(t)102的上升沿之後的其它波形版本。在這個實例中，在圖1B中繪示的五種波形版本當中，前三個波形版本具有在參考時鐘信號ref(t)102的上升沿之前的上升沿(由位1表示)，且後兩個波形版本具有在參考時鐘信號ref(t)102的上升沿之後的上升沿(由位0表示)。因而，圖1B中繪示的這個實例中的數位輸出e[k]103具有值“11100”。

圖2說明根據本公開內容的一些實施例的用於校準TDC (例如圖1A中的TDC 110)的示例性電路200的方塊圖。待校準的TDC配置以用於將時鐘信號轉換成數位輸出。如圖2中所繪示，這個實例中的電路200包含配置以用於將時鐘信號延遲一總延遲時間的多位延遲電路260。多位延遲電路260可以是待校準的TDC的部分。在一個實施例中，圖2中的多位延遲電路260對應於圖1A中的延遲單元131、延遲單元132、延遲單元133。也就是說，圖2中的電路200可添加到TDC電路且連接到TDC(例如圖1A中的TDC 110)的延遲單元，以便控制TDC的延遲單元的延遲解析度和總延遲時間。

這個實例中的電路200更包含：計數器270，配置以用於將總延遲時間與時鐘信號的一個週期進行比較以產生比較輸出；以及暫存器254，配置以用於基於比較輸出來控制多位延遲電路260的總延遲時間。在一個實施例中，計數器270配置以用於計數總延遲時間內的時鐘信號的上升沿以產生所計數輸出；且暫存器254配置以用於基於所計數輸出來控制多位延遲電路260的總延遲時間。

在一個實施例中，多位延遲電路260包括彼此串聯連接的多個延遲單元，如多個延遲單元131、延遲單元132、延遲單元133。多位延遲電路260的總延遲時間可基於暫存器254的暫存器值220來根據多個延遲單元的有源和無源延遲單元而變化。因而，多位延遲單元具有時間解析度的多個步級或級。在一個實例中，開關連接到多個延遲單元且配置以用於選擇多個延遲單元中的至 少一個以基於暫存器254的暫存器值220而啟用。在另一實例中，多個開關中的每一個連接到多個延遲單元中的相應一個且配置以用於基於暫存器254的暫存器值220來啟用或停用延遲單元。

如圖2所繪示，這個實例中的電路200更包含第一邏輯閘極241，所述第一邏輯閘極配置以用於基於參考信號FREF 202來選通DCO時鐘信號DCO_CK2 203以產生步升信號STPUP 206。具體來說，第一邏輯閘極241是具有如下兩個輸入的NAND閘極：DCO時鐘信號DCO_CK2 203和FREF 202的反向信號，即FREF 205。FREF 205通過將具有第一反相器231的參考信號FREF 202反轉而獲得。第一邏輯閘極241的輸出端連接到第一暫存器251的時鐘輸入端。第一暫存器251接收功率供應電壓VDD 204作為數據輸入，且產生步升信號STPUP 206作為數據輸出。由於第一暫存器251的數據輸出端連接到多位延遲電路260的數據輸入端，因此第一暫存器251向多位延遲電路260提供步升信號STPUP 206作為輸入。

這個實例中的多位延遲電路260接收步升信號STPUP 206作為數據輸入且從暫存器254接收暫存器值REGO<7：0>220。基於暫存器值REGO<7：0>220來配置多位延遲電路260的延遲解析度設置，使得多位延遲電路260將穿過多位延遲電路260的步升信號STPUP 206延遲一總延遲時間且產生步降信號STPDN 207作為輸出。

如圖2所繪示，這個實例中的電路200更包含接收步升 信號STPUP 206和步降信號STPDN 207作為兩個輸入的第二邏輯閘極242。具體來說，第二邏輯閘極242是NAND閘極，所述NAND閘極的兩個輸入端分別連接到多位延遲電路260的輸出端和第一暫存器251的輸出端。第二邏輯閘極242的輸出端連接到其輸出是脈衝信號CNTON 208的第二反相器232的輸入端。脈衝信號CNTON 208基於步升信號STPUP 206和步降信號STPDN 207而產生且具有表示多位延遲電路260的總延遲時間的脈衝寬度。

如圖2所示，這個實例中的電路200更包含第三邏輯閘極243，所述第三邏輯閘極配置以用於基於脈衝信號CNTON 208來選通DCO時鐘信號DCO_CK2 203以產生計數器270的輸入。具體來說，第三邏輯閘極243是NAND閘極，所述NAND閘極具有兩種輸入：DCO時鐘信號DCO_CK2 203和脈衝信號CNTON 208。第三邏輯閘極243的輸出端連接到計數器270的時鐘輸入端。計數器270對在脈衝信號CNTON 208的脈衝的時段內的DCO時鐘信號DCO_CK2 203的上升沿進行計數。舉例而言，計數器270計數二意指脈衝信號CNTON 208的脈衝覆蓋DCO時鐘信號DCO_CK2 203的至少一個週期(包含兩個上升沿)。在另一實施例中，可修改電路200以便計數器270對在脈衝信號CNTON 208的脈衝的時段內的DCO時鐘信號DCO_CK2 203的下降沿進行計數。計數器270輸出所計數值CNTO<7：0>210。

基於DCO時鐘信號DCO_CK 201和參考信號FREF 202產生這個實例中的DCO時鐘信號DCO_CK2 203。如圖2所示， 這個實例中的電路200更包含第三反相器233，所述第三反相器將參考信號FREF 202反轉以產生FREF 202的反向信號，亦即

205。第三反相器233的輸出端連接到第二暫存器252的時鐘輸入端。第二暫存器252接收功率供應電壓VDD 204作為數據輸入，且數據輸出基於

205而產生。第二暫存器252的數據輸出經由第四邏輯閘極244來選通DCO時鐘信號DCO_CK 201。具體來說，第四邏輯閘極244為NAND閘極，所述NAND閘極具有兩個輸入：DCO時鐘信號DCO_CK 201和第二暫存器252的數據輸出。第四邏輯閘極244的輸出端連接到第四反相器234，所述第四反相器的輸出為DCO時鐘信號DCO_CK2 203。這種電路設計能夠確保在重置所述電路200的所有輸出後，DCO時鐘信號DCO_CK2203將對基於參考信號FREF 202的TDC校準(例如從

205的上升沿開始)是有效的。

如圖2所繪示，這個實例中的電路200更包含連接到計數器270的決策邏輯電路280。這個實例中的決策邏輯電路280包含第五反相器235、第六反相器236、第七反相器237、第八反相器238、第九反相器239、第五邏輯閘極245、第六邏輯閘極246、第七邏輯閘極247以及第三暫存器253。第五邏輯閘極245接收計數器270的輸出值的最低兩位，即所計數值CNTO<7：0>210的CNTO<0>211和CNTO<1>212。第五邏輯閘極245是NAND閘極，所述NAND閘極具有兩個輸入：CNTO<0>211和CNTO<1>212。第五邏輯閘極245的輸出端連接到第五反相器235。第五反 相器235的輸出端連接到第三暫存器253的時鐘輸入端。第三暫存器253接收功率供應電壓VDD 204作為數據輸入，且產生數據輸出SHEN 214。第三暫存器253的數據輸出端連接到第六反相器236。反相器236的輸出端連接到第七邏輯閘極247。

這個實例中的第七反相器237將步降信號STPDN 207反轉以將輸入提供給第六邏輯閘極246。第六邏輯閘極246是NAND閘極，所述NAND閘極具有兩個輸入：參考信號FREF 202和第七反相器237的輸出。第六邏輯閘極246的輸出端連接到第八反相器238。第八反相器238的輸出端連接到第七邏輯閘極247。

這個實例中的第七邏輯閘極247是NAND閘極，所述NAND閘極具有兩個輸入：第六反相器236的輸出和第八反相器238的輸出。第七邏輯閘極247的輸出是充當第九反相器239的輸入的信號SHENB 215。第九反相器239的輸出(即決策邏輯電路280的輸出)是充當暫存器254的時鐘輸入的信號SHQ 216。

這個實例中的決策邏輯電路280配置以用於：確定計數值CNTO<7：0>210是否大於或等於閾值以產生確定結果；以及將確定結果提供給暫存器254。在一個實例中，閾值是二且表示總延遲時間覆蓋DCO時鐘信號DCO_CK2 203的至少一個週期的狀態。

暫存器254輸出用以控制TDC的延遲解析度的暫存器值REGO<7：0>220。在一個實施例中，為校準TDC，初始地設定暫存器254的暫存器值以用於TDC的最小延遲解析度。也就是說，暫存器254的暫存器值REGO<7：0>220初始化以使多位延遲電路 260能夠具有最小總延遲時間。

此外，基於來自總延遲時間不大於DCO時鐘信號DCO_CK2 203的一個週期的決策邏輯電路280的比較輸出，暫存器254修改暫存器值REGO<7：0>220以使多位延遲電路260能夠具有較大總延遲時間。基於來自總延遲時間大於DCO時鐘信號DCO_CK2 203的一個週期的決策邏輯電路280的比較輸出，暫存器254固定電流暫存器值REGO<7：0>220以固定多位延遲電路260的總延遲時間。在這個實例中，在計數值CNTO<7：0>210等於或大於二時固定暫存器值REGO<7：0>220。

此外，暫存器254可基於TDC狀態(如：PVT(製程、電壓、溫度)以及輸入頻率)的改變來動態和適應性地調整暫存器值REGO<7：0>220以使多位延遲電路260的總延遲時間最佳化。也就是說，在DCO頻率或PVT改變時調整且最佳化TDC的時間解析度。

圖3說明根據本公開內容的一些實施例的在示例性電路200中用於校準TDC的信號的波形300。在一些實施例中，電路200在產生波形300時的操作由圖2中所說明的相應組件執行。出於論述的目的，波形300的以下實施例將結合圖2進行描述。所說明的波形300的實施例僅為波形在用於校準TDC的電路200的一些組件處的實例。因此，可在保持在本公開內容的範圍內的情況下添加來自其它組件或來自重複測量值的波形。

在重置所述電路200的所有輸出後，在校準或再校準開 始時啟用

205(即，其電壓位准變高)。由於

205通過NAND閘極241來選通DCO時鐘信號DCO_CK2 203，在啟用

205之前，DCO時鐘信號DCO_CK2 203對NAND閘極241的輸出一直是無效的。在

205啟用且調諧為邏輯高之後，DCO時鐘信號DCO_CK2 203的第一下降沿產生在NAND閘極241的輸出端處的上升沿以觸發第一暫存器251的時鐘輸入。響應於上升沿時鐘輸入，第一暫存器251基於功率供應電壓VDD 204將步升信號STPUP 206調諧為邏輯高。

在接收步升信號STPUP 206之後，將多位延遲電路260延遲到步升信號STPUP 206以產生步降信號STPDN 207，所述步降信號的下降沿發生在步升信號STPUP 206的上升沿發生的時間稍後的時間。第二邏輯閘極242(與連接在第二邏輯閘極242的輸出端處的第二反相器232結合)在步升信號STPUP 206和步降信號STPDN 207上進行AND操作以產生脈衝信號CNTON 208，其包含具有與步升信號STPUP 206的上升沿相同的上升沿且具有與步降信號STPDN 207的下降沿相同的下降沿的脈衝。

第三邏輯閘極243接收DCO時鐘信號DCO_CK2 203和脈衝信號CNTON 208，且在這些信號上進行NAND操作。當脈衝信號CNTON 208處於邏輯低時，DCO時鐘信號DCO_CK2 203對第三邏輯閘極243的輸出是無效的。在這種情況下，第三邏輯閘極243的輸出保持處於邏輯高，這不觸發計數器270對上升沿進行計數。當脈衝信號CNTON208處於圖3所繪示的脈衝內的邏輯 高時，第三邏輯閘極243的輸出將取決於DCO時鐘信號DCO_CK2 203。也就是說，在脈衝信號CNTON 208的脈衝內的DCO時鐘信號DCO_CK2 203的各上升沿將由計數器270計數。在圖3中繪示的實施例中，在脈衝信號CNTON 208的脈衝內存在DCO時鐘信號DCO_CK2 203的一個單上升沿。因而，計數值CNTO<7：0>210在這一實例中是一。相對應地，CNTO<0>211是一；且CNTO<1>212是零。

第五邏輯閘極245(與連接在第五邏輯閘極245的輸出端處的第五反相器235結合)在CNTO<0>211和CNTO<1>212上進行AND操作以產生第三暫存器253的時鐘輸入。在這一實例中，由於CNTO<1>212為零且保持處於邏輯低，第三暫存器253的時鐘輸入是邏輯低的，這並不觸發第三暫存器253的數據輸出SHEN 214的改變。因而，數據輸出SHEN 214保持處於邏輯低且第六反相器236的輸出保持處於邏輯高。由於來自第六反相器236的第七邏輯閘極247的一個輸入是邏輯高的，在第七邏輯閘極247的輸出端處的信號SHENB 215僅取決於第七邏輯閘極247的另一輸入。

在第七反相器237將步降信號STPDN 207反轉以將輸入發送到第六邏輯閘極246之後，第六邏輯閘極246(與連接在第六邏輯閘極246的輸出端處的第八反相器238結合)在參考信號FREF 202以及步降信號STPDN 207的反向上進行AND操作以產生第七邏輯閘極247的另一輸入。由於

205和步降信號 STPDN 207兩者均在如圖3所繪示的一些點處變為邏輯低，參考信號FREF 202(

205的反向)以及步降信號STPDN 207的反向將在那點處變為邏輯高。因而，來自第八反相器238的第七邏輯閘極247的另一輸入將具有與參考信號FREF 202的上升沿相比較具有延遲時間的上升沿以及步降信號STPDN 207的反向。因此，在第七邏輯閘極247的輸出端處的信號SHENB 215將具有與參考信號FREF 202的上升沿相比較具有延遲時間的下降沿以及步降信號STPDN 207的反向。

第九反相器239將信號SHENB 215反轉以產生具有上升沿的信號SHQ 216，這將在將信號SHQ 216調諧為邏輯高之後(即在將信號SHENB 215調諧為邏輯低之後)觸發暫存器254改變其暫存器值220。圖3中的暫存器值REGO<7：0>220將設置成最小值以用於TDC的最小延遲解析度。

圖4說明根據本公開內容的一些實施例的在示例性電路200中用於校準TDC的信號的波形400。在一些實施例中，電路200在產生波形400時的操作由圖2中所說明的相應組件執行。出於論述的目的，波形400的以下實施例將結合圖2進行描述。波形400的所說明實施例僅為波形在用於校準TDC的電路200的一些組件處的實例。因此，可在保持在本公開內容的範圍內的情況下添加來自其它組件或來自重複測量值的波形。

在重置所述電路200的所有輸出後，在校準或再校準開始時啟用

205(即，其電壓位准變高)。由於

205通過 NAND閘極241來選通DCO時鐘信號DCO_CK2 203，在啟用

205之前，DCO時鐘信號DCO_CK2 203對NAND閘極241的輸出一直是無效的。在

205啟用且調諧為邏輯高之後，DCO時鐘信號DCO_CK2 203的第一下降沿產生在NAND閘極241的輸出端處的上升沿以觸發第一暫存器251的時鐘輸入。響應於上升沿時鐘輸入，第一暫存器251基於功率供應電壓VDD 204將步升信號STPUP 206調諧為邏輯高。

在接收步升信號STPUP 206之後，將多位延遲電路260延遲到步升信號STPUP 206以產生步降信號STPDN 207，所述步降信號的下降沿發生在步升信號STPUP 206的上升沿發生的時間稍後的時間。圖4中所繪示的這一實例中，多位延遲電路260的總延遲時間大於對應於圖3的多位延遲電路260的總延遲時間。這是因為圖4中的暫存器值REGO<7：0>220具有比圖3中的暫存器值REGO<7：0>220的值00000001更大的值(00000011)。因而，圖4中的步降信號STPDN 207的下降沿發生在比圖3中的步降信號STPDN 207的下降沿稍後的時間。

第二邏輯閘極242(與連接在第二邏輯閘極242的輸出端處的第二反相器232結合)在步升信號STPUP 206和步降信號STPDN 207上進行AND操作以產生脈衝信號CNTON 208，其包含具有與步升信號STPUP 206的上升沿相同的上升沿且具有與步降信號STPDN 207的下降沿相同的下降沿的脈衝。圖4中的脈衝信號CNTON 208的脈衝的寬度大於圖3中的脈衝信號CNTON 208 的脈衝的寬度。

第三邏輯閘極243接收DCO時鐘信號DCO_CK2 203和脈衝信號CNTON 208，且在這些信號上進行NAND操作。當脈衝信號CNTON 208處於邏輯低時，DCO時鐘信號DCO_CK2 203對第三邏輯閘極243的輸出是無效的。在這種情況下，第三邏輯閘極243的輸出保持處於邏輯高，這不觸發計數器270對上升沿進行計數。當脈衝信號CNTON 208在圖4中所繪示的脈衝內處於邏輯高時，第三邏輯閘極243的輸出將取決於DCO時鐘信號DCO_CK2 203。也就是說，在圖4中的脈衝信號CNTON 208的脈衝內的DCO時鐘信號DCO_CK2 203的各上升沿將由計數器270來進行計數。在圖4中繪示的實施例中，在脈衝信號CNTON 208的脈衝內存在DCO時鐘信號DCO_CK2 203的兩個上升沿。因而，計數值CNTO<7：0>210在這一實例中是二。對應地，CNTO<0>211是一；且CNTO<1>212是一。

第五邏輯閘極245(與連接在第五邏輯閘極245的輸出端處的第五反相器235結合)在CNTO<0>211和CNTO<1>212上進行AND操作以產生第三暫存器253的時鐘輸入。在這一實例中，當CNTO<1>212處於邏輯低時，第三暫存器253的時鐘輸入為邏輯低的，這並不觸發第三暫存器253的數據輸出SHEN 214的改變。因而，數據輸出SHEN 214保持處於邏輯低且第六反相器236的輸出保持處於邏輯高。由於來自第六反相器236的第七邏輯閘極247的一個輸入是邏輯高的，在第七邏輯閘極247的輸出端 處的信號SHENB 215僅取決於第七邏輯閘極247的另一輸入。在第七反相器237將步降信號STPDN 207反轉以將輸入發送到第六邏輯閘極246之後，第六邏輯閘極246(與連接在第六邏輯閘極246的輸出端處的第八反相器238結合)在參考信號FREF 202以及步降信號STPDN 207的反向上進行AND操作以產生第七邏輯閘極247的另一輸入。由於在CNTO<1>212如圖4中所繪示處於(第一)邏輯低時，步降信號STPDN 207的反向保持處於邏輯低，因此來自第八反相器238的第七邏輯閘極247的另一輸入保持處於邏輯低。因此，當CNTO<1>212處於邏輯低時，第七邏輯閘極247的輸出端處的信號SHENB 215保持處於邏輯高。

當CNTO<1>212隨著上升沿由邏輯低變為邏輯高時，CNTO<0>211也隨著上升沿由邏輯低變為邏輯高。因而，第五反相器235的輸出具有上升沿以觸發第三暫存器253的時鐘輸入，以在功率供應電壓VDD 204之後將數據輸出SHEN 214變為邏輯高的。因而，將第六反相器236的輸出變為邏輯低的。由於來自第六反相器236的第七邏輯閘極247的一個輸入為邏輯低的，在不考慮到第七邏輯閘極247的另一輸入的值的情況下，在第七邏輯閘極247的輸出端處的信號SHENB 215處於邏輯高。因此，在第七邏輯閘極247的輸出端處的信號SHENB 215在CNTO<1>212變為邏輯高之後仍保持處於邏輯高。

因而，在第七邏輯閘極247的輸出端處的信號SHENB 215如圖4所繪示保持處於邏輯高。第九反相器239將信號SHENB 215 反轉以產生保持處於邏輯低的信號SHQ 216，這將不觸發暫存器254改變其暫存器值220。這是因為在圖4的情境中，總延遲時間(由脈衝信號CNTON 208的脈衝的寬度表示)已覆蓋功率供應電壓VDD 204的兩個上升沿，即覆蓋DCO時鐘信號DCO_CK2 203的一個週期，也就是說總延遲時間對TDC是足夠多的。

圖5說明根據一些實施例的用於校準TDC的方法500的流程圖。在操作510處，以最小延遲時間使TDC的延遲解析度設置初始化。在操作520處，時鐘信號傳遞穿過配置以用於將時鐘信號轉換成數位輸出的TDC的多個延遲單元中的至少一個。舉例來說，TDC可確定時鐘信號與參考信號之間的相位差。時鐘信號的週期由與TDC相關聯的數控振盪器(DCO)配置。在操作530處，測量穿過至少一個延遲單元的時鐘信號的總延遲時間。舉例來說，當TDC具有有128級的延遲單元時，在初始地使用最小延遲解析度之後，脈衝穿過128個延遲單元且從第一延遲單元輸出到最後一個延遲單元輸出測量延遲時間。

在操作540處，確定總延遲時間是否大於或等於一個時鐘信號週期。如果是，那麼過程轉到操作560以固定TDC的延遲解析度設置，使得TDC能夠返回到正常功能。如果否，那麼過程轉到操作550以選擇較大延遲時間以用於TDC的延遲解析度設置。舉例來說，可通過啟用來自多個延遲單元的一個附加延遲單元來選擇更大延遲時間以用於TDC的延遲解析度設置，以便時鐘信號通過。根據本公開內容的不同實施例，可改變圖5中所繪示 的操作的次序。

可在檢測到輸入頻率或PVT的變化時初始或動態地進行一次所公開的TDC校準。在一個實施例中，校準方法包含：監測TDC以檢測選自以下群組的至少一個TDC狀態的改變：過程、電壓、溫度以及輸入頻率；基於檢測到的改變來確定總延遲時間是否大於時鐘信號的一個週期以產生更新的確定結果；以及確定是否基於更新的確定結果來再校準TDC。因此，可基於所公開的方法動態地最佳化延遲解析度，使得動態最佳化的延遲解析度對PVT和輸入頻率改變非常不敏感。

在一些實施例中，公開用於校準時間數位轉換器(TDC)的電路。電路包括多位延遲電路、計數器以及暫存器。多位延遲電路配置以用於將時鐘信號延遲一總延遲時間。計數器配置以用於對總延遲時間內的時鐘信號的上升沿進行計數以產生所計數輸出。暫存器配置以用於基於計數輸出來控制多位延遲電路的總延遲時間。

在相關實施例中，所述時間數位轉換器配置以用於將所述時鐘信號轉換為數位輸出。

在相關實施例中，所述多位延遲電路包括彼此串聯連接的多個延遲單元；以及所述多位延遲電路的所述總延遲時間基於所述暫存器的暫存器值來根據所述多個延遲單元的有源和無源延遲單元而變化。

在相關實施例中，所述的電路更包括開關，連接到所述 多個延遲單元且配置以用於選擇所述多個延遲單元中的至少一個以基於所述暫存器的所述暫存器值而啟用。

在相關實施例中，所述的電路更包括多個開關，其中的每一個連接到所述多個延遲單元中的相應一個且配置以用於基於所述暫存器的所述暫存器值來啟用或停用所述延遲單元。

在相關實施例中，所述的電路更包括決策邏輯電路，所述決策邏輯電路連接到所述計數器且配置以用於：確定所述計數輸出是否大於或等於閾值以產生確定結果；以及將所述確定結果提供給所述暫存器。

在相關實施例中，所述閾值是二且表示所述總延遲時間覆蓋所述時鐘信號的至少一個週期的狀態。

在相關實施例中，所述的電路更包括第一邏輯閘極，所述第一邏輯閘極配置以用於：基於參考信號來選通所述時鐘信號以產生步升信號，其中所述步升信號作為輸入提供給所述多位延遲電路。

在相關實施例中，所述的電路更包括第二邏輯閘極，所述第二邏輯閘極配置以用於：接收所述步升信號和步降信號，所述步降信號是所述多位延遲電路的輸出；以及基於所述步升信號和所述步降信號來產生脈衝信號，其中所述脈衝信號具有表示所述總延遲時間的脈衝寬度。

在相關實施例中，所述的電路更包括第三邏輯閘極，所述第三邏輯閘極配置以用於：基於所述脈衝信號來選通所述時鐘 信號以產生所述計數器的輸入。

在一些實施例中，公開用於校準時間數位轉換器(TDC)的設備。設備包含多位延遲電路、計數器和暫存器。多位延遲電路配置以用於將時鐘信號延遲一總延遲時間。計數器配置以用於將總延遲時間與時鐘信號的一個週期進行比較以產生比較輸出。暫存器配置以用於基於比較輸出來控制多位延遲電路的總延遲時間。

在相關實施例中，所述暫存器更配置以用於：為校準所述時間數位轉換器，使所述暫存器的暫存器值初始化以使所述多位延遲電路能夠具有最小總延遲時間。

在相關實施例中，所述暫存器更配置以用於：基於所述總延遲時間不大於所述時鐘信號的一個週期的比較輸出來修改所述暫存器值以使所述多位延遲電路能夠具有較大總延遲時間；以及基於所述總延遲時間大於所述時鐘信號的一個週期的比較輸出來固定所述暫存器值以固定所述多位延遲電路的所述總延遲時間。

在相關實施例中，所述暫存器更配置以用於：基於至少一個時間數位轉換器狀態的改變來調整所述暫存器值。

在一些實施例中，公開用於校準時間數位轉換器(TDC)的方法。方法包含：使第一信號傳遞穿過配置以確定第一信號與第二信號之間的相位差的TDC的多個延遲單元中的至少一個；測量第一信號穿過至少一個延遲單元的總延遲時間；確定總延遲時 間是否大於第一信號的一個週期以產生確定結果；以及基於確定結果來校準TDC。

在相關實施例中，所述第一信號是本機振盪器時鐘信號；所述第二信號是頻率參考信號；以及所述第一信號的所述週期由與所述時間數位轉換器相關聯的數控振盪器配置。

在相關實施例中，所述的方法更包括以最小延遲時間使所述時間數位轉換器的延遲解析度設置初始化。

在相關實施例中，校準所述時間數位轉換器包括基於確定所述總延遲時間不大於所述第一信號的一個期間，選擇較大延遲時間以用於所述時間數位轉換器的所述延遲解析度設置；以及基於確定所述總延遲時間大於所述第一信號的一個期間，固定所述時間數位轉換器的所述延遲解析度設置。

在相關實施例中，選擇所述較大延遲時間以用於所述時間數位轉換器的所述延遲解析度設置包括：啟用來自所述多個延遲單元的一個額外延遲單元以使所述第一信號穿過。

在相關實施例中，所述的方法更包括監測所述時間數位轉換器以檢測至少一個時間數位轉換器狀態的改變；基於檢測到的改變來確定所述總延遲時間是否大於所述第一信號的一個週期以產生更新的確定結果；以及確定是否基於所述更新的確定結果來再校正所述時間數位轉換器。

儘管以上已經描述了本公開內容的各種實施例，但是應理解，它們已僅通過實例且非限制來提出。同樣地，各種圖可描 繪實例架構或配置，提供所述實例架構或配置以使得本領域的普通技術人員能夠瞭解本公開內容的示例性特徵和功能。此類個人將理解，然而，本公開內容並不限於所說明的示例架構或配置，而可使用多種替代架構和配置實施。另外，如本領域的普通技術人員將理解，一個實施例的一或多個特徵可與本文所描述的另一實施例的一或多個特徵結合。因此，本公開內容的寬度和範圍不應由任何上述示例性實施例限制。

還應理解，對本文中使用如“第一”、“第二”等等編號的元件的任何參考通常不限制那些元件的數量或次序。而是，本文使用這些編號作為區別兩個或大於兩個元件或元件的例子的方便部件。因此，對第一元件和第二元件的參考不意味著僅可使用兩個元件，或第一元件必須以某一方式先於第二元件。

另外，本領域普通技術人員將瞭解，可使用多種不同科技及技術中的任一種來表示信息和信號。舉例來說，可通過電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合來表示例如在上文描述中可能參考的數據、指令、命令、信息、信號、位以及符號。

本領域的普通技術人員將進一步理解，可由電子硬體(例如數位實現、類比實現或所述兩個的組合)、韌體、併入有指令的各種形式的程式或設計代碼(為方便起見，在本文中可稱為“軟體”或“軟體模組”)或這些技術的任何組合實施結合本文所公開的各方面描述的各種說明性邏輯塊、模組、處理器、構件、電 路、方法以及功能中的任一種。

為清楚地示出硬體、韌體以及軟體的這一可互換性，上文已大體就其功能性描述了各種說明性組件、塊、模組、電路以及步驟。此類功能性是實施為硬體還是軟體取決於特定應用和施加於整個系統的設計約束。本領域技術人員可針對每一特定應用以各種方式來實施所描述的功能性，但這類實施方案決策並不導致脫離本公開內容的範圍。根據各種實施例，處理器、器件、組件、電路、結構、機器、模組等可配置以進行本文所描述的功能中的一或多個。如本文所使用的術語“配置以”或“配置以用於”相對於指定操作或功能是指以物理方式建構、程式化、佈置和/或格式化的處理器、器件、組件、電路、結構、機器、模組、信號等來執行指定的操作或功能。

此外，本領域的普通技術人員將理解，本文中所描述的各種說明性邏輯塊、模組、器件、組件以及電路可實施在積體電路(integrated circuit；IC)內或由積體電路執行，所述積體電路可包含通用處理器、數位信號處理器(digital signal processor；DSP)、專用積體電路(application specific integrated circuit；ASIC)、現場可程式閘陣列(field programmable gate array；FPGA)或其它可程式邏輯器件或其任何組合。邏輯塊、模組以及電路可更包含天線和/或收發器以與網絡內或器件內的各種組件通信。程式化為執行此處功能的處理器將變為特別程式化的或特殊目的處理器，且可實施為計算器件的組合，例如，DSP和微處理器的組 合、多個微處理器、與DSP核結合的一或多個微處理器或任何其它合適的配置來執行本文所述的功能。

如果以軟體來實施，那麼可將所述功能作為一或多個指令或代碼儲存在電腦可讀媒體上。因此，本文所公開的方法或算法的步驟可實施為儲存在電腦可讀媒體上的軟體。電腦可讀媒體包含電腦儲存媒體和通信媒體兩者，通信媒體包含可使得能夠將電腦程式從一處傳送到另一處的任何媒體。儲存媒體可以是可以由電腦接入的任何可用媒體。借助於實例而非限制，此類電腦可讀儲存媒體可包含RAM、ROM、EEPROM、CD-ROM或其它光盤儲存器件、磁盤儲存器件或其它磁性儲存器件，或可用於儲存呈指令或數據結構的形式的所要程式代碼且可由電腦存取的任何其它媒體。

在本文中，如本文中所使用，術語“模組”是指用於執行本文中所描述的相關聯功能的軟體、韌體、硬體以及這些元件的任何組合。另外，出於論述的目的，將各種模組描述為離散模組；然而，如將對本領域的技術人員顯而易見，可將兩個或多於兩個模組進行組合以形成執行根據本公開內容的實施例的相關聯功能的單個模組。

對於本領域的技術人員來說，本公開內容中所描述的實施方案的各種修改將是顯而易見的，並且在不脫離本公開內容的範圍的情況下，本文中所定義的一般原理可適用於其它實施方案。因此，本公開內容並不既定限於本文中所示出的實施方案， 而應被賦予與本文所公開的新穎特徵和原理相一致的最廣泛範圍，如申請專利範圍中所述。

200:電路

201、203、DCO_CK、DCO_CK2:DCO時鐘信號

202、FREF:參考信號

204、VDD:功率供應電壓

205、

:反向參考信號

206、STPUP:步升信號

207、STPDN:步降信號

208、CNTON:脈衝信號

210、211、212、CNTO<0>、CNTO<1>、CNTO<7：0>:計數值

214、SHEN:數據輸出

215、216、SHENB、SHQ:信號

220、REGO<7：0>:暫存器值

231:第一反相器

232:第二反相器

233:第三反相器

234:第四反相器

235:第五反相器

236:第六反相器

237:第七反相器

238:第八反相器

239:第九反相器

241:第一邏輯閘極/NAND閘極

242:第二邏輯閘極

243:第三邏輯閘極

244:第四邏輯閘極

245:第五邏輯閘極

246:第六邏輯閘極

247:第七邏輯閘極

251:第一暫存器

252:第二暫存器

253:第三暫存器

254:暫存器

260:多位延遲電路

270:計數器

280:決策邏輯電路

Claims (10)

1. 一種用於校準時間數位轉換器的電路，包括：多位延遲電路，配置以用於將時鐘信號延遲一總延遲時間；計數器，配置以用於對所述總延遲時間內的所述時鐘信號的上升沿進行計數以產生計數輸出；以及暫存器，配置以用於基於所述計數輸出來控制所述多位延遲電路的所述總延遲時間。
2. 如申請專利範圍第1項所述的電路，其中所述時間數位轉換器配置以用於將所述時鐘信號轉換為數位輸出。
3. 如申請專利範圍第1項所述的電路，其中：所述多位延遲電路包括彼此串聯連接的多個延遲單元；以及所述多位延遲電路的所述總延遲時間根據所述多個延遲單元的啟用和停用延遲單元而變化，所述多個延遲單元基於所述暫存器的暫存器值來啟用和停用延遲單元。
4. 如申請專利範圍第1項所述的電路，更包括決策邏輯電路，所述決策邏輯電路連接到所述計數器且配置以用於：確定所述計數輸出是否大於或等於閾值以產生確定結果；以及將所述確定結果提供給所述暫存器。
5. 如申請專利範圍第1項所述的電路，更包括第一邏輯閘極，所述第一邏輯閘極配置以用於：基於參考信號來選通所述時鐘信號以產生步升信號，其中所 述步升信號作為輸入提供給所述多位延遲電路。
6. 一種用於校準時間數位轉換器的設備，包括：多位延遲電路，配置以用於將時鐘信號延遲一總延遲時間；計數器，配置以用於將所述總延遲時間與所述時鐘信號的一個週期進行比較以產生比較輸出；以及暫存器，配置以用於基於所述比較輸出來控制所述多位延遲電路的所述總延遲時間。
7. 如申請專利範圍第6項所述的設備，其中所述暫存器更配置以用於：為校準所述時間數位轉換器，使所述暫存器的暫存器值初始化以使所述多位延遲電路能夠具有最小總延遲時間。
8. 一種用於校準時間數位轉換器的方法，包括：第一信號穿過所述時間數位轉換器的多個延遲單元中的至少一個，所述時間數位轉換器配置以確定所述第一信號與作為參考信號的第二信號之間的相位差；測量所述第一信號穿過所述多個延遲單元中的至少一個的總延遲時間；確定所述總延遲時間是否大於所述第一信號的一個週期以產生確定結果；以及基於所述確定結果來校準所述時間數位轉換器。
9. 如申請專利範圍第8項所述的方法，更包括：以最小延遲時間使所述時間數位轉換器的延遲解析度設置初 始化。
10. 如申請專利範圍第8項所述的方法，更包括：監測所述時間數位轉換器以檢測至少一個時間數位轉換器狀態的改變；基於檢測到的改變來確定所述總延遲時間是否大於所述第一信號的一個週期以產生更新的確定結果；以及確定是否基於所述更新的確定結果來再校正所述時間數位轉換器。

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