DE2719531C3

DE2719531C3 - Digitale Logikschaltung zur Synchronisierung der Datenübertragung zwischen asynchrongesteuerten Datensystemen

Info

Publication number: DE2719531C3
Application number: DE2719531A
Authority: DE
Inventors: Rodney Jerome Manassas Va. Means
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1976-05-03
Filing date: 1977-05-02
Publication date: 1981-06-11
Also published as: JPS52134340A; FR2350646A1; DE2719531A1; FR2350646B1; JPS57227U; DE2719531B2; GB1579626A; HK31981A; US4070630A

Description

Die Erfindung betrifft eine digitale Logikschaltung zur Synchronisierung der Datenüberl.nigung zwischen asynchron gesteuerten Datensystenrnn, mit einem ersten Register, welches an eine Datenquelle angeschlossen ist, mit einem zweiten Register, welches an das erste Register angeschlossen ist, mit einer ersten Steuereinrichtung, welche dazu dient, eine Mehrzahl von Datenbits in paralleler Form von der Datenquelle in das erste Register zu steuern und eine weitere Datenübertragung a^is der Datenquelle in das erste Register zu sperren, bis die Ausgabe von Daten aus dem zweiten Register abgeschlossen ist, sowie mit einer zweiten Steuereinrichtung, welche cazu dient, die parallele Datenübeitragung aus dem ersten Register in das zweite Register zu steuern.

Eine derartige Schaltung ist aus der Druckschrift »IBM Technical Disclosure Bulletin Vol. 10. Nr. 1, Juni 1967.S. 34-36« bekannt.

Meistens werden bekannte Datensj.steme als synchrone Datensysteme in dem Sinne ausgebildet, daß die interne Arbeitsweise der digitalen Logik durch einen Zeittakt gesteuert wird. In solchen Schaltungen, die in den meisten Fällen einen Oszilfator aufweisen, können die Frequenz und die Impulsbreite entsprechender Steuersignale stark schwanken. Insbesondere in Mikroprozessoren, bei denen eine groß«: Anzahl von Programmbefehlen in möglichst kurzer Zeit ausgeführt werden sollen und eine Vielzahl von Speicherzyklen zwischen zwei Ereignisse auftreten, v>ird eine Taktslcucrung mit hoher Frequenz erforderlich. Folglich entspricht es einer normalen Anordnung, daß ein Satz von digitalen Untenystemen vorhanden ist, welche interne Taktsteuerungen mit hoher umi mit niedriger Frequenz haben, um auch entsprechend langsame Vorgänge wie bei der Eingabe oder Ausgabe von Daten von Hand zu berücksichtigen. Dabei isi es notwendig, entsprechende Untersysteme auch asynchron zu betreiben, so daß die Systeme zwar zusammenwirken können, jedoch eine gewisse zeitliche Unabhängigkeit voneinander haben. Ein Problem tritt dabei auf, wenn es erforderlich ist. Daten zwischen solchen asynchronen Untersystemen zu übertragen. Insbesondere tritt dabei die Gefahr auf, daß digitale Information verändert oder verloren werden kann, wenn die Zeil einer Datenüber^ tragung, welche durch die Steuerung des einen Systems vorgeschrieben wurde, während eines Züittaktimpulscs des anderen Systems in der Weise erfolgt, daß ein logisches Element, welches eine in übertragende digitale Information festlegt, in eineir logisch nicht definierten Zwischenzustand ist.

Der Erfindung liegt die Aufgabe zugrunde, eine

digitale Logiksehaliung der eingangs näher genannten An zu schallen, durch welche die Übertragung einer digitalen Information /wischen zwei Datensystemen bei besonders einfachem Aufbau der Schaltung mit besonders hoher Zuverlässigkeit und Arbeitsgeschwindigkeit durchgeführt werden kann.

Zur Lösung dieser Aufgabe sieht die Erfindung vor, daß das zweite Register als Schieberegister ausgebildet ist und daß durch die zweite Steuereinrichtung die Datenübertragung aus dem zweiten Register zu einem Ausgang in serieller Weise steuerbar ist.

Vorteilhafte Weiterbildungen und bevorzugte Ausführungsformen des Erfindungsgegenstandes ergeben sich aus den Unteransprüchen.

Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschriebenen dieser zeigt

Fig. 1 eine Datenübertragungs-Synchronisierschaltungund

Fig.2 ein Zeitdiagramm zur Erläuterung der Arbeitsweise der in der Fig. I dargestellten digitalen Schaltung.

Die F i g. 1 zeigt eine bevorzugte Ausführungsform einer Datenübertragungs-Synchronisierschaltung 10 gemäß der Erfindung.

Die Leitung 12, welche der Schreibaktiviercingang für die Schaltung 10 ist, ist mit dem Eingang eines Inverters 14 verbunden und ist weiterhin mit einem Eingang eines UND-Gatters 16 verbunden. Der Ausgang des Inverters 14 ist mit einem Eingang eines NOR-Gatters 18 mit zwei Eingängen über die Leitung 20 verbunden. Der Ausgang des NOR-Gatters 18 ist mit einem Eingang eines ODER-Gatters 22 über eine Leitung 24 verbunden, und ein zweiter Eingang des ODER-Gatlers 20 ist mit dem Ausgang des NOR-Gatters 26 über die Leitung 28 verbunden. Der Ausgang des ODER-Gatters 22 ist mit dem D-Eingang eines Flip-Flops 30 über eine Leitung 32 verbunden. Eine Leitung 34, welche den E-Takteingang für die Schaltung 10 darstellt, ist mit einem Eingang eines UND-Gatters 16 und mit dem C-Eingang eines Flip-Flops 30 verbunden. Der (^-Ausgang 30 des Flip-Flops 30 ist mit einer Leitung 36 verbunden, welche der Ausgang für ein volles Pufferregister der Schaltung 10 ist. Die Leitung 36 ist auch mit einem Eingang des NOR-Gatters 18 verbunden sowie mit einem Eingang eines NAND-Gatters 38 und mit dere /7-Eingang des Flip-Flops 40. Der Q-Ausgang des Flip-Flops 30 ist mit einem Eingang des NOR-Gatters 26 über die Leitung 42 verbunden. Der Ausgang des NAND-Gatters 38 ist mit dem direkten Rückstelleingang des Flip-Flops 44 über die Leitung 46 verbunden. Der (^-Ausgang des Flip-Flops 44 ist mit dem Eingang des Inverters 48 über die Leitung 50 verbunden, wodurch auch ein Eingang des UND-Gatters 52 angeschlossen ist. Der Ausgang des Inverters 48 ist mil einem Eingang des NOR-Gatters 54 über die Leitung 56 verbunden. Der Ausgang des NOR-Gatters 54 ist mit dem S-Eingang des Flip-Flops 40 über die Leitung 58 verbunden. Der (^-Ausgang des Flip-Flops 40 ist mit einem Eingang des_NOR-Gatters 26 über die Leitung 60 verbunden. Der (^-Ausgang des Flip-Flops 40 ist mit einem Eingang des NAND-Gälters 18 über die Leitung 62 verbunden. Die Leitung 64, welche den Datenübertragungeingang für die Schallung 10 bildet, ist mit dem Eingang des Inverters 66 und mit einem Eingang des UND-Gatters 52 verbunden. Der Ausgang des Inverter.* 66 ist _mit einem Eingang des NOR-Gatters 54 und mit dem 5-Eingang des Flip-Flops 44 über die Leitung 68 verbunden. Die Leitung 70 ist von dem Ausgang des UN D-Gatiers 16 an die Takteingänge der Klip-Flops 74 und 76 geführt, welche das Pufferregisier 78 bilden. Das Eingangsdatenbit Null wird dem D-Eingang des Pufferregisier-Flip-Flops 72

ί über die Leitung 80 zugeführt. Das Eingangsdatenbit I wird dem D-Eingang des Pufferregister-Flip-Flops 74 über die Leitung 82 zugeführt. Das Eingangsdaienbil N wird dem D-Eingang des Pufferregister-Flip-Flops 76 über die Leitung 84 zugeführt. Der (^-Ausgang des

ίο Pufferregister-Flip-Flops 72 ist mit einem Eingang des UND-Gatters 86 über die Leitung 88 verbunden. Der (^-Ausgang des Pufferregister-Flip-Flops 74 ist mit einem Eingang des UND-Gatters 90 über die Leitung 92 verbunden. Der (^-Ausgang des Pufferregister-Flip-Flops 76 ist mit einem Eingang des UND-Gatters 94 über die Leitung 96 verbunden Der Ausgang des UND-Gatters 52 ist jeweils mit einem Eingang der UND-Gatter 86. 90 und 94 über die Leitung 98 verbunden. Der Ausgang des UND-Gatters 86 ist mit dem D-Eingang des Schieberegister-FI'p Flops 100 über die Leitung 102 verbunden. Der Ausgang des UND-Gatters 90 ist mit einem D-Eingang des Schieberegister-Flip-Flops 104 über die Leitung 106 verbunden. Der Ausgang des UND-Gatters 94 ist mit einem D-Eingang des Sehieberegister-Flip-Flops 108 über die Leitung 110 verbunden. Die Leitung 112, welche die Übertragungs-Jaktcingabe für die Schaltung 10 liefert, ist an den C-Eingang der Sch^beregister-Flip-Flops 100, 104 und 108 angeschlossen, welche das Schieberegister 114 bilden. Der (^-Ausgang des Schieberegister-Flip-Flops 100 ist mit einem D-Eingang des Schieberegister-Flip-Flops 104 über die Leitung 118 verbunden. Der (^-Ausgang des Schieberegister-Flip-Flops 104 ist mit einem D-Eingang des Schieberegister-Flip-Flops 108

J5 über die Leitung 120 verbunden. Der (^-Ausgang des Schieberegister-Flip-Flops 108 ist mit der Ausgangsleitung verbunden, welche als Datenausgangsleitung der Datenübertragungs-Synchronisierschaltung 10 dien».
Die Arbeitsweise der Datenübertragungsschaltung wird nachfolgend erläutert, und zwar anhand der F i g. 1 in Verbindung mit dem Zeitdiagramm der Fig.2. Die Schaltung gemäß Fig. 1 veranschaulicht einen Teil der Anpaßeinrichtung zwischen zwei mit entsprechendem Takt gesteuerten Datensystemen. Ein Datenwort mit N

■)5 Bits, welches aus dem ersten Datensystem kommt, wird parallel in das Pufferregister 78 geladen, und zwar über die Datenbitleitungen 80, 82 und 84. Die parallele Ladung erfolgt mit Hilfe einer logischen 1 auf der Leitung 70, welche gemeinsam an die Takteingänge der Pufferregister-Flip-Flops 72, 74 und 76 angeschlossen ist. Eine logische t auf der Schreibaktivierleitung 12 und auf der Taklleitung 34 werden durch das UND-Gatter 16 kombiniert, um eine logische I auf der Leitung 70 zu erzeugen. Das Schieberegister 114 ist ein Übertragungsschieberegister, welches Daten seriell über die Daten· ausgangsleitung überträgt, und zwar unter der Steuerung der Übertragungstakleinrichtung CTX auf der Leitung 112. Die Schieberegister-Flip-Flops 100, 104 und 108 sind solche Flip-Flops, welche als verzögerte Flip-Flops anzusprechen sind, die auf der negativen Flanke ihren Takt empfangen, so daß aus diesen Flip-Flops insgesamt ein Schieberegister gebildet wird. Daten können in die Flip-Flops 104 und 108 entweder über den einen oder den anderen von zwei D-Eingängen eingegeben werden, njrh Art einer logischen ODER-Funktion, leder Übergang von einer logischen 1 auf eine logische 0 auf der Taktleitung CTA" (Knoten 112) bewirkt, daß Daten in den Füd-FIods der Schiebereei-

sterschaltung 14 um ein BiI verschoben werden, um die nächste Hitzeit der seriellen Ausgangsdaten auf der Ausgangslcitung zu erzeugen. Das /.citdiagramm gemäß I·' i g. 2 veranschaulicht N aufeinanderfolgende Hitzeitcn. wie sie durch die Übergange von der logischen 1 auf die logische 0 bei der Taktsteuerung (7" V festgelegt sind. Fine .Steuerlogik in dem (nicht dargestellten) /weiten Datensystem legt fest, wann die serielle Übertragung eines Datenworles mit /V Hits abgeschlossen ist und erzeugt einen Übertragungsimpuls mit einem logischen Pegel I auf der Leitung 64 wiihrcnd der letzten Hälfte der /V-len Bitzeit. Der logische Impuls I.ins auf dem I Iberlragungscingang steuert d,is parallele Laden des nächsten Datcmvortes mn V Bits aus der Piifferregistersehaltung 78 in die Scriieberegislcrschaltung 114. Der Übcrlragungsimpiils mit tier logischen I auf der Leitung 64 wird einem ling,mg eines I IND-Gatiers 52 zugeführt. Wenn das ■indere Eingangssignal des I IND-Gatiers 52 ebenfalls cuK tifj:iM.iii· 1 isi. «mi ein iiupuis mit einer logischen i .im Ausgang des UND-Gatters 52 erzeugt, welcher über die Leitung 98 mit den Eingängen der I IND-Ciatter 86, 90 und 94 verbunden ist. so dal! dadurch die auf den l'uffcrregister Ausgangslcitungcn 88, 92 und % vorhandenen logischen Pegel dazu fuhren, das entsprechende logische Pegel auf ilen Leitungen 102, 106 und 110 erzeug! werden, welche den Dateneingangen der Schiebcrcgisterllip-Flops 100, 104 bzw 108 zugeführt werden.

Line Grundvoraussetzung fur die Dateniiberlra gungsschaliung 10 besieht darin, dal) die Daten von der l'ufferrcgisierschitluing 78 der Schieberegisierschaltung 114 zugeführt werden, ohne daß ein Verlust oder eine Veränderung der Daten eintritt. Fm potentielles Problem bei dieser Art der Datenübertragung besteht dann, dall das /cnsleuersignal oder das Taktsignal /auf der Leitung 34 mil dem Signal TlR auf der Leitung M nicht absolut zeitsynchron ist; die logische Schallung gemall der Erfindung, welche entsprechende Veränderungen oder Verluste an Daten \ermeidet, weist ein I lip I lop 30 fur die Anzeige eines vollen Pufferregisters .inf. hai weiterhin ein Flip-Flop 44 zum Auslosen einer Datenübertragung und ein flipf lon 40 zur Anzeige einer abgeschlossenen Datenübertragung, in Verbindung mit den entsprechenden logischen Verknüpfungsgliedern und den zugehörigen Leitungen, über welche die logischen Vcrknupfungsglicder miteinander verbunden sind Das F lip-F lop 30 ist ein Verzogerungs-Flip-I lop. w elchcs auf eine negative F lanke anspricht, so daß !üinier dann, wenn ein logischer Pegel am /^-Eingang (Knoten 32) zu der Zeit vorhanden ist. zu welcher ein I bergang von ein^r logischen I auf eine logische 0 auf dem ("Eingang (Knoten 34) auftritt, dieser logische Pegel in dem I Iip-F iop gespeichert wird und an dem C-Ausgang (Knoten 36) auftritt. Das Flip-Flop 44 ist ein Flip-Flop, welches über eine negative Flanke getriggcrt wird und gesetzt und auch rückgestellt werden kann Ein Übergang von einer logischen 1 auf eine logische 0 auf dem S-Fingang (Knoten 68) setzt dieses Flip-Flop in der Weise, daß der (^Ausgang (Knoten 50) auf eine logische 1 gebracht wird. F.ine logische 1 auf dem Rückstclldirekteingang (Knoten 46) verriegelt das Flip-Flop 44 im Rückstellzustand. so daß der Q-Ausgang (Knoten 50) auf dem Pegel einer logischen 0 gehalten wird. Das Flip-Flop 40 wird ebenfalls von einer negativen Flanke gc'.nggeri und kann gesetzt und auch rückgestellt werde!!. Em Übergang von einer logischen i auf eine logische 0 auf dem .S-Fjngang (Knoten 58) setzt das Flip-Flop 40 in der Weise, dal) sein (^-Ausgang (Knoten 60) auf einem logischen Pegel I liegt und der Q Ausgang (Knoten 62) auf einem logischen Pegel 0 ist. Ein Übergang von einer logischen I auf eine logische 0 auf dem /Mangang (Knoten 36) stellt das !-'lip-Flop 40 in der Weise zurück, dal) sein Q Ausgang (Knoten 62) auf einer logischen I liegt tind sein (^Ausgang (Knoten 60) auf einer logischen 0 ist.

Die Datcnübertragungsschaltiing stellt eine sequentielle Schaltung dar. welche eine Dalcnuberiragungssteuerung von einem ersten /eiisieuersvsiem (Ii. Knoten 34) an ein zweites Zeitsieiicrsvsieni lielert (II Ii. Knoten 64. abgeleitet von ( 7 V Knoten 112). um eine ordnungsgemäße Datenübertragung /u ermöglichen Die Steuerung wird dann an das erste /.eiisieuersvsiem zurückgegeben, wenn eine entsprechende Datenübertragung abgeschlossen ist. Die Dalenuhcriragungsfolge wird ausgelost, wenn das I lip I lop H) gesetzt wird, welches anzeigt, daß das Pufferregisler voll ist. woraus auch ersichtlich ist. dall ein Dalenwort in dem Pufferregisler 78 vorhanden isl und zur I 'bei Iragung bereit ist. Wenn das Flip-Flop 30 gesetzt ist. lost das Auftreten eines Impulses einer logischen I am Übertraglingseingang HH diejenige Folge aus. weiche die Steuerung an das /eilsieuersvsieni ( / \ übertragt. Wenn das I lip-1 lop 30 zurückgestellt wird, kann ein Impuls einer logischen I aiii dem I 'hcriragiingscingang die entsprechende Folge nicht auslosen, wie es zur /en 200 in eier Ii g. 2 dargestellt ist. Wenn das Flip-Flop 30 zurückgestellt wird, hegt der Knoten J6. welcher den Eingang des NAND-Gatlers 38 anschließt, auf einem logischen Pegel 0. Dies fuhrt zu einer logischen I am Ausgang des NAND Gatters ifl. welches mit dem Direklruckslelleingaiig des zur Auslosung einer Datenübertragung dienenden I lip I lops 44 über die Leitung 46 verbunden ist. wodurch das Flip-Ilop 44 im Rückstellstalus verriegelt wird, so dall der Knoten 50 auf einer logischen 0 gehallen ist Diese l.igische II am Knoten 50 blockiert das I ^;\D Gatter 52. so d.ill der Impuls einer logischen I aiii dem I'beriragungseingang. welcher mit einem Eingang des I ND Gatters 52 über die Leitung 64 verbunden ist. keine Veränderung im

Am,Mn,i,U I IMI1.f:_;iii._Ti 52 ''·.■' ········■.; !·_·■' !-..·■■·■

Wenn das I lip-l lop 30 fur die Anzeige eines vollen Puffers im Rückstcllstatus ist. zeigt die dann auftretende logische 0 auf der zur Anzeige eines vollen Puffers verwendeten Leitung 36 dem (nicht dargestellten) ersten Datensvslem an. ilaß das Pufferregisler 78 fur ein paralleles Laden eines weiteren Datenwones zur Verfügung steht. Dieser Vorgang wird durch das (nicht dargestellte) erste Datensvslem ausgelost, welches einen Impuls einer logischen 1 auf der Schreibakiivie rungs-Eingangsleitung 12 erzeugt, wie es zum Zeitpunkt 202 indem Zeitdiagramm gemäß I ι g. 2 veranschaulicht ist. Dies führt zu einem Impuls einer logischen I am Knoten 70. wenn der /:-Takl (Knoten 34) zur Zeit 204 auf eine logische I geht, was zu einem parallelen Laden eines Datenwortes beim Pufferregister 78 fuhrt, wie es oben bereits beschrieben wurde Der Impuls einer logischen 1 auf dem .Schreibaktiviereingang 12 wird durch den Inverter 14 invertiert, um eine logische 0 auf der Leitung 20 zu erzeugen, welche an einen [Eingang des NOR-Gatters 18 angeschlossen ist. Der andere Eingang des NOR-Gatters 18 ist mit der Leitung 36 verbunden, welche auch auf einer logischen 0 liegt, was dazu führt, daß die Leitung 24 auf cmc logische 1 gebracht wird, welche an einen F'ingang des ODER-Gatters 22 angeschlossen ist. Dies führt zu einer

logischen 1 auf tier Leitung 32. welche an den Datencingang des Flip-Flops 30 für die Λη/eige eines vollen Pufferregisters angeschlossen ist. so daß dieses Flip-Flop beim Auftreten eines Übergangs von einer logischen I auf eine logische 0 zur Zeit 206 gesetzt wird. wodurch der Knoten 36 dazu gebracht wird, daß er gemäß F i g. 2 einen Übergang von einem logischen Peg«·! 9 auf einen logischen Pegel I vollzieht. Folglich wird der komplementäre Ausgang des Flip-Flops 30 von einem logischen Pegel I auf einen logischen Pegel 0 gebracht, und dieser Pegel wird zurückgeführt und durch das NOR Galler 26 sowie eins ODER-Gatler 22 invertiert, um die Leitung 32 auf einem logischen Pegel I /u hallen, so clnU dadurch garantiert wird, daß das flip-Flop 30 in dem Sctz-Status für die nachfolgenden Λ'-Takt-Zyklen bleibt, und /war nach der Zeit 206. solange die Datenübcrtragungsfolge noch nicht abgeschlossen isl. Der Übergang von einer logischen 0 auf eine logische I am Knoten 36 /ur Zeit 206 wird dein F.ingang des NAND-Ciattcrs 38 /ugcführl, was /u einer logischen 0 am Knoten 46 führt, wodurch der Rückstelldirekleingang des Flip-Flops 44 angeschlossen wird. Das Flip-Flop 44 ist somit nicht mehr im Rückstellstatus verriegelt und ist somit wieder bereit, bei einer neuen Datcnübcnragungsfolge mitzuwirken. Diese Art der Daicniibertragting ist zur Zeit 208 in der K i g. 2 veranschaulicht, wenn der Übertragungseingang (Knoten 64) von einer logischen 0 auf eine logische I übergeht, wodurch angezeigt wird, daß die serielle Datenübertragung eines vorhergehenden Datenworles abgeschlossen isl. Der Übergang von einer logischen 0 auf eine logische 1 am Knoten 64 wird durch den Inverter 66 invertiert, um auf der Leitung 68 einen Übergang von einer logischen I auf eine logische 0 hervorzurufen, wobei die Leitung 68 an den .S-Eingang des Datcnübertragungsauslöse-Flip-Flops 44 angeschlossen ist. Gemäß der obigen Beschreibung ist das Flip-Flop 44 derart ausgebildet, daß dieser Übergang von einer logischen 1 auf eine logische 0 das Flip-Flop 44 setzt, was zu einem Übergang von einer logischen 0 auf eine logische I zur Zeit 208 gemäß Fig. 2 auf der Leitung 50 führt. Der logische Pegel I auf der Leitung 50

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Leitung 64 werden den Eingängen des UND-Gatters 52 zugeführt, was zu einem logischen Pegel I an dessen Ausgang führt, welcher an die Leitung 98 angeschlossen ist. Der logische Pegel I auf der Leitung 98 aktiviert die UND-Gatter 86,90 und 94 und überträgt dadurch das im Pufferregister 78 vorhandene Datenwort parallel zu den Dateneingängen des Schieberegisters 114. so daß das Datenwort bei dem nächsten Übergang von einer logischen 1 auf eine logische 0 bei CTA"(Knoten 112) zu der Zeit 210 gemäß F i g. 2 parallel den Dateneingängen des Schieberegisters 114 zugeführt wird

Der Übergang von einer logischen 1 auf eine logische 0 beim Übertragungsimpuls zur Zeit 210 zeigt das Ende einer Datenübertragung an und löst die abschließende Folge von logischen Operationen aus, durch welche die Steuerung von dem CTX-Taktsystem auf das £-Taktsystem zurückgegeben wird. Dieser Übergang wird durch den Inverter 66 invertiert, um einen Übergang von einer logischen 0 auf eine logische I am Eingang des NOR-Gatters 54 hervorzurufen. Die logische 1 auf der Leitung 50 wird durch den Inverter 48 invertiert um eine logische 0 auf der Lettung 56 zu erzeugen, welche zuvor an einen anderen Eingang des NOR-Gatters 54 angeschlossen war, und zwar zur Aktivierung, so daß der //-«-Eingang die Möglichkeit hatte, einen Über

gang von einer logischen I auf eine logische 0 am Ausgang des NOR-Gatters 54 zu erzeugen, welches mit dem ^Eingang des Flip-Flops 40 über die Leitung 58 verbunden ist. um anzuzeigen, daß eine Datenübertragung abgeschlossen ist. Dieser Übergang von einer logischen 1 auf eine logische 0 am S-Eingang setzt das Flip-Flop 40, wodurch eine logische I auf der Leitung 60 und eine logische 0 auf der Leitung 62 erzeugt werden. Die logische 0 auf der Leitung 62 wird einem Eingang des NAND-Gatters 38 zugeführt, was zu einer logischen ! auf der Leitung 46 führt, welche dann das Diitenübeririigungsauslöse-Flip-I lop 44 in den Rück stellstalus verriegelt, so daß weitere Datenühcrlragiingsvorgängc gesperrt bleiben, bis eine neue Folge von Operationen durch das Laden eines neuen Diiicnwortcs in das Pufferregister 78 ausgelost wird. Die logische I auf der Leitung 60 /ur Zeit 210 wird einem Eingang des NOR-Gatters 26 zugeführt, wodurch eine logische 0 auf der Leitung 28 erzeugt wird, welche einem Eingang des ODER-Galters 22 /ugelührl wird, so daß dadurch eine logische 0 auf der Leitung 32 erzeugt wird, welche dem Daleneingangdes Ptifferregister-Flip-Flops 30 zugeführt wird. Diese logische 0 bringt den Dateneingang des Flip-Flops 30 in einen solchen Zustand, daß das Flip-Flop 30 bei dem nächsten Übergang von einer logischen I auf eine logische 0 des E'-Takles rückgestellt wird, wie es in der F i g. 2 /ur Zeit 212 veranschaulicht ist. Durch das Rückstellen des I lip-Flops 30 wird ein Übergang von einer logischen I auf eine logische 0 auf der Leitung 36 /u der Zeit 212 erzeugt. Dieser Übergang von einer logischen I auf eine logische 0 wird über die Leitung 36 dem Rückstelleingang des Flip-Flops 40 zugeführt, so daß das Flip-Flop 40 zur Zeit 212 zurückgestellt wird, wodurch der Abschluß der Datenübertragungsfolge angezeigt wird. Die logische 0. welche auf der Leitung 36 nach der Zeit 212 vorhanden ist. liefert eine Anzeige für das erste Datensystem, daß das Pufferregister 78 erneut zum Laden des nächsten Datenwortes zur Verfugung steht, welches in der Weise zu übertragen ist, daß die oben diskutierte Datenübcrtragungsfolge wiederholt werden kann. Da die Leitung 36 direkt mit einem Eingang des

diesem Eingang des NAND-Gatters 38 zugeführt, bevor die logische I auf der Leitung 62, welche sich aus dem Rückstellen des Flip-Flops 40 ergibt, dem anderen Eingang des NAND-Gatters 38 zugeführt wird. Somit wird der logische Pegel 1. welcher auf der Leitung 46 vorhanden ist und welcher das Datenübertragungsauslöse-Flip-Flop 44 im Rückstellstatus verriegelt, wie es oben erläutert wurde, weiter beibehalten, und die Steuerung der Datenübertragungsfolge ist erneut auf das zur Anzeige eines vollen Pufferregisters dienende Flip-Flop 30 rückübertragen worden, und die Datenübertragungsschaltung 10 ist zur Auslösung einer neuen Datenübertragungsfolge bereit, wodurch die Folge der logischen Operationen wiederholt wird, die oben erläutert wurden.

Die Arbeitsweise der erfindungsgemäßen Datenübertragungsschaltung wurde anhand eines Beispiels mit einer asynchronen Taktsteuerung eines ersten und eines zweiten Taktsteuersystems oder Zeitsteuersystems beschrieben, und zwar anhand des Zeitdiagramms der F i g. 2. Die Tatsache, daß die Datenübertragungsschaltung gemäß der Erfindung drei logisch miteinander verknüpfte Speicherelemente aufweist, welche auf eine bestimmte Folge von logischen Übergängen ansprechen und welche dadurch unabhängig voneinander

arbeiten, um diejenige Zeit zu speichern und zu steuern, /u welcher Daten zur Übertragung bereit sind, was der Zeit entspricht, zu welcher die Datenübertragung beginnt, und derjenigen Zeit, zu welcher die Datenübertragung abgeschlossen ist, schafft die Möglichkeit, daß

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eine Datenübertragung durchgeführt werden kann, ohne daß ein Datenverlust auftritt, und /. var unabhängig von der Taktimpulsbreile und von dci Frequenzbezichung der asynchronen Taktsteuerun|j'!n oder Zeitsteuerungen des ersten und des /weiten Di lensyslems.

Hierzu 1 Blatt Zeichnungen

Claims

Patentansprüche:

I. Pigiialc Logikschaltung zur Synchronisierung der Patenübertragung zwischen asynchron ge- -, steuerten Datensystemen, mit einem ersten Register, welches an eine Datenquelle angeschlossen ist, mit einem zweiten Register, welches an das erste Register angeschlossen ist. mit einer ersten Steuereinrichtung, welche dazu dient, eine Mehrzahl von in Datenbits in paralleler Form von der Datenquelle in das erste Register zu steuern und eine weitere Datenübertragung aus der Datenquelle in das erste Register zu sperren, bis die Ausgabe von Daten aus dem zweiten Register abgeschlossen ist, sowie mit einer zweiten Steuereinrichtung, welche dazu dient, die parallele Datenübertragung aus dem ersten Register in das zweite Register zu steuern, dadurch gekennzeichnet, daß das zweite Register (114) als Schieberegister ausgebildet ist und daß durch jJie zweite Steuereinrichtung (44) die Datenübertragung aus dem zweiten Register (114) zu einem Ausgang in serieller Weise steuerbar ist.

Z Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Steuereinrichtung ein erstes Flip-Flop (30) aufweist, welches in seinem gesetzten Status anzeigt, daß Daten zur Übertragung von dem ersten Register (78) in das zweite Register (114) anstehen.

3. Schaltung nach Anspruch 2. dadurch gekennzeichnet, daß die zweite Steuereinrichtung ein zweites Flip-1^; !op (44) aufweist, welches in seinem gesetzten Status anzeig.'..daß dir Datenübertragung von dem ersten Register (78) in das zweite Register (114) ausgelöst wurde.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß eine dritte Steuereinrichtung vorgesehen ist, die ein drittes Flip-Flop (40) aufweist, welches in seinem gesetzten Zustand anzeigt, daß die Datenübertragung aus dem zweiten Register (114) abgeschlossen ist.

5. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß das erste Flip-Flop (30) ein mit einer Zeitsteuerung oder Taktsteucrung ausgestattetes Daten-Flip-Flop ist.

6. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß das zweite Flip-Flop (44) derart ausgebildet ist, daß es auf eine bestimmte Flanke gesetzt bzw. rückgestellt wird.

7. Schaltung nach Anspruch 4, dadurch gekenn- so zeichnet, daß das dritte Flip-Flop (40) als ein auf eine Flanke ansprechendes setzbares und rückstellbares Flip-Flop ausgebildet ist.

8. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß ein erstes logisches Verknüpfungsglied (38) vorgesehen ist, welches mit dem ersten Flip-Flop (30) verbunden ist, um das zweite Flip-Flop (44) im rückgestellten Zustand zu halten, wenn das erste Flip-Flop (30) nicht gesetzt ist.

9. Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß eine Empfangssystem-Taklsteueriing (64) vorhanden ist und daß ein zweites logisches Verknüpfungsglied (66, 54) mit dem /weiten Flip-Flop (64) verbunden ist, um das dritte Flip-Flop (40) synchron zu der Empfangssysiem-Taktsteue- 6'» rung (64) zu setzen, wenn das /weite Flip-Flop (44) gesetzt ist.

10. Schallung nach Anspruch 9. dadurch gekennzeichnet, daß eine Übertragungssiystem-Takisteuerung (34) vorhanden ist und daß eine Einrichtung(60, 26, 28, 22) vorgesehen ist, welche mit dem dritten Flip-Flop (40) verbunden ist, um dn> erste Flip-Flop (30) synchron zu der Übertragungssysiem-Tuktsteuerung (34) rückzustellen, Wi.;nn das dritte Flip-Flop (40) gesetzt ist.

11. Schaltung nach Anspruch 10, dadurch gekennzeichnet, daß eine Einrichtung (3IS] vorgesehen ist, welche mit dem ersten Flip-Flop (30) verbunden ist. um das dritte Flip-Flop (40) rückzus teilen, wenn das erste Flip-Flop (30) von dem gesetzten Zustand in den rückgestellten Zustand übergelir:.