JPS6224349A - デ−タ信号送受信処理装置 - Google Patents
デ−タ信号送受信処理装置Info
- Publication number
- JPS6224349A JPS6224349A JP60164562A JP16456285A JPS6224349A JP S6224349 A JPS6224349 A JP S6224349A JP 60164562 A JP60164562 A JP 60164562A JP 16456285 A JP16456285 A JP 16456285A JP S6224349 A JPS6224349 A JP S6224349A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- latch circuit
- data signal
- microprocessor
- Prior art date
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- Pending
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- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサを含む信号処理回路のデ
ータ信号送受信処理装置に関する。
ータ信号送受信処理装置に関する。
本発明は、マイクロプロセッサを含む信号処理回路と外
部とのデータ信号送受信制御を行うデータ信号送受信処
理装置において、 信号処理回路が外部インタフェースを有する第一のう・
７チ回路からデータ信号の送受信時に出力されるテスト
信号を取り込み、第一のラッチ回路と信号処理回路との
インタフェースを有する第二のラッチ回路を制御するこ
とにより、 信号処理回路が行うデータ信号の送受信制御を容易にし
、処理能力を向上させるようにしたものである。
部とのデータ信号送受信制御を行うデータ信号送受信処
理装置において、 信号処理回路が外部インタフェースを有する第一のう・
７チ回路からデータ信号の送受信時に出力されるテスト
信号を取り込み、第一のラッチ回路と信号処理回路との
インタフェースを有する第二のラッチ回路を制御するこ
とにより、 信号処理回路が行うデータ信号の送受信制御を容易にし
、処理能力を向上させるようにしたものである。
第２図はマイクロプロセッサ（製品番号８０８６”）を
含む信号処理回路１１と外部との間のデータ信号送受信
処理方式の従来例装置を示すブロック構成図である。
含む信号処理回路１１と外部との間のデータ信号送受信
処理方式の従来例装置を示すブロック構成図である。
第２図において、まず信号処理回路１１にデータ信号を
送信する場合には、外部から第一のラッチ回路１２にデ
ータ信号が書き込まれると、第一のラッチ回路Ｉ２の出
力から送信データ信号と書込フラグが送出される。マイ
クロプロセッサは常に第二のラッチ回路１３の入出力ポ
ートをルックインし、書込フラグの立っていたときのデ
ータ信号を有効とし、そのデータ信号を読み取り書込フ
ラグをリセットして書込動作を終了する。この繰り返し
によりデータ信号の書込を行う。
送信する場合には、外部から第一のラッチ回路１２にデ
ータ信号が書き込まれると、第一のラッチ回路Ｉ２の出
力から送信データ信号と書込フラグが送出される。マイ
クロプロセッサは常に第二のラッチ回路１３の入出力ポ
ートをルックインし、書込フラグの立っていたときのデ
ータ信号を有効とし、そのデータ信号を読み取り書込フ
ラグをリセットして書込動作を終了する。この繰り返し
によりデータ信号の書込を行う。
逆にマイクロプロセッサを含む信号処理回路１１からの
データ信号の読出しは信号処理回路１１が第二のラッチ
回路１３にデータ信号を書込むと読出しフラグが立ち、
第一のラッチ回路１２を経て外部に出力される。外部で
は、読出しフラグを認識しデータ信号を読込む。このと
き第一のラッチ回路１２から第二のラッチ回路１３に読
出し終了フラグを送出し、信号処理回路１１は常に第二
のラッチ回路１３の入出力ポートをルックインし読出し
終了フラグを認識して次のデータ信号を送出する。
データ信号の読出しは信号処理回路１１が第二のラッチ
回路１３にデータ信号を書込むと読出しフラグが立ち、
第一のラッチ回路１２を経て外部に出力される。外部で
は、読出しフラグを認識しデータ信号を読込む。このと
き第一のラッチ回路１２から第二のラッチ回路１３に読
出し終了フラグを送出し、信号処理回路１１は常に第二
のラッチ回路１３の入出力ポートをルックインし読出し
終了フラグを認識して次のデータ信号を送出する。
ところが、このような従来のデータ信号送受信処理装置
では、マイクロプロセッサを含む信号処理回路が第二の
ランチ回路の入出力ポートをルックインし、書込フラグ
または読出し終了フラグを認識した後にデータ信号の受
信または送信を行うため余分な処理が必要であり、処理
能力が劣化する欠点があった。
では、マイクロプロセッサを含む信号処理回路が第二の
ランチ回路の入出力ポートをルックインし、書込フラグ
または読出し終了フラグを認識した後にデータ信号の受
信または送信を行うため余分な処理が必要であり、処理
能力が劣化する欠点があった。
本発明は、このような従来の欠点を解決するもので、処
理能力の優れたデータ信号送受信処理装置を提供するこ
とを目的とする。
理能力の優れたデータ信号送受信処理装置を提供するこ
とを目的とする。
本発明は、マイクロプロセッサを含む信号処理回路と、
外部インタフェースを有し外部からの制御信号によりデ
ータ信号をラッチする第一のランチ回路と、上記ラッチ
回路に接続され上記信号処理回路のインタフェースを有
する第二のランチ回路とを備え、上記信号処理回路は、
上記第一のラッチ回路から出力されるテスト信号に応じ
て上記第二のラッチ回路を制御しデータ信号の送受信制
御を行う構成であることを特徴とする。
外部インタフェースを有し外部からの制御信号によりデ
ータ信号をラッチする第一のランチ回路と、上記ラッチ
回路に接続され上記信号処理回路のインタフェースを有
する第二のランチ回路とを備え、上記信号処理回路は、
上記第一のラッチ回路から出力されるテスト信号に応じ
て上記第二のラッチ回路を制御しデータ信号の送受信制
御を行う構成であることを特徴とする。
本発明のデータ信号送受信処理装置は、マイクロプロセ
ッサを含む信号処理回路が外部インタフェースを有する
第一のラッチ回路から出力されるテスト信号を入力し、
このテスト信号で信号処理回路と第一のランチ回路との
インタフェースを有する第二のランチ回路を制御するこ
とにより、デ° −夕信号の送受信の制御を容易にする
ことができる。したがって、データ信号送受信処理装置
の処理過程が簡単になるので処理能力を向上させること
ができる。
ッサを含む信号処理回路が外部インタフェースを有する
第一のラッチ回路から出力されるテスト信号を入力し、
このテスト信号で信号処理回路と第一のランチ回路との
インタフェースを有する第二のランチ回路を制御するこ
とにより、デ° −夕信号の送受信の制御を容易にする
ことができる。したがって、データ信号送受信処理装置
の処理過程が簡単になるので処理能力を向上させること
ができる。
以下、本発明の実施例方式について図面を参照して説明
する。
する。
第１図は本発明の一実施例を示すブロック構成図である
。第１図において、本発明データ信号送受信処理装置は
マイクロプロセッサを含む信号処理回路１１、外部との
インタフェースを有する第一のラッチ回路１２、マイク
ロプロセッサと第一のランチ回路とのインタフェースを
有する第二のラッチ回路１３により構成される。マイク
ロプロセッサは日本電気株式会社製μＰＤ８０８６を使
用した。
。第１図において、本発明データ信号送受信処理装置は
マイクロプロセッサを含む信号処理回路１１、外部との
インタフェースを有する第一のラッチ回路１２、マイク
ロプロセッサと第一のランチ回路とのインタフェースを
有する第二のラッチ回路１３により構成される。マイク
ロプロセッサは日本電気株式会社製μＰＤ８０８６を使
用した。
マイクロプロセッサを含む信号処理回路１１のテスト信
号入力端子には、第一のラッチ回路１２から書込時、あ
るいは続出時に出力されるテスト信号Ｔｌ！ＳＴが接続
され、書込時あるいは読出し時以外にはテスト信号ＴＥ
ＳＴがアクティブとなり、マイクロプロセッサはあらか
じめプログラムされたウェイト命令によりウェイト状態
にある。書込時あるいは読出し時にはテスト信号ＴＥＳ
Ｔがノンアクティブとなり次の命令が実行される。
号入力端子には、第一のラッチ回路１２から書込時、あ
るいは続出時に出力されるテスト信号Ｔｌ！ＳＴが接続
され、書込時あるいは読出し時以外にはテスト信号ＴＥ
ＳＴがアクティブとなり、マイクロプロセッサはあらか
じめプログラムされたウェイト命令によりウェイト状態
にある。書込時あるいは読出し時にはテスト信号ＴＥＳ
Ｔがノンアクティブとなり次の命令が実行される。
マイクロプロセッサを含む信号処理回路１１にデータ信
号を書込むときには、テスト信号ＴＥＳＴがアクティブ
でマイクロプロセッサはウェイト状態にある。外部から
データ信号が書込まれると、テスト信号Ｔｌ！ＳＴはノ
ンアクティブとなりウェイト状態を抜は出し、次の命令
すなわちデータ読出し命令を実行し、第二のラッチ回路
１３からデータ信号を読出す。そのときテスト信号ＴＥ
ＳＴはリセットされ再びマイクロプロセッサはウェイト
状態になる。
号を書込むときには、テスト信号ＴＥＳＴがアクティブ
でマイクロプロセッサはウェイト状態にある。外部から
データ信号が書込まれると、テスト信号Ｔｌ！ＳＴはノ
ンアクティブとなりウェイト状態を抜は出し、次の命令
すなわちデータ読出し命令を実行し、第二のラッチ回路
１３からデータ信号を読出す。そのときテスト信号ＴＥ
ＳＴはリセットされ再びマイクロプロセッサはウェイト
状態になる。
同じことの繰り返しによりデータ信号の受信が実現でき
る。
る。
逆にマイクロプロセッサを含む信号処理回路１１からデ
ータ信号を送信するときには、テスト信号ＴＥＳＴはノ
ンアクティブでまず第二のランチ回路１３にデータ信号
の書込動作を行う。書込みと同時に第一のランチ回路１
２からのテスト信号ＴＩＥＳＴはアクティブとなり、マ
イクロプロセッサはウェイト状態となる。次に外部から
第一のラッチ回路１２にデータ信号を読出したとき、テ
スト信号ＴＥＳＴはノンアクティブとなり、マイクロプ
ロセッサは次の命令を実行しデータ信号の書込みを行う
。同様な繰り返しでデータ信号の送信を行うことができ
る。
ータ信号を送信するときには、テスト信号ＴＥＳＴはノ
ンアクティブでまず第二のランチ回路１３にデータ信号
の書込動作を行う。書込みと同時に第一のランチ回路１
２からのテスト信号ＴＩＥＳＴはアクティブとなり、マ
イクロプロセッサはウェイト状態となる。次に外部から
第一のラッチ回路１２にデータ信号を読出したとき、テ
スト信号ＴＥＳＴはノンアクティブとなり、マイクロプ
ロセッサは次の命令を実行しデータ信号の書込みを行う
。同様な繰り返しでデータ信号の送信を行うことができ
る。
本発明は、以上説明したように、外部からデータ信号の
読出しあるいは書込みを行った際に発生するテスト信号
を用いることによりデータ信号送受信処理が容易になり
、処理能力の高いデータ信号送受信処理装置を実現する
ことができる。
読出しあるいは書込みを行った際に発生するテスト信号
を用いることによりデータ信号送受信処理が容易になり
、処理能力の高いデータ信号送受信処理装置を実現する
ことができる。
第１図は本発明のデータ信号送受信処理装置の一実施例
を示すブロック構成図。 第２図は従来のデータ信号送受信処理装置を示すブロッ
ク構成図。 １１・・・８０８６マイクロプロセソサを含む信号処理
回路、１２・・・第一ランチ回路、１３・・・第二のラ
ッチ回路。 （＋、−／ 丸４．／
を示すブロック構成図。 第２図は従来のデータ信号送受信処理装置を示すブロッ
ク構成図。 １１・・・８０８６マイクロプロセソサを含む信号処理
回路、１２・・・第一ランチ回路、１３・・・第二のラ
ッチ回路。 （＋、−／ 丸４．／
Claims (1)
- （１）マイクロプロセッサを含む信号処理回路と、外部
インタフェースを有し外部からの制御信号によりデータ
信号をラッチする第一のラッチ回路と、 上記ラッチ回路に接続され上記信号処理回路のインタフ
ェースを有する第二のラッチ回路とを備え、 上記信号処理回路は、上記第一のラッチ回路から出力さ
れるテスト信号に応じて上記第二のラッチ回路を制御し
データ信号の送受信制御を行う構成であること を特徴とするデータ信号送受信処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164562A JPS6224349A (ja) | 1985-07-24 | 1985-07-24 | デ−タ信号送受信処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164562A JPS6224349A (ja) | 1985-07-24 | 1985-07-24 | デ−タ信号送受信処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6224349A true JPS6224349A (ja) | 1987-02-02 |
Family
ID=15795520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60164562A Pending JPS6224349A (ja) | 1985-07-24 | 1985-07-24 | デ−タ信号送受信処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6224349A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52134340A (en) * | 1976-05-03 | 1977-11-10 | Motorola Inc | Data transfer synchronous digital logical circuit |
| JPS57185492A (en) * | 1981-05-11 | 1982-11-15 | Matsushita Electric Ind Co Ltd | Data latch circuit |
-
1985
- 1985-07-24 JP JP60164562A patent/JPS6224349A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52134340A (en) * | 1976-05-03 | 1977-11-10 | Motorola Inc | Data transfer synchronous digital logical circuit |
| JPS57185492A (en) * | 1981-05-11 | 1982-11-15 | Matsushita Electric Ind Co Ltd | Data latch circuit |
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