JPH01320561A - Ｄｍａ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、ＣＰＵ、メモリ等を含むデータ処理装置に
おいて、周辺装置から、ＣＰＵを経由せずして直接メモ
リをアクセスするためのＤＭＡ回路に関する。

（ロ）従来の技術 一般に、ＤＭＡ　（ダイレクト・メモリ・アクセス）は
、プログラムの介在なしに、直接メモリと周辺装置との
間でデータを転送するものであり、プログラムによらな
いので、高速にデータを転送できる利点がある。また、
ＤＭＡ転送中でも、ＣＰＵはブログムを実行することが
できる利点を持っている。

このＤＭＡ回路を実現するために従来、ＤＭＡコントロ
ーラと呼ばれるＬＳＩを用い、第３図に示すような構成
で周辺装置とインタフェースされている。

第３図において、メモリ１、ＣＰＵ２、ＤＭＡコントロ
ーラ３、周辺装置４はデータバス５で結合され、またメ
モリ１、ＣＰＵ２、ＤＭＡコントローラ３はアドレスバ
ス６でも結合されている。

通常は、ＣＰＵ２が、バス５．６の使用権を有しており
、メモリｌのリード／ライトを行っている。

周辺装置４でＤＭＡ転送の要求が生じた時に、先ず周辺
装置４からＤ妨Ａコントローラ３に対してＤＭＡ要求が
出される（第４図参照）、ＤＭＡコントローラ３は、通
常、このＤＭＡ要求線を複数本持っており、複数のＤ′
Ｍ　Ａ要求があった時に、その優先度により、そのうち
の−本を選択して、ＨＯＬＤ要求（第４図参照）として
、ＣＰＵ２に伝える。このＨＯＬ　Ｄ要求を受けると、
ＣＰＵ２は、その時メモリｌをアクセスしていなければ
即時に、アクセス中なら、そのメモリサイクルの終了後
、バス５．６の使用権を放し、そのことをＨＯＬＤアク
ノレッジ（第４図参照）により、ＤＭＡコントローラ３
に知らせる。これにより、今度はＤＭＡコントローラ３
がバス５．６の使用権を持ち、ＤＭＡ転送のメモリサイ
クルに入り、そのことを周辺装置４に、ＤＭＡアクノレ
ッジ（第４図参照）により知らせる。そして４実際に、
メモリｌと周辺装置４との間でデータの転送が行われる
。データの転送が終了すると、ＤＭＡ要求がなくなり、
また、それに応じて、ＨＯＬＤ要求も消えるので、バス
５．６の使用権はＣＰＵ２に戻る。

この種のＤＭＡ回路の転送方式として、−度バスの使用
権がＤＭＡコントローラへ渡ると、周辺装置が全てのデ
ータの転送を終了するまで、バスの使用権がＣＰＵへ戻
らないバーストモードと、−回の転送毎に必ず一旦、バ
スの使用権がＣＰＵへ戻るシングルモードとがある。

（ハ）発明が解決しようとする課題 分析装置のデータ処理などのように、リアルタイム処理
を行うシステムでは、ＣＰＵの即時応答が要求されるこ
とが多く、その場合に、バーストモードを使用すると、
ＤＭＡ転送中はＣＰＵが動作できないという問題がある
。そのため、リアルタイムシステムでは、シングルモー
ドが使用される。しかし、シングルモードでもなお、不
都合な場合がある０例えば、分析装置からのＡ／Ｄ変換
信号の読込みや、逆に分析装置の制御を２ｍ５ｅｃ毎に
しなければならないものとするシステムにおいて、ハー
ドディスクなど大容量の外部メモリを設けると、このよ
うな装置は、−ｍにバッファメモリを持つので、データ
転送は高速であり、転送中は、ＤＭＡ要求が出続けると
なる。このよ）な場合、バーストモードでは、ＣＰＵは
全く動作できないが、シングルモードでも−データの転
送毎に、バスの使用権がＣＰ’ＵとＤＭＡコントローラ
間を行ったり、来たりし、切換時のオーバヘッドを考え
ると、ＣＰＵから見たバスの使用効率は１／４以下に落
ちてしまうことが多く、その分ＣＰＵの実行速度も低下
することになる。ハードディスクの連続転送バイトは通
常１〜２にバイトであり、メモリサイクル０．５μｓｅ
ｃのＣＰＵでも、ＤＭＡ転送に２〜４　ｍ５ｅｃかかり
、その間は、ＣＰＵの実行速度も１／４以下に低下する
ので、２ｍ５ｅｃ毎のＡ／Ｄ変換信号の読込み率制御を
行う余裕がなくなるという問題がある。

この発明は、上記問題点に着目してなされたもので、Ｄ
ＭＡ要求が連続する場合でも、ＣＰＵの実行速度は確保
し得るＤＭＡ回路を堤供することを目的としている。

（ニ）課題を解決するための手段及び作用この発明のＤ
ＭＡ回路は、ＤＭＡ要求が入力されると、ＣＰＵにＨＯ
ＬＤ要求を与え、ＣＰＵからのＩｔ　ＯＬ　Ｄアクノレ
ッジに応答してＤＭＡアクノレッジを出力するＤＭＡコ
ントローラを備え、ＤＭＡアクノレッジで周囲装置とメ
モリ間のデータ転送を直接的に行うものにおいて、前記
ＤＭＡアクノレッジに応答してスタートするタイマ手段
を備え、前記ＤＭＡアクノレッジに応答するＤＭＡ転送
後、前記タイマ手段がタイムアツプするまでは、次のＤ
ＭＡ要求を抑止するようにしている。

このＤＭＡ回路では、周辺装置からＤＭＡ要求が入力さ
れると、ＤＭＡコントローラからＤＭＡアクノレッジが
出力され　先ず１回目のデータ転送が行われる。この時
のＤＭＡアクノレッジで、タイマが起動され、以後一定
時間だけ、ＤＭＡ要求が抑止される。タイマ手段で規定
される時間が過ぎると、ＤＭＡ要求がまたＤＭＡコント
ローラに入力され、第２回目のデータ転送を行うととも
に、そのＤＭＡアクノレッジで、タイマ手段が起動され
、上記と同様、一定時間だけＤＭＡ要求が抑止される。

そして、このような動作が時間の経過とともに繰り返さ
れる。ＤＭＡアクノレッジで起動されるタイマ手段の時
間だけ、ＤＭＡ要求が抑止されるので、周辺装置からＤ
ＭＡ要求が連続しても、タイマ手段の設定時間をプログ
ラムにより適宜設定することにより、ＣＰＵの実行時間
は、ある比率で確保される。

（ホ）実施例 以下、実施例により、この発明をさらに詳柳に説明する
。

第１図は、この発明の実施例システムのブロック図であ
る。この実施例システムは、メモリ１、ＣＰＵ２、ＤＭ
Ａコントローラ３及び周辺装置４がデータバス５で結合
され、メモリ１．ＣＰＵ２、ＤＭＡコントローラ３がア
ドレスバス６で結合される基本構成において、第３図に
示すシステムと同様である。この実施例システムは、さ
らにデータバス５に結合され、またＤＭＡコントローラ
３からのＤＭＡアクノレッジを受けて、トリガされるプ
ログラマブルワンシぢット（タイマ）７、このプログラ
マブルワンショット７の出力を一方の入力端に受け、他
方の入力端に周辺装置４からのＤＭＡ要求■を受け、論
理積出力をＤＭＡ要求要求書て、ＤＭΔコントローラ３
に入力するＡＮＤ回路８を備えている。プログラマブル
ワンショット７は、通常Ｈ（ハイ）を出力しており、ト
リガされると、ワンショット時間だけＬ（ロー）を出力
する。ワンショット時間は、ＣＩ”Ｕ２の実行速度によ
り、予めプログラムされている。

この実施例システムにおいて、周辺装置４より、ＤＭＡ
要求■（第２図参照）が出力されると、最初プログラマ
ブルワンショット７の出力はＨなので、このＤＭＡ要求
！は、ＡＮＤ回路８を介し、第１回目のＤＭＡ要求要求
書２図参照）として、ＤＭＡコントローラ３に入力され
る。ＤＭＡコントローラ３は、ＤＭＡ要求要求書答して
、ＣＰＵ２　ニＩ　ＯＬ　Ｄ要求を出し、ＣＰＵ２から
ＨｏＩ、Ｄアクノレッジを受け、さらにこれに応答して
、ＤＭＡアクノレッジ（第２図参照）を出力し、このＤ
ＭＡアクノレッジがプログラマブルワンショット７と周
辺装置４に入力される。このＤＭＡアクノレッジにより
、メモリ１と周辺装置４間の第１回目のＤＭＡ転送が行
われ、プログラマブルワンショット７がトリガされ（第
２図参照）、その出力がＬとなる。プログラマブルワン
ショット７の出力がＬとなることにより、周辺装置４か
らのＤＭＡ要求は抑止される。つまり、ワンショット時
間に亘り、ＤＭＡコントローラ３へのＤ　Ｍ　Ａ　９　
求の入力が禁止される。したがって、この間は、ＣＩ’
Ｕ２がバス５．６の使用権を持ち、所望の動作を実行す
る。ワンショット時間が経過すると、プログラマブルワ
ンショット７の出力が再び■１となるので、周辺装ｒ！
！４からのＤＭＡ要求■は、ＡＮＤ回路８を経て、第２
回目のＤＭＡ要求要求書て、ＤＭＡコントローラ３に入
力される。そして、上記と同様にして、ＤＭＡアクノレ
ッジが出力され、２回目のＤＭＡ転送が行われる。プロ
グラマブルワンショット７がＤＭＡアクノレッジを受け
るとトリガされ、再び出力しとなり、ワンショット時間
だけ、ＤＭＡ要求が抑止され、このワンショット期間は
ＣＰＵ’２の所望の動作を実行する。このように、周辺
装置４からＤＭＡ要求が連続しても、ワンシＥｌ　’／
ト時間は、ＰＣＵ２の実行時間となり、ＣＰＵ２は実行
時間をある比率で確保する。なお、プログラマブルワン
ショット７のワンショット時間は、その時のＣＰＵ２の
リアルタイム処理の緊急度に応じて、プログラムにより
自由に増減することができ、常に最適のシステム性能を
維持することができる。

上記実施例では、プログラマブルワンショットを用い、
ワンショット時間を可変としているが、ＣＰＵのリアル
タイム処理の内容が固定している場合には、固定時間の
ワンショット回路を用いζもよい。

（へ）発明の効果 この発明によれば、ＤＭＡアクノレッジに応答してスタ
ートするタイマ手段を備え、ＤＭＡアクノレッジに応答
するＤＭＡ転送後、タイマ手段がタイムアツプするまで
は、次のＤＭＡ要求を抑止するようにしているので、た
とえＤＭＡ要求が連続する場合でも、次のタイマ手段で
規定する時間は、ＣＰＵの実行時間とすることができ、
この規定時間を、ＣＰＵのリアルタイム処理のｖｉ’１
度に応じて設定すれば最適のシステム性能を確保するこ
とができる。

【図面の簡単な説明】

第１図は、この発明の実施例システムを示すブロック図
、第２図は、同実施例システムの動作を説明するための
信号タイムチャート、第３図は従来システムを示すブロ
ック図、第４図は、従来のシステムの動作を説明するた
めの信号タイムチャートである。 １：メモリ、　　　　　　２：ＣＰＵ。 ３：ＤＭ／’、コントローラ、４：周辺装置、７：プロ
グラマブルワンシツツト、 ８：ＡＮＤ回路。 特許出願人　　　　　株式会社島津製作所代理人　　弁
理士　　中　村　茂　信 第３図 第４図

Claims (1)

【特許請求の範囲】
1. （１）ＤＭＡ要求が入力されると、ＣＰＵにＨＯＬＤ要
   求を与え、ＣＰＵからのＨＯＬＤアクノレッジに応答し
   てＤＭＡアクノレッジを出力するＤＭＡコントローラを
   備え、ＤＭＡアクノレッジで周囲装置とメモリ間のデー
   タ転送を直接的に行うＤＭＡ回路において、 前記ＤＭＡアクノレッジに応答してスタートするタイマ
   手段を備え、前記ＤＭＡアクノレッジに応答するＤＭＡ
   転送後、前記タイマ手段がタイムアップするまでは、次
   のＤＭＡ要求を抑止するようにしたことを特徴とするＤ
   ＭＡ回路。