JPS62267847A - Ｄｍａ転送制御回路 - Google Patents
Ｄｍａ転送制御回路Info
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- JPS62267847A JPS62267847A JP11091886A JP11091886A JPS62267847A JP S62267847 A JPS62267847 A JP S62267847A JP 11091886 A JP11091886 A JP 11091886A JP 11091886 A JP11091886 A JP 11091886A JP S62267847 A JPS62267847 A JP S62267847A
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- JP
- Japan
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- transfer
- control circuit
- processor
- fifo
- dma
- Prior art date
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- 230000004913 activation Effects 0.000 claims description 7
- 238000012544 monitoring process Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 125000001246 bromo group Chemical group Br* 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤＭＡ （ダイレクトメモリアクセス）転送の
ためのＤＭＡ転送制御回路に関し、特に、プロセッサか
らの一回の起動でメモリの複数の領域と入出力装置間で
データ転送できるようにしたＤＭＡ転送制御回路に関す
る。
ためのＤＭＡ転送制御回路に関し、特に、プロセッサか
らの一回の起動でメモリの複数の領域と入出力装置間で
データ転送できるようにしたＤＭＡ転送制御回路に関す
る。
Ｄ Ｍ Ａ転送（直接メモリアクセス制御による転送）
は、プロセッサシステムにおける入出力装置との間のデ
ータ転送の制御方式の一つで、データ転送がメモリと入
出力装置との間で直接行われ、高速のデータ転送をした
いような場合に使用される。
は、プロセッサシステムにおける入出力装置との間のデ
ータ転送の制御方式の一つで、データ転送がメモリと入
出力装置との間で直接行われ、高速のデータ転送をした
いような場合に使用される。
ＤＭＡ転送制御回路はこのようなりＭＡ転送のための制
御回路であって、従来、主記憶と入出力装置との間でＤ
ＭＡ転送をする場合、この種のＤＭＡ転送制御回路は、
プロセ・ノサからの一回の起動で主記憶の任意の番地か
ら任意の語数を転送するのみで、もし、主記憶の複数の
領域と入出力装置との間で転送する場合は、その主記憶
の各々の領域についての転送が終了する度に、プロセッ
サの介入が要求される。すなわち、−回の転送終了後、
プロセッサの指示により主記憶の番地と転送語数を変更
し再び起動をかける必要があった。
御回路であって、従来、主記憶と入出力装置との間でＤ
ＭＡ転送をする場合、この種のＤＭＡ転送制御回路は、
プロセ・ノサからの一回の起動で主記憶の任意の番地か
ら任意の語数を転送するのみで、もし、主記憶の複数の
領域と入出力装置との間で転送する場合は、その主記憶
の各々の領域についての転送が終了する度に、プロセッ
サの介入が要求される。すなわち、−回の転送終了後、
プロセッサの指示により主記憶の番地と転送語数を変更
し再び起動をかける必要があった。
（発明が解決しようとする問題点〕
しかし、上述した従来のＤＭＡ転送制御回路においては
、主記憶の複数の領域と入出力装置との間で転送を行う
場合、−回の転送終了の都度プロセッサの指示により主
記憶の番地と転送語数を変更し再び起動をかけるので、
主記憶の複数の領域と入出力装置間でデータを転送する
際に、主記憶の一つの領域の転送が終了した後に、プロ
セッサの指示の下で、主記憶の次の領域のデータを転送
するというように、その都度上述のような処理を繰り返
し行わなければならないことになり、このため、ソフト
ウェアの管理が複雑になり、またプロセッサへの割込み
が多（発生することから処理能力を低下させるという欠
点がある。
、主記憶の複数の領域と入出力装置との間で転送を行う
場合、−回の転送終了の都度プロセッサの指示により主
記憶の番地と転送語数を変更し再び起動をかけるので、
主記憶の複数の領域と入出力装置間でデータを転送する
際に、主記憶の一つの領域の転送が終了した後に、プロ
セッサの指示の下で、主記憶の次の領域のデータを転送
するというように、その都度上述のような処理を繰り返
し行わなければならないことになり、このため、ソフト
ウェアの管理が複雑になり、またプロセッサへの割込み
が多（発生することから処理能力を低下させるという欠
点がある。
本発明の目的は、従来のようにその都度プロセッサの介
入を必要とせず、プロセッサからの一回の起動でその後
はプロセッサの介入なしに続けて転送を開始し、複数回
繰り返し行うことが可能なりＭＡ転送制御回路を提供す
ることにある。
入を必要とせず、プロセッサからの一回の起動でその後
はプロセッサの介入なしに続けて転送を開始し、複数回
繰り返し行うことが可能なりＭＡ転送制御回路を提供す
ることにある。
本発明のＤＭＡ転送制御回路は、プロセッサシステムに
おけるＤＭＡ転送のための制御回路であって・ メモリの複数の領域の先頭番地と各々の転送語数とを記
憶するＦＩＦＯ記憶手段と、 このＦＩＦＯ記憶手段からデータがロードされる転送ア
ドレスカウンタ及び転送語数カウンタと、上記ＦＩＦＯ
記憶手段にプロセッサからデータを書き込むための制御
、上記ＦＩＦＯ記憶手段から転送番地と転送語数を読み
出し上記転送アドレスカウンタ、転送語数カウンタにロ
ードするための制御、並びにＤＭＡ起動を受付はバス解
放要求のタイミングを作成する制御を行うと共に、上記
ＦＩＦＯ記憶手段のデータが空になるまで転送を複数繰
り返すようＦＩＦＯ監視制御を行う手段とを有すること
を特徴としている。
おけるＤＭＡ転送のための制御回路であって・ メモリの複数の領域の先頭番地と各々の転送語数とを記
憶するＦＩＦＯ記憶手段と、 このＦＩＦＯ記憶手段からデータがロードされる転送ア
ドレスカウンタ及び転送語数カウンタと、上記ＦＩＦＯ
記憶手段にプロセッサからデータを書き込むための制御
、上記ＦＩＦＯ記憶手段から転送番地と転送語数を読み
出し上記転送アドレスカウンタ、転送語数カウンタにロ
ードするための制御、並びにＤＭＡ起動を受付はバス解
放要求のタイミングを作成する制御を行うと共に、上記
ＦＩＦＯ記憶手段のデータが空になるまで転送を複数繰
り返すようＦＩＦＯ監視制御を行う手段とを有すること
を特徴としている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の実施例のＤＭＡ転送制御回
路のブロック図である。
路のブロック図である。
第１図において、１は入出力命令デコーダ（ＤＥＣ）、
２は主記憶の複数の領域と入出力装置との間でＤＭＡ転
送する場合に主記憶の複数の領域の先頭番地を予め記憶
させておくためのＦＩＦＯ記憶装置（ＤＡＦＩＦＯ）で
あり、また、３は各々の転送語数を予め記憶させておく
ためのＦＩＦＯ記憶装置（ＢＣＦＩＦＯ）である。４は
転送アドレス（主記憶アドレス）カウンタ（ＤＡＣＮＴ
）、５は転送語数カウンタ（ＢＣＣＮＴ） 、６はバス
制御信号制御部、ＦＩＦＯ監視制御部、主記憶アドレス
ゲート制御部を備える制御部（ＣＴＬ）である。
２は主記憶の複数の領域と入出力装置との間でＤＭＡ転
送する場合に主記憶の複数の領域の先頭番地を予め記憶
させておくためのＦＩＦＯ記憶装置（ＤＡＦＩＦＯ）で
あり、また、３は各々の転送語数を予め記憶させておく
ためのＦＩＦＯ記憶装置（ＢＣＦＩＦＯ）である。４は
転送アドレス（主記憶アドレス）カウンタ（ＤＡＣＮＴ
）、５は転送語数カウンタ（ＢＣＣＮＴ） 、６はバス
制御信号制御部、ＦＩＦＯ監視制御部、主記憶アドレス
ゲート制御部を備える制御部（ＣＴＬ）である。
入出力命令デコーダ１は、ＣＴＬ６の初期設定及びＦＩ
ＦＯにデータを書き込む際に使用される。
ＦＯにデータを書き込む際に使用される。
ＤＡＦＩＦＯ２は、主記憶の複数領域のそれぞれの先頭
番地がプロセッサより転送順序で書き込まれ、書き込ま
れた順序で読み出すことが可能な記憶装置で、主記憶ア
ドレス待ち行列を形成する。
番地がプロセッサより転送順序で書き込まれ、書き込ま
れた順序で読み出すことが可能な記憶装置で、主記憶ア
ドレス待ち行列を形成する。
ＢＣＦ Ｉ ＦＯ３は、ＤＡＦＩＦＯ２と同等なファー
ストインファーストアウト方式の記憶装置で、ＤＡＦＩ
ＦＯ２に書き込まれた番地に対応した転送語数がプロセ
ッサより書き込まれる。カウンタ（ＤＡＣＮＴ）４はＤ
ＭＡ転送のための主記憶番地インクリメントカウンタで
、ＤＡＦＩＦＯ２から読み出される転送番地がロードさ
れ、また、カウンタ（ＢＣＣＮＴ）５はＤＭＡ転送のた
めの転送語数ディクリメントカウンタで、ＢＣＦ ＩＦ
Ｏ３から読み出される転送語数がロードされる。
ストインファーストアウト方式の記憶装置で、ＤＡＦＩ
ＦＯ２に書き込まれた番地に対応した転送語数がプロセ
ッサより書き込まれる。カウンタ（ＤＡＣＮＴ）４はＤ
ＭＡ転送のための主記憶番地インクリメントカウンタで
、ＤＡＦＩＦＯ２から読み出される転送番地がロードさ
れ、また、カウンタ（ＢＣＣＮＴ）５はＤＭＡ転送のた
めの転送語数ディクリメントカウンタで、ＢＣＦ ＩＦ
Ｏ３から読み出される転送語数がロードされる。
ＣＴＬ６は、第２図にステ・ノブ■〜■で示すような動
作フローに基づいて、ＤＭＡ要求受付、バス解放要求、
■０入出力信号、主記憶読出し書き込み信号の制御とＤ
Ａ、ＢＣＦＩＦＯの空塞監視、ＦＩＦＯ２，３からカウ
ンタ （ＤＡ、ＢＣＣＮＴ）４，５への書き込み制御及
び主記憶番地出力ゲート制御を行う。
作フローに基づいて、ＤＭＡ要求受付、バス解放要求、
■０入出力信号、主記憶読出し書き込み信号の制御とＤ
Ａ、ＢＣＦＩＦＯの空塞監視、ＦＩＦＯ２，３からカウ
ンタ （ＤＡ、ＢＣＣＮＴ）４，５への書き込み制御及
び主記憶番地出力ゲート制御を行う。
次に第２図をも参照して動作について説明する。
今、転送開始に先立って、プロセッサにより予め主記憶
の複数の領域の先頭番地と各々の転送語数がデータとし
てＤＡＦＩＦＯ２とＢＣＦＩＦＯ３に記憶されていると
する。
の複数の領域の先頭番地と各々の転送語数がデータとし
てＤＡＦＩＦＯ２とＢＣＦＩＦＯ３に記憶されていると
する。
このような状態において、ＤＭＡ要求（ＤＲＱ）を受は
付けると予めプロセッサにより設定されたＤＡＦＩＦＯ
２及びＢＣＦ Ｉ ＦＯ３からそれぞれデータを読み出
しカウンタ（ＤＡＣＮＴ）４及びカウンタ（ＢＣＣＮＴ
）５ヘロードする（ステップ■〜■）。ＣＴＬ６はプロ
セッサにバス解放要求（ＢＲＱ）信号を送出しくステッ
プ■）、プロセッサからのバス解放要求解認（ＢＡＫ）
信号を受信（ステップ■）すると、ＤＭＡ確認応答（Ｄ
ＡＣＫ）信号を送出しくステップ■）、ＩＯ入出力信号
（ＩＯＲまたはｌ０Ｗ）及び主記憶読み出し書き込み（
Ｍ ＲＷ）パルスを送出する（ステップ■）。そして、
主記憶と入出力装置との間で一語の転送を行い、これが
終了すると、バス解放要求（Ｂ ＲＱ）信号及びＤ Ｍ
Ａ確認応答（Ｄ Ａ ＣＫ）信号の送出を停止し、カ
ウンタ（ＤＡＣＮＴ）４をインクリメントし、カウンタ
（ＢＣＣＮＴ）５をディクリメントする（ステップ■）
。この時カウンタ（ＢＣＣＮＴ）５力び０”出ない時再
びＤＭＡ要求待となる（ステップ■）。カウンタ（ＢＣ
ＣＮＴ）５が０″になった場合ＤＡＦ ＩＦＯ２及びＢ
ＣＦＩＦＯ３のデータの有無を確認しくステップ＠ｌ）
、データ有りの場合再びステップ■ニ戻り、ＤＡＦＩＦ
Ｏ２及びＢＣＦｒＦＯ３のデータを読み出し、それぞれ
カウンタ（ＤＡＣＮＴ）４及びカウンタ（ＢｃｃＮＴ）
５ヘロードし、ＤＭＡ要求待となる。ＦＩＦＯ２，３が
らカウンタ（ＣＮＴ）４．５へのロードよりもＤＭＡ要
求が早かった場合、ロードが終了するまでＤＭＡ要求を
保留しロード終了後、ＤＭＡ転送動作に入る。このよう
な動作をＦＩＦＯ２，３のデータが空になるまで実行し
、ＦＩＦＯ２，３のデータ無し判別結果がステップ［相
］で得られた場合、ＤＭＡ完了としてＴＣ信号をプロセ
ッサに通知する（ステップ■）。
付けると予めプロセッサにより設定されたＤＡＦＩＦＯ
２及びＢＣＦ Ｉ ＦＯ３からそれぞれデータを読み出
しカウンタ（ＤＡＣＮＴ）４及びカウンタ（ＢＣＣＮＴ
）５ヘロードする（ステップ■〜■）。ＣＴＬ６はプロ
セッサにバス解放要求（ＢＲＱ）信号を送出しくステッ
プ■）、プロセッサからのバス解放要求解認（ＢＡＫ）
信号を受信（ステップ■）すると、ＤＭＡ確認応答（Ｄ
ＡＣＫ）信号を送出しくステップ■）、ＩＯ入出力信号
（ＩＯＲまたはｌ０Ｗ）及び主記憶読み出し書き込み（
Ｍ ＲＷ）パルスを送出する（ステップ■）。そして、
主記憶と入出力装置との間で一語の転送を行い、これが
終了すると、バス解放要求（Ｂ ＲＱ）信号及びＤ Ｍ
Ａ確認応答（Ｄ Ａ ＣＫ）信号の送出を停止し、カ
ウンタ（ＤＡＣＮＴ）４をインクリメントし、カウンタ
（ＢＣＣＮＴ）５をディクリメントする（ステップ■）
。この時カウンタ（ＢＣＣＮＴ）５力び０”出ない時再
びＤＭＡ要求待となる（ステップ■）。カウンタ（ＢＣ
ＣＮＴ）５が０″になった場合ＤＡＦ ＩＦＯ２及びＢ
ＣＦＩＦＯ３のデータの有無を確認しくステップ＠ｌ）
、データ有りの場合再びステップ■ニ戻り、ＤＡＦＩＦ
Ｏ２及びＢＣＦｒＦＯ３のデータを読み出し、それぞれ
カウンタ（ＤＡＣＮＴ）４及びカウンタ（ＢｃｃＮＴ）
５ヘロードし、ＤＭＡ要求待となる。ＦＩＦＯ２，３が
らカウンタ（ＣＮＴ）４．５へのロードよりもＤＭＡ要
求が早かった場合、ロードが終了するまでＤＭＡ要求を
保留しロード終了後、ＤＭＡ転送動作に入る。このよう
な動作をＦＩＦＯ２，３のデータが空になるまで実行し
、ＦＩＦＯ２，３のデータ無し判別結果がステップ［相
］で得られた場合、ＤＭＡ完了としてＴＣ信号をプロセ
ッサに通知する（ステップ■）。
このようにして、制御部６はＦＩＦＯ２，３に予め記憶
させたデータが空になるまでＤＭＡ転送を終了しない制
御を行う。プロセッサからの起動は一回で済み、−回の
起動で以後はプロセッサの介入なしに続けて転送が開始
され、これを複数回繰り返して行うことができる。
させたデータが空になるまでＤＭＡ転送を終了しない制
御を行う。プロセッサからの起動は一回で済み、−回の
起動で以後はプロセッサの介入なしに続けて転送が開始
され、これを複数回繰り返して行うことができる。
第３図はこのようなりＭＡ転送制御を適用したシステム
の一具体例を示しており、また第４図はそのシステムで
扱うＤＭＡ転送の形式の説明図である。
の一具体例を示しており、また第４図はそのシステムで
扱うＤＭＡ転送の形式の説明図である。
第３図において、７はプロセッサ（ＣＰ Ｕ）、８は主
記憶（ＭＭ；メインメモリ）、９は回線からパケットフ
レームを受信する受信装置（ＲＶＣ）、１０はデータバ
ッファメモリ （ＤＢＭ） 、１１は回線にパケット型
データを送出する送信装置（ＴＸＣ）で、１２はこのシ
ステムにおけるＤＭＡ転送制御部としてのＤＭＡ転送制
御回路（ＤＭＡＣ）を示す。
記憶（ＭＭ；メインメモリ）、９は回線からパケットフ
レームを受信する受信装置（ＲＶＣ）、１０はデータバ
ッファメモリ （ＤＢＭ） 、１１は回線にパケット型
データを送出する送信装置（ＴＸＣ）で、１２はこのシ
ステムにおけるＤＭＡ転送制御部としてのＤＭＡ転送制
御回路（ＤＭＡＣ）を示す。
このＤＭＡ転送制御回路１２は、前述した如（、主記憶
（ＭＭ）８の複数の領域の先頭番地と各々の転送語数と
を記憶するＦＩＦＯと、このＦＩＦＯにプロセッサ７か
ら書き込むための制御回路と、ＦＩＦＯから転送番地と
転送語数を読み出し転送アドレスカウンタ、転送語数カ
ウンタにロードするための制御回路と、Ｄ Ｍ Ａ起動
を受は付はバス解放要求のタイミングを作成する制御回
路を有し、ＦＩＦＯ監視制御によりＦＩＦＯか空になる
までＤＭＡ転送を終了しない制御を実現する。
（ＭＭ）８の複数の領域の先頭番地と各々の転送語数と
を記憶するＦＩＦＯと、このＦＩＦＯにプロセッサ７か
ら書き込むための制御回路と、ＦＩＦＯから転送番地と
転送語数を読み出し転送アドレスカウンタ、転送語数カ
ウンタにロードするための制御回路と、Ｄ Ｍ Ａ起動
を受は付はバス解放要求のタイミングを作成する制御回
路を有し、ＦＩＦＯ監視制御によりＦＩＦＯか空になる
までＤＭＡ転送を終了しない制御を実現する。
今、受信装置（ＲＶＣ）９が回線からパケットフレーム
を受信すると、受信装置（ＲＶＣ）９は、受信したパケ
ットフレームをデータバッファメモリ （ＤＢＭ）１０
に書き込む。プロセッサ（ＣＰＵ）７はデータバッファ
メモリ （ＤＢＭ）１０上のパケット型データをパケッ
トヘッダ（固定語数）とデータとに分割し主記憶（ＭＭ
）８上へ転送するようにＤＭＡ転送制御回路（ＤＭＡＣ
）１２にパケットヘッダ転送領域先頭アドレス及び転送
語数を設定し、次にデータの転送領域の先頭アドレスと
転送語数を設定する。このようにして、転送開始前のプ
ロセッサ７による設定を行い、そして起動をかける。Ｄ
Ｍ Ａ転送制御回路（ＤＭＡＣ）１２に起動がかかる
と、第４図のように、主記憶（ＭＭ）８の複数の領域に
転送され、転送完了後プロセッサに割込みで通知する。
を受信すると、受信装置（ＲＶＣ）９は、受信したパケ
ットフレームをデータバッファメモリ （ＤＢＭ）１０
に書き込む。プロセッサ（ＣＰＵ）７はデータバッファ
メモリ （ＤＢＭ）１０上のパケット型データをパケッ
トヘッダ（固定語数）とデータとに分割し主記憶（ＭＭ
）８上へ転送するようにＤＭＡ転送制御回路（ＤＭＡＣ
）１２にパケットヘッダ転送領域先頭アドレス及び転送
語数を設定し、次にデータの転送領域の先頭アドレスと
転送語数を設定する。このようにして、転送開始前のプ
ロセッサ７による設定を行い、そして起動をかける。Ｄ
Ｍ Ａ転送制御回路（ＤＭＡＣ）１２に起動がかかる
と、第４図のように、主記憶（ＭＭ）８の複数の領域に
転送され、転送完了後プロセッサに割込みで通知する。
また主記憶（ＭＭ）８上の分割されたパケットヘッダと
データを組み立てデータバッファメモリ （ＤＢＭ）１
０上に転送するように、プロセッサ７はＤＭＡ転送制御
回路（ＤＭＡＣ）１２に主記憶（ＭＭ）８上のパケット
ヘッダ先頭アドレス及び転送バイト数を設定し、次に主
記憶（ＭＭ）８上のデータ先頭アドレス及び転送バイト
数を設定する。そして、同様にして、ＤＭＡ転送制御回
路（ＤＭＡＣ）１２に起動がかかると主記憶（ＭＭ）８
の複数領域から転出されデータバッファメモリ （ＤＢ
Ｍ）１０上でパケット型データとなり、送信装置（ＴＸ
Ｃ）１１により回線に送信されることとなる。
データを組み立てデータバッファメモリ （ＤＢＭ）１
０上に転送するように、プロセッサ７はＤＭＡ転送制御
回路（ＤＭＡＣ）１２に主記憶（ＭＭ）８上のパケット
ヘッダ先頭アドレス及び転送バイト数を設定し、次に主
記憶（ＭＭ）８上のデータ先頭アドレス及び転送バイト
数を設定する。そして、同様にして、ＤＭＡ転送制御回
路（ＤＭＡＣ）１２に起動がかかると主記憶（ＭＭ）８
の複数領域から転出されデータバッファメモリ （ＤＢ
Ｍ）１０上でパケット型データとなり、送信装置（ＴＸ
Ｃ）１１により回線に送信されることとなる。
ＤＭＡ転送制御回路１２は、プロセッサ７からの一回の
起動により途中でプロセッサ７への割り込みを発生させ
ずに続いて転送を開始するようにしてＤＭＡ転送制御を
行うことができ、従って、たとえ主記憶の複数の領域と
入出力装置との間でＤＭＡ転送する際でも、従来のよう
な問題は生じない。即ち、入出力装置と主記憶との間で
ＤＭＡ （ダイレクトメモリアクセス）転送を必要とす
るプロセッサシステムにおいて、入出力装置からあるい
は入出力装置へ主記憶の任意の番地から任意の語数だけ
転送した後、転送番地と転送語数を変更し、プロセッサ
の介入なしに続けて転送を開始し、これを複数回繰り返
し行うことが可能である。
起動により途中でプロセッサ７への割り込みを発生させ
ずに続いて転送を開始するようにしてＤＭＡ転送制御を
行うことができ、従って、たとえ主記憶の複数の領域と
入出力装置との間でＤＭＡ転送する際でも、従来のよう
な問題は生じない。即ち、入出力装置と主記憶との間で
ＤＭＡ （ダイレクトメモリアクセス）転送を必要とす
るプロセッサシステムにおいて、入出力装置からあるい
は入出力装置へ主記憶の任意の番地から任意の語数だけ
転送した後、転送番地と転送語数を変更し、プロセッサ
の介入なしに続けて転送を開始し、これを複数回繰り返
し行うことが可能である。
以上説明したように本発明は、ブロモ・ノサがらの一回
の起動でその後はプロセッサの介入なしに転送を続けて
開始し、複数回繰り返し行うことが可能であり、転送開
始前におけるプロセッサの設定があるのみで、設定した
転送ブロックが全て転送終了するまでプロセッサへの割
り込みが発生しないことにより、ソフトウェアでの管理
が簡易化され、処理能力が低下しないという効果がある
。
の起動でその後はプロセッサの介入なしに転送を続けて
開始し、複数回繰り返し行うことが可能であり、転送開
始前におけるプロセッサの設定があるのみで、設定した
転送ブロックが全て転送終了するまでプロセッサへの割
り込みが発生しないことにより、ソフトウェアでの管理
が簡易化され、処理能力が低下しないという効果がある
。
第１図は本発明のＤＭＡ転送制御回路の一実施例のブロ
ック図、 第２図は第１図の構成による制御の一例を示す動作フロ
ーチャート、 第３図は本発明を適用した装置のハード構成め一例を示
す図、 第４図は第３図のシステムで扱うＤＭＡ転送の形式を説
明する図である。 １・・・・・入出力命令デコーダ ２．３・−・ＦＩＦＯ ４，５・・・カウンタ ６・・・・・制御部 ７・・・・・プロセッサ ８・・・・・主記憶 ９・・・・・受信装置 １０・・・・・データバッファメモリ １１・・・・・送信装置 １２・・・・・Ｄ Ｍ Ａ転送制御回路第１図
ック図、 第２図は第１図の構成による制御の一例を示す動作フロ
ーチャート、 第３図は本発明を適用した装置のハード構成め一例を示
す図、 第４図は第３図のシステムで扱うＤＭＡ転送の形式を説
明する図である。 １・・・・・入出力命令デコーダ ２．３・−・ＦＩＦＯ ４，５・・・カウンタ ６・・・・・制御部 ７・・・・・プロセッサ ８・・・・・主記憶 ９・・・・・受信装置 １０・・・・・データバッファメモリ １１・・・・・送信装置 １２・・・・・Ｄ Ｍ Ａ転送制御回路第１図
Claims (1)
- （１）プロセッサシステムにおけるＤＭＡ転送のための
制御回路であって、 メモリの複数の領域の先頭番地と各々の転送語数とを記
憶するＦＩＦＯ記憶手段と、 このＦＩＦＯ記憶手段からデータがロードされる転送ア
ドレスカウンタ及び転送語数カウンタと、上記ＦＩＦＯ
記憶手段にプロセッサからデータを書き込むための制御
、上記ＦＩＦＯ記憶手段から転送番地と転送語数を読み
出し上記転送アドレスカウンタ、転送語数カウンタにロ
ードするための制御、並びにＤＭＡ起動を受付けバス解
放要求のタンミングを作成する制御を行うと共に、上記
ＦＩＦＯ記憶手段のデータが空になるまで転送を複数繰
り返すようＦＩＦＯ監視制御を行う手段とを有すること
を特徴とするＤＭＡ転送制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11091886A JPS62267847A (ja) | 1986-05-16 | 1986-05-16 | Ｄｍａ転送制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11091886A JPS62267847A (ja) | 1986-05-16 | 1986-05-16 | Ｄｍａ転送制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62267847A true JPS62267847A (ja) | 1987-11-20 |
Family
ID=14547930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11091886A Pending JPS62267847A (ja) | 1986-05-16 | 1986-05-16 | Ｄｍａ転送制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62267847A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01293431A (ja) * | 1988-05-23 | 1989-11-27 | Toshiba Corp | メモリアクセス方式 |
| JPH02227763A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | データ転送制御システム |
| US5901291A (en) * | 1996-10-21 | 1999-05-04 | International Business Machines Corporation | Method and apparatus for maintaining message order in multi-user FIFO stacks |
| JP2006302246A (ja) * | 2005-03-23 | 2006-11-02 | Fujitsu Ltd | ネットワークアダプタ、通信システムおよび通信方法 |
-
1986
- 1986-05-16 JP JP11091886A patent/JPS62267847A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01293431A (ja) * | 1988-05-23 | 1989-11-27 | Toshiba Corp | メモリアクセス方式 |
| JPH02227763A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | データ転送制御システム |
| US5901291A (en) * | 1996-10-21 | 1999-05-04 | International Business Machines Corporation | Method and apparatus for maintaining message order in multi-user FIFO stacks |
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