JP2002304368A - データ処理装置及びその装置におけるアクセス調停方法 - Google Patents
データ処理装置及びその装置におけるアクセス調停方法Info
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- JP2002304368A JP2002304368A JP2001106583A JP2001106583A JP2002304368A JP 2002304368 A JP2002304368 A JP 2002304368A JP 2001106583 A JP2001106583 A JP 2001106583A JP 2001106583 A JP2001106583 A JP 2001106583A JP 2002304368 A JP2002304368 A JP 2002304368A
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Abstract
(57)【要約】
【課題】 アクセス優先順位の高いイニシエータには一
定のバンド幅を確保させながら、優先順位の低いイニシ
エータには、アクセスタイムを短縮させて高速に処理で
きるようにしたデータ処理装置及びその装置におけるア
クセス調停方法を提供する。 【解決手段】 バス１に接続されたアクセス優先順位の
高いＣＣＤＩ／Ｆ３及びビデオＩ／Ｆ７と、ＣＣＤＩ／
Ｆ及びビデオＩ／Ｆよりアクセス優先順位の低いＣＰＵ
２と、ＣＣＤＩ／Ｆ、ビデオＩ／Ｆ及びＣＰＵによるデ
ータアクセスが可能な共有メモリ４と、ＣＰＵ、ＣＣＤ
Ｉ／Ｆ及びビデオＩ／Ｆの共有メモリへのアクセスを調
停するアービタ８と、アービタの出力に基づいて共有メ
モリへのアクセスを制御するメモリコントローラ９とを
備え、ＣＰＵによるアクセスが行われたときから所定の
待ち時間が経過した後に、次のＣＰＵのアクセスが行わ
れる如く調停するように構成する。
定のバンド幅を確保させながら、優先順位の低いイニシ
エータには、アクセスタイムを短縮させて高速に処理で
きるようにしたデータ処理装置及びその装置におけるア
クセス調停方法を提供する。 【解決手段】 バス１に接続されたアクセス優先順位の
高いＣＣＤＩ／Ｆ３及びビデオＩ／Ｆ７と、ＣＣＤＩ／
Ｆ及びビデオＩ／Ｆよりアクセス優先順位の低いＣＰＵ
２と、ＣＣＤＩ／Ｆ、ビデオＩ／Ｆ及びＣＰＵによるデ
ータアクセスが可能な共有メモリ４と、ＣＰＵ、ＣＣＤ
Ｉ／Ｆ及びビデオＩ／Ｆの共有メモリへのアクセスを調
停するアービタ８と、アービタの出力に基づいて共有メ
モリへのアクセスを制御するメモリコントローラ９とを
備え、ＣＰＵによるアクセスが行われたときから所定の
待ち時間が経過した後に、次のＣＰＵのアクセスが行わ
れる如く調停するように構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、バスに対する優
先順位の高いイニシエータのバンド幅を確保しながら優
先順位の低いイニシエータの共用メモリへのアクセスタ
イムを短縮できるようにしたデータ処理装置及びその装
置におけるアクセス調停方法に関する。
先順位の高いイニシエータのバンド幅を確保しながら優
先順位の低いイニシエータの共用メモリへのアクセスタ
イムを短縮できるようにしたデータ処理装置及びその装
置におけるアクセス調停方法に関する。
【０００２】
【従来の技術】最近のバスアーキテクチャ構造において
は、バスにＣＰＵの他に多数の回路ブロック（ＣＰＵを
含め、これらはイニシエータと呼ばれている）、並びに
メモリが接続されていて、それらでバスを共有してい
て、それぞれバスに接続されている回路ブロックが、独
立して個別にデータの入出力等の要求を出せるようにな
っている。これにより、それぞれの回路ブロックを同様
に構成してバスに接続することにより、容易にシステム
を作成できるという利点が得られている。
は、バスにＣＰＵの他に多数の回路ブロック（ＣＰＵを
含め、これらはイニシエータと呼ばれている）、並びに
メモリが接続されていて、それらでバスを共有してい
て、それぞれバスに接続されている回路ブロックが、独
立して個別にデータの入出力等の要求を出せるようにな
っている。これにより、それぞれの回路ブロックを同様
に構成してバスに接続することにより、容易にシステム
を作成できるという利点が得られている。
【０００３】このような構成のバスアーキテクチャ構造
において問題になるのは、各回路ブロックが独立して個
別にアクセス要求を出せるようになっているので、その
ままでは混乱が生じることである。そのため、アービタ
（調停回路）を設けて、いずれの回路ブロックに対して
優先してデータの入出力のアクセスを許可するかを調停
しなければならない。
において問題になるのは、各回路ブロックが独立して個
別にアクセス要求を出せるようになっているので、その
ままでは混乱が生じることである。そのため、アービタ
（調停回路）を設けて、いずれの回路ブロックに対して
優先してデータの入出力のアクセスを許可するかを調停
しなければならない。
【０００４】その場合の調停方式としては、ＣＰＵ並び
に回路ブロックに対してアクセスの優先度の順位をつ
け、アービタがその優先順位にしたがって調停を行う方
式と、ＣＰＵ並びに回路ブロックには何も優先度の順位
をつけずに、要求の順番にアクセスを許可するというラ
ウンドロビン方式がある。また、上記優先度の順位を付
して調停を行わせる方式では、優先度の低い回路ブロッ
クは長時間に亘ってバスへのアクセスが与えられないと
いう事態が発生するため、これを防止する手法として、
優先度の順位と共に最大待ち時間を設定してやる手法が
知られている。この調停方式によれば、優先度の低いイ
ニシエータであっても、最大待ち時間を経過すると優先
度の最高のものに変換されるので、それにより優先度の
低いものに対して長時間に亘ってアクセス権が付与され
ないという事態の発生は回避される。
に回路ブロックに対してアクセスの優先度の順位をつ
け、アービタがその優先順位にしたがって調停を行う方
式と、ＣＰＵ並びに回路ブロックには何も優先度の順位
をつけずに、要求の順番にアクセスを許可するというラ
ウンドロビン方式がある。また、上記優先度の順位を付
して調停を行わせる方式では、優先度の低い回路ブロッ
クは長時間に亘ってバスへのアクセスが与えられないと
いう事態が発生するため、これを防止する手法として、
優先度の順位と共に最大待ち時間を設定してやる手法が
知られている。この調停方式によれば、優先度の低いイ
ニシエータであっても、最大待ち時間を経過すると優先
度の最高のものに変換されるので、それにより優先度の
低いものに対して長時間に亘ってアクセス権が付与され
ないという事態の発生は回避される。
【０００５】また、このような調停方法に関連する先行
技術として、特開平１１−１９１０７５号公報には、複
数の装置によりメモリのような共有資源へのアクセスを
制御する共有資源アクセス・システムであって、記憶し
た基準優先順位の数値、待ち時間の数値、帯域幅の数値
及び処理能力の数値の中の一つを含む変数に基づいて、
資源アクセス要求への優先順位の数値をコード化する優
先順位エンコーダと、待ち状態の資源アクセス要求の優
先順位の数値を解読して比較し選出要求を決定する優先
順位デコーダと、待機中の資源アクセス要求に対する共
有資源の少なくとも一つのアドレスを解読するアドレス
・デコーダと、現在アクティブな資源アクセス要求と優
先順位デコーダからの選出要求との間で調停し出力を供
給する調停装置と、該調停装置からの出力に基づいて共
有資源へのアクセスを制御する資源コントローラとを備
えたものについて開示がなされている。
技術として、特開平１１−１９１０７５号公報には、複
数の装置によりメモリのような共有資源へのアクセスを
制御する共有資源アクセス・システムであって、記憶し
た基準優先順位の数値、待ち時間の数値、帯域幅の数値
及び処理能力の数値の中の一つを含む変数に基づいて、
資源アクセス要求への優先順位の数値をコード化する優
先順位エンコーダと、待ち状態の資源アクセス要求の優
先順位の数値を解読して比較し選出要求を決定する優先
順位デコーダと、待機中の資源アクセス要求に対する共
有資源の少なくとも一つのアドレスを解読するアドレス
・デコーダと、現在アクティブな資源アクセス要求と優
先順位デコーダからの選出要求との間で調停し出力を供
給する調停装置と、該調停装置からの出力に基づいて共
有資源へのアクセスを制御する資源コントローラとを備
えたものについて開示がなされている。
【０００６】
【発明が解決しようとする課題】ところで、上記のよう
に共有メモリへのアクセスの優先度と共に最大待ち時間
を設定した場合には、主にＣＰＵの共有メモリへのデー
タアクセスに問題が生じる。この点について詳述する
と、まずＣＰＵは一つの処理を終了しなければ、基本的
に次の処理へ進めない構造となっている。これに対し、
その他の回路ブロック（イニシエータ）はバッファを設
けることにより、バスへのアクセスの“待ち”を吸収す
ることができる。
に共有メモリへのアクセスの優先度と共に最大待ち時間
を設定した場合には、主にＣＰＵの共有メモリへのデー
タアクセスに問題が生じる。この点について詳述する
と、まずＣＰＵは一つの処理を終了しなければ、基本的
に次の処理へ進めない構造となっている。これに対し、
その他の回路ブロック（イニシエータ）はバッファを設
けることにより、バスへのアクセスの“待ち”を吸収す
ることができる。
【０００７】すなわち、カメラシステム等においては、
ＣＰＵに最高の優先度をもたせると、常にＣＰＵばかり
バスにアクセスするという事態が生じるので、他のＣＣ
ＤＩ／Ｆなどの一定のレートで出力するイニシエータ
が、その出力を止められてしまい問題となる。そこで、
ＣＰＵ以外のＣＣＤＩ／Ｆなどのイニシエータのそれぞ
れに対し、最大待ち時間を設定してやらなければならな
くなる。しかしながら、これらのイニシエータに対する
最大待ち時間の設定は非常に複雑になり、その設定は困
難である。この問題を回避するため、非常にデータが混
み一定のデータレートを確保しなければならないＣＣＤ
Ｉ／Ｆなどのイニシエータに対して優先度を高く設定
し、そうではないＣＰＵに対して優先度をそれより下位
に設定している。
ＣＰＵに最高の優先度をもたせると、常にＣＰＵばかり
バスにアクセスするという事態が生じるので、他のＣＣ
ＤＩ／Ｆなどの一定のレートで出力するイニシエータ
が、その出力を止められてしまい問題となる。そこで、
ＣＰＵ以外のＣＣＤＩ／Ｆなどのイニシエータのそれぞ
れに対し、最大待ち時間を設定してやらなければならな
くなる。しかしながら、これらのイニシエータに対する
最大待ち時間の設定は非常に複雑になり、その設定は困
難である。この問題を回避するため、非常にデータが混
み一定のデータレートを確保しなければならないＣＣＤ
Ｉ／Ｆなどのイニシエータに対して優先度を高く設定
し、そうではないＣＰＵに対して優先度をそれより下位
に設定している。
【０００８】したがって、このように優先順位を割り当
てた態様のバスアーキテクチャ構造において、優先順位
の低いＣＰＵに最大待ち時間を設定してやると、ＣＰＵ
がバス要求をした時点で直ちにバスにアクセスすること
ができ、バス権が渡されることができる状態になってい
るにも拘わらず、バス要求アクセスをした時点から設定
された最大待ち時間を経過しないとアクセス許可が得ら
れないという事態が発生し、ＣＰＵの処理性能を上げら
れないという問題が生じる。
てた態様のバスアーキテクチャ構造において、優先順位
の低いＣＰＵに最大待ち時間を設定してやると、ＣＰＵ
がバス要求をした時点で直ちにバスにアクセスすること
ができ、バス権が渡されることができる状態になってい
るにも拘わらず、バス要求アクセスをした時点から設定
された最大待ち時間を経過しないとアクセス許可が得ら
れないという事態が発生し、ＣＰＵの処理性能を上げら
れないという問題が生じる。
【０００９】本発明は、バスアーキテクチュア構造に対
して従来の優先順位と共に最大待ち時間を設定するとい
う方式を適用した場合における上記問題点を解消するた
めになされたもので、優先順位の高いイニシエータには
一定のバンド幅を確保させながら、優先順位の低いイニ
シエータにはアクセスタイムを短縮して高速に処理させ
ることができるようにしたデータ処理装置及びその装置
におけるアクセス調停方法を提供することを目的とす
る。
して従来の優先順位と共に最大待ち時間を設定するとい
う方式を適用した場合における上記問題点を解消するた
めになされたもので、優先順位の高いイニシエータには
一定のバンド幅を確保させながら、優先順位の低いイニ
シエータにはアクセスタイムを短縮して高速に処理させ
ることができるようにしたデータ処理装置及びその装置
におけるアクセス調停方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
め、請求項１に係る発明は、バスに接続され、画像デー
タに係る処理を行う第１のイニシエータと、該第１のイ
ニシエータよりも前記バスに対する優先順位の低い第２
のイニシエータと、前記第１のイニシエータ及び第２の
イニシエータによるデータアクセスが可能になされた共
有メモリと、前記第２のイニシエータから前記共有メモ
リへアクセスを行ったときを基準として前記第２のイニ
シエータによる前記共有メモリへの次のアクセスが優先
的に調停されるようになされた調停手段とでデータ処理
装置を構成するものであり、また請求項２に係る発明
は、請求項１に係るデータ処理装置において、前記調停
手段は、前記第２のイニシエータによるアクセスが行わ
れたときから所定時間が経過した後に次のアクセスを行
うように調停がなされることを特徴とするものであり、
また請求項５に係る発明は、請求項１に係るデータ処理
装置において、前記第２のイニシエータは、システムコ
ントローラからなることを特徴とするものであり、更に
請求項６に係る発明は、バスに接続された第１のイニシ
エータ及び該第１のイニシエータよりも前記バスに対す
るアクセス優先順位の低い第２のイニシエータと、前記
第１及び第２のイニシエータによるデータアクセスが可
能にされた共有メモリと、前記第１及び第２のイニシエ
ータの前記共有メモリへのアクセスを調停する手段とを
有するデータ処理装置におけるアクセス調停方法におい
て、前記第２のイニシエータから前記共有メモリへアク
セスを行ったときを基準として該第２のイニシエータに
よる前記共有メモリへの次のアクセスを優先的に調停す
ることを特徴とするものである。
め、請求項１に係る発明は、バスに接続され、画像デー
タに係る処理を行う第１のイニシエータと、該第１のイ
ニシエータよりも前記バスに対する優先順位の低い第２
のイニシエータと、前記第１のイニシエータ及び第２の
イニシエータによるデータアクセスが可能になされた共
有メモリと、前記第２のイニシエータから前記共有メモ
リへアクセスを行ったときを基準として前記第２のイニ
シエータによる前記共有メモリへの次のアクセスが優先
的に調停されるようになされた調停手段とでデータ処理
装置を構成するものであり、また請求項２に係る発明
は、請求項１に係るデータ処理装置において、前記調停
手段は、前記第２のイニシエータによるアクセスが行わ
れたときから所定時間が経過した後に次のアクセスを行
うように調停がなされることを特徴とするものであり、
また請求項５に係る発明は、請求項１に係るデータ処理
装置において、前記第２のイニシエータは、システムコ
ントローラからなることを特徴とするものであり、更に
請求項６に係る発明は、バスに接続された第１のイニシ
エータ及び該第１のイニシエータよりも前記バスに対す
るアクセス優先順位の低い第２のイニシエータと、前記
第１及び第２のイニシエータによるデータアクセスが可
能にされた共有メモリと、前記第１及び第２のイニシエ
ータの前記共有メモリへのアクセスを調停する手段とを
有するデータ処理装置におけるアクセス調停方法におい
て、前記第２のイニシエータから前記共有メモリへアク
セスを行ったときを基準として該第２のイニシエータに
よる前記共有メモリへの次のアクセスを優先的に調停す
ることを特徴とするものである。
【００１１】このように構成されたデータ処理装置及び
それにおけるアクセス調停方法においては、優先順位の
低い第２のイニシエータから共有メモリへのアクセスを
行ったときを基準として該第２のイニシエータによる共
有メモリへの次のアクセスが優先的に調停されるよう
に、つまり優先順位の低い第２のイニシエータに対して
は、前回のアクセスからの所定の待ち時間を経過した後
に次のアクセスが行われるように調停がなされるので、
第２のイニシエータがバス要求した瞬間にバス権が渡さ
れる確率が高くなり、これにより優先順位の高い第１の
イニシエータのバンド幅を確保しながら、且つＣＰＵな
どの優先順位の低い第２のイニシエータが不要な待ち時
間を要することのない高速アクセスの可能な、データ処
理装置及びその装置におけるアクセス調停方法を実現す
ることができる。
それにおけるアクセス調停方法においては、優先順位の
低い第２のイニシエータから共有メモリへのアクセスを
行ったときを基準として該第２のイニシエータによる共
有メモリへの次のアクセスが優先的に調停されるよう
に、つまり優先順位の低い第２のイニシエータに対して
は、前回のアクセスからの所定の待ち時間を経過した後
に次のアクセスが行われるように調停がなされるので、
第２のイニシエータがバス要求した瞬間にバス権が渡さ
れる確率が高くなり、これにより優先順位の高い第１の
イニシエータのバンド幅を確保しながら、且つＣＰＵな
どの優先順位の低い第２のイニシエータが不要な待ち時
間を要することのない高速アクセスの可能な、データ処
理装置及びその装置におけるアクセス調停方法を実現す
ることができる。
【００１２】請求項３に係る発明は、請求項２に係るデ
ータ処理装置において、前記調停手段は、前記第２のイ
ニシエータによるアクセスが行われたときから前記第１
のイニシエータによる所定の処理時間に基づいた時間が
経過した後に前記第２のイニシエータによるアクセスを
行うように調停がなされることを特徴とするものであ
る。このように調停手段を構成することにより、ＣＣＤ
Ｉ／Ｆなどの第２のイニシエータの出力に余計なバッフ
ァを要することなく効率的に、第１及び第２のイニシエ
ータのメモリアクセスが可能となる。
ータ処理装置において、前記調停手段は、前記第２のイ
ニシエータによるアクセスが行われたときから前記第１
のイニシエータによる所定の処理時間に基づいた時間が
経過した後に前記第２のイニシエータによるアクセスを
行うように調停がなされることを特徴とするものであ
る。このように調停手段を構成することにより、ＣＣＤ
Ｉ／Ｆなどの第２のイニシエータの出力に余計なバッフ
ァを要することなく効率的に、第１及び第２のイニシエ
ータのメモリアクセスが可能となる。
【００１３】請求項４に係る発明は、請求項１に係るデ
ータ処理装置において、撮像により画像データを得る撮
像手段を更に有し、前記第１のイニシエータは、前記撮
像手段により得られた画像データに対してデータ処理を
行うようになされたことを特徴とするものである。この
ように構成することにより、ＣＣＤなどの撮像手段で得
られた画像データを処理する第１のイニシエータが共有
メモリへアクセスする場合でも、ＣＰＵなどの優先順位
の低い第２のイニシエータが無駄な待ち時間を要するこ
となくアクセス可能となる。
ータ処理装置において、撮像により画像データを得る撮
像手段を更に有し、前記第１のイニシエータは、前記撮
像手段により得られた画像データに対してデータ処理を
行うようになされたことを特徴とするものである。この
ように構成することにより、ＣＣＤなどの撮像手段で得
られた画像データを処理する第１のイニシエータが共有
メモリへアクセスする場合でも、ＣＰＵなどの優先順位
の低い第２のイニシエータが無駄な待ち時間を要するこ
となくアクセス可能となる。
【００１４】
【発明の実施の形態】次に、実施の形態について説明す
る。図１は、本発明に係るデータ処理装置及びその装置
におけるアクセス調停方法の実施の形態を、デジタルカ
メラシステムに適用した場合の構成例を示すブロック構
成図である。図１において、１は共有バス、２はＣＰ
Ｕ、３は図示しないＣＣＤ撮像素子からの画像データを
出力するためのＦＩＦＯなどのバッファ等からなるＣＣ
ＤＩ／Ｆ、４はＣＣＤ画像データを記憶するＳＤＲＡＭ
などからなる共有メモリ、５，６は共有メモリに記憶さ
れた画像データを読み出して画像処理する第１及び第２
の画像処理部、７は画像処理され再度共有メモリ４に記
憶されている画像データを読み出して、ビデオ信号とし
て出力するためのＦＩＦＯなどのバッファ等からなるビ
デオＩ／Ｆ、８は共有バス１にそれぞれ接続されている
ＣＰＵ２，ＣＣＤＩ／Ｆ３，第１及び第２の画像処理部
５，６，ビデオＩ／Ｆ７からなる各イニシエータからの
個別のメモリアクセス要求への優先順位、並びに前回の
アクセスからの待ち時間を設定して、各イニシエータか
らのアクセスを調停し出力するアービタ（調停回路）、
９はアービタ８の出力に基づいて共有メモリ４へのアク
セスを制御するメモリコントローラである。
る。図１は、本発明に係るデータ処理装置及びその装置
におけるアクセス調停方法の実施の形態を、デジタルカ
メラシステムに適用した場合の構成例を示すブロック構
成図である。図１において、１は共有バス、２はＣＰ
Ｕ、３は図示しないＣＣＤ撮像素子からの画像データを
出力するためのＦＩＦＯなどのバッファ等からなるＣＣ
ＤＩ／Ｆ、４はＣＣＤ画像データを記憶するＳＤＲＡＭ
などからなる共有メモリ、５，６は共有メモリに記憶さ
れた画像データを読み出して画像処理する第１及び第２
の画像処理部、７は画像処理され再度共有メモリ４に記
憶されている画像データを読み出して、ビデオ信号とし
て出力するためのＦＩＦＯなどのバッファ等からなるビ
デオＩ／Ｆ、８は共有バス１にそれぞれ接続されている
ＣＰＵ２，ＣＣＤＩ／Ｆ３，第１及び第２の画像処理部
５，６，ビデオＩ／Ｆ７からなる各イニシエータからの
個別のメモリアクセス要求への優先順位、並びに前回の
アクセスからの待ち時間を設定して、各イニシエータか
らのアクセスを調停し出力するアービタ（調停回路）、
９はアービタ８の出力に基づいて共有メモリ４へのアク
セスを制御するメモリコントローラである。
【００１５】ここで、ＣＰＵ２のバス要求に対する優先
順位は、ＣＰＵ２以外のＣＣＤＩ／Ｆ３やビデオＩ／Ｆ
７などの他のイニシエータの優先順位より低く設定され
ており、このＣＰＵ２は請求項１に係る発明における第
２のイニシエータに対応するものであり、ＣＰＵ以外の
他のイニシエータは優先順位がＣＰＵ２より高い第１の
イニシエータに対応するものである。
順位は、ＣＰＵ２以外のＣＣＤＩ／Ｆ３やビデオＩ／Ｆ
７などの他のイニシエータの優先順位より低く設定され
ており、このＣＰＵ２は請求項１に係る発明における第
２のイニシエータに対応するものであり、ＣＰＵ以外の
他のイニシエータは優先順位がＣＰＵ２より高い第１の
イニシエータに対応するものである。
【００１６】次に、上記のように構成されている実施の
形態の動作について説明する。まず説明の都合上、本発
明に係る実施の形態の説明に先立ち、従来の優先度と最
大待ち時間を設定する方式を適用した場合における動作
を、図２の（Ａ）に基づいて説明する。優先順位がＣＣ
ＤＩ／Ｆ３やビデオＩ／Ｆ７より低く設定されているＣ
ＰＵ２が、該ＣＰＵ２のプログラムに従ってデータリー
ドのために時点ｔ11においてバス要求を行った場合、バ
ス要求時点ｔ11から最大待ち時間ＴM 経過した時点ｔ12
において、アービタ８からＣＰＵ２に対して第１の優先
順位が与えられバス１にアクセス可能となり、データリ
ード動作を開始する。ＣＰＵ２によるデータリード動作
が終了後、再びＣＰＵ２以外の本来優先順位の高いＣＣ
ＤＩ／Ｆ３やビデオＩ／Ｆ７などの第１のイニシエータ
がバス権を取得する。同様にして、時点ｔ13において再
びＣＰＵ２がバス要求を行うと、バス要求時点時点ｔ13
から最大待ち時間ＴM 経過する時点ｔ14で、ＣＰＵ２が
第１の優先順位に切り替わり、バス権が与えられてデー
タライト動作を実行する。
形態の動作について説明する。まず説明の都合上、本発
明に係る実施の形態の説明に先立ち、従来の優先度と最
大待ち時間を設定する方式を適用した場合における動作
を、図２の（Ａ）に基づいて説明する。優先順位がＣＣ
ＤＩ／Ｆ３やビデオＩ／Ｆ７より低く設定されているＣ
ＰＵ２が、該ＣＰＵ２のプログラムに従ってデータリー
ドのために時点ｔ11においてバス要求を行った場合、バ
ス要求時点ｔ11から最大待ち時間ＴM 経過した時点ｔ12
において、アービタ８からＣＰＵ２に対して第１の優先
順位が与えられバス１にアクセス可能となり、データリ
ード動作を開始する。ＣＰＵ２によるデータリード動作
が終了後、再びＣＰＵ２以外の本来優先順位の高いＣＣ
ＤＩ／Ｆ３やビデオＩ／Ｆ７などの第１のイニシエータ
がバス権を取得する。同様にして、時点ｔ13において再
びＣＰＵ２がバス要求を行うと、バス要求時点時点ｔ13
から最大待ち時間ＴM 経過する時点ｔ14で、ＣＰＵ２が
第１の優先順位に切り替わり、バス権が与えられてデー
タライト動作を実行する。
【００１７】この場合、ＣＰＵ２に対して設定される最
大待ち時間ＴM は、他の優先順位の高いイニシエータの
処理との関係上、かなり余裕をもって設定されている。
したがって、例えば、ＣＰＵ２からバス要求が行われた
時点ｔ11において、優先順位の高いＣＣＤＩ／Ｆ３やビ
デオＩ／Ｆ７におけるバッファに空きがあって処理に余
裕がある場合には、直ちにＣＰＵ２にバス権を渡すこと
が可能である。しかしながら、この方式では、ＣＰＵ２
に対しては最大待ち時間ＴM が設定されているため、そ
の時間ＴM の間ＣＰＵ２は待たされることになり、ＣＰ
Ｕ２の処理が遅れてしまうという問題点があった。
大待ち時間ＴM は、他の優先順位の高いイニシエータの
処理との関係上、かなり余裕をもって設定されている。
したがって、例えば、ＣＰＵ２からバス要求が行われた
時点ｔ11において、優先順位の高いＣＣＤＩ／Ｆ３やビ
デオＩ／Ｆ７におけるバッファに空きがあって処理に余
裕がある場合には、直ちにＣＰＵ２にバス権を渡すこと
が可能である。しかしながら、この方式では、ＣＰＵ２
に対しては最大待ち時間ＴM が設定されているため、そ
の時間ＴM の間ＣＰＵ２は待たされることになり、ＣＰ
Ｕ２の処理が遅れてしまうという問題点があった。
【００１８】これに対して、本発明においては、“最大
待ち時間”ではなく、“前回アクセスからの待ち時間”
を設定するものである。そして、ＣＰＵ２の前回アクセ
スした時点からその設定時間が経過すれば、ＣＰＵ２を
第１の優先順位とするものであり、次にその動作を図２
の（Ｂ）に基づいて説明する。時点ｔ0 において、前回
のＣＰＵ２のバスへのアクセスが開始されたものとし、
それ以降時点ｔ1 において、予め設定されている“前回
アクセスからの待ち時間”ＴO が経過し、アービタ８か
らＣＰＵ２に対して第１の優先順位が与えられる。しか
し、この動作例においては、この時点ｔ1 では未だＣＰ
Ｕ２からバス要求が出されておらず、引き続き本来優先
順位の高いＣＣＤＩ／Ｆ３又はビデオＩ／Ｆ７がバス権
を保持している。
待ち時間”ではなく、“前回アクセスからの待ち時間”
を設定するものである。そして、ＣＰＵ２の前回アクセ
スした時点からその設定時間が経過すれば、ＣＰＵ２を
第１の優先順位とするものであり、次にその動作を図２
の（Ｂ）に基づいて説明する。時点ｔ0 において、前回
のＣＰＵ２のバスへのアクセスが開始されたものとし、
それ以降時点ｔ1 において、予め設定されている“前回
アクセスからの待ち時間”ＴO が経過し、アービタ８か
らＣＰＵ２に対して第１の優先順位が与えられる。しか
し、この動作例においては、この時点ｔ1 では未だＣＰ
Ｕ２からバス要求が出されておらず、引き続き本来優先
順位の高いＣＣＤＩ／Ｆ３又はビデオＩ／Ｆ７がバス権
を保持している。
【００１９】次いで、時点ｔ2 （従来方式の時点ｔ11に
対応する）において、ＣＰＵ２からバス要求がなされた
場合は、ＣＰＵ２は既に第１の優先順位に切り替えられ
ているため、瞬時にバス権が与えられデータ転送が実行
される。ＣＰＵ２によるデータ転送動作の終了後、再び
ＣＰＵ２以外の本来優先順位の高いＣＣＤＩ／Ｆ３やビ
デオＩ／Ｆ７などのイニシエータがバス権を取得し、処
理を実行する。
対応する）において、ＣＰＵ２からバス要求がなされた
場合は、ＣＰＵ２は既に第１の優先順位に切り替えられ
ているため、瞬時にバス権が与えられデータ転送が実行
される。ＣＰＵ２によるデータ転送動作の終了後、再び
ＣＰＵ２以外の本来優先順位の高いＣＣＤＩ／Ｆ３やビ
デオＩ／Ｆ７などのイニシエータがバス権を取得し、処
理を実行する。
【００２０】続いて、時点ｔ3 において、ＣＰＵ２の前
回アクセス開始から所定の待ち時間ＴO が経過し、同様
にＣＰＵ２に対して第１の優先順位が与えられる。この
時点ｔ3 においては、この動作例では未だＣＰＵ２から
バス要求が出されておらず、引き続きＣＣＤＩ／Ｆ３又
はビデオＩ／Ｆ７がバス権を保持している。次いで、時
点ｔ4 （従来方式の時点ｔ13に対応する）において、Ｃ
ＰＵ２からバス要求がなされた場合は、ＣＰＵ２は既に
第１の優先順位に切り替えられているため、瞬時にバス
権が与えられデータ転送が実行される。
回アクセス開始から所定の待ち時間ＴO が経過し、同様
にＣＰＵ２に対して第１の優先順位が与えられる。この
時点ｔ3 においては、この動作例では未だＣＰＵ２から
バス要求が出されておらず、引き続きＣＣＤＩ／Ｆ３又
はビデオＩ／Ｆ７がバス権を保持している。次いで、時
点ｔ4 （従来方式の時点ｔ13に対応する）において、Ｃ
ＰＵ２からバス要求がなされた場合は、ＣＰＵ２は既に
第１の優先順位に切り替えられているため、瞬時にバス
権が与えられデータ転送が実行される。
【００２１】このように、前回のバスアクセス開始から
所定の待ち時間ＴO が経過している場合は、バス要求と
同時にＣＰＵ２には第１の優先順位が与えられ、バス権
を取得することになり、ＣＰＵ２は待たされることな
く、バスにアクセスすることが可能となる。なお、当然
のことながら、前回アクセス開始から所定の待ち時間Ｔ
O 経過前、図示例では時点ｔ1 又はｔ3 以前にＣＰＵ２
からバス要求がなされた場合は、待ち時間ＴO が経過す
るまで、すなわち図示例では時点ｔ1 又はｔ3 まで、Ｃ
ＰＵのバスアクセスは待たされる。
所定の待ち時間ＴO が経過している場合は、バス要求と
同時にＣＰＵ２には第１の優先順位が与えられ、バス権
を取得することになり、ＣＰＵ２は待たされることな
く、バスにアクセスすることが可能となる。なお、当然
のことながら、前回アクセス開始から所定の待ち時間Ｔ
O 経過前、図示例では時点ｔ1 又はｔ3 以前にＣＰＵ２
からバス要求がなされた場合は、待ち時間ＴO が経過す
るまで、すなわち図示例では時点ｔ1 又はｔ3 まで、Ｃ
ＰＵのバスアクセスは待たされる。
【００２２】次に、アービタ８において予め設定される
“前回アクセスからの待ち時間”Ｔ O の設定について説
明する。この待ち時間ＴO の期間内に、ＣＰＵ２のアク
セス処理の他に、ＣＰＵ２より優先順位の高いＣＣＤＩ
／ＦやビデオＩ／Ｆなどのイニシエータにおけるオーバ
ーフローの発生しないデータのバス転送処理を完了させ
ることが必要である。したがって、この待ち時間ＴO は
少なくとも、ＣＰＵ２の処理の他に、上記ＣＣＤＩ／Ｆ
やビデオＩ／Ｆなどの他のイニシエータの処理をオーバ
ーフローさせずに完了させる時間に設定しなければなら
ない。そして、このような待ち時間ＴO を設定すること
により、ＣＰＵ２以外の他のイニシエータに対してオー
バーフローさせずにデータのバス転送処理の可能な一定
のバンド幅を確保させることができ、余分のバッファを
設けることなく効果的にメモリアクセスが可能となる。
“前回アクセスからの待ち時間”Ｔ O の設定について説
明する。この待ち時間ＴO の期間内に、ＣＰＵ２のアク
セス処理の他に、ＣＰＵ２より優先順位の高いＣＣＤＩ
／ＦやビデオＩ／Ｆなどのイニシエータにおけるオーバ
ーフローの発生しないデータのバス転送処理を完了させ
ることが必要である。したがって、この待ち時間ＴO は
少なくとも、ＣＰＵ２の処理の他に、上記ＣＣＤＩ／Ｆ
やビデオＩ／Ｆなどの他のイニシエータの処理をオーバ
ーフローさせずに完了させる時間に設定しなければなら
ない。そして、このような待ち時間ＴO を設定すること
により、ＣＰＵ２以外の他のイニシエータに対してオー
バーフローさせずにデータのバス転送処理の可能な一定
のバンド幅を確保させることができ、余分のバッファを
設けることなく効果的にメモリアクセスが可能となる。
【００２３】なお、上記実施の形態では、前回アクセス
からの待ち時間の設定においては、前回アクセスの開始
時点からの待ち時間を設定したものを示したが、この前
回アクセスからの待ち時間は、前回アクセスの終了時点
からの時間として設定してもよい。このように待ち時間
を設定した場合は、この待ち時間内にＣＣＤＩ／Ｆやビ
デオＩ／Ｆなどの他のイニシエータの処理をオーバーフ
ローさせずに完了させる時間に設定すればよい。
からの待ち時間の設定においては、前回アクセスの開始
時点からの待ち時間を設定したものを示したが、この前
回アクセスからの待ち時間は、前回アクセスの終了時点
からの時間として設定してもよい。このように待ち時間
を設定した場合は、この待ち時間内にＣＣＤＩ／Ｆやビ
デオＩ／Ｆなどの他のイニシエータの処理をオーバーフ
ローさせずに完了させる時間に設定すればよい。
【００２４】また、上記実施の形態では、ＣＰＵ２から
アクセスする場合について説明をしたが、これに限ら
ず、データキャッシュを介してアクセスする場合にも同
様な効果が得られる。更に、データとしては、上記実施
の形態の画像データに限らず、一定のデータレートを保
証することを要する処理を行う場合にも利用できるもの
である。
アクセスする場合について説明をしたが、これに限ら
ず、データキャッシュを介してアクセスする場合にも同
様な効果が得られる。更に、データとしては、上記実施
の形態の画像データに限らず、一定のデータレートを保
証することを要する処理を行う場合にも利用できるもの
である。
【００２５】
【発明の効果】以上実施の形態に基づいて説明したよう
に、請求項１，２，５及び６に係る発明によれば、アク
セス優先順位の低い第２のイニシエータから共有メモリ
へのアクセスを行ったときを基準として該第２のイニシ
エータへの次のアクセスが優先的に調停されるように構
成されているので、第２のイニシエータがバス要求した
瞬間にバス権が渡される確率が高くなり、優先順位の高
い第１のイニシエータのバンド幅を確保しながら、ＣＰ
Ｕなどのアクセス優先順位の低い第２のイニシエータの
高速アクセスを可能にするデータ処理装置及びその装置
におけるアクセス調停方法を実現することができる。ま
た請求項３に係る発明によれば、ＣＣＤなどの第２のイ
ニシエータの出力に余分なバッファを要することなく、
効率的な第１及び第２のイニシエータのメモリアクセス
が可能となる。また請求項４に係る発明にによれば、Ｃ
ＣＤなどの撮像手段で得られた画像データが共有メモリ
へアクセスする場合でも、ＣＰＵなどの優先順位の低い
第２のイニシエータが無駄な待ち時間を要することな
く、アクセス可能となる。
に、請求項１，２，５及び６に係る発明によれば、アク
セス優先順位の低い第２のイニシエータから共有メモリ
へのアクセスを行ったときを基準として該第２のイニシ
エータへの次のアクセスが優先的に調停されるように構
成されているので、第２のイニシエータがバス要求した
瞬間にバス権が渡される確率が高くなり、優先順位の高
い第１のイニシエータのバンド幅を確保しながら、ＣＰ
Ｕなどのアクセス優先順位の低い第２のイニシエータの
高速アクセスを可能にするデータ処理装置及びその装置
におけるアクセス調停方法を実現することができる。ま
た請求項３に係る発明によれば、ＣＣＤなどの第２のイ
ニシエータの出力に余分なバッファを要することなく、
効率的な第１及び第２のイニシエータのメモリアクセス
が可能となる。また請求項４に係る発明にによれば、Ｃ
ＣＤなどの撮像手段で得られた画像データが共有メモリ
へアクセスする場合でも、ＣＰＵなどの優先順位の低い
第２のイニシエータが無駄な待ち時間を要することな
く、アクセス可能となる。
【図１】本発明に係るデータ処理装置及びその装置にお
けるアクセス調停方法をデジタルカメラシステムに適用
した場合の構成例を示すブロック図である。
けるアクセス調停方法をデジタルカメラシステムに適用
した場合の構成例を示すブロック図である。
【図２】図１に示した構成例における本発明の動作及び
比較のため従来の方式を適用した場合の動作を説明する
ためのタイミング図である。
比較のため従来の方式を適用した場合の動作を説明する
ためのタイミング図である。
１ 共有バス ２ ＣＰＵ ３ ＣＣＤＩ／Ｆ ４ 共有メモリ ５ 第１の画像処理部 ６ 第２の画像処理部 ７ ビデオＩ／Ｆ ８ アービタ（調停回路） ９ メモリコントローラ
Claims (6)
- 【請求項１】 バスに接続され、画像データに係る処理
を行う第１のイニシエータと、該第１のイニシエータよ
りも前記バスに対する優先順位の低い第２のイニシエー
タと、前記第１のイニシエータ及び第２のイニシエータ
によるデータアクセスが可能になされた共有メモリと、
前記第２のイニシエータから前記共有メモリへアクセス
を行ったときを基準として前記第２のイニシエータによ
る前記共有メモリへの次のアクセスが優先的に調停され
るようになされた調停手段とを有することを特徴とする
データ処理装置。 - 【請求項２】 前記調停手段は、前記第２のイニシエー
タによるアクセスが行われたときから所定時間が経過し
た後に次のアクセスを行うように調停がなされることを
特徴とする請求項１に係るデータ処理装置。 - 【請求項３】 前記調停手段は、前記第２のイニシエー
タによるアクセスが行われたときから前記第１のイニシ
エータによる所定の処理時間に基づいた時間が経過した
後に前記第２のイニシエータによるアクセスを行うよう
に調停がなされることを特徴とする請求項２に係るデー
タ処理装置。 - 【請求項４】 撮像により画像データを得る撮像手段を
更に有し、前記第１のイニシエータは、前記撮像手段に
より得られた画像データに対してデータ処理を行うよう
になされたことを特徴とする請求項１に係るデータ処理
装置。 - 【請求項５】 前記第２のイニシエータは、システムコ
ントローラからなることを特徴とする請求項１に係るデ
ータ処理装置。 - 【請求項６】 バスに接続された第１のイニシエータ及
び該第１のイニシエータよりも前記バスに対するアクセ
ス優先順位の低い第２のイニシエータと、前記第１及び
第２のイニシエータによるデータアクセスが可能にされ
た共有メモリと、前記第１及び第２のイニシエータの前
記共有メモリへのアクセスを調停する手段とを有するデ
ータ処理装置におけるアクセス調停方法において、前記
第２のイニシエータから前記共有メモリへアクセスを行
ったときを基準として該第２のイニシエータによる前記
共有メモリへの次のアクセスを優先的に調停することを
特徴とするアクセス調停方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001106583A JP4633290B2 (ja) | 2001-04-05 | 2001-04-05 | データ処理装置及びその装置におけるアクセス調停方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001106583A JP4633290B2 (ja) | 2001-04-05 | 2001-04-05 | データ処理装置及びその装置におけるアクセス調停方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002304368A true JP2002304368A (ja) | 2002-10-18 |
| JP4633290B2 JP4633290B2 (ja) | 2011-02-16 |
Family
ID=18959054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001106583A Expired - Fee Related JP4633290B2 (ja) | 2001-04-05 | 2001-04-05 | データ処理装置及びその装置におけるアクセス調停方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4633290B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006039672A (ja) * | 2004-07-22 | 2006-02-09 | Olympus Corp | バス要求制御回路 |
| WO2007004696A1 (ja) | 2005-07-06 | 2007-01-11 | Matsushita Electric Industrial Co., Ltd. | アクセス制御装置、アクセス制御集積回路、及びアクセス制御方法 |
| US7725633B2 (en) | 2004-06-24 | 2010-05-25 | Panasonic Corporation | Arbitration device for arbitrating among a plurality of master devices, arbitration method, and video processing device including the arbitration device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266360A (ja) * | 1985-09-19 | 1987-03-25 | Fujitsu Ltd | 優先度制御方式 |
| JPH09269927A (ja) * | 1996-03-29 | 1997-10-14 | Mitsubishi Electric Corp | バスアクセス方法、バス、並びにバス接続システム |
| JP2000341572A (ja) * | 1999-05-31 | 2000-12-08 | Ricoh Co Ltd | デジタルカメラ |
| JP2004171209A (ja) * | 2002-11-19 | 2004-06-17 | Matsushita Electric Ind Co Ltd | 共有メモリデータ転送装置 |
| US20040229741A1 (en) * | 2003-02-13 | 2004-11-18 | Hotten Maschinenbau Gmbh | Method of and apparatus for accordion folding of endless webs |
-
2001
- 2001-04-05 JP JP2001106583A patent/JP4633290B2/ja not_active Expired - Fee Related
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| US7725633B2 (en) | 2004-06-24 | 2010-05-25 | Panasonic Corporation | Arbitration device for arbitrating among a plurality of master devices, arbitration method, and video processing device including the arbitration device |
| US7779190B2 (en) | 2004-06-24 | 2010-08-17 | Panasonic Corporation | Arbitration device for arbitrating among a plurality of master devices, arbitration method, and video processing device including the arbitration device |
| JP2006039672A (ja) * | 2004-07-22 | 2006-02-09 | Olympus Corp | バス要求制御回路 |
| CN100388762C (zh) * | 2004-07-22 | 2008-05-14 | 奥林巴斯株式会社 | 总线要求控制电路 |
| WO2007004696A1 (ja) | 2005-07-06 | 2007-01-11 | Matsushita Electric Industrial Co., Ltd. | アクセス制御装置、アクセス制御集積回路、及びアクセス制御方法 |
| US7904666B2 (en) | 2005-07-06 | 2011-03-08 | Panasonic Corporation | Access control device, access control integrated circuit, and access control method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4633290B2 (ja) | 2011-02-16 |
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