JP2002041446A

JP2002041446A - データ処理装置

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Publication number: JP2002041446A
Application number: JP2000223263A
Authority: JP
Inventors: Shunichi Kaizu; 俊一海津
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2000-07-25
Filing date: 2000-07-25
Publication date: 2002-02-08

Abstract

(57)【要約】【課題】データ供給装置に対する待機要求の発生頻度
を抑制する。【解決手段】データ供給装置１０が、データｄ＿ｉｎ
をデータ処理回路１２−１，１２−２，１２−４に供給
する。データバッファ１４−１〜４は、それぞれデータ
処理回路１２−１〜４の出力をバッファリングする。各
データバッファ１４−１〜４は、ＤＭＡ要求信号ｄｍａ
＿ｒｅｑ０〜３及びバッファフル信号ｂｕｆ＿ｆｕｌｌ
０〜３をデータ出力回路１６に出力し、データ出力回路
１１６は、バッファフル信号ｂｕｆ＿ｆｕｌｌ０〜３を
考慮した上でデータ出力要求信号ｄｍａ＿ｒｅｑ０〜３
を調停し、そのうちの１チャネルに対してのみデータ出
力を許可する。データ出力を許可する承認信号ｄｍａ＿
ａｃｋ０〜３を受けたデータバッファ１４−１〜４は、
保持するデータをデータ出力回路１６に出力する。ウエ
イト制御回路２０は、データバッファ１４−１〜４から
のバッファフル信号ｂｕｆ＿ｆｕｌｌ０〜３に従いデー
タ供給装置１０に待機信号ｗａｉｔを出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置に
関する。

【０００２】

【従来の技術】図９は従来例の概略構成ブロック図を示
す。データ供給装置１１０が、データｄ＿ｉｎを供給す
る。４系統（チャネル）のデータ処理回路１１２−１〜
４があり、入力データｄ＿ｉｎは、データ処理回路１１
２−１，１１２−２，１１２−４に印加される。データ
処理回路１１２−２の出力がデータ処理回路１１２−３
に印加される。データバッファ１１４−１〜４は、それ
ぞれデータ処理回路１１２−１〜４の出力をバッファリ
ングする。各データバッファ１１４−１〜４は、ＤＭＡ
要求信号ｄｍａ＿ｒｅｑ０〜３をデータ出力回路１１６
に出力し、データ出力回路１１６は、データ出力要求信
号ｄｍａ＿ｒｅｑ０〜３を調停し、そのうちの１チャネ
ルに対してのみデータ出力を許可する。データ出力を許
可する承認信号ｄｍａ＿ａｃｋ０〜３を受けたデータバ
ッファ１１４−１〜４は、保持するデータをデータ出力
回路１１６に出力する。

【０００３】データ出力回路１１６は、ＣＰＵ及び主記
憶などが接続するバス１１８にも接続し、バス１１８の
利用を管理する仲裁回路（図示せず。）との間でバス１
１８の利用に関するバス要求信号ｂｕｓ＿ｒｅｑ及びバ
ス承認信号ｂｕｓ＿ａｃｋをやり取りし、バス１１８の
利用権を得た場合に、データをバス１１８に出力する。
データ出力回路１１６はまた、ＣＰＵなどとの間でその
他の制御信号をやり取りする。データバッファ１１４−
１〜４に対する調停及びデータ出力許可は、バス１１８
の利用許可と同期して行われる。

【０００４】データバッファ１１４−１〜４はまた、バ
ッファフル状態又はそれに近い状態にあることを示すバ
ッファフル信号ｂｕｆ＿ｆｕｌｌ０〜３をウエイト制御
回路１２０に出力する。ウエイト制御回路１２０は、こ
のバッファフル信号に応じてデータ供給装置１１０に待
機信号ｗａｉｔを出力し、データ出力の一時停止を要請
する。

【０００５】図１０は、データ出力回路１１６内の調停
装置のタイミングチャートを示す。この調停装置は、デ
ータバッファ１１４−１〜４からデータ出力要求信号ｄ
ｍａ＿ｒｅｑ０〜３が出力されるタイミングと、各チャ
ネルの重み付けに基づいて決定される１つのデータバッ
ファ１１４−１〜４に出力を許可する。図９では、出力
要求信号ｄｍａ＿ｒｅｑをアサートするタイミングの早
い順にデータ出力を許可する。複数の出力要求信号が同
時にアサートされた場合には、ｄｍａ＿ｒｅｑ０＞ｄｍ
ａ＿ｒｅｑ１＞ｄｍａ＿ｒｅｑ２＞ｄｍａ＿ｒｅｑ３と
いう優先順位でデータ出力を許可する。

【０００６】

【発明が解決しようとする課題】従来例では、データバ
ッファ１１４−１〜４の状態がデータ出力回路１１６で
行われる調停動作に反映されないので、外部データ供給
装置１１０に対するウエイトの発生頻度を抑制きなかっ
た。この結果、外部の諸装置も含めたトータルな処理効
率が低下する場合があった。

【０００７】本発明は、データ供給装置に対する待機要
求の発生頻度を抑制して、従来よりも処理効率が向上す
るデータ処理装置を提示することを目的とする。

【０００８】

【課題を解決するための手段】本発明に係るデータ処理
装置は、複数のデータバッファと、当該複数のデータバ
ッファからの出力要求を当該複数のデータバッファの保
持データ量を考慮した調停条件下で調停し、その調停の
下で選択されるデータバッファからのデータ出力を許可
する調停手段とを具備することを特徴とする。

【０００９】

【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。

【００１０】図１は本発明の第１実施例の概略構成ブロ
ック図を示す。データ供給装置１０が、データｄ＿ｉｎ
を供給する。４系統（チャネル）のデータ処理回路１２
−１〜４があり、入力データｄ＿ｉｎは、データ処理回
路１２−１，１２−２，１２−４に印加される。データ
処理回路１２−２の出力がデータ処理回路１２−３に印
加される。データバッファ１４−１〜４は、それぞれデ
ータ処理回路１２−１〜４の出力をバッファリングす
る。各データバッファ１４−１〜４は、ＤＭＡ要求信号
ｄｍａ＿ｒｅｑ０〜３及びバッファフル状態又はそれに
近い状態にあることを示すバッファフル信号ｂｕｆ＿ｆ
ｕｌｌ０〜３をデータ出力回路１６に出力し、データ出
力回路１１６は、バッファフル信号ｂｕｆ＿ｆｕｌｌ０
〜３を考慮した上でデータ出力要求信号ｄｍａ＿ｒｅｑ
０〜３を調停し、そのうちの１チャネルに対してのみデ
ータ出力を許可する。データ出力を許可する承認信号ｄ
ｍａ＿ａｃｋ０〜３を受けたデータバッファ１４−１〜
４は、保持するデータをデータ出力回路１６に出力す
る。

【００１１】データ出力回路１６は、ＣＰＵ及び主記憶
などが接続するバス１８にも接続し、バス１８の利用を
管理する仲裁回路（図示せず。）との間でバス１８の利
用に関するバス要求信号ｂｕｓ＿ｒｅｑ及びバス承認信
号ｂｕｓ＿ａｃｋをやり取りし、バス１８の利用権を得
た場合に、データをバス１８に出力する。データ出力回
路１６はまた、ＣＰＵなどとの間でその他の制御信号を
やり取りする。データバッファ１４−１〜４に対する調
停及びデータ出力許可は、バス１８の利用許可と同期し
て行われる。

【００１２】データバッファ１４−１〜４はまた、それ
ぞれバッファフル信号ｂｕｆ＿ｆｕｌｌ０〜３をウエイ
ト制御回路２０に出力する。ウエイト制御回路２０は、
このバッファフル信号に応じてデータ供給装置１０に待
機信号ｗａｉｔを出力し、データ出力の一時停止を要請
する。

【００１３】本実施例が図９に示す従来例と大きく異な
るのは、データ出力回路１６が、データバッファ１４−
１〜４が出力するバッファフル信号ｂｕｆ＿ｆｕｌｌ０
〜３を考慮した上で、データ出力要求信号ｄｍａ＿ｒｅ
ｑ０〜３を調停することである。

【００１４】本実施例では、データ供給装置１０は、あ
る決まった単位（例えば、４０９６ワード）でデータを
供給する。このデータ供給単位をラインと呼ぶ。また、
データ供給装置１０が１ライン分のデータ供給を開始し
てから終了するまでの期間を１ライン期間と呼ぶ。デー
タ処理回路１２−１とデータバッファ１４−１の系をチ
ャネル＃０と呼ぶ。同様に、データ処理回路１２−２と
データバッファ１４−２の系をチャネル＃１、データ処
理回路１２−３とデータバッファ１４−３の系をチャネ
ル＃２、データ処理回路１２−４とデータバッファ１４
−４の系をチャネル＃３と呼ぶ。

【００１５】ウエイト制御回路２０からデータ供給装置
１０へのウエイト制御は、ライン単位で行なわれる。即
ち、データ供給装置１０があるラインを出力し終わり、
次のラインを出力しようとする直前に、ウエイト制御回
路２０の出力するｗａｉｔ信号を参照し、次ラインを出
力するか待機するかを決定する。

【００１６】本実施例では、チャネル＃０〜＃３のデー
タ生成量（生成頻度）は、チャネル＃０＞チャネル＃１
＞チャネル＃２＞チャネル＃３であると仮定する。チャ
ネル＃０は、各ライン毎にデータを生成するが、チャネ
ル＃２とチャネル＃３は各々、複数ライン分（例えば、
各々１０ラインと２０ライン）のデータを基に、これを
一つの処理単位としてデータ処理を行う。この一つの処
理単位でチャネル＃２とチャネル＃３が生成するデータ
量は共に、チャネル＃０が１ライン期間に生成するデー
タ量よりも少ない状況を想定する。具体的には、チャネ
ル＃２とチャネル＃３のデータ生成量は各々、チャネル
＃０のデータ生成量の１／１０乃至１／２０以下であ
る。

【００１７】このような状況では、データバッファ１４
−１〜４の構成如何によっては、チャネル＃２とチャネ
ル＃３のデータ出力を前述の複数ラインの期間、保留し
ても、ウエイトの要因にならない。そこで、通常は、各
ライン毎に多くのデータを生成し、ウエイトの要因にな
りやすいチャネル＃０をチャネル＃２及びチャネル＃３
よりも優先させ、チャネル＃０が出力要求を出していな
い時にのみ、チャネル＃２とチャネル＃３のデータ出力
を許可するようにする。これにより、チャネル＃０に起
因するウエイト発生頻度を低減しながら、チャネル＃２
とチャネル＃３のデータ出力も行うことができる。

【００１８】一方、チャネル＃２またはチャネル＃３で
ウエイトが発生しそうになった場合、そのチャネルのデ
ータ出力を優先し、チャネル＃２とチャネル＃３に起因
するウエイトが発生しないようにする。

【００１９】このような出力制御を行うことにより、外
部装置も含めた全体のスループットを従来よりも向上さ
せることが可能となる。

【００２０】なお、チャネル＃１も、複数ライン分のデ
ータを基にこれを一つの処理単位としてデータ処理を行
うが、データ生成量はチャネル＃０よりやや少ない程度
であるので、チャネル＃０に準じた扱いとする。

【００２１】以上をまとめると、本実施例では、データ
出力回路１６は、通常は、データ生成量に基づき、チャ
ネル＃０＞チャネル＃１＞チャネル＃２＞チャネル＃３
という優先順位で、外部へのデータ出力を許可する。但
し、データバッファ１４−１〜４の何れかでバッファフ
ル状態になると、バッファフル状態となったチャネルを
最優先に出力を許可する。全チャネルがバッファフル状
態になった場合、データ出力回路１６は、データ処理単
位に基づきチャネル＃３＞チャネル＃２＞チャネル＃１
＞チャネル＃０という優先順位で出力を許可する。

【００２２】次に、本実施例の各部の動作を詳細に説明
する。データバッファ１４−１とデータバッファ１４−
２は、通常のＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔ
Ｏｕｔ）メモリからなる。

【００２３】データバッファ１４−３，１４−４は、図
２に示す構成からなる。即ち、内部に２つのデータメモ
リ３０，３２を具備し、データメモリ制御回路３４がデ
ータメモリ３０，３２の書込み及び読出しを制御する。
例えば、データメモリ３０からデータを読み出されてい
る間に、並行してデータメモリ３２に次の処理単位のデ
ータが書き込まれる。マルチプレクサ３６が、データメ
モリ３０，３２から読み出されたデータを処理単位毎に
選択して後段回路に出力する。データメモリ制御回路３
４は、２つのデータメモリ３０，３２のデータ読み出し
状況とデータ書込み状況に応じて、バッファフル信号ｂ
ｕｆ＿ｆｕｌｌを生成する。本実施例では、空のデータ
メモリが１つも無い状態（データメモリ３０，３２が共
に、書込み中、読出し中、及び、データで一杯になって
いる、のいずれかである状態）をバッファフル状態と見
做し、この時、データメモリ制御回路３４は、ｂｕｆ＿
ｆｕｌｌ信号をハイ（Ｈ）にし、それ以外ではロー
（Ｌ）にする。

【００２４】図３は、データ出力回路１６の概略構成ブ
ロック図を示す。データ出力回路１６は、調停ブロック
４０とメモリ制御ブロック４２からなる。実際には、外
部のＣＰＵに対する割込み制御回路、及び、各チャネル
の最終データを検知する装置なども具備するが、本発明
とは関わりがないので、省略してある。

【００２５】図４は、調停ブロック４０の概略構成ブロ
ック図を示す。調停ブロック４０は、調停回路５０と、
４チャネルの入力データを多重化するマルチプレクサ５
２と、２つのデータバッファ５４，５６と、調停回路５
０の調停結果を格納する２つの調停結果バッファ５８，
６０と、バッファ５４〜６０の読み書きを制御するバッ
ファ制御回路６２と、データバッファ５４，５６の出力
データを多重化するマルチプレクサ６４と、調停結果バ
ッファ５８，６０の出力を多重化するマルチプレクサ６
６とからなる。

【００２６】本実施例では、データ出力回路１６は、外
部へデータを出力する際、１回のトランザクションで４
ワードのデータを連続して出力する仕様になっている。
これに応じて、データバッファ５４，５６はそれぞれ、
４ワード分のデータを格納できるようになっている。デ
ータバッファ５４，５６のうち、調停回路５０が出力を
許可したものに４ワード分のデータが格納される。

【００２７】データバッファ５４，５６及び調停結果バ
ッファ５８，６０は交互に使用される。例えば、バッフ
ァ５４からデータを読み出し、バッファ５８から調停結
果を読み出している最中に並行して、バッファ５６に次
のデータを書込み、バッファ６０にその調停結果を書き
込む。バッファ制御回路６２が、このようなバッファ５
４〜６０の書込みと読出しを制御する。バッファ制御回
路６２はまた、何れかのバッファ５４〜６０に読み出し
可能なデータと調停結果がある間、メモリ制御ブロック
４２に出力要求信号ｏｕｔ＿ｒｅｑをアサートし、メモ
リ制御ブロック４２からの出力許可信号ｏｕｔ＿ａｃｋ
に応じて、バッファ５４〜６０からデータと調停結果を
読み出し、出力する。バッファ制御回路６２は、書込み
可能なバッファの有無を知らせるｂｕｆ＿ｓｔａｔｕｓ
信号を調停回路５０に出力する。

【００２８】図５は、調停回路５０の概略構成ブロック
図を示す。調停回路５０は、調停を実行する２つのエン
コーダ７０，７２と、出力許可生成回路７４と、その他
の若干の論理素子からなる。

【００２９】プリエンコーダ７０の入出力特性は以下の
リストで示すアルゴリズムになっており、通常時（すな
わち、全チャネルがバッファ・フル状態でない時）に
は、ｉ０〜ｉ３の入力値を各々、ｏ０〜ｏ３へ素通しす
る。ｉｆ（（ｉ３＝＝１）＆＆（ｆ３＝＝１））｛ｏ０＝０；ｏ１＝０；ｏ２＝０；ｏ３＝ｉ３；｝；ｅｌｓｅｉｆ（（ｉ２＝＝１）＆＆（ｆ２＝＝１））｛ｏ０＝０；ｏ１＝０；ｏ２＝ｉ２；ｏ３＝０；｝；ｅｌｓｅｉｆ（（ｉ１＝＝１）＆＆（ｆ１＝＝１））｛ｏ０＝０；ｏ１＝ｉ１；ｏ２＝０；ｏ３＝０；｝；ｅｌｓｅ｛ｏ０＝ｉ０；ｏ１＝ｉ１；ｏ２＝ｉ２；ｏ３＝ｉ３；｝；何れかのチャネルがバッファフル状態になると、プリエ
ンコーダ７０は、ｂｕｆ＿ｆｕｌｌ３＞ｂｕｆ＿ｆｕｌ
ｌ２＞ｂｕｆ＿ｆｕｌｌ１という重み付けでバッファフ
ル信号ｂｕｆ＿ｆｕｌｌ１〜３を受付け、優先順位を逆
転させる。

【００３０】ポスト・エンコーダ７２は、ｄｍａ＿ｒｅ
ｑ０＞ｄｍａ＿ｒｅｑ１＞ｄｍａ＿ｒｅｑ２＞ｄｍａ＿
ｒｅｑ３という固定の重み付けで、入力ｉ０〜ｉ３（即
ち、プリエンコーダ７０の出力ｏ０〜ｏ３からのｄｍａ
＿ｒｅｑ０〜３）から１つを選択する。

【００３１】出力許可生成回路７４は、ｄｍａ＿ｒｅｑ
０〜３と、ポストエンコーダ７２の出力と、後段のデー
タバッファ５４，５６及び調停結果バッファ５８，６０
が書込み可能であるかどうかを示すｂｕｆ＿ｓｔａｔｕ
ｓとに基づき、データバッファ１４−１〜４に対する出
力許可信号ｄｍａ＿ａｃｋ０〜３を出力する。前述の通
り、本実施例では、データ出力回路１６が外部へデータ
を出力する際、１回のトランザクションで４ワードのデ
ータを連続して出力する仕様になっているので、ｄｍａ
＿ａｃｋ０〜３も、４サイクル連続してアサートされ
る。

【００３２】図６は、調停回路５０の通常時の動作タイ
ミングチャートを示す。

【００３３】メモリ制御ブロック４２は、外部のＣＰＵ
とハンドシェークしながら主記憶へデータを出力する
（書き込む）が、この動作は、本発明とは直接、関係し
ないので、詳細な説明を省略する。

【００３４】図７は、調停回路５０の別の構成の概略構
成ブロック図を示す。図５と同じ構成要素には同じ符号
を付してある。４ｔｏ４マルチプレクサ７６と４ｔｏ３
マルチプレクサ７８を介してｄｍａ＿ｒｅｑ０〜３とｂ
ｕｆ＿ｆｕｌｌ０〜３がプリエンコーダ７０に供給され
る。それ以外の構成は、図５と同じである。

【００３５】図７に示す構成では、調停回路５０の最前
段に信号の切替え手段７６，７８を設けることによっ
て、調停の優先順位を変更可能にしている。製品又はシ
ステムによって各チャネルの生成するデータ量の関係が
異なる場合、レジスタ設定等によって容易に優先順位を
変更できるという効果がある。

【００３６】図７では、２つのマルチプレクサ７６，７
８は連動し、切替えはレジスタ設定値により制御され
る。そのレジスタに予め所望の値を設定してから、デー
タ処理とデータ出力を開始する。

【００３７】例えば、プリエンコーダ７０のｉ０にｄｍ
ａ＿ｒｅｑ１が入力し、ｉ１にｄｍａ＿ｒｅｑ０が入力
し、ｉ２にｄｍａ＿ｒｅｑ３が入力し、ｉ３にｄｍａ＿
ｒｅｑ２が入力し、ｆ１にｂｕｆ＿ｆｕｌｌ０が入力
し、ｆ２にｂｕｆ＿ｆｕｌｌ３が入力し、ｆ３にｂｕｆ
＿ｆｕｌｌ２が入力したとする。このとき、調停回路５
０は、通常状態では、チャネル＃１＞チャネル＃０＞チ
ャネル＃３＞チャネル＃２という優先順位でデータ出力
を許可し、データバッファ１４−１〜４の何れかがバッ
ファフル状態になると、バッファフル状態となったチャ
ネルを最優先に出力を許可し、全チャネルがバッファフ
ル状態になった場合には、チャネル＃２＞チャネル＃３
＞チャネル＃０＞チャネル＃１という優先順位で出力を
許可する。

【００３８】図８は、調停回路５０の更に別の構成の概
略構成ブロック図を示す。図５と同じ構成要素には同じ
符号を付してある。ポストエンコーダ７２の代わりに、
従来例と同じ調停アルゴリズムに基づくチャネル決定回
路８０を配置する。それ以外の構成は、図５に示す構成
と同じである。

【００３９】図５に示す構成では、チャネル＃２とチャ
ネル＃３が生成するデータ量が、チャネル＃０及びチャ
ネル＃１に比べて１／１０〜１／２０以下という特別な
関係にあることを前提としていた。しかし、チャネル＃
２とチャネル＃３が生成するデータ量が相対的に多くな
った場合、又は、チャネル＃０又はチャネル＃１と拮抗
してきた場合には、図５に示す構成では、必ずしも最適
な調停結果とならず、処理効率が低下する可能性があ
る。図８に示す構成では、このようなケースにも対応可
能である。

【００４０】図５に示す構成と同様に、プリエンコーダ
７０が、データバッファ１４−１〜４の状態を反映した
調停を可能にする。これにより、通常時には、ｄｍａ＿
ｒｅｑ０〜３のうちアサートタイミングの早い順に出力
許可が与えられる。複数の出力要求信号ｄｍａ＿ｒｅｑ
０〜３が同時にアサートされた場合には、ｄｍａ＿ｒｅ
ｑ０＞ｄｍａ＿ｒｅｑ１＞ｄｍａ＿ｒｅｑ２＞ｄｍａ＿
ｒｅｑ３という優先順位で調停され、チャネル＃０＞チ
ャネル＃１＞チャネル＃２＞チャネル＃３という優先順
位で、外部へデータが出力される。何れかのデータバッ
ファ１４−１〜４がバッファフル状態になると、バッフ
ァ・フル状態となったチャネルを最優先にして出力を許
可し、全チャネルがバッファフル状態になった場合に
は、ｂｕｆ＿ｆｕｌｌ３＞ｂｕｆ＿ｆｕｌｌ２＞ｂｕｆ
＿ｆｕｌｌ１の重み付け順でバッファフル信号を受付
け、優先順位を逆転させてチャネル＃３＞チャネル＃２
＞チャネル＃１＞チャネル＃０という優先順位で出力を
許可する。

【００４１】図１における各データ処理回路１２−１〜
４の配置及び結線方法は、説明を目的とした一例であ
る。データ処理回路１２−２とデータバッファ１４−２
との間に新たなデータ処理回路を挿入してもよい。この
場合、データ処理回路１２−２と新たなデータ処理回路
を、１つの大きなデータ処理回路と見ることができる。
更に別の例として、データ処理回路１２−２が２チャン
ネル分のデータを出力し、そのうちの１チャンネルをデ
ータバッファ１４−３に接続してもよい。この場合、デ
ータ処理回路１２−２は、データ処理装置１２−３の機
能も兼ね備えていると見ることができる。更にまた別の
例として、データ処理装置１２−３のデータ入力端子に
入力データｄ＿ｉｎを入力しても良い。この他にも様々
な構成が考えられるが、各データ処理回路の配置及び結
線方法自体は、本発明を特徴付けるものではない。

【００４２】データバッファ１４−１〜４は、データ処
理回路１２−１〜４の処理単位及びデータ生成量などに
応じて、チャネル毎に最も適切な構成及び記憶容量の記
憶装置からなる。全てのデータバッファ１４−１〜４が
同じ構成からなる必要はない。

【００４３】

【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、データ処理のウエイト発生頻度を
適切に抑制することができ、外部の諸装置も含めたトー
タルな処理効率を改善できる。

【図面の簡単な説明】

【図１】本発明の一実施例の概略構成ブロック図であ
る。

【図２】データバッファ１４−３，１４−４の概略構
成ブロック図である。

【図３】データ出力回路１６の概略構成ブロック図で
ある。

【図４】調停ブロック４０の概略構成ブロック図であ
る。

【図５】調停回路５０の第１構成例の概略構成ブロッ
ク図である。

【図６】調停回路５０の通常時の動作タイミングチャ
ートを示す。

【図７】調停回路５０の第２構成例の概略構成ブロッ
ク図である。

【図８】調停回路５０の第３構成例の概略構成ブロッ
ク図である。

【図９】従来例の概略構成ブロック図である。

【図１０】従来例の調停動作のタイミングチャートで
ある。

【符号の説明】

１０：データ供給装置１２−１〜４：データ処理回路１４−１〜４：データバッファ１６：データ出力回路１８：バス２０：ウエイト制御回路３０，３２：データメモリ３４：データメモリ制御回路４０：調停ブロック４２：メモリ制御ブロック５０：調停回路５２：マルチプレクサ５４，５６：データバッファ５８，６０：調停結果バッファ６２：バッファ制御回路６４，６６：マルチプレクサ７０：プリエンコーダ７２：ポストエンコーダ７４：出力許可生成回路７６：４ｔｏ４マルチプレクサ７８：４ｔｏ３マルチプレクサ８０：チャネル決定回路１１０：データ供給装置１１２−１〜４：データ処理回路１１４−１〜４：データバッファ１１６：データ出力回路１１８：バス１２０：ウエイト制御回路

Claims

【特許請求の範囲】

【請求項１】複数のデータバッファと、当該複数のデータバッファからの出力要求を当該複数の
データバッファの保持データ量を考慮した調停条件下で
調停し、その調停の下で選択されるデータバッファから
のデータ出力を許可する調停手段とを具備することを特
徴とするデータ処理装置。
【請求項２】当該調停手段が、当該複数のデータバッ
ファの保持データ量に応じて異なる複数のルールで当該
複数のデータバッファの出力要求を調整する請求項１に
記載のデータ処理装置。
【請求項３】当該複数のルールが、当該複数のデータ
バッファの何れもバッファフルでもそれに近似した状態
でもないときの第１のルールと、当該複数のデータバッ
ファの何れか１つがバッファフル及びそれに近似した状
態であるときの第２のルールを具備する請求項１に記載
のデータ処理装置。
【請求項４】当該第１のルールでは、当該複数のデー
タバッファのデータ生成量に基づいた重み付けで優先順
位を決定し、当該第２のルールでは、当該複数のデータ
バッファのデータ処理単位に基づく重み付けで優先順位
を決定する請求項３に記載のデータ処理装置。
【請求項５】更に、当該複数のデータバッファからの
出力要求を切り替えて当該調停手段に供給する切替え手
段を具備する請求項１に記載のデータ処理装置。
【請求項６】更に、当該複数のデータバッファからの
出力要求及び当該複数のデータバッファの保持データ量
を示す信号を切り替えて当該調停手段に供給する切替え
手段を具備する請求項１に記載のデータ処理装置。