JP4150953B2 - 情報処理装置 - Google Patents
情報処理装置 Download PDFInfo
- Publication number
- JP4150953B2 JP4150953B2 JP2002142311A JP2002142311A JP4150953B2 JP 4150953 B2 JP4150953 B2 JP 4150953B2 JP 2002142311 A JP2002142311 A JP 2002142311A JP 2002142311 A JP2002142311 A JP 2002142311A JP 4150953 B2 JP4150953 B2 JP 4150953B2
- Authority
- JP
- Japan
- Prior art keywords
- dma
- module
- information processing
- dma transfer
- processing apparatus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Bus Control (AREA)
Description
【発明の属する技術分野】
本発明は、情報処理装置に係り、特にCPUとメモリコントローラその他の各モジュール間がバスで接続されており、各モジュール間で情報のDMA転送が可能な情報処理装置に関する。
【0002】
【従来の技術】
I/O−メモリ間、メモリ−メモリ間のデータ転送において、CPUを介在した直接的なアクセス方法をとることにより高速にデータ転送を行い、資源を専有せずに別タスクからも資源の利用が可能なバス制御方式が、特開平7−141287号の公報に示されている。
【0003】
また、LSIと外部メモリとの間で、また、LSI内部のデータ処理ユニット相互間で、データの転送を高速に行いうる高速データ転送制御装置が、特開平10−27155号の公報に示されている。
【0004】
該発明は、LSIの内部のデータ処理ユニット間でのデータ転送には基本動作クロックのHigh区間を使用し、前述した外部メモリとのデータ転送に基本動作クロックのLow区間を使用する構成となっているため、外部のメモリとのデータ転送中にも内部のデータ転送を一本のバスで転送でき、データの高速転送、高速処理が可能となっている。
【0005】
また、複数のバスマスタとなりうるプロセッサやDMAC等がシステムバスにアクセスするバス制御装置に関し、アクセスタイムが高速で高価なデバイスを用いず、遅いアクセスタイムのデバイスに影響されることなく、最小限の時間でシステムバスにアクセスすることによって、システムバスを効率的に利用することが可能なバス制御装置が特開平11−272606号の公報に示されている。
【0006】
図5に、従来の電子カメラやコンピュータ等の情報処理装置においてDMA転送を実施する場合のデータバスの使用例のタイムチャートを示す。
【0007】
同図に示す実施例では、モジュール1のバスの使用に関する優先順位が一番高く、次にモジュール2、CPUの順であるとする。
【0008】
たとえば、電子カメラにおける撮像部等のモジュール1が撮像した画像データをメモリ等のモジュールにデータを転送する際には、バスを制御しているDMAコントローラに対して(1)のタイミングにてDMA要求を出力する。また、CPUが同時に(1)のタイミングにてDMA転送の要求をDMAコントローラに出力した場合には、DMAコントローラは優先順位が高く設定してあるモジュール1のDMA転送を、(2)から(5)の間許可する。するとDMAコントローラからDMA許可を受けたモジュール1は、(2)から(5)までの間データのDMA転送を必要なバースト幅の全てを占有して実施する。
【0009】
モジュール1がDMA転送を実施している間は、例えば撮像した画像データに対してホワイトバランス処理等の画像信号を処理するモジュール2が、メモリ等に処理後の画像を転送するために(3)のタイミングにてDMA要求をDMAコントローラに対して出力しても、優先順位の高いモジュール1のDMA転送が終了するまで待たされることになる。
【0010】
次に、(4)のタイミングにて再びモジュール1からDMA要求がなされた場合には、DMAコントローラは優先順位の高いモジュール1からのDMA要求を受けたことから、次の(6)のタイミングにて再びモジュール1に対してDMA転送を許可する。
【0011】
(7)のタイミングにて、全てのバースト幅についてのモジュール1のDMA転送が終了すると、DMAコントローラは次に優先順位の高いモジュール2に対して、(8)のタイミングにてDMA転送を許可する。モジュール2が必要なバースト幅全てについてDMA転送を実施している(8)から(10)の間の(9)のタイミングにて、再びモジュール2がDMA要求をDMAコントローラに対して出力すると、一旦(10)のタイミングにてモジュール2のDMA転送が終了しても、再びCPUよりも優先順位の高いモジュール2のDMA転送が優先されて、(11)から(12)の間では再びモジュール2がDMA転送を実施する。したがって、(1)のタイミングでDMAコントローラに対してDMA要求を出力したCPUが実際にDMA転送を開始できるのは、(13)のタイミングからとなる。
【0012】
【発明が解決しようとする課題】
上記の特開平7−141287号の公報その他に示されているバス制御方式では、複数のモジュールが接続されているデータバスにおいてDMA転送を行う場合には、DMAコントローラが各モジュールに対して優先順位に応じたバスの使用許可を与えてDMA転送を行ってデータバスの競合を回避していた。この制御方式においては、早くデータバスの使用を要求したモジュール又は、優先順位が高位に設定されているモジュールがデータバスを連続で専有し、他の優先順位の低いモジュールはDMA転送が当面不可能となるという不具合を生じていた。
【0013】
例えば図5のデータバスの使用例に示されるように、各モジュール毎に優先順位を決めておいて、個々のモジュールが主張するバースト幅全てについてDMA転送を実施する従来のDMA転送では、優先順位の高いモジュールがバスを独占する可能性が高く、優先順位の低いモジュールは他のモジュールが使用していない場合にのみデータバスの使用が許可されるため、各タスク間で情報処理量のバランスが著しく不揃いとなり、情報処理装置全体では情報処理速度が低下するという状況を生じていた。
【0014】
本発明は、このような事情に鑑みてなされたもので、情報処理装置のCPUやメモリコントローラその他の各モジュールのうち、DMA転送の優先順位が低いモジュールであっても必ず所定の時間データバスを使用することが可能となり、DMA転送の効率を向上させ、システムの整合性を保ち、各モジュール間における並列処理が効率よく実施され、情報処理装置全体の情報処理性能の向上を図ることが可能な情報処理装置を提供することを目的としている。
【0015】
【課題を解決するための手段】
本発明は前記目的を達成するために、CPUとメモリコントローラその他の各モジュール間がバスで接続されており各モジュール間で情報のDMA転送が可能な情報処理装置において、当該情報処理装置の処理モードを入力する入力手段と、前記入力した処理モードに応じたDMA転送のバースト幅を各モジュールに指示するとともにDMA許可手段に対して前記入力した処理モードに応じた各モジュールのDMA転送の順番とDMA開始信号を出力するバースト幅設定手段と、前記バースト幅設定手段から入力したDMA転送の順番とDMA開始信号とに基づいてDMA転送の開始を前記各モジュールに指示するDMA許可手段とを備えたことを特徴としている。
【0016】
本発明によれば情報処理装置は、入力手段が入力した当該情報処理装置の処理モードに応じたDMA転送のバースト幅をCPU、メモリコントローラその他の各モジュールに指示するとともにDMA許可手段に対して前記入力した処理モードに応じた各モジュールのDMA転送の順番とDMA開始信号をバースト幅設定手段が出力し、DMA許可手段は前記バースト幅設定手段から入力したDMA転送の順番とDMA開始信号とに基づいてDMA転送の開始を前記各モジュールに指示するようにしたので、情報処理装置のCPUやメモリコントローラその他の各モジュールのうち、DMA転送の優先順位が低いモジュールであっても必ず所定の時間データバスを使用することが可能となり、DMA転送の効率を向上させ、システムの整合性を保ち、各モジュール間における並列処理が効率よく実施され、情報処理装置全体の情報処理性能の向上を図ることが可能となる。
【0017】
また本発明は前記目的を達成するために、CPUとメモリコントローラその他の各モジュール間がバスで接続されており各モジュール間で情報のDMA転送が可能な情報処理装置において、当該情報処理装置の処理モードを入力する入力手段と、前記入力した処理モードに応じたバースト幅を有するDMA転送の開始を、前記入力した処理モードに応じた順番で各モジュールに指示するDMA許可手段とを備えたことを特徴としている。
【0018】
本発明によれば情報処理装置において、入力手段が入力した当該情報処理装置の処理モードに応じたバースト幅を有するDMA転送の開始を、前記入力した処理モードに応じた順番で各モジュールに指示するDMA許可手段を備えたので、情報処理装置のCPUやメモリコントローラその他の各モジュールのうち、DMA転送の優先順位が低いモジュールであっても必ず所定の時間データバスを使用することが可能となり、DMA転送の効率を向上させ、システムの整合性を保ち、各モジュール間における並列処理が効率よく実施され、情報処理装置全体の情報処理性能の向上を図ることが可能となる。
【0019】
また本発明は前記目的を達成するために、前記のDMA許可手段は、情報処理装置に設けられているシステムコントローラ、DMAコントローラ、CPU、又はメモリコントローラが当該機能を兼用することを特徴としている。
【0020】
本発明によれば前記のDMA許可手段を、情報処理装置に設けられているシステムコントローラ、DMAコントローラ、CPU、又はメモリコントローラが当該機能を兼用するようにしたので、簡易な構成でDMA転送の効率を向上させることが可能となる。
【0021】
【発明の実施の形態】
以下添付図面に従って、本発明に係る情報処理装置の好ましい実施の形態について詳説する。
【0022】
図1は、本発明に係る電子カメラ等の情報処理装置の信号処理系ブロック図である。
【0023】
同図に示すように情報処理装置には、被写体像を撮像して画像データを取得する撮像部等のモジュール1と、撮像した画像データに対してホワイトバランス処理を実施したり、YC変換処理、ガンマ変換、画素数の変換処理、電子ズーム処理、トリミング処理等の画像処理を実施する画像信号処理部等のモジュール2と、撮像した画像データを表示用の画像信号に変換したり表示画像と記号や文字等の情報を合成する処理を実施するエンコーダや表示部等のモジュール3と、I/Oや通信インターフェース等で構成される外部デバイスコントローラ57とが設けられている。
【0024】
また、情報処理装置には、バス99の使用状態を管理するバスインターフェース(DMAコントローラ)70と、バス99を介してDMA転送を実施する場合にバースト長を固定する指示を出力するシステムコントローラ72と、撮像モードや再生モード、通信モード等の電子カメラとしての処理モードを利用者が指示入力する入力手段74とが設けられている。
【0025】
また、情報処理装置には、当該情報処理装置全体の制御を実施するCPU80と、CPUが各種の情報処理を実施する際のワークエリアとなるDRAM等で構成されているメモリ81と、DRAM等で構成されているメモリ81が記録する情報の入出力を制御するメモリコントローラ82とが設けられている。
【0026】
システムコントローラ72は、入力手段74から当該情報処理装置が実施する処理モードを入力して設定することが可能となっている。情報処理装置が電子カメラである場合には処理モードとして、被写体像を撮像して記録媒体に記録する「撮像モード」や、記録媒体に記録されている画像を表示手段に表示する「再生モード」、電子カメラにおける各処理機能の設定を実施する「セットアップモード」、パソコン等の他の通信機器と情報の送受信を実施する「通信モード」などの各種処理モードが存在する。なお、入力手段74は、利用者が操作するボタンやスイッチ等の入力手段であってもよいし、CPU80からI/O等を介して当該情報処理装置の処理モードを入力する手段であってもよい。
【0027】
システムコントローラ72は、前記入力手段74を介して入力したモードに応じて、各モジュールがバスを占有するバースト幅(データ量)とその優先順位をそれぞれ決定する。そして、決定したバースト幅(BURST)をそれぞれのモジュールに出力することが可能となっている。
【0028】
またシステムコントローラ72は、各モードに応じたDMA要求(DMAREQ)をバスインターフェース70に対して出力することが可能となっている。バスインターフェース70がシステムコントローラ72からDMA要求を取得すると、バスインターフェース70はシステムコントローラ72から取得した各モードに応じたDMA要求(及び優先順位に関する情報)に基づいて、各モジュールに対してモジュール有効信号(ENABLE)を逐次出力してゆく。またバスインターフェース70は、DMA転送を実施している間はシステムコントローラ72に対してDMA許可(DMAACK)信号を出力し続けて、DMA転送中であることをシステムコントローラ72に対して通知している。
【0029】
そして前記モジュール有効信号を取得したモジュールは、他の所定のモジュールとバス99を占有して、システムコントローラ72から取得した所定のバースト幅のDMA転送を実施する。
【0030】
システムコントローラ72等のバースト幅設定手段は、入力手段74又はCPU80等から入力した処理モードに応じたDMA転送のバースト幅を、CPU80やメモリコントローラ82その他の各モジュールに指示することが可能となっている。
【0031】
また、システムコントローラ72等のバースト幅設定手段は、入力手段74又はCPU80等から入力した処理モードに応じた各モジュールのDMA転送の順番とDMA開始信号(DMA要求)を、バスインターフェース70等のDMA許可手段に出力することが可能となっている。
【0032】
バスインターフェース70等のDMA許可手段は、システムコントローラ72等のバースト幅設定手段から入力した各モジュールのDMA転送の順番とDMA開始信号(DMA要求)に基づいて、DMA転送の開始(モジュール有効信号)をCPU80やメモリコントローラ82等の各モジュールに出力して指示することが可能となっている。
【0033】
また、他の発明の形態では、バスインターフェース70等のDMA許可手段は、入力手段74又はCPU80等から入力した処理モードに応じたバースト幅のDMA転送の開始(モジュール有効信号)を、該処理モードに応じた順番でCPU80やメモリコントローラ82等の各モジュールに指示することが可能となっている。
【0034】
なお、前記のDMA許可手段は、バスインターフェース70(DMAコントローラ)に限定されるものではなく、システムコントローラ72等、CPU80、又はメモリコントローラ82等の周辺装置が当該機能を兼用するように構成しても本発明の目的を達成することが可能となる。
【0035】
図2に、本発明に係る電子カメラやコンピュータ等の情報処理装置においてDMA転送を実施する場合のデータバスの使用例のタイムチャートを示す。
【0036】
同図に示す実施例でもモジュール1のバスの使用に関する優先順位が一番高く、次にモジュール2、CPU80の順であるとする。
【0037】
例えば電子カメラが撮像モードに設定されている場合には、撮像部等のモジュール1が撮像した画像データをメモリ等のモジュールにデータを転送するために、システムコントローラ72はバスインターフェース70に対して(1)のタイミングにて各モードに応じたDMA要求(DMAREQ)を出力する。
【0038】
バスインターフェース70がシステムコントローラ72から各モードに応じたDMA要求を入力すると、(2)のタイミングにて所定のモジュールに対してモジュール有効信号(ENABLE)を逐次出力してゆく。またバスインターフェース70は、DMA転送を実施している間はシステムコントローラ72に対してDMA許可(DMAACK)信号を出力し続けて、DMA転送中であることをシステムコントローラ72に対して通知している。
【0039】
前記(2)のタイミングにてモジュール1有効信号を取得した、優先順位が最高位に設定されているモジュール1は、他の所定のモジュールとバス99を占有して、システムコントローラ72から取得した所定のバースト幅のDMA転送を実施する。
【0040】
次に所定のバースト幅にてモジュール1のDMA転送が終了すると、次にバスインターフェース70は、次に優先順位の高いモジュール2に対してモジュール2有効信号(ENABLE)を出力する。するとモジュール2は、他の所定のモジュールとバス99を占有して、システムコントローラ72から取得した所定のバースト幅のDMA転送を実施する。
【0041】
次に所定のバースト幅にてモジュール2のDMA転送が終了すると、次にバスインターフェース70は、次に優先順位の高いCPU80に対してCPU有効信号(ENABLE)を出力する。するとCPU80は、他の所定のモジュールとバス99を占有して、システムコントローラ72から取得した所定のバースト幅のDMA転送を実施する。
【0042】
CPU80がDMA転送を実施している(3)のタイミングでシステムコントローラ72からDMA要求信号を入力した場合であっても、バスインターフェース70はCPU80のDMA転送が(4)のタイミングにて終了して、DMA許可をシステムコントローラ72に対して出力してから、次の(5)のタイミングにてモジュール1に対してモジュール1有効信号を出力する。すると再び優先順位の高い順で一連のDMA転送が実施される。
【0043】
なお、モジュール1がDMA転送を実施する相手のモジュールが、DRAMのメモリコントローラ82等である場合には、モジュール1有効信号を一旦中断してメモリコントローラ82内でDRAMのためのバッファリングの作業を実施するようにしてもよい。また、このバッファリング処理中は、まだ所定のバースト幅のDMA転送が終了していないので、他のモジュールに対してはバスを利用させないように制御する。
【0044】
なお、システムコントローラ72が、各モジュールからDMA要求(DMAREQ)を取得して、そのDMA要求があったモジュールの優先順位に応じたバースト幅を有するDMA要求(DMAREQ)をバスインターフェース70に出力し、バスインターフェース70がそのDMA要求に基づいて所定のモジュールに所定のバースト幅のモジュール有効信号(ENABLE)を出力するように構成しても、本発明の目的を達成することが可能てある。
【0045】
図3に、本発明に係る情報処理装置の信号処理系ブロック図の他の実施の形態を示す。
【0046】
同図が図1の情報処理装置と異なる点は、図3の情報処理装置ではシステムコントローラ72Aが各モジュールに各処理モードに応じたバースト幅を指定することが可能となっている点と、システムコントローラ72Aが各モジュールに対してモジュール有効信号を出力することが可能となっている点である。図3に示す例のように、バスインターフェース72Aが当該情報処理装置の処理モードに応じたバースト幅や、モジュールの有効信号を各モジュールに出力するようにしても、本発明の目的を達成することが可能となる。
【0047】
図4に、本発明に係る情報処理装置の信号処理系ブロック図の他の実施の形態を示す。
【0048】
同図が図1の情報処理装置と異なる点は、図4の情報処理装置ではシステムコントローラが存在せずに、バスインターフェース70Bが各モジュールに各処理モードに応じたバースト幅を指定することが可能となっている点と、バスインターフェース70Bが入力手段74又はCPU80から処理モードの信号を入力することが可能となっている点である。
【0049】
図4に示す例のように、バスインターフェース70Bが当該情報処理装置の処理モードに応じたバースト幅の情報や、モジュールの有効信号を各モジュールに出力するようにしても、本発明の目的を達成することが可能となる。
【0050】
また、図4に示すようにバスインターフェース70Bが各モジュールにモジュール有効信号を出力する代わりに、メモリーコントローラ82が各モジュールにモジュール有効信号を出力するようにしても本発明の目的を達成することが可能となる。
【0051】
【発明の効果】
以上説明したように本発明に係る情報処理装置によれば、入力手段が入力した当該情報処理装置の処理モードに応じたDMA転送のバースト幅をCPU、メモリコントローラその他の各モジュールに指示するとともにDMA許可手段に対して前記入力した処理モードに応じた各モジュールのDMA転送の順番とDMA開始信号をバースト幅設定手段が出力し、DMA許可手段は前記バースト幅設定手段から入力したDMA転送の順番とDMA開始信号とに基づいてDMA転送の開始を前記各モジュールに指示するようにしたので、情報処理装置のCPUやメモリコントローラその他の各モジュールのうち、DMA転送の優先順位が低いモジュールであっても必ず所定の時間データバスを使用することが可能となり、DMA転送の効率を向上させ、システムの整合性を保ち、各モジュール間における並列処理が効率よく実施され、情報処理装置全体の情報処理性能の向上を図ることが可能となる。
【0052】
また、他の発明の形態によれば情報処理装置において、入力手段が入力した当該情報処理装置の処理モードに応じたバースト幅を有するDMA転送の開始を、前記入力した処理モードに応じた順番で各モジュールに指示するDMA許可手段を備えたので、情報処理装置のCPUやメモリコントローラその他の各モジュールのうち、DMA転送の優先順位が低いモジュールであっても必ず所定の時間データバスを使用することが可能となり、DMA転送の効率を向上させ、システムの整合性を保ち、各モジュール間における並列処理が効率よく実施され、情報処理装置全体の情報処理性能の向上を図ることが可能となる。
【0053】
また、他の発明の形態によれば情報処理装置のDMA許可手段を、当該情報処理装置に設けられているシステムコントローラ、DMAコントローラ、CPU、又はメモリコントローラが当該機能を兼用するようにしたので、簡易な構成でDMA転送の効率を向上させることが可能となる。
【0054】
また本発明によれば、データバスに接続されたDMA要求を行う各モジュールに対し、システムコントローラ又はCPU等がデータバスのタイミングのデータを使用するか否かの設定を行うことによって、各モジュールは常に読み出しと書き込みを繰り返すDMA転送に対し、データバスの特定のタイミングでアクセスすることにより、常にデータアクセスが可能となり、システム全体の性能を向上することが可能となる。
【0055】
また本発明によれば、予め設定されたDMA転送中のデータバス上のデータタイミングの範囲に対して常に処理が可能となり、DMA転送の優先順位が低いモジュールも必ずデータバスを使用することが可能となり、システムの整合性を保ち、全体の情報処理性能を図ることが可能となる。
【0056】
また本発明によれば、DMA転送を行う場合にバースト長を固定し、DMA転送の読み出しと書き込みを常に繰り返す構成とすることが可能となり、各モジュールはDMA転送中のデータバスに対して予め設定されたタイミングのデータに対してアクセスを行うことにより、データバスの使用効率を向上させることが可能となる。
【0057】
また本発明によれば、複数のモジュールが同じタイミングでデータバスを共有し、かつ効率よくDMA転送を行うことが可能となり、各モジュールの並列動作により、システム全体の処理を高速化することが可能となる。
【0058】
本発明によれば、複数のDMAモジュールで構成されるシステムにおいて、特定のモジュールがデータバスを占有することによって起こるシステムの不整合や、DMAの調停に要する時間を回避することが可能となる。
【0059】
また本発明によれば複数のモジュールでデータバスを共有するシステムにおいて、DMA転送中のデータバス上のデータタイミングをシステムコントローラ又はCPU等が管理し、バスレートを順次効率的に使用することが可能となる。
【図面の簡単な説明】
【図1】本発明に係る情報処理装置の信号処理系ブロック図
【図2】本発明に係る情報処理装置におけるDMA転送のタイムチャート
【図3】本発明に係る情報処理装置の信号処理系ブロック図の他の実施例を示す図
【図4】本発明に係る情報処理装置の信号処理系ブロック図の他の実施例を示す図
【図5】従来の情報処理装置においてDMA転送を実施する場合のデータバスの使用例を示タイムチャート
【符号の説明】
57…外部デバイスコントローラ、70、70A、70B…バスインターフェース、72、72A…システムコントローラ、74…入力手段、80…CPU、81…メモリ、82…メモリコントローラ、99…バス
Claims (3)
- CPUとメモリコントローラその他の各モジュール間がバスで接続されており、各モジュール間で情報のDMA転送が可能な情報処理装置において、入力手段が入力した当該情報処理装置の処理モードに応じた前記各モジュールごとのDMA転送のバースト幅を前記各モジュールに指示するとともにDMA許可手段に対して前記入力した処理モードに応じた各モジュールのDMA転送の順番とDMA要求をバースト幅設定手段が出力し、DMA許可手段は前記バースト幅設定手段から入力したDMA転送の順番とDMA要求とに基づいてDMA転送の開始を前記各モジュールに指示することを特徴とする情報処理装置。
- CPUとメモリコントローラその他の各モジュール間がバスで接続されており、各モジュール間で情報のDMA転送が可能な情報処理装置において、前記各モジュールからDMA要求を取得し、入力手段が入力した当該情報処理装置の処理モードに応じた前記各モジュールごとのバースト幅を有するDMA転送の開始を、前記入力した処理モードに応じた順番で前記DMA要求を行った各モジュールに指示するDMA許可手段を備えたことを特徴とする情報処理装置。
- 前記DMA許可手段は、当該情報処理装置に設けられているシステムコントローラ、DMAコントローラ、CPU、又はメモリコントローラが当該機能を兼用することを特徴とする請求項1又は2の情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002142311A JP4150953B2 (ja) | 2002-05-17 | 2002-05-17 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002142311A JP4150953B2 (ja) | 2002-05-17 | 2002-05-17 | 情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003330877A JP2003330877A (ja) | 2003-11-21 |
JP4150953B2 true JP4150953B2 (ja) | 2008-09-17 |
Family
ID=29702626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002142311A Expired - Fee Related JP4150953B2 (ja) | 2002-05-17 | 2002-05-17 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4150953B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006092286A (ja) * | 2004-09-24 | 2006-04-06 | Ricoh Co Ltd | データ転送装置及び画像形成システム |
-
2002
- 2002-05-17 JP JP2002142311A patent/JP4150953B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003330877A (ja) | 2003-11-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3573614B2 (ja) | 画像処理装置及び画像処理システム | |
JP4749657B2 (ja) | Dma制御装置 | |
US8838862B2 (en) | Data transfer device, method of transferring data, and image forming apparatus | |
JP2006195714A (ja) | リソース管理装置 | |
JP2006293927A (ja) | ダイレクトメモリアクセス制御装置及びダイレクトメモリアクセス制御装置を含むシステムlsi | |
JP5718305B2 (ja) | 画像形成装置 | |
JP4150953B2 (ja) | 情報処理装置 | |
JPH10283204A (ja) | マルチタスク処理方法、マルチタスク処理装置、および、タスクを記録した記録媒体 | |
JP2003150395A (ja) | プロセッサとそのプログラム転送方法 | |
US20060047866A1 (en) | Computer system having direct memory access controller | |
JP4175974B2 (ja) | 画像データ転送制御装置 | |
JP2002351815A (ja) | バス制御方法及び装置 | |
JP3959407B2 (ja) | 画像処理装置及び画像処理システム | |
JP4190969B2 (ja) | バスシステム及びambaにおけるバス調停システム | |
JP4292218B2 (ja) | 画像処理装置及び画像処理システム | |
JP3728641B2 (ja) | 画像形成装置 | |
US20030177229A1 (en) | Microcomputer, bus control circuit, and data access method for a microcomputer | |
JP2010140440A (ja) | バス調停装置 | |
JP3697039B2 (ja) | 画像形成装置および画像処理設定方法 | |
JP2006023808A (ja) | データ転送装置及びデータ転送方法 | |
JP2005056239A (ja) | 半導体集積回路 | |
JP2005182156A (ja) | 画像転送装置及び画像転送方法 | |
JPH08202648A (ja) | ダイレクトメモリアクセス転送方式及び方法 | |
JP3450549B2 (ja) | 画像処理方法及び装置 | |
JPH02207363A (ja) | データ転送制御方式、デバイスコントローラ、およびメモリ・コントローラ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050208 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20061207 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070628 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070705 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070829 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070928 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071126 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080605 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080618 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |