JPH02227763A - データ転送制御システム - Google Patents

データ転送制御システム

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JPH02227763A
JPH02227763A JP2003654A JP365490A JPH02227763A JP H02227763 A JPH02227763 A JP H02227763A JP 2003654 A JP2003654 A JP 2003654A JP 365490 A JP365490 A JP 365490A JP H02227763 A JPH02227763 A JP H02227763A
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James O Nicholson
ジエームズ・オツトー・ニコルソン
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般にディジタル・コンピュータ・システム
に関し、特に、直接メモリ・アクセス制御装置に関する
。
Ｂ、従来技術 ディジタル・コンピュータ・システムでは、般に、直接
メモリ・アクセス（ＤＭＡ）を使用して、主システム・
バスに接続したシステム・メモリと入出力装置との間で
データ転送を行なうようにしている。データ転送は入出
力装置からメモリへ、またはその逆の方向に行なうこと
ができる。
ＤＭＡ制御装置は、一般に、入出力装置とシステム・メ
モリ中の連続する記憶位置との間でデータのブロックを
転送するのに使用する。ブロック転送を行なうために、
ＤＭＡ装置では転送の開始アドレスと、データ項目数の
カウントとが必要となる。データ項目、バイト、ワード
、またはコンピュータ・システム・バスを介して並列に
転送できる他の情報単位のどれでもよい。ＤＭＡブロッ
ク転送を行なうために、ＤＭＡ制御装置は転送時間の間
バスを制御することができ、またはシステム・バスが他
に使用されない空き時間ごとに、このシステム　・バス
を利用して１つのデータ項目を転送することができる。
後者の技術は、サイクル・スチールと呼ばれることもあ
る。
通常、ＤＭＡ制御装置は、何本か（典型的な例で４ない
し８本）の個別入出力チャネルとインターフェースをと
るように設計されている。各入出力チャネルにはそれぞ
れバッファ及び制御レジスタが設けられて、そのチャネ
ルを介するＤＭＡ転送を制御するようになっている。シ
ステム中央演算処理装置は各チャネルごとにレジスタに
直接アクセスを行なうことができ、これによりＤＭＡ転
送を個別に制御する。
各転送には、連続するアドレスされたデータのブロック
のみが含まれている。多くの場合、１回目のブロック転
送の完了後直ちに、メモリ中の異なる記憶位置との間で
２回目のブロック転送を行なうようにすることが望まし
い。データ連鎖として知られる技術では、多数のＤＭＡ
制御装置があるため、中央演算処理装置が、２回目のブ
ロック転送に必要な情報を、ＤＭＡ制御装置に内蔵した
別の１組の制御レジスタにロードすることができる。こ
うした制御レジスタは、データ連鎖のために設けた専用
レジスタ・セットでもよく、また他の入出力チャネルの
うちの１本に関する現時点で未使用の制御レジスタで構
成することもできる。
１回目のブロック転送が完了すると直ちに、２回目のブ
ロック転送に必要な全情報を複製して、これを関連する
入出力チャネルの制御レジスタに記憶すると、次のブロ
ック転送が直ちに始まる。ＤＭＡ制御装置が自動再ロー
ドとして知られる機能を実行する場合、２回目のブロッ
ク転送が開始するとき、選択された状況ビットがセット
される。
状況ビットを周期的に検査することによって、中央演算
処理装置は２回目のブロック転送がいつ開始したか判定
することができ、しかも必要ならば、３回目のブロック
転送に必要な制御情報を、データ連鎖レジスタにロード
することができる。
あるコンピュータ・システム設計では、メモリの非連続
な記憶位置への連続的ブロック転送が頻繁に生じる。こ
うしたことは多くの場合、たとえば、要求時ページング
仮想メモリ内で起こる。この仮想メモリでは、メモリ・
ページのデータも、主システム・メモリと、大容量記憶
装置、通常はハード・ディスクとの間で絶えず転送され
る。
ファイルは一般に論理的に連続したブロックとしてディ
スクに記憶され、また多くの場合、システム・メモリ内
の多数の非連続なページ・フレームにロードされる。フ
ァイルをディスクに書き込むとき、分散したページ・フ
レームは、すべて順番にディスクに書き込むために、−
緒にまとめる必要がある。
前の転送が完了するごとに新たな転送をセット・アップ
するために、中央演算処理装置は絶えずＤＭＡ転送の状
況を監視する必要があることは、当業者にとって明白で
あろう。このためには、一般に、中央演算処理装置が時
間のかかる割込みを多数行なう必要がある。あるいは、
更に不都合なことに、中央演算処理装置がＤＭＡ制御装
置の状況レジスタを周期的にポーリングする必要がある
。
ＤＭＡ転送で、中央演算処理装置のこうした高度の関与
が必要なことは、明らかに望ましくない。
したがって、システム中央演算処理装置からの介入を必
要とせずに、ＤＭＡ制御装置が非連続な記憶位置との間
で、多数の連続的ブロック転送を実行できることが望ま
しい。こうした制御装置は、主システム・メモリとディ
スク記憶装置との間で−〇− 分散／収集操作を行なうことができることになる。
この分散／収集操作は、要求時ページング仮想メモリに
おいて極めて望ましい操作である。
Ｃ０発明が解決しようとする問題点 したがって、本発明の目的は、入出力装置とシステム・
メモリの非連続な記憶位置との間で多数のデータ・ブロ
ックを転送することができる直接メモリ・アクセス制御
装置を提供することにある。
本発明の別の目的は、一連のブロック転送のうちの１回
目のブロック転送がいったん開始した後は、システム中
央演算処理装置からの介入を必要とすることがない、こ
の種の直接メモリ・アクセス制御装置を提供することに
ある。
Ｄ０問題点を解決するための手段 したがって、前述した目的及び他の諸口的を達成するた
めに、本発明による直接メモリ・アクセス制御装置は、
ＤＭＡ機能の支持専用の別個のメモリを備えている。こ
の別個のメモリは、複数のオブジェクトを記憶した情報
群記憶手段（ヒープ）として構成される。このヒープに
記憶された各オブジェクトは、１回のＤＭＡブロック転
送に必要な制御情報を含んでいる。また各オブジェクト
は、次のオブジェクトを指すポインタをも含んでいる。
所望数のオブジェクトを相互に連鎖して、連結リストに
することができる。１回のＤＭＡブロック転送が完了す
ると、リスト中の次のオブジェクトが現入出力チャネル
の制御レジスタにロードされて、次回のＤＭＡブロック
転送が自動的に開始する。このようにして、リスト中の
最後のオブジェクトに達するまで、連続的ブロック転送
が行なわれる。
Ｅ、実施例 第１図は、コンピュータ・システム１０のブロック図で
ある。コンピュータ・システム１０は、システム・バス
１４に接続した中央演算処理装置１２を備えている。ま
たシステム・バス１４には、主システム・メモリ１６及
び直接メモリ・アクセス（ＤＭＡ）制御装置１８も接続
されている。ＤＭＡ制御装置１８は、主システム・メモ
リ１６とシステム１０に接続した入出力装置２０との間
のインターフェースを構成している。入出力装置２０に
は、ビデオ制御装置、直並列ボート、及びたとえばディ
スク制御装置などの大容量記憶インターフェースがある
。ＤＭＡ制御装置１８にはまた、タグ・テーブル２２と
称する別個のメモリが接続されている。タグ・テーブル
２２は、後述するように、ＤＭＡ制御装置１８の使用専
用に設けた専用メモリである。
第２図は、本発明に関連するＤＭＡ制御装置１８及びタ
グ・テーブル２２の内部特徴を示したものである。ＤＭ
Ａ制御装置１８の各チャネルは、ＤＭＡ動作を制御する
ための４つのレジスタを備えている。４つのレジスタと
は、アドレス・レジスタ２４、制御レジスタ２６、次順
レジスタ２８、及びカウント・レジスタ３０である。ブ
ロック転送の開始時に、ブロックの開始アドレスがアド
レス・レジスタ２４にロードされる。ブロックの長さは
、カウント・レジスタ３０にロードされる。
また制御レジスタ２６は、たとえば転送情報が主システ
ム・メモリから読み出されるか、それともこれに書き込
まれるかなど、この転送に関連した情報を記憶する。こ
の制御レジスタは、各データ項目を転送した後にアドレ
ス・レジスタ２４が増分されるかそれとも減分されるか
を示すビットをも記憶する。
ＤＭＡ制御装置によってデータ項目が転送されるごとに
、カウント・レジスタ３０が減分され、かつ制御レジス
タ２６に記憶された当該ビットの値に応じて、アドレス
・レジスタ２４が増分または減分される。カウント・レ
ジスタ３０の記憶する値が０に達すると、今回のブロッ
ク転送が完了する。
このとき、次順レジスタ２８の記憶する値が検査される
。その値が、ヒープ・メモリ２２内の有効なオブジェク
トを指す場合、このオブジェクトに含まれる値が４つの
レジスタ２４．２６．２８．３０にロードされる。これ
によって、次のブロック・データ転送が自動的に始まる
。
タグ・テーブル２２には、複数のタグが含まれている。
各タグは、レジスタ２４．２６．２８、３０に再ロード
するのに必要なすべての情報を含むメモリ・オブジェク
トである。タグは、ヒープとして編成され、次順レジス
タ２８に対応するポインタによって一緒に連結される。
第２図はまた、３つのタグ３２．３４．３６を示してい
る。これらのタグは、ＤＭＡ制御装置１８の各レジスタ
に値を直接書き込むことによって定義される初回のブロ
ック転送の定義とあいまって、４つの個別部分を有する
単一転送を定義する。
次順レジスタ２８に記憶された値ＮＥＸＴは最初のタグ
３２を指す。タグ３２は、次のタグ３４を指し、タグ３
４は最終タグ３６を指す。最終タグ３６は、このタグが
リストの最終タグであることを示す値ＮＩＬを指すポイ
ンタを含んでいる。ＮＩＬは、有効なヒープ・オブジェ
クトを指さない留保されたポインタである。この値は、
ＤＭＡ制御装置１８によって何も指さないポインタとし
て解釈される。
第３図は、タグ・テーブル２２の各タグの好ましい構成
を示している。各タグは４つのフィールド、即ちアドレ
ス・フィールド４０．制御フィールド４２、次順フィー
ルド４４、カウント・フィールド４６を備えている。こ
れら４つのフィールドは、それぞれＤＭＡ制御装置１８
の４つのレジスタ２４．２６．２８．３０に対応してい
る。アドレス・フィールド４０は３２ビツトであるため
、ＤＭＡ制御装置１８は４Ｇバイトのアドレス空間にア
クセスできるようになっている。カウント・フィールド
４６は１２ビツトなので、最大４にワードの転送が可能
であり、また次順フィールド４４は１２ビツトなので、
タグ・テーブル２２内の４にのタグ・オブジェクトに対
するアクセスが可能である。ＮＩＬの値はすべてＯか、
またはすべて１（１６進表示でＦＦＦ）であることが好
ましい。
カウント・フィールド４６のサイズは、仮想メモリ・シ
ステム内のページ・サイズと等しく選択することが好ま
しい。すなわち、たとえば、仮想メモリが１ページ当り
ＩＫワードのデータを有するページを使用する場合、カ
ウント・フィールド４６は１０ビツト長となるに過ぎな
い。必要ならば、カウント・フィールド４６の余分のビ
ットを使って、次順フィールド４４を１４ビツト長にす
ることができる。仮想メモリ・システムでは、ページが
情報単位として取り扱われ、かつ主メモリ内の連続する
ページ・フレームは多くの場合、関係づけられていない
ので、カウント・フィールドのサイズをページ・サイズ
と一致させることによって、タグ・テーブル・メモリが
最も有効に使用できる。
各タグは８バイト長であるので、最大のタグ数を維持す
るために、タグ・テーブル２２を最大３２にワードにま
で構成することができる。
第４図は、一連の連続的ブロック転送を実行する際に、
ＤＭＡ制御装置１８によって使用される制御流れを示す
ものである。最初の段階５０で、ＤＭＡレジスタ２４．
２６．２８．３０に１回目のデータ転送の当該の値を直
接ロードする。このとき、レジスタを直接ロードする以
前または以後に、このデータ転送に関する残りのタグに
必要な全情報を、タグ・テーブル２２にロードしなけれ
ばならない。このロードは、中央演算処理装置によって
行なわれる。
次の段階５２で、１デ一タ項目を転送する。そして段階
５４で、カウント・レジスタ３０の値を減分する。この
段階で同時に、制御レジスタ２６中で設定された所望の
指令に応じて、アドレス・レジスタ２４の値を増分また
は減分する。
次に、テストを行なって、カウントが完了したか否かを
調べる。このテストは、段階５６でカウント・レジスタ
３０からの桁上げビットを検査することによって行なう
。カウントが完了していない場合、今回の転送は完了せ
ず、段階５２に戻る。
カウント・レジスタ３０の値がＯである場合は、次の段
階５８に進み、次順レジスタ２８の値をテストして、そ
の値が前述したＮＩＬの値と等しいか否かを調べる。次
順レジスタ２８の値がＮＩＬの値と等しくない場合は、
タグ・テーブル２２から次のタグをＤＭＡ制御装置１８
の各レジスタにロードして、段階５２に戻る。
最終タグが使用された後、段階６２に進む。この段階６
２で、今回の転送が完了したことを中央演算処理装置１
２に通知する。この通知は一般に、バス１４を介して割
込みをかけることによって行なう。
前述したＤＭＡ制御装置が仮想メモリ用の分散／収集機
能を実施するものであることは、当業者なら容易に理解
できるはずである。大規模のデータ・ブロックを非連続
のメモリ・ページに書き込むとき、中央演算処理装置１
２はこれらのページの割り付けを行なうと共に、ＤＭＡ
制御装置１８を介してタグ・テーブル２２をセットアツ
プする。
そうするとＤＭＡ転送が開始して、ＤＭＡ制御装置１８
はすべての転送が完了するまで転送処理を行なう。
類似の分散ページ収集技術を使用して、収集したページ
をメモリに書き込むことができる。この場合、中央演算
処理装置１２はどのページの書込みが終了したかとペー
ジの書込み順序とを決定すると共に、ＤＭＡ制御装置１
８を介して、タグ・テーブル２２をセットアツプする。
そうするとＤＭＡ転送が開始して、ＤＭＡ制御装置１８
はすべての転送が完了するまで転送処理を行なう。
タグ・テーブルはヒープとして構成しであるので、記憶
した多くの連結リストを保持することができる。これに
よって、たとえば、ＤＭＡ制御装置１８によって支持さ
れた各入出力チャネルごとに別々の連結されたリストを
保持することができる。また、タグ・テーブル２２がヒ
ープとして構成しであるので、単一の入出力チャネルに
ついて１回の大規模ブロック転送に連結できる個別転送
の数に対する唯一の制限は、タグ・テーブル２２内の残
存自由記憶位置の数である。
以上、本発明を好ましい実施例に関して、具体的に図示
しかつ説明したが、当業者なら理解しているように、本
発明の精神及び範囲にもとることなく、形態及び細部に
種々の変更を加えることが可能である。
【図面の簡単な説明】
第１図は、ＤＭＡ制御装置を使用して入出力装置とイン
ターフェースをとるコンピュータ・システムを示すブロ
ック図である。 第２図は、好ましいＤＭＡ制御装置の一部分の内部構成
を示すブロック図である。 第３図は、ヒープ・オブジェクト内に含まれる情報を示
すブロック図である。 第４図は、好ましいＤＭＡ制御装置の動作を示すフロー
チャート図である。 １０・・・・コンピュータ・システム、１２・・・・中
央演算処理装置、１４・・・・システム・バス、１６・
・・・主システム・メモリ、１８・・・・ＤＭＡ制御装
置、２０・・・・入出力装置、２２・・・・タグ・テー
ブル。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　弁理士　　頓　宮　孝　− 第 図

Claims (2)

    【特許請求の範囲】
  1. （１）転送制御パラメータに応じて、第１のメモリと他
    の装置との間でデータを転送するための制御装置と、前
    記制御装置に結合した第２のメモリとを具備し、 前記第２のメモリが転送制御パラメータを含んだ複数の
    オブジェクトを記憶すると共に、特定のオブジェクトの
    転送制御パラメータによって定義されるデータ転送が完
    了した際に、該オブジェクトに含まれるポインタが指定
    する次のオブジェクト内の転送制御パラメータを前記制
    御装置に転送して、新たなデータ転送を開始するように
    構成したことを特徴とするデータ転送制御システム。
  2. （２）コンピュータ・システムにおいてデータを転送す
    る方法において、 （ａ）ブロック・データ転送用の制御情報を含んだ複数
    のオブジェクトをポインタによって連鎖された形で、Ｄ
    ＭＡ制御装置に関連するメモリに記憶する段階と、 （ｂ）前記ＤＭＡ制御装置に記憶した制御情報に応じて
    、ブロック・データ転送を実行する段階と、（ｃ）次の
    オブジェクトが前記メモリに記憶されている場合、前記
    ＤＭＡ制御装置に記憶した制御情報に応じて、次のブロ
    ック・データ転送を実行する段階と、 （ｄ）次のオブジェクトが前記メモリ中に残存しなくな
    るまで、前記段階（ｃ）を繰り返す段階と、を含むこと
    を特徴とするデータ転送方法。
JP2003654A 1989-01-13 1990-01-12 データ転送制御システム Expired - Lifetime JPH0623968B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/297,778 US5251303A (en) 1989-01-13 1989-01-13 System for DMA block data transfer based on linked control blocks
US297778 1989-01-13

Publications (2)

Publication Number Publication Date
JPH02227763A true JPH02227763A (ja) 1990-09-10
JPH0623968B2 JPH0623968B2 (ja) 1994-03-30

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ID=23147703

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JP2003654A Expired - Lifetime JPH0623968B2 (ja) 1989-01-13 1990-01-12 データ転送制御システム

Country Status (4)

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US (1) US5251303A (ja)
EP (1) EP0378423B1 (ja)
JP (1) JPH0623968B2 (ja)
DE (1) DE69021899T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019509575A (ja) * 2016-03-23 2019-04-04 エイアールエム リミテッド プログラム・ループ制御

Families Citing this family (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2778222B2 (ja) * 1990-08-15 1998-07-23 日本電気株式会社 半導体集積回路装置
US5473761A (en) * 1991-12-17 1995-12-05 Dell Usa, L.P. Controller for receiving transfer requests for noncontiguous sectors and reading those sectors as a continuous block by interspersing no operation requests between transfer requests
US5740465A (en) * 1992-04-08 1998-04-14 Hitachi, Ltd. Array disk controller for grouping host commands into a single virtual host command
US5721954A (en) * 1992-04-13 1998-02-24 At&T Global Information Solutions Company Intelligent SCSI-2/DMA processor
GB2270780A (en) * 1992-09-21 1994-03-23 Ibm Scatter-gather in data processing systems.
US5708849A (en) * 1994-01-26 1998-01-13 Intel Corporation Implementing scatter/gather operations in a direct memory access device on a personal computer
US5651127A (en) * 1994-03-08 1997-07-22 Texas Instruments Incorporated Guided transfers with variable stepping
JPH0877347A (ja) * 1994-03-08 1996-03-22 Texas Instr Inc <Ti> 画像／グラフィックス処理用のデータ処理装置およびその操作方法
DE4423496A1 (de) * 1994-07-05 1996-01-11 Philips Patentverwaltung Vermittlungsvorrichtung mit einer Direkt-Speicherzugriffssteuerung
US5860022A (en) * 1994-07-26 1999-01-12 Hitachi, Ltd. Computer system and method of issuing input/output commands therefrom
US5590356A (en) * 1994-08-23 1996-12-31 Massachusetts Institute Of Technology Mesh parallel computer architecture apparatus and associated methods
US5619646A (en) * 1994-09-27 1997-04-08 International Business Machines Corporation Method and system for dynamically appending a data block to a variable length transmit list while transmitting another data block over a serial bus
US5634099A (en) * 1994-12-09 1997-05-27 International Business Machines Corporation Direct memory access unit for transferring data between processor memories in multiprocessing systems
US6405281B1 (en) * 1994-12-09 2002-06-11 Neomagic Israel Ltd Input/output methods for associative processor
US5644784A (en) * 1995-03-03 1997-07-01 Intel Corporation Linear list based DMA control structure
US5864712A (en) * 1995-03-17 1999-01-26 Lsi Logic Corporation Method and apparatus for controlling (N+I) I/O channels with (N) data managers in a homogenous software programmable environment
DE69614291T2 (de) * 1995-03-17 2001-12-06 Lsi Logic Corp., Fort Collins (n+i) Ein/Ausgabekanälesteuerung, mit (n) Datenverwaltern, in einer homogenen Software-Programmierbetriebsumgebung
US5765200A (en) * 1995-06-07 1998-06-09 International Business Machines Corporation Logical positioning within a storage device by a storage controller
US5894564A (en) * 1995-06-07 1999-04-13 International Business Machines Corporation System for identifying memory segment bounded by previously accessed memory locations within data block and transferring thereof only when the segment has been changed
US5765022A (en) * 1995-09-29 1998-06-09 International Business Machines Corporation System for transferring data from a source device to a target device in which the address of data movement engine is determined
US5657479A (en) * 1995-12-04 1997-08-12 Silicon Graphics, Inc. Hierarchical display list processing in graphics data retrieval system
US5968143A (en) * 1995-12-13 1999-10-19 International Business Machines Corporation Information handling system for transfer of command blocks to a local processing side without local processor intervention
US5870627A (en) * 1995-12-20 1999-02-09 Cirrus Logic, Inc. System for managing direct memory access transfer in a multi-channel system using circular descriptor queue, descriptor FIFO, and receive status queue
US5828901A (en) * 1995-12-21 1998-10-27 Cirrus Logic, Inc. Method and apparatus for placing multiple frames of data in a buffer in a direct memory access transfer
US6108722A (en) * 1996-09-13 2000-08-22 Silicon Grpahics, Inc. Direct memory access apparatus for transferring a block of data having discontinous addresses using an address calculating circuit
US5930480A (en) * 1996-10-10 1999-07-27 Apple Computer, Inc. Software architecture for controlling data streams based on linked command blocks
JP3133004B2 (ja) * 1996-11-21 2001-02-05 株式会社日立製作所 ディスクアレイ装置およびその制御方法
US6381657B2 (en) * 1997-01-31 2002-04-30 Hewlett-Packard Company Sharing list for multi-node DMA write operations
US6055619A (en) * 1997-02-07 2000-04-25 Cirrus Logic, Inc. Circuits, system, and methods for processing multiple data streams
US6055583A (en) * 1997-03-27 2000-04-25 Mitsubishi Semiconductor America, Inc. DMA controller with semaphore communication protocol
US6128674A (en) * 1997-08-08 2000-10-03 International Business Machines Corporation Method of minimizing host CPU utilization in driving an adapter by residing in system memory a command/status block a soft interrupt block and a status block queue
US5963499A (en) * 1998-02-05 1999-10-05 Cypress Semiconductor Corp. Cascadable multi-channel network memory with dynamic allocation
US6065070A (en) * 1998-03-18 2000-05-16 National Semiconductor Corporation DMA configurable channel with memory width N and with steering logic comprising N multiplexors, each multiplexor having a single one-byte input and N one-byte outputs
US6199121B1 (en) 1998-08-07 2001-03-06 Oak Technology, Inc. High speed dynamic chaining of DMA operations without suspending a DMA controller or incurring race conditions
JP3446653B2 (ja) * 1999-03-26 2003-09-16 日本電気株式会社 データ転送装置
US6782465B1 (en) * 1999-10-20 2004-08-24 Infineon Technologies North America Corporation Linked list DMA descriptor architecture
US6665746B1 (en) * 2000-03-31 2003-12-16 International Business Machine Corporation System and method for prioritized context switching for streaming data memory transfers
US6687851B1 (en) 2000-04-13 2004-02-03 Stratus Technologies Bermuda Ltd. Method and system for upgrading fault-tolerant systems
US6691257B1 (en) 2000-04-13 2004-02-10 Stratus Technologies Bermuda Ltd. Fault-tolerant maintenance bus protocol and method for using the same
US6633996B1 (en) 2000-04-13 2003-10-14 Stratus Technologies Bermuda Ltd. Fault-tolerant maintenance bus architecture
US6735715B1 (en) 2000-04-13 2004-05-11 Stratus Technologies Bermuda Ltd. System and method for operating a SCSI bus with redundant SCSI adaptors
US6708283B1 (en) 2000-04-13 2004-03-16 Stratus Technologies, Bermuda Ltd. System and method for operating a system with redundant peripheral bus controllers
US6820213B1 (en) 2000-04-13 2004-11-16 Stratus Technologies Bermuda, Ltd. Fault-tolerant computer system with voter delay buffer
US6467020B1 (en) * 2000-05-17 2002-10-15 Neomagic Israel Ltd. Combined associate processor and memory architecture
US7089344B1 (en) * 2000-06-09 2006-08-08 Motorola, Inc. Integrated processor platform supporting wireless handheld multi-media devices
TW583547B (en) * 2000-06-23 2004-04-11 Agere Syst Guardian Corp Linked-list memory-access control for a concentrator
US6791555B1 (en) 2000-06-23 2004-09-14 Micron Technology, Inc. Apparatus and method for distributed memory control in a graphics processing system
US6772300B1 (en) * 2000-08-30 2004-08-03 Intel Corporation Method and apparatus for managing out of order memory transactions
US6948010B2 (en) 2000-12-20 2005-09-20 Stratus Technologies Bermuda Ltd. Method and apparatus for efficiently moving portions of a memory block
US6766479B2 (en) 2001-02-28 2004-07-20 Stratus Technologies Bermuda, Ltd. Apparatus and methods for identifying bus protocol violations
US6928583B2 (en) * 2001-04-11 2005-08-09 Stratus Technologies Bermuda Ltd. Apparatus and method for two computing elements in a fault-tolerant server to execute instructions in lockstep
US6996750B2 (en) 2001-05-31 2006-02-07 Stratus Technologies Bermuda Ltd. Methods and apparatus for computer bus error termination
US6678754B1 (en) * 2001-07-30 2004-01-13 Lsi Logic Corporation Methods and structure for recursive scatter/gather lists
JP4212811B2 (ja) * 2002-01-10 2009-01-21 富士通株式会社 情報処理システム、インタフェース装置、情報処理装置、情報記憶装置
US7133972B2 (en) 2002-06-07 2006-11-07 Micron Technology, Inc. Memory hub with internal cache and/or memory access prediction
US7200024B2 (en) 2002-08-02 2007-04-03 Micron Technology, Inc. System and method for optically interconnecting memory devices
US7117316B2 (en) 2002-08-05 2006-10-03 Micron Technology, Inc. Memory hub and access method having internal row caching
US7254331B2 (en) 2002-08-09 2007-08-07 Micron Technology, Inc. System and method for multiple bit optical data transmission in memory systems
US7149874B2 (en) 2002-08-16 2006-12-12 Micron Technology, Inc. Memory hub bypass circuit and method
US7519779B2 (en) * 2002-08-26 2009-04-14 International Business Machines Corporation Dumping using limited system address space
US6820181B2 (en) 2002-08-29 2004-11-16 Micron Technology, Inc. Method and system for controlling memory accesses to memory modules having a memory hub architecture
US7836252B2 (en) 2002-08-29 2010-11-16 Micron Technology, Inc. System and method for optimizing interconnections of memory devices in a multichip module
US7102907B2 (en) 2002-09-09 2006-09-05 Micron Technology, Inc. Wavelength division multiplexed memory module, memory system and method
US7219169B2 (en) * 2002-09-30 2007-05-15 Sun Microsystems, Inc. Composite DMA disk controller for efficient hardware-assisted data transfer operations
JP4331488B2 (ja) * 2003-02-20 2009-09-16 パナソニック株式会社 集積回路及びそれを用いた電子機器
US7245145B2 (en) 2003-06-11 2007-07-17 Micron Technology, Inc. Memory module and method having improved signal routing topology
US7120727B2 (en) 2003-06-19 2006-10-10 Micron Technology, Inc. Reconfigurable memory module and method
US7428644B2 (en) 2003-06-20 2008-09-23 Micron Technology, Inc. System and method for selective memory module power management
US7107415B2 (en) 2003-06-20 2006-09-12 Micron Technology, Inc. Posted write buffers and methods of posting write requests in memory modules
US7260685B2 (en) 2003-06-20 2007-08-21 Micron Technology, Inc. Memory hub and access method having internal prefetch buffers
US7389364B2 (en) 2003-07-22 2008-06-17 Micron Technology, Inc. Apparatus and method for direct memory access in a hub-based memory system
US7210059B2 (en) 2003-08-19 2007-04-24 Micron Technology, Inc. System and method for on-board diagnostics of memory modules
US7133991B2 (en) 2003-08-20 2006-11-07 Micron Technology, Inc. Method and system for capturing and bypassing memory transactions in a hub-based memory system
US7136958B2 (en) 2003-08-28 2006-11-14 Micron Technology, Inc. Multiple processor system and method including multiple memory hub modules
US7310752B2 (en) 2003-09-12 2007-12-18 Micron Technology, Inc. System and method for on-board timing margin testing of memory modules
US7194593B2 (en) 2003-09-18 2007-03-20 Micron Technology, Inc. Memory hub with integrated non-volatile memory
US7120743B2 (en) 2003-10-20 2006-10-10 Micron Technology, Inc. Arbitration system and method for memory responses in a hub-based memory system
US7234070B2 (en) 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
US7216196B2 (en) * 2003-12-29 2007-05-08 Micron Technology, Inc. Memory hub and method for memory system performance monitoring
US7330992B2 (en) 2003-12-29 2008-02-12 Micron Technology, Inc. System and method for read synchronization of memory modules
US7188219B2 (en) 2004-01-30 2007-03-06 Micron Technology, Inc. Buffer control system and method for a memory system having outstanding read and write request buffers
US7788451B2 (en) 2004-02-05 2010-08-31 Micron Technology, Inc. Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system
US7412574B2 (en) 2004-02-05 2008-08-12 Micron Technology, Inc. System and method for arbitration of memory responses in a hub-based memory system
US7181584B2 (en) 2004-02-05 2007-02-20 Micron Technology, Inc. Dynamic command and/or address mirroring system and method for memory modules
US7366864B2 (en) 2004-03-08 2008-04-29 Micron Technology, Inc. Memory hub architecture having programmable lane widths
US7257683B2 (en) 2004-03-24 2007-08-14 Micron Technology, Inc. Memory arbitration system and method having an arbitration packet protocol
US7120723B2 (en) 2004-03-25 2006-10-10 Micron Technology, Inc. System and method for memory hub-based expansion bus
US7447240B2 (en) 2004-03-29 2008-11-04 Micron Technology, Inc. Method and system for synchronizing communications links in a hub-based memory system
US7213082B2 (en) 2004-03-29 2007-05-01 Micron Technology, Inc. Memory hub and method for providing memory sequencing hints
US6980042B2 (en) 2004-04-05 2005-12-27 Micron Technology, Inc. Delay line synchronizer apparatus and method
US7590797B2 (en) 2004-04-08 2009-09-15 Micron Technology, Inc. System and method for optimizing interconnections of components in a multichip memory module
US7162567B2 (en) 2004-05-14 2007-01-09 Micron Technology, Inc. Memory hub and method for memory sequencing
US7222213B2 (en) 2004-05-17 2007-05-22 Micron Technology, Inc. System and method for communicating the synchronization status of memory modules during initialization of the memory modules
US7363419B2 (en) 2004-05-28 2008-04-22 Micron Technology, Inc. Method and system for terminating write commands in a hub-based memory system
US7519788B2 (en) 2004-06-04 2009-04-14 Micron Technology, Inc. System and method for an asynchronous data buffer having buffer write and read pointers
US7310748B2 (en) 2004-06-04 2007-12-18 Micron Technology, Inc. Memory hub tester interface and method for use thereof
JP2006048593A (ja) * 2004-08-09 2006-02-16 Fujitsu Ltd Ｄｍａ転送装置およびｄｍａ転送装置の転送制御方法
US7392331B2 (en) 2004-08-31 2008-06-24 Micron Technology, Inc. System and method for transmitting data packets in a computer system having a memory hub architecture
US20060259657A1 (en) * 2005-05-10 2006-11-16 Telairity Semiconductor, Inc. Direct memory access (DMA) method and apparatus and DMA for video processing
TWI295019B (en) * 2005-06-06 2008-03-21 Accusys Inc Data transfer system and method
US20070005881A1 (en) * 2005-06-30 2007-01-04 Garney John I Minimizing memory bandwidth usage in optimal disk transfers
US8001285B1 (en) * 2007-12-11 2011-08-16 Marvell Israel (M.I.S.L) Ltd. Method and apparatus for reducing host processor activity during interaction with peripheral devices
US8205020B2 (en) * 2009-12-23 2012-06-19 Xerox Corporation High-performance digital image memory allocation and control system
US9195581B2 (en) * 2011-07-01 2015-11-24 Apple Inc. Techniques for moving data between memory types

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62267847A (ja) * 1986-05-16 1987-11-20 Nec Corp Ｄｍａ転送制御回路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4040026A (en) * 1974-05-08 1977-08-02 Francois Gernelle Channel for exchanging information between a computer and rapid peripheral units
US4065810A (en) * 1977-01-26 1977-12-27 International Business Machines Corporation Data transfer system
JPS5911135B2 (ja) * 1979-01-17 1984-03-13 株式会社日立製作所 デ−タ処理システムのデ−タ転送方式
DE3175351D1 (en) * 1981-10-28 1986-10-23 Ibm Scanning device for communication lines, adapted for a communication controller
US4482951A (en) * 1981-11-12 1984-11-13 Hughes Aircraft Company Direct memory access method for use with a multiplexed data bus
IT1151351B (it) * 1982-01-19 1986-12-17 Italtel Spa Disposizione circuitale atta a realizzare lo scambio di dati tra una coppia di elaboratori operanti secondo il principio master-slave
US4451884A (en) * 1982-02-02 1984-05-29 International Business Machines Corporation Cycle stealing I/O controller with programmable offline mode of operation
US4729094A (en) * 1983-04-18 1988-03-01 Motorola, Inc. Method and apparatus for coordinating execution of an instruction by a coprocessor
JPH0754442B2 (ja) * 1983-11-24 1995-06-07 大倉電気株式会社 プロセス制御システム
US4716525A (en) * 1985-04-15 1987-12-29 Concurrent Computer Corporation Peripheral controller for coupling data buses having different protocol and transfer rates
US4703418A (en) * 1985-06-28 1987-10-27 Hewlett-Packard Company Method and apparatus for performing variable length data read transactions
US4891751A (en) * 1987-03-27 1990-01-02 Floating Point Systems, Inc. Massively parallel vector processing computer
US4930065A (en) * 1987-08-20 1990-05-29 David Computer Corporation Automatic data channels for a computer system
US4930069A (en) * 1987-11-18 1990-05-29 International Business Machines Corporation Mechanism and method for transferring data between bus units having varying master and slave DMA capabilities

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62267847A (ja) * 1986-05-16 1987-11-20 Nec Corp Ｄｍａ転送制御回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019509575A (ja) * 2016-03-23 2019-04-04 エイアールエム リミテッド プログラム・ループ制御

Also Published As

Publication number Publication date
EP0378423A2 (en) 1990-07-18
US5251303A (en) 1993-10-05
DE69021899T2 (de) 1996-04-18
DE69021899D1 (de) 1995-10-05
EP0378423A3 (en) 1991-05-29
JPH0623968B2 (ja) 1994-03-30
EP0378423B1 (en) 1995-08-30

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