JPS6336304A - プログラマブル・コントロ−ラ・システム - Google Patents
プログラマブル・コントロ−ラ・システムInfo
- Publication number
- JPS6336304A JPS6336304A JP17906586A JP17906586A JPS6336304A JP S6336304 A JPS6336304 A JP S6336304A JP 17906586 A JP17906586 A JP 17906586A JP 17906586 A JP17906586 A JP 17906586A JP S6336304 A JPS6336304 A JP S6336304A
- Authority
- JP
- Japan
- Prior art keywords
- programmable controller
- data
- main body
- transfer
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 5
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、ハンドシェイクによるデータ転送命令を内
蔵したプログラマブル・コントローラ・システムに関す
る。 。
蔵したプログラマブル・コントローラ・システムに関す
る。 。
（発明の概要）
この発明では、ユーザプログラム中でハンドシェイクに
よるデータ転送命令を使用するだけで、特にラダー図上
でハンドシェイク処理に必要なフラグ制御回路などを組
まずとも、指定された転送元アドレス、転送先アドレス
間においてハンドシェイク処理によるデータ転送を可能
としたものである。
よるデータ転送命令を使用するだけで、特にラダー図上
でハンドシェイク処理に必要なフラグ制御回路などを組
まずとも、指定された転送元アドレス、転送先アドレス
間においてハンドシェイク処理によるデータ転送を可能
としたものである。
（従来技術とその問題点）
従来、ユーザプログラムを利用して、連続したデータを
Ｉ／Ｏユニット間で交換する場合は、ハンドシェイク用
信号をラダー回路に組込む必要がおるため、ユーザプロ
グラムか複雑になる他、例えばＩ／Ｏユニットとのハン
ドシェイクのＢＵＳＹ、転送完了フラグを転送の条件と
して外部で組む等繁雑さがあった。
Ｉ／Ｏユニット間で交換する場合は、ハンドシェイク用
信号をラダー回路に組込む必要がおるため、ユーザプロ
グラムか複雑になる他、例えばＩ／Ｏユニットとのハン
ドシェイクのＢＵＳＹ、転送完了フラグを転送の条件と
して外部で組む等繁雑さがあった。
（発明の目的）
この発明の目的は、ユーザプログラム中において、例え
ばラダー回路にハンドシェイク用信号を組込んだり、あ
るいはＩ／ＯユニットとのハンドシェイクのＢＵＳＹ、
転送完了フラグを転送の条件として外部で組む必要を不
要とし、ユーザプログラムによるデータ転送を容易とし
たプログラマブル・コントローラ・システムを提供する
ことにある。
ばラダー回路にハンドシェイク用信号を組込んだり、あ
るいはＩ／ＯユニットとのハンドシェイクのＢＵＳＹ、
転送完了フラグを転送の条件として外部で組む必要を不
要とし、ユーザプログラムによるデータ転送を容易とし
たプログラマブル・コントローラ・システムを提供する
ことにある。
（発明の構成と効果）
この発明は上記目的を達成するために、プログラマブル
・コントローラ本体と、これに接続可能なＩ／Ｏユニッ
トとを備え、 前記プログラマブル・コントローラ本体側には、ユーザ
プログラムの実行中に、所定のデータ転送命令が解読さ
れた場合には、該命令で指定された転送元および転送先
アドレスに関するデータ送受に必要なハンドシェイク処
理を行なう手段が内蔵され、 前記Ｉ／Ｏユニット側には、プログラマブル・コントロ
ーラ本体側と共用可能なＲＡＭと、ハンドシェイク用の
外部サポート回路と、プログラマブル・コン］・ローラ
本体からの指令を受けて、必要なハンドシェイク処理を
行なう手段とが内蔵されている ことを特徴とするものである。
・コントローラ本体と、これに接続可能なＩ／Ｏユニッ
トとを備え、 前記プログラマブル・コントローラ本体側には、ユーザ
プログラムの実行中に、所定のデータ転送命令が解読さ
れた場合には、該命令で指定された転送元および転送先
アドレスに関するデータ送受に必要なハンドシェイク処
理を行なう手段が内蔵され、 前記Ｉ／Ｏユニット側には、プログラマブル・コントロ
ーラ本体側と共用可能なＲＡＭと、ハンドシェイク用の
外部サポート回路と、プログラマブル・コン］・ローラ
本体からの指令を受けて、必要なハンドシェイク処理を
行なう手段とが内蔵されている ことを特徴とするものである。
このような構成によれば、ユーザプログラム中において
データ転送命令を使用し、かつこれに転送元および転送
先アドレスを書込むだけで、プログラマブル・コントロ
ーラ本体とＩ／Ｏユニットとの間においてデータ転送を
行なうことが可能となる。
データ転送命令を使用し、かつこれに転送元および転送
先アドレスを書込むだけで、プログラマブル・コントロ
ーラ本体とＩ／Ｏユニットとの間においてデータ転送を
行なうことが可能となる。
（実施例の説明）
第１図は本発明に係わるプログラマブル・コントローラ
・システム（以下ＰＣシステムという）の構成を示すブ
ロック図である。
・システム（以下ＰＣシステムという）の構成を示すブ
ロック図である。
同図に示す如く、このシステムはＩ／Ｏユニット１．入
出力機器２．ＰＣ本体３とで構成され、またＩ／Ｏユニ
ット１はＣＰＵを備えた能動的ユニットであって、この
Ｉ／Ｏユニット１ではＰＣから得られたデータに従って
ｌ／Ｏ１器のコントロールを行なうようになされている
。
出力機器２．ＰＣ本体３とで構成され、またＩ／Ｏユニ
ット１はＣＰＵを備えた能動的ユニットであって、この
Ｉ／Ｏユニット１ではＰＣから得られたデータに従って
ｌ／Ｏ１器のコントロールを行なうようになされている
。
第２図はＰＣ本体３の電気的なハードウェア構成を示す
ブロック図である。
ブロック図である。
同図に示す如く、ＰＣ本体３は良く知られているように
、ＣＰＵ３０．システムプログラムメモリ３１．ワーク
メモリ３２．Ｉ／Ｏユニットインターフェース３３．ユ
ーザプログラムメモリ３４゜入出カメモリ３５を備えて
おり、これらＰＣバスを介して互いに結ばれている。
、ＣＰＵ３０．システムプログラムメモリ３１．ワーク
メモリ３２．Ｉ／Ｏユニットインターフェース３３．ユ
ーザプログラムメモリ３４゜入出カメモリ３５を備えて
おり、これらＰＣバスを介して互いに結ばれている。
ＣＰＵ３０はマイクロプロセッサを主体として構成され
、システムプログラムメモリ３１に格納されたプログラ
ムを実行することによって、ＰＣ本体３としての動作に
必要な各種の処理を行なうようになされている。
、システムプログラムメモリ３１に格納されたプログラ
ムを実行することによって、ＰＣ本体３としての動作に
必要な各種の処理を行なうようになされている。
これらの処理は、すでに良く知られているように、Ｉ／
Ｏユニツ１−インターフェース３３から読込まれた入力
データを、入出カメモリ３５の入カニリアに書込む入力
更新処理、入出カメモリの入出力データを参照して、ニ
ードプログラムメモリ３４に記憶されているユーザ命令
を実行し、その実行結果で入出カメモリ３５の出カニリ
アの内容を書替える命令実行処理、命令実行の結果書替
えが終了した入出カメモリ３５の出力データを、■／Ｏ
ユニットインターフェース３３を介して外部へと送出す
る出力更新処理を基本とするものである。
Ｏユニツ１−インターフェース３３から読込まれた入力
データを、入出カメモリ３５の入カニリアに書込む入力
更新処理、入出カメモリの入出力データを参照して、ニ
ードプログラムメモリ３４に記憶されているユーザ命令
を実行し、その実行結果で入出カメモリ３５の出カニリ
アの内容を書替える命令実行処理、命令実行の結果書替
えが終了した入出カメモリ３５の出力データを、■／Ｏ
ユニットインターフェース３３を介して外部へと送出す
る出力更新処理を基本とするものである。
第３図はＩ／Ｏユニット１の電気的なハードウェア構成
を示すブロック図である。
を示すブロック図である。
同図に示すように、Ｉ／Ｏユニット１は、ＣＰＵ／Ｏ．
システムフログラムメモリ１１．ワークメモリ１２．入
出力インターフェース１３．ハンドシェイクコントロー
ル回路１４．セレクタ１５゜共有ＲＡＭ１６を備えてい
る。
システムフログラムメモリ１１．ワークメモリ１２．入
出力インターフェース１３．ハンドシェイクコントロー
ル回路１４．セレクタ１５゜共有ＲＡＭ１６を備えてい
る。
ＣＰＵ／Ｏは、マイクロプロセッサを主体として構成さ
れ、システムプログラムメモリ１１に格納されたプログ
ラムを実行することにより、Ｉ／Ｏユニットに必要な各
種の処理を実行する。
れ、システムプログラムメモリ１１に格納されたプログ
ラムを実行することにより、Ｉ／Ｏユニットに必要な各
種の処理を実行する。
ＣＰＵｌ０はハンドシェイクコントロール回路１４の情
報に従い、セレクタ１５でバスを切替えて、共有ＲＡＭ
１６内のデータをリード、ライトする。
報に従い、セレクタ１５でバスを切替えて、共有ＲＡＭ
１６内のデータをリード、ライトする。
また、ＣＰＵ／Ｏは、ワークメモリ１２．入出力インタ
ーフェース１３を制御することによって、共有ＲＡＭか
ら得たデータ、またはそのデータに基づいて加工された
データを、入出力インターフェース１３から入出力機器
へと入出力するようになされている。
ーフェース１３を制御することによって、共有ＲＡＭか
ら得たデータ、またはそのデータに基づいて加工された
データを、入出力インターフェース１３から入出力機器
へと入出力するようになされている。
次に、第４図の命令語、第６図のフローチャート、第９
図のフローヂャート、第／Ｏ図のタイムチャート、第１
１図のハンドシェイク回路を参照しながら、ＰＣ本体か
らＩ／Ｏユニットに対して連続したデータをハンドシェ
イク処理に従って転送する場合について説明する。
図のフローヂャート、第／Ｏ図のタイムチャート、第１
１図のハンドシェイク回路を参照しながら、ＰＣ本体か
らＩ／Ｏユニットに対して連続したデータをハンドシェ
イク処理に従って転送する場合について説明する。
前述した命令実行処理の最中に、第４図に示されるデー
タ転送命令の起動条件が成立すると、第６図のフローチ
ャートにおいては、転送データ数。
タ転送命令の起動条件が成立すると、第６図のフローチ
ャートにおいては、転送データ数。
転送元アドレス、転送先Ｉ／Ｏエリアの初期設定が行な
われる（ステップ６０１．６０２＞。
われる（ステップ６０１．６０２＞。
続いて、■／○５ｕｓｙ＝”○″（すなわち、共有ＲＡ
Ｍ１６がアクセスされていないこと）およびＢ１＝”○
”（Ｉ／Ｏユニット側で共有ＲＡＭ１６からデータ読取
りが完了していること）を侍はする状態となる（ステッ
プ６０３）。
Ｍ１６がアクセスされていないこと）およびＢ１＝”○
”（Ｉ／Ｏユニット側で共有ＲＡＭ１６からデータ読取
りが完了していること）を侍はする状態となる（ステッ
プ６０３）。
１／Ｏ ＢＵＳＹ＝”Ｏ”かつＢ１＝”Ｏ”が確認さ
れるとくステラフ６０３ｍ定）、ＰＣＢＵＳＹを１１１
１１にセットして、ＰＣ本体側で共有ＲＡＭ１６のアク
セス権を確立した後（ステップ６０４）、入出カメモリ
３５のｍエリアのデータを、共有ＲＡＭ１６の転送先Ｉ
／Ｏエリアにライトする（ステップ６０５）。
れるとくステラフ６０３ｍ定）、ＰＣＢＵＳＹを１１１
１１にセットして、ＰＣ本体側で共有ＲＡＭ１６のアク
セス権を確立した後（ステップ６０４）、入出カメモリ
３５のｍエリアのデータを、共有ＲＡＭ１６の転送先Ｉ
／Ｏエリアにライトする（ステップ６０５）。
その後、信号Ａ１（”１”パルス）を出力して、ハンド
シェイクコントロール回路１４内のフリップフロップ１
４ａをセットして、信号ｂ１の状態を１″とし、■／Ｏ
ユニツ１へ側に対し１アドレス分のデータ転送が終了し
たことを知らせ、その後ＰＣＢｔＪＳＹを“′Ｏ″にリ
セットして、共有ＲＡＭ１６に対するアクセス権を手放
す（ステップ６０６）。
シェイクコントロール回路１４内のフリップフロップ１
４ａをセットして、信号ｂ１の状態を１″とし、■／Ｏ
ユニツ１へ側に対し１アドレス分のデータ転送が終了し
たことを知らせ、その後ＰＣＢｔＪＳＹを“′Ｏ″にリ
セットして、共有ＲＡＭ１６に対するアクセス権を手放
す（ステップ６０６）。
その後、データ数ｎのディクリメント、転送元アドレス
ｍおよび転送先Ｉ／Ｏエリアのインクリメントを行ない
（ステップ６０７）、以上ステップ６０３〜６０８の処
理をデータ数ｎ＝ｏとなるまで繰り返す（ステップ６０
Ｂ）。
ｍおよび転送先Ｉ／Ｏエリアのインクリメントを行ない
（ステップ６０７）、以上ステップ６０３〜６０８の処
理をデータ数ｎ＝ｏとなるまで繰り返す（ステップ６０
Ｂ）。
一方、Ｉ／Ｏユニット側では、第９図のフローチャート
に示す如く、常時ＰＣＢＵＳＹ＝０（ＰＣ本体側で共有
ＲＡＭ１６をアクセスしていないこと）およびｂ１＝“
１”（ＰＣ本体から共有ＲＡＭ１６に対するデータ書込
みが終了したこと）を待機する状態にあり、これらの条
件が確認されると（ステップ９０１肯定）、Ｉｌｏ
ＢＵＳＹをＩＩ １ ＩＩにセットして、共有ＲＡＭ１
６に対するＩ／Ｏユニツｉ側からのアクセス権を確立す
る（ステップ９０２）。
に示す如く、常時ＰＣＢＵＳＹ＝０（ＰＣ本体側で共有
ＲＡＭ１６をアクセスしていないこと）およびｂ１＝“
１”（ＰＣ本体から共有ＲＡＭ１６に対するデータ書込
みが終了したこと）を待機する状態にあり、これらの条
件が確認されると（ステップ９０１肯定）、Ｉｌｏ
ＢＵＳＹをＩＩ １ ＩＩにセットして、共有ＲＡＭ１
６に対するＩ／Ｏユニツｉ側からのアクセス権を確立す
る（ステップ９０２）。
その後、共有ＲＡＭ１６からデータリードを行なった後
（ステップ９０３）、信号ａ１（”１”パルス）を出力
して（ステップ９０４，９０５）、フリップフロップ１
４ａをリセットし、ｂｌを１／Ｏ１＋とすることによっ
て、ＰＣ本体側へデータリードの完了を知らせる（ステ
ップ９０４，９０５〉。
（ステップ９０３）、信号ａ１（”１”パルス）を出力
して（ステップ９０４，９０５）、フリップフロップ１
４ａをリセットし、ｂｌを１／Ｏ１＋とすることによっ
て、ＰＣ本体側へデータリードの完了を知らせる（ステ
ップ９０４，９０５〉。
その後、ＲＥＡＤＹを“′Ｏ″にリセットしてプログラ
ムを終了する（ステップ９０６）。
ムを終了する（ステップ９０６）。
以上述べた第６図および第９図のフローチャー］・か相
豆に関連づけ市って実行されることにより、ＰＣ本体の
入出カメモリ３５からＩ／Ｏユニットの必要なチャンネ
ルに対する連続したデータ転送をハンドシェイク処理で
行なうことが可能となるのである。
豆に関連づけ市って実行されることにより、ＰＣ本体の
入出カメモリ３５からＩ／Ｏユニットの必要なチャンネ
ルに対する連続したデータ転送をハンドシェイク処理で
行なうことが可能となるのである。
なお以上の説明では、ＰＣ本体側からＩ／Ｏユニット側
へ対してデータ転送を行なう場合を説明したが、Ｉ／Ｏ
ユニット側からＰＣ本体側へとデータ転送を行なう場合
にも同様であって、その際の処理は第５図の命令語、第
７図のフローチャート、第８図のフローチャート、第／
Ｏ図のタイムチャート、第１３図のハンドシェイク回路
、第８図のフローチャートに従って同様に行なわれる訳
である。
へ対してデータ転送を行なう場合を説明したが、Ｉ／Ｏ
ユニット側からＰＣ本体側へとデータ転送を行なう場合
にも同様であって、その際の処理は第５図の命令語、第
７図のフローチャート、第８図のフローチャート、第／
Ｏ図のタイムチャート、第１３図のハンドシェイク回路
、第８図のフローチャートに従って同様に行なわれる訳
である。
第１図は本発明システムの概要を示すブロック図、第２
図はＰＣ本体のハードウェア構成を示すブロック図、第
３図はＩ／Ｏユニットのハードウェア構成を示すブロッ
ク図、第４図はＰＣ本体側からＩ／Ｏユニツ１〜側へと
データ転送を行なう場合のユーザ命令のフォーマットを
示すラダー図、第５図はＩ／Ｏユニット側からＰＣ本体
側へとデータ転送を行なう場合のユーザ命令を示すラダ
ー図、第６図はＰＣ本体側からＩ／Ｏユニット側へとデ
ータ転送を行なう際にＰＣ本体側で実行される制御プロ
グラムの構成を示すフローチャート、第７図はＩ／Ｏユ
ニット側からＰＣ本体側へとデータ転送を行なう際に、
ＰＣ本体側で実行される制御プログラムの構成を示すフ
ローチャート、第８図は■／○ユニット側からＰＣ本体
側へとデータ転送を行なう際に、Ｉ／Ｏユニット側で実
行される制御プログラムの構成を示すフローチャート、
第９図はＰＣ本体側からＩ／Ｏユニット側へとデータ転
送を行なう際に、Ｉ／Ｏユニット側で実行される制御プ
ログラムの構成を示すフローチャート、第／Ｏ図はＰＣ
本体側からＩ／Ｏユニット側へとハンドシェイク処理で
データ転送を行なう際の各部の信号状態を示すタイムチ
ャート、第１１図はＰＣ本体側からＩ／Ｏユニット側へ
とデータ転送を行なう際に使用されるハンドシェイク回
路を示す回路図、第１２図はＩ／Ｏユニット側からＰＣ
本体側へとハンドシェイク処理によりデータ転送を行な
う際の各部の信号状態を示すタイムチャート、第１３図
はＩ／Ｏユニット側からＰＣ本体側へとデータ転送を行
なう際に使用されるハンドシェイク回路の構成を示す回
路図である。 １・・・Ｉ／Ｏユニット ２・・・入出力Ｐａ器 ３・・・ＰＣ本体 ／Ｏ・・・ＣＰＵ １１・・・システムプログラムメモリ １２・・・ワークメモリ １３・・・入出力インターフェース １４・・・ハンドシェイクコントロール回路１５・・・
セレクタ １６・・・共有ＲＡＭ ３０・・・ＣＰＵ ３１・・・システムプログラムメモリ ３２・・・ワークメモリ ３３・・・Ｉ／Ｏユニットインターフェース３４・・・
ユーザプログラムメモリ ３５・・・入出カメモリ 一＝：フ 第１図 第２図 第４図 第５図 第６図 第７ 図 第８−図 第９図 第／Ｏ図 第１１図
図はＰＣ本体のハードウェア構成を示すブロック図、第
３図はＩ／Ｏユニットのハードウェア構成を示すブロッ
ク図、第４図はＰＣ本体側からＩ／Ｏユニツ１〜側へと
データ転送を行なう場合のユーザ命令のフォーマットを
示すラダー図、第５図はＩ／Ｏユニット側からＰＣ本体
側へとデータ転送を行なう場合のユーザ命令を示すラダ
ー図、第６図はＰＣ本体側からＩ／Ｏユニット側へとデ
ータ転送を行なう際にＰＣ本体側で実行される制御プロ
グラムの構成を示すフローチャート、第７図はＩ／Ｏユ
ニット側からＰＣ本体側へとデータ転送を行なう際に、
ＰＣ本体側で実行される制御プログラムの構成を示すフ
ローチャート、第８図は■／○ユニット側からＰＣ本体
側へとデータ転送を行なう際に、Ｉ／Ｏユニット側で実
行される制御プログラムの構成を示すフローチャート、
第９図はＰＣ本体側からＩ／Ｏユニット側へとデータ転
送を行なう際に、Ｉ／Ｏユニット側で実行される制御プ
ログラムの構成を示すフローチャート、第／Ｏ図はＰＣ
本体側からＩ／Ｏユニット側へとハンドシェイク処理で
データ転送を行なう際の各部の信号状態を示すタイムチ
ャート、第１１図はＰＣ本体側からＩ／Ｏユニット側へ
とデータ転送を行なう際に使用されるハンドシェイク回
路を示す回路図、第１２図はＩ／Ｏユニット側からＰＣ
本体側へとハンドシェイク処理によりデータ転送を行な
う際の各部の信号状態を示すタイムチャート、第１３図
はＩ／Ｏユニット側からＰＣ本体側へとデータ転送を行
なう際に使用されるハンドシェイク回路の構成を示す回
路図である。 １・・・Ｉ／Ｏユニット ２・・・入出力Ｐａ器 ３・・・ＰＣ本体 ／Ｏ・・・ＣＰＵ １１・・・システムプログラムメモリ １２・・・ワークメモリ １３・・・入出力インターフェース １４・・・ハンドシェイクコントロール回路１５・・・
セレクタ １６・・・共有ＲＡＭ ３０・・・ＣＰＵ ３１・・・システムプログラムメモリ ３２・・・ワークメモリ ３３・・・Ｉ／Ｏユニットインターフェース３４・・・
ユーザプログラムメモリ ３５・・・入出カメモリ 一＝：フ 第１図 第２図 第４図 第５図 第６図 第７ 図 第８−図 第９図 第／Ｏ図 第１１図
Claims (1)
- （１）プログラマブル・コントローラ本体と、これに接
続可能なＩ／Ｏユニットとを備え、 前記プログラマブル・コントローラ本体側には、ユーザ
プログラムの実行中に、所定のデータ転送命令が解読さ
れた場合には、該命令で指定された転送元および転送先
アドレスに関するデータ送受に必要なハンドシェイク処
理を行なう手段が内蔵され、 前記Ｉ／Ｏユニット側には、プログラマブル・コントロ
ーラ本体側と共用可能なＲＡＭと、ハンドシェイク用の
外部サポート回路と、プログラマブル・コントローラ本
体からの指令を受けて、必要なハンドシェイク処理を行
なう手段とが内蔵されている ことを特徴とするプログラマブル・コントローラ・シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17906586A JPS6336304A (ja) | 1986-07-30 | 1986-07-30 | プログラマブル・コントロ−ラ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17906586A JPS6336304A (ja) | 1986-07-30 | 1986-07-30 | プログラマブル・コントロ−ラ・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6336304A true JPS6336304A (ja) | 1988-02-17 |
Family
ID=16059490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17906586A Pending JPS6336304A (ja) | 1986-07-30 | 1986-07-30 | プログラマブル・コントロ−ラ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336304A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018124886A (ja) * | 2017-02-03 | 2018-08-09 | ファナック株式会社 | プログラマブルコントローラ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59127156A (ja) * | 1983-01-11 | 1984-07-21 | Nec Corp | 仮想計算機システム |
| JPS608949A (ja) * | 1983-06-29 | 1985-01-17 | Toshiba Corp | 汎用インタ−フエ−スバスアナライザ |
| JPS60178561A (ja) * | 1984-02-24 | 1985-09-12 | Sharp Corp | 標準デイジタル・インタ−フエイス装置 |
-
1986
- 1986-07-30 JP JP17906586A patent/JPS6336304A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59127156A (ja) * | 1983-01-11 | 1984-07-21 | Nec Corp | 仮想計算機システム |
| JPS608949A (ja) * | 1983-06-29 | 1985-01-17 | Toshiba Corp | 汎用インタ−フエ−スバスアナライザ |
| JPS60178561A (ja) * | 1984-02-24 | 1985-09-12 | Sharp Corp | 標準デイジタル・インタ−フエイス装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018124886A (ja) * | 2017-02-03 | 2018-08-09 | ファナック株式会社 | プログラマブルコントローラ |
| US10372644B2 (en) | 2017-02-03 | 2019-08-06 | Fanuc Corporation | Programmable controller |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2829091B2 (ja) | データ処理システム | |
| JPH02235156A (ja) | 情報処理装置 | |
| JPS5914778B2 (ja) | デ−タ処理装置 | |
| JPH04363746A (ja) | Ｄｍａ機能を有するマイクロコンピュータシステム | |
| US5481756A (en) | DMA controller mailing auto-initialize halting unit | |
| JPS6336304A (ja) | プログラマブル・コントロ−ラ・システム | |
| JP3227273B2 (ja) | プログラマブルコントローラのリンク処理方式 | |
| JP3350699B2 (ja) | プログラマブルコントローラ | |
| JPH05242009A (ja) | 直接メモリアクセス装置 | |
| JPS638506B2 (ja) | ||
| JPS62168246A (ja) | メモリ書込み制御方式 | |
| JPS6378257A (ja) | 入出力制御装置 | |
| JPS62190544A (ja) | プログラマブル・コントロ−ラの上位リンクユニツト | |
| JP2608286B2 (ja) | データ転送装置 | |
| JPH0381854A (ja) | メモリアクセス方式 | |
| JPS6028023B2 (ja) | 入出力命令高速化方式 | |
| JPS6148746B2 (ja) | ||
| JPH02307149A (ja) | 直接メモリアクセス制御方式 | |
| JPH0293971A (ja) | メモリアクセス回路 | |
| JPH0547841B2 (ja) | ||
| JPH054694B2 (ja) | ||
| JPH03113503A (ja) | 産業用コンピュータ | |
| JPH01126749A (ja) | 周辺機器データ制御装置 | |
| JPH0260015B2 (ja) | ||
| JPH04195605A (ja) | プログラマブルコントローラ |