JPS608949A - 汎用インタ−フエ−スバスアナライザ - Google Patents
汎用インタ−フエ−スバスアナライザInfo
- Publication number
- JPS608949A JPS608949A JP58117471A JP11747183A JPS608949A JP S608949 A JPS608949 A JP S608949A JP 58117471 A JP58117471 A JP 58117471A JP 11747183 A JP11747183 A JP 11747183A JP S608949 A JPS608949 A JP S608949A
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- Japan
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- function
- path
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- ram
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、汎用インター７エースパスアナライザに関す
る。
る。
ＧＰ−ＩＢは、Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉｎ
ｔｅｒｆａｃｅＢｕｓの略であシ、各種計測機器及びこ
れらを側割するコントローラ間のインターフェースヲ標
準化する汎用インターフェースパスである。
ｔｅｒｆａｃｅＢｕｓの略であシ、各種計測機器及びこ
れらを側割するコントローラ間のインターフェースヲ標
準化する汎用インターフェースパスである。
ＧＰ−ＩＢは、ＨＰ−ＩＢ、ＩＥＣパス、ＩＥＩＪ４８
８パスとも呼ばれるが、基本的に同一と考えて良い。
８パスとも呼ばれるが、基本的に同一と考えて良い。
ＧＰ−ＩＢは計測器の分野で急速に普及し、現在では、
このインターフェースを装備しない計測器の方が珍らし
いのではないかと思える位、普及している。又、コンピ
ュータの分野においても、ミニコンクラスのものからパ
ソコンクラスに至るまで標準で、あるいはオプションで
装備するほどになっている。
このインターフェースを装備しない計測器の方が珍らし
いのではないかと思える位、普及している。又、コンピ
ュータの分野においても、ミニコンクラスのものからパ
ソコンクラスに至るまで標準で、あるいはオプションで
装備するほどになっている。
ところで、従来、ＧＰ−Ｉｎが正しく動作することを確
認するためには、テストサ、Ｎ−）機器としてＧＰ −
Ｉ Ｂに接続可能な機器（パスアナライザ）を接続し、
機器の動作確認を行なう方法がある。パスアナライザは
、アクセ！タハンドシェイク機能（メツセージを受信す
る機能）を有しておシ、パス制御ラインの状態とデータ
ラインの状態をトレース（ＲＡＭへの書込み）し、その
情報をパスアナライザが読出し制御している。
認するためには、テストサ、Ｎ−）機器としてＧＰ −
Ｉ Ｂに接続可能な機器（パスアナライザ）を接続し、
機器の動作確認を行なう方法がある。パスアナライザは
、アクセ！タハンドシェイク機能（メツセージを受信す
る機能）を有しておシ、パス制御ラインの状態とデータ
ラインの状態をトレース（ＲＡＭへの書込み）し、その
情報をパスアナライザが読出し制御している。
従がって、パス制御ラインとデータラインが正しくコン
トロールされていたか否かの動作確認を人間の五感（操
作・千ネルの操作及び表示ランプの確認）に頼る必要が
あシ、パスアナライザがトレースした情報をオンライン
で処理することが不可能であった。
トロールされていたか否かの動作確認を人間の五感（操
作・千ネルの操作及び表示ランプの確認）に頼る必要が
あシ、パスアナライザがトレースした情報をオンライン
で処理することが不可能であった。
本発明は上記欠点に鑑みてなされたものであシ、小量の
ハードウェアの追加によ、？）レースデータを送出する
機能を付加した汎用インターフェースパスアナライザを
提供することを目的とする。
ハードウェアの追加によ、？）レースデータを送出する
機能を付加した汎用インターフェースパスアナライザを
提供することを目的とする。
本発明は、汎用インターフェースパスにトレースデータ
を送出する機能を付加し、人間の介入なしにトレース情
報をオンライン処理するものである。これを実現するた
め、アクセプタハンドシェイク（メツセージを受信する
機能）、ソースハンドシェイク機能（メツセージを送信
する機能、）、トーカ（ｒ−夕を送信する機能）のイン
ターフェース機能を持つと共に、トレースデータを収納
するＲＡＭ 、 ＲＡＭに対するＲＥＡＤ ／ＷＲＩＴ
Ｅアドレスが設定更新される、それぞれのカウンタ、及
び両カウンタの比較一致を検出する比較器を備えた。
を送出する機能を付加し、人間の介入なしにトレース情
報をオンライン処理するものである。これを実現するた
め、アクセプタハンドシェイク（メツセージを受信する
機能）、ソースハンドシェイク機能（メツセージを送信
する機能、）、トーカ（ｒ−夕を送信する機能）のイン
ターフェース機能を持つと共に、トレースデータを収納
するＲＡＭ 、 ＲＡＭに対するＲＥＡＤ ／ＷＲＩＴ
Ｅアドレスが設定更新される、それぞれのカウンタ、及
び両カウンタの比較一致を検出する比較器を備えた。
そして、上記ノ９スアナライザは、トーカアクティシス
ティトにないとき、１回のアクセプタハンドシェイクに
よシ上記カウンタの内容を更新し、パス制御ラインの状
態とデータラインの状態を上記ＲＡＭへ書き込まれたパ
スの制御ラインの状態とデータラインの状態を読出し、
リスナヘ送信すると共に上記両カウンタの値の比較をと
シ、一致が確認された時点でデータの送信を終了させる
如くコントロールする構成とした。
ティトにないとき、１回のアクセプタハンドシェイクに
よシ上記カウンタの内容を更新し、パス制御ラインの状
態とデータラインの状態を上記ＲＡＭへ書き込まれたパ
スの制御ラインの状態とデータラインの状態を読出し、
リスナヘ送信すると共に上記両カウンタの値の比較をと
シ、一致が確認された時点でデータの送信を終了させる
如くコントロールする構成とした。
このことによシ、人間の介在なしにパスアナライザがト
レースした情報をオンラインで処理することが可能とな
る。
レースした情報をオンラインで処理することが可能とな
る。
以下、図面を使用して本発明実施例につき詳述する。
第１図は本発明の実施例を示すブロック図である。図に
おいて、１０はＧＰ−ＩＢパスである。ＧＰ−ＩＢパス
１０は、データバス（ＤＩ０８〜ＤＩＯり、制御パス（
ＡＴＮ 、 ＩＦＣ、ＳＲＱ 、 ＲＥＮ。
おいて、１０はＧＰ−ＩＢパスである。ＧＰ−ＩＢパス
１０は、データバス（ＤＩ０８〜ＤＩＯり、制御パス（
ＡＴＮ 、 ＩＦＣ、ＳＲＱ 、 ＲＥＮ。
ＫＯＩ 、 ＤＡＶ 、 ＮＲＦＤ 、 ＮＤＡＤ ）
カラ成ル。ソレソれの信号名及び機能は以下に示す表
のとおりである。
カラ成ル。ソレソれの信号名及び機能は以下に示す表
のとおりである。
５−
１１は、データライン（ＤＩｏ １〜８）のためのドラ
イバ／レシーバ（Ｄ／Ｒ）、１２は制御ライン（ＡＴＮ
−ＮＤＡＤ ）のためのドライバ／レシーバ（Ｄ／Ｒ
）である。ドライ・々／レシーバ１１・１２は後述する
トーカ機能制御部１５がら発せられるトーカアクティブ
ステイト信号（ＴｉＯ２）によシコントロールされる。
イバ／レシーバ（Ｄ／Ｒ）、１２は制御ライン（ＡＴＮ
−ＮＤＡＤ ）のためのドライバ／レシーバ（Ｄ／Ｒ
）である。ドライ・々／レシーバ１１・１２は後述する
トーカ機能制御部１５がら発せられるトーカアクティブ
ステイト信号（ＴｉＯ２）によシコントロールされる。
１３・１４・１５は、それぞれアクセゾタハンドシェイ
ク、ソースハンドシェイク、トーカのための機能制御部
である。これら各機能の基本的動作は、ＩＥＥＫスタン
ダード４８８に準するため、ここでの説明は省略する。
ク、ソースハンドシェイク、トーカのための機能制御部
である。これら各機能の基本的動作は、ＩＥＥＫスタン
ダード４８８に準するため、ここでの説明は省略する。
それぞれメツセージ受信、メツセージ送信、データ送信
のための機能制御部であることだけ付しておく。
のための機能制御部であることだけ付しておく。
１６はトレースデータが収納されるＲＡＭである。本発
明実施例では８ビ、）ＸＮ（任意）のランダムアクセス
メモリが使用される。１７・１８はカウンタである。カ
ウンタ１７・１８はそれぞれＲＡＭ １６に対する書込
みアドレス、読出しアドレスが設定される。これらカウ
ンタ７− １７・１８はそれぞれアクセプタハンドシェイク機能制
御部１３、ソースハンドシェイク機能制御部１４よシ発
せられるＷＲＩＴＥ／ＲＥＡＤ （ＷＲ／ＲＤ ）信号
によシ更新される。上記カウンタ１７・１８出力は、Ｒ
ＡＭ １６へ供給されると共に、比較器１９へも供給さ
れる。
明実施例では８ビ、）ＸＮ（任意）のランダムアクセス
メモリが使用される。１７・１８はカウンタである。カ
ウンタ１７・１８はそれぞれＲＡＭ １６に対する書込
みアドレス、読出しアドレスが設定される。これらカウ
ンタ７− １７・１８はそれぞれアクセプタハンドシェイク機能制
御部１３、ソースハンドシェイク機能制御部１４よシ発
せられるＷＲＩＴＥ／ＲＥＡＤ （ＷＲ／ＲＤ ）信号
によシ更新される。上記カウンタ１７・１８出力は、Ｒ
ＡＭ １６へ供給されると共に、比較器１９へも供給さ
れる。
この比較器１９による比較結果は終了信号としてドライ
ノ９／レシーバ１２を介し、ＧＰ −ＩＢパス１０へ供
給される。２０はセレクタである。
ノ９／レシーバ１２を介し、ＧＰ −ＩＢパス１０へ供
給される。２０はセレクタである。
セレクタ２０へは、ドライバ／レシーバ々１１・１２を
介し、データライン及び制御ラインを介して伝播するデ
ータが供給され、カウンタ１７の最上位ピットの値によ
シいずれか一方のデータが選択出力され、ＲＡＭ １６
に対し供給されるトレースデータとなる。
介し、データライン及び制御ラインを介して伝播するデ
ータが供給され、カウンタ１７の最上位ピットの値によ
シいずれか一方のデータが選択出力され、ＲＡＭ １６
に対し供給されるトレースデータとなる。
第２図（ａ）・（ｂ）は本発明実施例の動作を示すタイ
ミングチャートである。図中、第１図に付され次番号あ
るいは記号と同一番号の付されであるのは第１図のそれ
と同一であるものとする。
ミングチャートである。図中、第１図に付され次番号あ
るいは記号と同一番号の付されであるのは第１図のそれ
と同一であるものとする。
以下、本発明実施例の動作につき、第２図（、）・８−
（ｂ）に示したタイミングチャートを使用して詳細に説
明する。
明する。
第２図（、）に示されたタイミングチャートは、コント
ローラ（ＧＰ−ＩＢパス１０のコントロールと管理を行
なう装置）から発せられるコマンドである、トーカアド
レス（ＴＡ）で指定されたトーカ（データをＧＰ−ＩＢ
パス１０へ送シ出す装置）からりスナアドレス（ＬＡ）
で指定されたリスナ（データを受信する装置）へデータ
を転送する際の各ラインにおけるそれぞれのタイミング
を示す。最初のコマンドであるＵＮＬ （アンリスン）
は、以前に指定されたリスナを解除するコマンドである
。
ローラ（ＧＰ−ＩＢパス１０のコントロールと管理を行
なう装置）から発せられるコマンドである、トーカアド
レス（ＴＡ）で指定されたトーカ（データをＧＰ−ＩＢ
パス１０へ送シ出す装置）からりスナアドレス（ＬＡ）
で指定されたリスナ（データを受信する装置）へデータ
を転送する際の各ラインにおけるそれぞれのタイミング
を示す。最初のコマンドであるＵＮＬ （アンリスン）
は、以前に指定されたリスナを解除するコマンドである
。
第２図（ｂ）に示すタイミングチャートは、マイトーク
アドレス（ＭＴＡ ）で自身がトーカに指定され、リス
ナアドレスで指定され之すスナヘトレースした制御ライ
ンとデータラインの状態を転送する様子を示している。
アドレス（ＭＴＡ ）で自身がトーカに指定され、リス
ナアドレスで指定され之すスナヘトレースした制御ライ
ンとデータラインの状態を転送する様子を示している。
ここで、アクセプタハンドシェイク機能制御部１３は、
トーカ機能制御部１５から発せられるトーカアクティシ
スティト（ＴｉＯ２）信号が” ＦＡＬＳＥ”のとき、
アクセプタハンドシェイクを行ない、１個のアクセプタ
ハンドシェイクによｊ５ ＲＡＭ １６に対する書込み
信号（ＷＲ）を発生する。この書込み信号により、ＲＡ
Ｍ ｌ ６に対する書込みアドレスが更新（カウンタ１
７によるカウントアツプ）される。
トーカ機能制御部１５から発せられるトーカアクティシ
スティト（ＴｉＯ２）信号が” ＦＡＬＳＥ”のとき、
アクセプタハンドシェイクを行ない、１個のアクセプタ
ハンドシェイクによｊ５ ＲＡＭ １６に対する書込み
信号（ＷＲ）を発生する。この書込み信号により、ＲＡ
Ｍ ｌ ６に対する書込みアドレスが更新（カウンタ１
７によるカウントアツプ）される。
ここで、書込みアドレスが偶数のとき、セレクタ２０よ
ｊ５ＧＰ−ＩＢノぐス１０の制御ラインの状態が、又、
書込みアドレスが奇数のときはＧＰ−ＩＢパス１０のデ
ータラインの状態が出力され、それぞれＲＡＭ １６に
書込まれる。
ｊ５ＧＰ−ＩＢノぐス１０の制御ラインの状態が、又、
書込みアドレスが奇数のときはＧＰ−ＩＢパス１０のデ
ータラインの状態が出力され、それぞれＲＡＭ １６に
書込まれる。
一方、ソースハンドシェイク機能制御部１４は、トーカ
アクティブステイト信号がＴＲＩ”になると、カウンタ
１８の値に従かいＲＡＭ １６からデータを読出し、Ｇ
Ｐ−ＩＢ片パス０上のデータライン上に出力する。１個
のソースハンドシェイクが終了すると、読出し信号（Ｒ
Ｄ）が発生し、カウンタ１８の内容が更新され、次のデ
ータが読出される。上記動作が繰返され、比較器１９出
力によシ読出しアドレスが書込みアドレスに達したこと
が確認されるとデータ終了（ＥＮＤ ）信号が発生して
ドライバ／レシーバ１２を介しＥＯＩラインに通知され
データの送出が完了する。
アクティブステイト信号がＴＲＩ”になると、カウンタ
１８の値に従かいＲＡＭ １６からデータを読出し、Ｇ
Ｐ−ＩＢ片パス０上のデータライン上に出力する。１個
のソースハンドシェイクが終了すると、読出し信号（Ｒ
Ｄ）が発生し、カウンタ１８の内容が更新され、次のデ
ータが読出される。上記動作が繰返され、比較器１９出
力によシ読出しアドレスが書込みアドレスに達したこと
が確認されるとデータ終了（ＥＮＤ ）信号が発生して
ドライバ／レシーバ１２を介しＥＯＩラインに通知され
データの送出が完了する。
以上説明の如く本発明によれば、トレースした情報をＣ
Ｐ −Ｉ Ｂ−々スを介し読出すことができるため、ト
レース情報のオンライン処理が可能となる。又、動作確
認を人間の五感に頼ることがなくなるため、信頼性の向
上もはかれる。
Ｐ −Ｉ Ｂ−々スを介し読出すことができるため、ト
レース情報のオンライン処理が可能となる。又、動作確
認を人間の五感に頼ることがなくなるため、信頼性の向
上もはかれる。
第１図は本発明実施例のブロック図、第２図（ａ）・（
ｂ）は本発明の動作を示すタイミングチャートである。 １０・−〇Ｐ−ＩＢパス、１１・１２・・・ドライバ／
レシーバ、１３・・・アクセプタハンドシェイク機能制
御部、１４・・・ソースハンドシェイク機能制御部、１
５・・・トーカ機能制御部、１６・・・ＲＡＭ、 １７
・１８・・・カウンタ、１９・・・比較器、１１− ２０・・・セレクタ。 １２−
ｂ）は本発明の動作を示すタイミングチャートである。 １０・−〇Ｐ−ＩＢパス、１１・１２・・・ドライバ／
レシーバ、１３・・・アクセプタハンドシェイク機能制
御部、１４・・・ソースハンドシェイク機能制御部、１
５・・・トーカ機能制御部、１６・・・ＲＡＭ、 １７
・１８・・・カウンタ、１９・・・比較器、１１− ２０・・・セレクタ。 １２−
Claims (1)
- 汎用インターフェースパスに複数のユニットが連列接続
されて成るシステムのパスアナライザであって、少なく
ともアクセゾタハンドシエイク、ソースハンドシェイク
、そしてトーカのインターフェース機能を有し、且つ、
トレースデータが収納されるＲＡＭと、このＲＡＭに対
しＲＥＡＤ４ＩＴＥのためのアドレスが設定されるそれ
ぞれのカウンタを有し、上記パスアナライザはトーカア
クティブステイトにないとき、１回のアクセグタハンド
シエイクによシ上記カウンタの内容を更新し、パスの制
御ラインの状態とデータラインの状態を上記ＲＡＭへ書
込み、トーカアクティブステイトにあるとき上記ＲＡＭ
に書込まれたパスの制御ラインの状態とデータラインの
状態を読出し、リスナヘ送信すると共に、上記両カウン
タの内容が一致したとき、データの送信を終了すること
を特徴とする汎用インターフェースパスアナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117471A JPS608949A (ja) | 1983-06-29 | 1983-06-29 | 汎用インタ−フエ−スバスアナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117471A JPS608949A (ja) | 1983-06-29 | 1983-06-29 | 汎用インタ−フエ−スバスアナライザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS608949A true JPS608949A (ja) | 1985-01-17 |
Family
ID=14712503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117471A Pending JPS608949A (ja) | 1983-06-29 | 1983-06-29 | 汎用インタ−フエ−スバスアナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608949A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336304A (ja) * | 1986-07-30 | 1988-02-17 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ・システム |
| JPH01213159A (ja) * | 1988-02-22 | 1989-08-25 | Mitsubishi Kasei Corp | 通気性を有する袋の製造方法 |
| JPH01286062A (ja) * | 1988-05-13 | 1989-11-17 | Nec Corp | 情報監視回路 |
-
1983
- 1983-06-29 JP JP58117471A patent/JPS608949A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336304A (ja) * | 1986-07-30 | 1988-02-17 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ・システム |
| JPH01213159A (ja) * | 1988-02-22 | 1989-08-25 | Mitsubishi Kasei Corp | 通気性を有する袋の製造方法 |
| JPH01286062A (ja) * | 1988-05-13 | 1989-11-17 | Nec Corp | 情報監視回路 |
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