DE10164806B4

DE10164806B4 - Polaritätsausblendverzögerungsschaltung zum Ausblenden von Ausgleichsvorgängen

Info

Publication number: DE10164806B4
Application number: DE10164806A
Authority: DE
Inventors: Robert K. Fort Collins Barnes; Randy L. Fort Collins Bailey
Original assignee: Agilent Technologies Inc
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 2000-09-29
Filing date: 2001-09-25
Publication date: 2005-03-31
Anticipated expiration: 2021-09-26

Abstract

Polaritätsausblendverzögerungsschaltung zum Ausblenden von Ausgleichsvorgängen zur Verwendung beim Laden von Verzögerungsdaten, mit folgenden Merkmalen:
einer Verzögerung (73; 101, 102), die durch eine Verzögerungsleitung gesteuert ist und die ein Taktsignal aufnimmt und ein erstes Verzögerungssignal ausgibt;
einem Zwischenspeicher (74; 103), der durch das erste Verzögerungssignal getaktet ist und der ein Eingangssignal aufnimmt und ein zweites Verzögerungssignal ausgibt; und
einer Ausblendschaltung (75; 121), die das Taktsignal und ein Steuersignal aufnimmt und ein Ausblendsignal zu einem Steuereingang des Zwischenspeichers (74) zur Verwendung beim Ausblenden von Ausgleichsvorgängen in dem ersten Verzögerungssignal ausgibt.

Description

Die vorliegende Erfindung bezieht sich auf eine Polaritätsausblendverzögerungsschaltung zum Ausblenden von Ausgleichsvorgängen zur Verwendung beim Laden von Verzögerungsdaten.
Lösungen mit nebenbei erfolgender zeitlicher Abstimmung bzw. Timing-On-the-Fly- (TOF-) Lösungen verwenden Verzögerungsaktualisierungsschemata, die folgende Charakteristika aufweisen. Eine Charakteristik betrifft das Initialisieren einer Ausgangsaktivierung in einem Systemtaktbereich. Diese Charakteristik ermöglicht eine einfache Kommunikation zwischen einer kernintegrierten Schaltung (IC) und einem entsprechenden Verzögerungsleitungssteuerabschnitt, bei der neue Verzögerungsdaten in Verzögerungsleitungen bei der „Aus-Flanke" des Eingangssignals zu den Verzögerungsleitungen geladen wird. Obwohl dies eine realisierbare Lösung ist, wird wichtige Verarbeitungszeit dafür verbraucht, daß die „Aus-Flanke" eintrifft, um es den neuen Daten zu ermöglichen, geladen zu werden.
Bei herkömmlichen TOF-Systemen existieren keine Vorkehrungen zum „Auslöschen bzw. Ausblenden" von Ausgleichsvorgängen, die durch eine Neuprogrammierung bzw. eine erneute Programmierung der Verzögerungsleitungen verursacht werden. Die Verwendung der beschränkenden Kerntaktbereichssteuerung, die oben identifiziert ist, beschränkt stark die Verwendung von Verfahren, um Neuprogrammierungsausgleichsvorgänge bzw. Wiederprogrammierungsausgleichsvorgänge auszublenden, wenn Verzögerungswerte jeden Eingangstaktzyklus geändert werden.
TOF-Systeme umfassen ferner die Verwendung der doppelten Anzahl von Verzögerungsleitungen, so daß eine Verzögerungsleitung jeden zweiten Zyklus verwendet wird. Dieses Verfahren ermöglicht es, daß eine Verzögerungsleitung betriebsbereit ist, während die andere neu programmiert wird. Es erfordert jedoch zusätzliche Verzögerungsleitungen, die die TOF-Komplexität und den Chipraum der integrierten Schaltung erhöhen.

Die DE 31 29 727 C beschreibt eine Ausblendschaltung mit einer Ausblend-Steuerschaltung, die von einem Ausblendsignal angesteuert wird, das von einem Steuerkreis erzeugt wird. Die Ausblend-Steuerschaltung steuert eine zwischen einer Eingangsklemme und einer Ausgangsklemme angeordnete Schaltungsanordnung, die ferner den momentanen Signalpegel des Nutzeingangssignals abfragt und den Schaltvorgang auslöst, wenn der Pegel des Nutzsignals dem Signalnulldurchgang nahekommt. Ferner ist ein Abfragekreis zur Abfrage des Bit-Musters von PCM-Signalen vorhanden, um hieraus ein Abfrageergebnissignal zu erzeugen, wenn der Signalpegel einen vorbestimmten Wert unterschritten hat. Wird das Abfrageergebnissignal während des Vorhandenseins eines Ausblendsignals empfangen, so ersetzt die Schalteinrichtung das anstehende PCM-Ausgangssignal durch ein PCM-Signal mit einem dem Nullwert entsprechenden Bit-Muster.

Die DE 44 34 084 C beschreibt eine Schaltungsanordnung zur Störbefreiung einer Taktsignalimpulsfolge. Eine Halteschaltung ist vorgesehen, der die Taktimpulsfolge zugeführt wird und die einen am Impulsanfang und am Impulsende auftretenden Potentialsprung unabhängig von der tatsächlichen Höhe an den Schaltungsausgang weitergibt. Der dann erreichte Potentialwert wird für eine durch ein Verzögerungsglied bestimmte Zeitspanne unabhängig von dem weiteren Potentialverlauf am Eingang aufrechterhalten, bis eventuelle Störungen abgeklungen sind.

Die EP 0 718 972 A beschreibt eine digitale Schaltung zur Rauschunterdrückung, die mit einer Pulsbreitenmodulationsschaltung gekoppelt ist. Die Schaltung umfaßt eine Einrichtung, die auf jeden Oszillatorimpuls, der mit einer führenden Kante eines PWM-Impulses zusammenfällt, reagiert. Ferner ist eine Einrichtung vorgesehen, die auf eine hintere Flanke des PWM-Impulses reagiert, um die erste Einrichtung in einen zweiten Zustand zu bringen. Ferner ist eine Einrichtung vorgesehen, die auf den zweiten Zustand der ersten Einrichtung anspricht, um die Rauscheffekte, die der hinteren Flanke jedes PWM-Pulses folgen, auszublenden.

Die US-A-5,517,112 beschreibt einen Magnetfelddetektor mit Rauschausblendung. Einem Magnetfelddetektor ist ein Gleichstromspannungsmonitor zugeordnet, um ein Monitorsignal mit hohem Pegel zu erzeugen, wenn die Gleichstromversorgungsspannung innerhalb eines vorbestimmten Bereichs ist. Ferner ist eine Logikschaltung vorgesehen, die mit einem Eingang mit dem Ausgang der Monitorschaltung verbunden ist, und mit einem zweiten Eingang mit dem Ausgang eines Schmitt-Triggers verbunden ist. Solange das binäre Ausgangssignal des Schmitt-Triggers hoch ist, beispielsweise aufgrund eines hohen magnetischen Feldes, können Rauschspitzen eine anormale Änderung der binären Ausgangsspannung des Schmitt-Triggers bewirken. In diesem Fall ist die Logikschaltung wirksam, um das Ausgangssignal des Schmitt-Triggers ohne Rauschen abzubilden.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Polaritätsausblendverzögerungsschaltung zum Ausblenden von Ausgleichsvorgängen zur Verwendung beim Laden von Verzögerungsdaten zu schaffen, die eine verbesserte Lieferung von verzögerten Taktflanken zur Verwendung beim Laden von Verzögerungsdaten ermöglicht.

Diese Aufgabe wird durch eine Polaritätsausblendverzögerungsschaltung zum Ausblenden von Ausgleichsvorgängen zur Verwendung beim Laden von Verzögerungsdaten gemäß Anspruch 1 gelöst.

Eine Polaritätsausblendverzögerungsschaltung gemäß der vorliegenden Erfindung liefert ein Ausblenden von Ausgleichsvorgängen zur Verwendung beim Laden von Verzögerungsdaten. Dieselbe umfaßt eine Verzögerung, die durch eine Verzögerungsleitung gesteuert ist, die ein Taktsignal aufnimmt und ein erstes Verzögerungssignal ausgibt. Eine Latch bzw. ein Pufferspeicher, der durch das erste Verzögerungssignal getaktet ist, nimmt ein spezielles Eingangssignal auf und gibt ein zweites Verzögerungssignal aus. Eine Ausblendschaltung nimmt das Taktsignal und ein Steuersignal auf, und dieselbe gibt ein Ausblendsignal zu einem Steuereingang des Latch zur Verwendung beim Ausblenden von Ausgleichsvorgängen in dem ersten Verzögerungssignal aus.

Vorzugsweise bewirkt die Schaltung gemäß der vorliegenden Erfindung ein einstellbares Ausblenden von Ausgleichsvorgängen zur Verwendung während des Ladens von Verzögerungsdaten. Dieselbe umfaßt eine Feinverzögerung, die ein Taktsignal aufnimmt und ein Feinverzögerungssignal ausgibt. Eine Grobverzögerung, die durch eine Grobverzögerungsleitung gesteuert ist, nimmt das Feinverzögerungssignal auf und gibt ein Grobverzögerungssignal aus. Ein Latch, das durch das Grobverzögerungssignal gesteuert ist, nimmt ein spezielles Eingangssignal auf und gibt ein verzögertes Taktsignal aus. Ein Ausblendgenerator nimmt ein Steuersignal auf und gibt ein einstellbares Ausblendsignal zu einem Steueranschluß des Latch zur Verwendung beim Ausblenden von Ausgleichsvorgängen in dem verzögerten Taktsignal aus.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung sind nachfolgend unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert. Es zeigen:
1 ein Diagramm eines TOF-Taktgenerators;
2 ein Taktdiagramm für den in 1 gezeigten Taktgenerator;
3 ein Diagramm einer Polaritätsausblendschaltung;
4 ein Taktdiagramm für ein Selbstausblenden;
5 ein Taktdiagramm für ein Polaritätsausblenden;
6 ein Diagramm einer Ausblendschaltung für die in 3 gezeigte Polaritätsausblendschaltung;
7 ein Diagramm einer herkömmlichen Grobverzögerungsschaltung;
8 ein Taktdiagramm für die in 7 gezeigte Grobverzögerungsschaltung;
9 ein Diagramm einer verbesserten Grobverzögerungsschaltung, die einen Ausblendgenerator umfaßt;
10 ein Taktdiagramm für die in 9 gezeigte Grobverzögerungsschaltung;
11 ein Diagramm des in 9 gezeigten Ausblendgenerators; und
12 ein Taktdiagramm für den in 11 gezeigten Ausblendgenerator.
Überblick
Eine TOF-Lösung gemäß der vorliegenden Erfindung beseitigt die folgenden Grenzen, die dem Implementieren einer neu programmierbaren Hochgeschwindigkeitsverzögerungsleitung für einen IC-Tester oder andere Anwendungen zugeordnet sind. Bei der TOF-Lösung ist bei dem Implementieren von Verzögerungsleitungen der Schlüsselparameter, der verzögert wird, eine einzige Flanke, die entweder steigend oder fallend ist, auf die oftmals als die „goldene" Flanke Bezug genommen wird. Die Taktsteuerung in der TOF-Lösung verwendet Zuerst-Hinein-Zuerst-Hinaus-Speicherschaltungen (FIFOs; FIFO = First-In-First-Out), um Verzögerungsleitungen in mehreren Taktbereichen zu steuern, was die Taktbeschränkungen eliminiert, indem es ermöglicht wird, daß mehrere Verzögerungsleitungen auf einem einzigen Chip einer integrierten Schaltung (IC) ohne Rücksicht auf Taktsignalversatzprobleme plaziert werden. Aktualisierte Verzögerungsdaten werden in die Verzögerungsleitungen neu programmiert so bald die „goldene" Flanke die spezielle Verzögerungsleitung verläßt, was Zeit spart, wenn bei höheren Frequenzen gearbeitet wird. Die Verwendung von unabhängig ausgeblendeten Fein- und Grob-Verzögerungsleitungen verhindert fehlerhafte Ausgangsflanken als ein Resultat von Ausgleichsvorgängen während des Neuprogrammierens. Die TOF-Lösung ermöglicht ferner, daß eine Präzisionshochgeschwindigkeitsverzögerungsleitung in jedem Taktzyklus aktualisiert wird, ohne daß falsche Verzögerungsflanken existieren.
Bezug nehmend auf 1 umfaßt ein Taktgenerator 10, der eine TOF-Erzeugungsschaltung implementiert, zwei getrennt gesteuerte Fein- und Grob-Verzögerungen sowie eine Ausgangstorschaltung. Die Fein- und Grob-Verzögerungen wirken auf die steigende Flanke (die „goldene" Flanke). Alle drei Abschnitte der TOF-Schaltung 10 kommunizieren mit einem Kerndigitalbereich über FIFOs. Ein Eingangshaupttakt (MCLK; MCLK = Master Clock) der Periode „T" besitzt den gleichen Ursprung und die gleiche Frequenz (1/T) wie der Kerntakt jedoch mit einer unbekannten Phase hinsichtlich des Kerntakts. Die Fein- und Grob-Verzögerungsleitungen sind kombiniert, um eine maximale Verzögerung von T/2 mit einer zusätzlichen T/2-Verzögerung zu erzeugen, die durch Ändern der Eingangsphase über ein Exklusiv-ODER-Gatter erzeugt wird. Die Verzögerungsleitung wird kontinuierlich jeden Taktzyklus betrieben, wird jedoch lediglich eine verzögerte Flanke ausgeben, wenn die Ausgangstorschaltung aktiviert ist. Auf diese Art und Weise kann die Verzögerungsleitung eine Flanke für „N1" Taktzyklen plus einer Bruchteilsverzögerung „d1" für eine Gesamtverzögerung von T_Gesamt = N1 × T + d1 verzögern. Zusätzlich verhindert die Ausgangstorstufe Verzögerungsaktualisierungen so lange, bis der interessierende Taktzyklus eintrifft, insbesondere der Taktzyklus, bei dem eine Ausgangsflanke bei dem Signal TG_OUT auftritt.
Bezug nehmend auf 1, den Taktgenerator 10, und 2, das Taktgeneratortaktdiagramm, ist im folgenden der Betrieb des Taktgenerators 10 beschrieben. Der Haupttakt MCLK ist der Bezugstakt für das Taktgeneratorausgangssignal (TG_OUT). Dieser Takt weist ein Tastverhältnis von 50% bzw. einen Duty-Cycle von 50% auf. Für Darstellungszwecke ist der Takt in Zyklen 30, 31, 32 und 33 in dem Taktdiagramm aufgeteilt. Die „Aufwärtspfeile" in den Zyklen 30-33 zeigen, daß die Ausgangsverzögerung auf der steigenden Flanke des MCLK basiert. Die Verzögerung des Zyklus 33 basiert auf der fallenden Flanke des MCLK und trägt zu einer zusätzlichen Verzögerung T/2 zu der Ausgangsflanke bei.
Der Zyklus 30 stellt einen Nicht-Ausgabe-Zyklus für den Taktgenerator 10 dar. In diesem Zyklus funktionieren die inneren Verzögerungsschaltungen, das Ausgangssignal TG_OUT wird jedoch weder hinausgetort noch werden neue Verzögerungswerte in die Fein- und Grob-Verzögerungsleitungen programmiert. Der kontinuierliche Betrieb der inneren Verzögerungsschaltungen trägt dazu bei, eine konstante innere Tem peratur innerhalb eines IC-enthaltenden Taktgenerators 10 beizubehalten, um dazu beizutragen, eine Verzögerungsvariation zu minimieren.
Zieht man den Zyklus 31 in Betracht, kann die Takt-zu-Ausgangssignal-Folge verfolgt werden. Das ansteigende Signal MCLK läuft durch ein Exklusiv-ODER-Gatter 11 und tritt als ein Signal F_IN der gleichen Polarität aus. Das Signal F_IN wird zu einer Feinverzögerung 12 übertragen, bei der dasselbe durch den Betrag, der durch die Feinverzögerungssteuerbits programmiert ist, verzögert wird. Das Signal F_IN wird ferner an ein NICHT-ODER-Gatter 13 angelegt und läuft als ein Signal F_GATE hinaus. Es sei bemerkt, daß sich das Signal PSBLANK zu diesem Zeitpunkt in einem niedrigen Zustand befindet und F_GATE eine Kopie des Signals F_IN mit weniger Torverzögerungen bzw. Gatterverzögerungen ist. Das Signal F_GATE, das nun in einen hohen Zustand wechselt, nimmt ein D-Typ-Flip-Flop (DFF) 14 aus dem zurückgesetzten Zustand und aktiviert dasselbe, um eine logische 1 (hoher Zustand) auf dem „Q"-Ausgang desselben zu takten.
Nachdem das verzögerte Signal F_IN aus der Feinverzögerungsleitung 12 als ein Signal F_CLK austritt, taktet die steigende Flanke desselben das hohe Signal auf dem „D"-Eingang desselben zu dem „Q"-Ausgang als ein Signal F_OUT (Punkt 41) in 2. Die steigende Flanke des Signals F_OUT wird sowohl an eine Grobverzögerung 19 und eine Feinverzögerungsregisterstufe 16 und 17 als auch an einen Takteingang des Feinverzögerungs-FIFO angelegt. Zu diesem Zeitpunkt breiten sich die Daten der steigenden Flanke durch die Grobverzögerungsleitung aus und neue Verzögerungsdaten werden in die Feinverzögerungsleitung (Punkt 50 in 2) geladen.
Die Feinverzögerung 12 und die Grobverzögerung 19 sowie die Feinverzögerungen und Grobverzögerungen, die im folgenden identifiziert sind, sind mit programmierbaren Verzögerungs leitungen implementiert. Die Fein- und Grob-Verzögerungen nehmen ein Eingangssignal auf und geben eine verzögerte Version des Eingangssignals basierend auf einem empfangenen programmierbaren Steuersignal, bei diesem Fall einem digitalen Steuerwert, aus. Auf die verzögerte Version des Signals wird als ein Feinverzögerungssignal, das von der Verzögerungsleitung ausgegeben wird, ein Grobverzögerungssignal, das von der Grobverzögerung ausgegeben wird, oder ein Verzögerungssignal, das von beiden ausgegeben wird, Bezug genommen. Die Programmierbarkeit resultiert daraus, daß der digitale Steuerwert geändert werden kann, und daß der Wert proportional zu dem Betrag der erzeugten Zeitverzögerung ist. Die Feinverzögerung liefert feiner eingestellte verzögerter Versionen des Eingangssignals, was kürzere Zeitverzögerungen als bei der Grobverzögerung bedeutet. Der maximale Verzögerungswert für die Feinverzögerung führt allgemein zu einer Verzögerung, die einen Grobverzögerungswert überspannt. Alternativ kann jeder Typ einer Komponente zum Liefern einer verzögerten Version eines Signals verwendet werden.
Das Neuprogrammieren der Feinverzögerungsleitung kann Signalausgleichsvorgänge (Punkt 42 in 2) erzeugen. Die Ausgleichsvorgänge besitzen anfangs keinen Effekt auf das Ausgangssignal des DFF 14, da dasselbe lediglich einen logisch hohen Zustand hinaustakten kann und sich das Ausgangssignal desselben bereits in einem hohen Zustand befindet. Die fallende Flanke des Signals F_IN endet als eine fallende Flanke in dem Signal F_GATE (Punkt 43 in 2), was das Ausgangssignal F_OUT des DFF in einen niedrigen Zustand zwingt. Das Verbleiben des Signals F_GATE in einem niedrigen Zustand hält das Signal F_OUT in einem niedrigen Zustand, obwohl Neuprogrammierungsausgleichsvorgänge in dem Signal F_CLK existieren können. Das Signal F_GATE verbleibt bei der nächsten steigenden Flanke in dem Signal F_IN in einem niedrigen Zustand. Die kombinierte innere Verzögerung der Feinverzögerung, der Verzögerungsregisterneuladezeit und der Ausgleichsvorgangseinschwingzeit ist derart, daß alle Ausgleichsvorgänge normalerweise zu Beginn der nächsten steigenden Flanke von F_IN zerstreut sind. Daher ist der Feinverzögerungsabschnitt des Taktgenerators 10 selbst ausblendend, indem die Ausgleichsvorgänge effektiv eliminiert werden, und garantiert normalerweise, daß keine fehlerhaften Ausgangssignale aufgrund von Verzögerungsneuprogrammierungsausgleichsvorgängen entwickelt werden.
Nach der spezifizierten Verzögerung tritt die verzögerte Flanke aus der Grobverzögerungsleitung 19 als ein Signal C_OUT aus. Das Signal C_OUT wird an ein Grob-DFF 20 angelegt. Zu diesem Zeitpunkt befindet sich das Signal TCOUNT von einem Endzählwertgenerator 26 in einem hohen Zustand, was das Grob-DFF 20 aktiviert bzw. freigibt und ein Ausgangssignal in diesem MCLK-Zyklus ermöglicht. Das ansteigende Signal C_OUT taktet das Signal T_OUT in einen hohen Zustand (Punkt 45 in 2) und wird an ein Ausgangs-NICHT-UND-Gatter 21 und an eine Grobausblendschaltung 22 angelegt. Die Grobausblendschaltung 22 erzeugt ein Signal RESET (Punkt 46 in 2). Dieses in einen hohen Zustand gehende Signal wird an ein Grob-DFF 20 angelegt, was das Ausgangssignal desselben in einen niedrigen Zustand zwingt. Das Grob-DFF 20 verbleibt für eine programmierbare Zeitdauer auf RESET (ZURÜCKGESETZT), wie es durch die Grobausblendschaltung 22 gesteuert wird. Die Länge der Zeit muß ausreichend lang sein, um zu verhindern, daß die Grobverzögerungsneuladeausgleichsvorgänge (Punkt 48 in 2) ein Ausgangssignal von dem Grob-DFF 20 takten.
Aufgrund des längeren Verzögerungsbereiches von etwa T/2, der der Grobverzögerungsleitung zugeordnet ist, kann das Ausblenden der Neuprogrammierungsausgleichsvorgänge bei diesem Beispiel nicht auf dem Haupttakt MCLK oder den Ableitungen desselben basieren. Die Grobausblendschaltung 22 enthält einen programmierbaren Pulsbreitengenerator, der es ermöglicht, daß die Ausblendpulsbreite des Signals RESET eingestellt wird, um zu verhindern, daß Grobverzögerungsneuladeausgleichsvorgänge ein fehlerhaftes Ausgangssignal erzeugen. Ein digitaler Bus DPW steuert die Pulsbreite des Signals RESET.
Das hohe Signal TCOUNT (da dieser MCLK-Zyklus ein Ausgangssignal erzeugt) blendet das Signal T_OUT eines UND-Gatters 21 als eine Ausgangstaktflanke TG_OUT aus. Die Flanke TG_OUT wird an die externe Zielschaltung sowie an den Takteingang der Grobverzögerungsregister 23 und 24 angelegt. Die Verzögerungsdaten zu der Grobverzögerungsleitung werden nun aktualisiert (Punkt 47 in 2) und können zu Grobverzögerungsneuprogrammierungsausgleichsvorgängen (Punkt 48 in 2) führen. Die Grobausgleichsvorgänge werden effektiv durch das Signal RESET, das an das Grob-DFF angelegt ist, ausgeblendet. Am Ende der Ausblendperiode befindet sich das Signal RESET in einem niedrigen Zustand und das DFF 20 ist für die nächste steigende Flanke von C_OUT bereit.
Der Zyklus 32 stellt die Bedingung einer MCLK-Phasenänderung dar. In dieser Situation basiert der Taktgenerator 10 nun auf der fallenden Flanke von MCLK, wobei eine zusätzliche Zeit von T/2 zu dem Verzögerungsbereich desselben addiert wird. Wie im vorhergehenden erwähnt arbeiten die Fein- und Grob-Verzögerungsleitungen 12 und 19 beide mit der steigenden Flanke. Der T/2-Phasenwechsel wird mit einem Exklusiv-ODER-Gatter 11 erreicht, um das MCLK-Signal zu invertieren, wenn das Signal Phasenauswahl (PS) aktiviert ist. Für die Phasenänderung wird das. Ausgangssignal des Fein-DFF 14 an die Grobverzögerungsleitung 19 und an die Feinverzögerungsregister 16 und 17 angelegt. Die neuen Feinverzögerungsdaten ändern sich (Punkt 53 in 2) zu diesem Zeitpunkt. Das Signal PS ist ein Teil der Feindaten und ändert sich zu diesem Zeitpunkt ebenfalls von einem niedrigen zu einem hohen Zustand (Punkt 51 in 2).
Das in einen hohen Zustand wechselnde Signal PS bewirkt, daß das Exklusiv-ODER-Gatter 11 das Ausgangssignal F_IN desselben invertiert, das unmittelbar in einen niedrigen Zustand (Punkt 49 in 2) geht. Das Signal PS wird ferner an eine PS-Ausblendschaltung 15 angelegt, das das Signal PSBLANK in einen hohen Zustand zwingt. Das hohe Signal PSBLANK zwingt das Signal F_GATE unmittelbar in einen niedrigen Zustand, was F_OUT in einen niedrigen Zustand zwingt. Die PS-Ausblendschaltung 15 hält das Signal PSBLANK bis zu der nächsten steigenden Flanke von MCLK (Punkt 55 in 2) in einem hohen Zustand. Auf diese Art und Weise wird verhindert, daß die „falsche" steigende Flanke in F_IN (Punkt 54 in 2) ein Feinverzögerungsausgangssignal erzeugt.
Der erwartete Betrieb des Taktgenerators 10 erfordert, daß die ausgegebenen aufeinanderfolgenden Flanken desselben nicht enger als eine Periode T beabstandet sind. Dieser erwartete Betrieb erfordert, daß die MCLK-Flanke, die als Punkt 56 in 2 bezeichnet ist, keine Taktflanke erzeugen kann. Folglich hält die PS-Ausblendschaltung 15 diesen erwarteten Betrieb aufrecht und verhindert zusätzlich, daß Neuprogrammierungs- und Phasenauswahl-Ausgleichsvorgänge aus der Feinverzögerung 12 austreten. Das Endresultat besteht darin, daß bei Phasenauswahl- (PS) Änderungen die Feinverzögerung 12 automatisch verhindert, daß fehlerhafte Ausgleichsvorgänge aus der Feinverzögerung 12 austreten. Das Fehlen von Feinverzögungsausgleichsvorgängen bedeutet, daß die Grobverzögerung keine speziellen Schaltungen erfordert, um Phasenauswahländerungen aufzunehmen. Als ein Resultat der Phasenauswahländerung wird der Taktgenerator 10, wie im vorhergehenden beschrieben, betrieben. Der einzigste Unterschied besteht darin, daß das Signal F_IN nun 180° bezüglich des Haupttaktes MCLK phasenverschoben ist.
Selbstausblendende neuprogrammierbare Verzögerungsschaltung
Ein Ausführungsbeispiel gemäß der Erfindung umfaßt eine polaritätsänderungsunempfindliche selbstausblendende neuprogrammierbare bzw. erneut programmierbare Verzögerungsschaltungssteuerung, die automatisch fehlerhafte Ausgangsflanken während Eingangstaktpolaritätsänderungen und Verzögerungsleitungsverzögerungsänderungen hemmt. Dieses Ausführungsbeispiel ermöglicht „nebenbei erfolgende" („on the fly") Polaritätsänderungen und Verzögerungsänderungen in Umgebungen mit hoher Taktgeschwindigkeit. Dieses Ausführungsbeispiel umfaßt zwei Charakteristika, die sowohl Selbstausblend-Verzögerungsneuprogrammierungs-Ausgleichsvorgänge als auch Eingangssignalpolaritätsänderungen ermöglichen. Diese Charakteristika sind im folgenden erörtert.
Erste Charakteristik: Selbstausblenden von Programmierungsausgleichsvorgängen
Für dieses Ausführungsbeispiel ist die Verzögerungsleitungs-Neuprogrammierungs-Ausgleichsvorgangseinschwingzeit kleiner als die Eingangstaktperiode (T). 3 stellt eine Selbstausblendschaltung 67 dar, die ein Exklusiv-ODER-Gatter 71, ein NICHT-ODER-Gatter 72, eine Feinverzögerung 73, die ein verzögertes Taktsignal F_CLK erzeugt, ein DFF 74 und eine PS-Ausblendschaltung 75 aufweist, die ein Ausblendsignal erzeugt. 4 zeigt ein vereinfachtes Zeitdiagramm 68 für die Schaltung 67.
Bezug nehmend auf 3 wird das Verzögerungsleitungseingangssignal F_IN über das NICHT-ODER-Gatter 72 als ein Signal F_GATE torgesteuert bzw. gattergesteuert. Wenn sich das Signal F_IN anfangs in einem niedrigen Zustand befindet, verbleibt das Signal F_GATE ebenfalls in einem niedrigen Zustand, was das DFF 74 in einem RÜCKSETZ- bzw. RESET-Zustand hält. Während des RÜCKSETZ-Zustands des DFF 74 verbleibt das Ausgangssignal (F_OUT) desselben ungeachtet eines Zustands des Signals F_CLK in einem niedrigen Zustand. Wenn das Signal F_IN ansteigt, beginnt sich dasselbe durch die Verzögerungsleitung auszubreiten und bewirkt ferner; daß das Signal F_GATE ansteigt. Ein hohes Signal F_GATE ermöglicht es dem DFF 74 eine steigende Flanke bei der nächs ten steigenden Flanke des Verzögerungsleitungsausgangssignals F_CLK auszugeben.
Die innere Feinverzögerung, die minimale Ausbreitungszeit durch die Feinverzögerungsleitung, ist für dieses Ausführungsbeispiel größer als der Verzögerungsweg von den Signalen F_IN zu F_GATE. Die Vorbereitungszeit von der RÜCKSETZ-Sperrung bzw. -Deaktivierung zu der steigenden Flanke des Signals F_CLK ist vernachlässigbar, oder ist, wenn dieselbe mit der F_IN-zu-F_GATE-Signalverzögerung kombiniert ist, dennoch kleiner als die innere Feinverzögerungsleitungsverzögerung. Diese Annahme impliziert, daß sich, wenn die steigende Flanke des Signals F_CLK ansteigt, das DFF 74 vollständig nicht in dem Rücksetzzustand desselben befindet und bereit ist, eine steigende Flanke hinauszutakten.
Nachdem die verzögerte Flanke (F_CLK) von der Feinverzögerungsleitung eine steigende Flanke in F_OUT hinaustaktet, wird der neue Verzögerungswert folgend einer vorhersagbaren Logikverzögerung aktualisiert. Die resultierende Neuprogrammierung der Feinverzögerungsleitung kann Ausgleichsvorgänge an den Verzögerungsleitungsausgängen (siehe 4, Punkte 76 und 77) erzeugen. 4 stellt dar, daß obwohl F_CLK kippen kann, das DFF 74 aufgrund des festen hohen „D"-Eingangssignals in einem hohen Zustand verbleibt. Bei einem bestimmten Punkt geht das Signal F_IN gefolgt durch das Signal F_GATE in einen niedrigen Zustand. Das in einen niedrigen Zustand gehende Signal F_GATE zwingt das Ausgangssignal F_OUT des DFF 74 in einen niedrigen Zustand. Das Signal F_OUT verbleibt selbst bei der Anwesenheit von Ausgleichsvorgängen in dem Signal F_CLK in einem niedrigen Zustand. Diese Annahme erfordert, daß alle Programmierungsausgleichsvorgänge lange vor der nächsten steigenden Flanke des Signals F_IN eingeschwungen sind. Wenn das Signal F_IN steigt, steigt auch das Signal F_GATE und aktiviert das DFF 74 erneut bzw. gibt dasselbe erneut frei.
Die resultierende Implementation für diese Charakteristik unterdrückt automatisch Neuprogrammierungsausgleichsvorgänge ohne beispielsweise komplizierte äußere Ausblendschaltungen zu verwenden.
Zweite Charakteristik: Polaritätsänderungsausblenden
Das Polaritätsänderungsausblenden verhindert, daß Eingangspolaritätsänderungen fehlerhafte Feinverzögerungsschaltungsausgangsflanken erzeugen. Die Fein- und Grob-Verzögerungsleitungen liefern eine maximale Verzögerung von T/2 mit einer zusätzlichen T/2-Verzögerung, die durch Ändern der Phase (180°) des Eingangstaktes erreicht wird. Dieses Ändern der Eingangstaktphase in Echtzeit kann fehlerhafte Verzögerungsleitungsausgangssignale erzeugen, wenn dasselbe nicht ordnungsgemäß gehemmt wird.
Die Schaltung 67, die in 3 gezeigt ist, und ein entsprechendes Zeitdiagramm 80, das in 5 gezeigt ist, stellt die Betriebsschaltung 67 für das Polaritätsausblenden dar. Wenn sich das Phasenauswahlsignal PS ändert, wie es durch einen Punkt 81 gezeigt ist, geht das Signal F_IN unmittelbar in einen niedrigen Zustand. Das Signal PS wird ferner an eine PS-Ausblendschaltung 75 angelegt, wo dasselbe das Ausgangssignal PSBLANK in einen hohen Zustand zwingt. Das in einen hohen Zustand gehende Signal PSBLANK zwingt das Signal F_GATE in einen niedrigen Zustand, was bewirkt, daß das Ausgangssignal F_OUT des DFF 74 in einen niedrigen Zustand geht, wie es durch einen Punkt 84 gezeigt ist. Eine kleinere Pulsbreite in dem Signal F_OUT bei dem Punkt 84 beeinflußt das Verzögerungsausgangssignal nicht, da die gesamten Taktinformationen in der steigenden Flanke des Signals F_OUT enthalten sind. Das Signal PSBLANK bleibt bis zu einer MCLK-Taktflanke vor der nächsten gültigen fallenden MCLK-Flanke bei einem Punkt 86 in einem hohen Zustand. Zu diesem Zeitpunkt befindet sich das Signal F_IN nun in einem niedrigen Zustand, was ein DFF 74 weiter in einem Rücksetzzustand hält, bis das Signal F_IN in einen hohen Zustand geht, wie es durch das Fallen von MCLK, wie bei einem Punkt 87 gezeigt, verursacht wird.
Die obige Sequenz bzw. Folge dient dazu, um das Fein-DFF in einem niedrigen Zustand zu halten und um zu verhindern, daß die falsch steigende FCLK-Flanke bei einem Punkt 85 ein fehlerhaftes Feinverzögerungsausgangssignal erzeugt, wenn sich die Eingangspolarität ändert. Eine ähnliche Folge von Ereignissen tritt auf, wenn sich das PS-Signal von einem hohen zu einem niedrigen Wert ändert. Eine zusätzliche Charakteristik der Polaritätsänderungsausblendschaltung besteht darin, daß dieselbe jegliche Neuprogrammierungsausgleichsvorgänge gleichzeitig ausblendet, die während Polaritätsänderungen auftreten können.
Die PS-Ausblendschaltung 75 umfaßt eine einfache synchrone Zustandsmaschine, die durch den MCLK mit Ausgangssignalen getaktet wird, die durch das Signal PSN, wie in 6 gezeigt, torgesteuert sind. Dieselbe umfaßt Latches bzw. Zwischenspeicher 92 und 93, die durch ein Taktsignal MCLK getaktet sind und durch ein Steuersignal PS torgesteuert sind. Die Latches 92 und 93 sind mit NICHT-ODER-Gattern 90 und 91 verbunden, die Eingangssignale zu einem ODER- (ODER-) Gatter 94 liefern, das das Ausblendsignal erzeugt.
Einstellbare asynchrone Ausblendschaltung
Ein weiteres Ausführungsbeispiel gemäß der vorliegenden Erfindung umfaßt eine einstellbare asynchrone Ausblendschaltung, die eine einstellbare und genaue Ausblendsteuerung unabhängig von dem Verzögerungsleitungs-Verzögerungseinschwingen liefert, und eliminiert Verzögerungsleitungs-Neuprogrammierungs-Ausgleichsvorgänge in einer großen Verzögerungsleitung mit einem Verzögerungsbereich von etwa einer halben Taktperiode. Dieses Ausführungsbeispiel funktioniert ohne eine Bezugnahme auf den äußeren Haupttakt.
7 zeigt einen herkömmlichen Taktgenerator 100, und 8 zeigt ein Zeitdiagramm 105 für den Betrieb desselben. Der Taktgenerator 100 umfaßt eine Feinverzögerung 101, die ein Feinverzögerungssignal F_OUT erzeugt, eine Grobverzögerung 102, die ein Grobverzögerungssignal C_OUT erzeugt, ein DFF 103 und ein DFF 104. Es wird angenommen, daß die Grobverzögerungsleitung für etwas weniger als T/2 ausgeblendet werden muß, um jegliche Programmierungsausgleichsvorgänge ausreichend zu unterdrücken. Die Länge (Δ Verzögerung ~ T/2) der Grobverzögerungsleitung in dem Taktgenerator 100 erzeugt jedoch Begrenzungen, wenn versucht wird, Neuprogrammierungsausgleichsvorgänge 112 und 113, die in dem Taktdiagramm 105 gezeigt sind, auszublenden. Eine Grobverzögerungsausblendschaltung gemäß der vorliegenden Erfindung beseitigt diese Begrenzung des korrekten Ausblendens von Neuprogrammierungsausgleichsvorgängen, wenn die programmierte Verzögerung über einen Bereich von etwa T/2 variieren kann.
Bezug nehmend auf 8 stellt der obere Abschnitt die Ausblenderfordernisse detailliert dar, wenn die Fein- und Grob-Verzögerungen auf ein Minimum eingestellt sind. Die Feinverzögerungsausgangsflanke F_OUT bei einem Punkt 106 wird durch den Minimumwert durch die Verzögerungsleitung verzögert und tritt in die Grobverzögerung (siehe Grobverzögerung 102 in 7) ein. Nach dem programmierten Grobverzögerungswert taktet die steigende Grobflanke bei dem Punkt 107 eine logische 1 (einen hohen Zustand) als ein Signal T_OUT 108 hinaus. Das Signal T_OUT leitet ferner das Verzögerungsleitungs-Neuprogrammierungs-Verfahren ein, um den Verzögerungswert zu laden, der für die nächste Ausgangsflanke erforderlich ist. Eine bestimmte Zeit später wird die Grobverzögerungsleitung neu geladen und es können Neuladeausgleichsvorgänge für etwas weniger als die Verzögerungsleitungslänge, wie es durch einen Ausgleichsvorgang 112 gezeigt ist, existieren.
Ein äquivalenter Ausblendpuls „BLANK" in 8 erstreckt sich von dem Punkt 110 zu dem Punkt 111. Es wird angenommen, daß dieses Signal BLANK bestimmte innere Schaltungsverzögerungen aufweist, bevor dasselbe anfänglich aktiviert wird, wie es durch die Verzögerung von den Flanken 108 bis 110 gezeigt ist. Die steigende Flanke des Signals BLANK zwingt das DFF-Ausgangssignal T_OUT bei einer Flanke 109 in einen niedrigen Zustand. Das Signal BLANK hält das DFF-Ausgangssignal während der Zeit der Neuladeausgleichsvorgänge weiter in einem niedrigen Zustand. Der Fall einer maximalen Fein- und Grob-Verzögerung ist in der unteren Hälfte von 8 angegeben. Bei diesem Szenario muß sich der erforderliche Ausblendpuls (BLANK) von dem Punkt 115 zu dem Punkt 116 erstrecken.
Das Gesamtausblendfenster 117 zeigt den gesamten Bereich des Ausblendpulses, um erfolgreich minimale und maximale Verzögerungsbereiche auszublenden. Der BLANK-Puls wird immer hinsichtlich der Neuprogrammierung der Grobverzögerungsleitung initialisiert bzw. eingeleitet. Die Neuprogrammierung der Grobverzögerungsleitung basiert auf der steigenden Flanke des verzögerten Grobverzögerungsausgangssignals (T_OUT), wie es bei den Punkten 108 und 114 gezeigt ist. Die erforderliche Position des Signals BLANK besitzt keine feste Bezugnahme zu dem Eingangshaupttaktsignal MCLK; der Startpunkt basiert auf der steigenden Flanke von T_OUT. Ohne alternative Verfahren kann das Ausblenden der Grobverzögerungsleitungs-Neuladeausgleichsvorgänge nicht durch dieses herkömmliche Verfahren erreicht werden, wie z. B. durch Verwenden des Haupttaktsignals als einen Zeitbezug.
Ein Ausführungsbeispiel gemäß der vorliegenden Erfindung löst die obige Begrenzung, wie in 9 gezeigt, durch Hinzufügen eines Generators 121 für ein asynchrones Ausblendsignal mit variabler Pulsbreite zu einer Grobverzögerungsausgangsschaltung 120. Der Ausblendsignalgenerator 121 weist eine Pulsbreite auf, die durch einen digitalen Steuerbus „DPW" gesteuert wird. Die Steuerung der digitalen Pulsbreite über den DPW-Bus ermöglicht es, daß die Pulsbreite auf ein IC-Verfahren, eine Betriebsspannung und eine Betriebstemperatur kundenspezifisch eingestellt wird. Der Ausblendsignalgenerator 121 erzeugt ein einstellbares Ausblendsignal zur Verwendung beim Ausblenden von Ausgleichsvorgängen. 10 zeigt ein Taktdiagramm 130, das darstellt, daß sowohl für minimale (Punkte 135 bis 137) als auch maximale (Punkte 138 bis 139) Verzögerungsextrema die Ausblendsignalbreite gleich bleibt und effektiv Neuprogrammierungsausgleichsvorgänge 134 und 136 ausblendet.
Die Ausblendgeneratorschaltung 121 kann beispielsweise mit einem flankengetriggerten monostabilen Multivibrator mit einstellbarer Pulsbreite implementiert sein. 11 ist ein Diagramm einer exemplarischen Implementation einer Ausblendgeneratorschaltung 121. Die Ausblendgeneratorschaltung 121 umfaßt bei diesem Beispiel einen Pulsgenerator 131, der einen Ausgangspuls der Breite „PW" erzeugt, wenn derselbe durch das Eingangssignal bzw. Signal INPUT getriggert wird. Die Breite des Pulse PW wird durch ein analoges Eingangssignal, auf das als „P.W. CONTROL" Bezug genommen wird, gesteuert. Das Signal P.W. CONTROL wird aus einem digitalen Steuerwert mit einer Datenbreite von „n" Bits erzeugt. Das digitale Steuersignal wird an einen Digital-zu-Analog- (DAC-) Wandler 133 angelegt, der das analoge Steuersignal (P.W. CONTROL) erzeugt.
„Logischer DAC" bezieht sich auf jede beliebige Schaltungskomponente oder Sammlung von Komponenten, die die Funktion des Steuerns der Pulsbreite eines monostabilen Multivibrators bei dieser exemplarischen Implementation ausführt. Die Funktion kann auf viele Arten und Weisen implementiert sein. Bei einer Implementation lädt beispielsweise eine Stromquelle eine Kondensatorbank, die mit dem Eingang eines Spannungskomparators verbunden ist. Unterschiedliche Zahlen von Kondensatoren sind über den digitalen Steuerbus verbunden, um die Zeit zu ändern, um eine spezifizierte Spannung zu erreichen, die bewirkt, daß der Komparator „auslöst bzw. abfeuert". Diese Stromquelle wird durch einen digitalen Wert, der bei dieser Implementation vier Bits aufweist, gesteuert, der einen Strom-DAC programmiert.
12 stellt Signalformen 140 für den Betrieb der Ausblendgeneratorschaltung 121 dar. Die steigende Flanke des Eingangssignals IN für den Ausblendgenerator 121 bei dem Punkt 142 zwingt das Ausgangssignal OUT des Ausblendgenerators 121 bei einem Punkt 143 für eine Zeitdauer in einen hohen Zustand, die durch den digitalen Steuerwert des DPW-Bus bestimmt ist. Die Ausgangspulsbreite ist über einen Bereich, der von den Punkten 143 bis 144 und von den Punkten 143 bis 145 variiert, einstellbar. Die Hinzufügung einer Ausblendgeneratorschaltung 121 ermöglicht daher, daß die Grobverzögerungsleitungsausgleichsvorgänge vollständig unabhängig von der programmierten Verzögerung der Grobverzögerungsleitung und ohne Abhängigkeit von dem äußeren Systemtakt (MCLK) ausgeblendet wird.
Die verschiedenen Ausführungsbeispiele, die oben beschrieben sind, können mit beliebigen Komponenten, die die beschriebenen Funktionen liefern, oder wie es in den entsprechenden Zeitdiagrammen bzw. Zeitdiagrammen gezeigt ist, implementiert sein. Die Schaltungskomponenten, die für die Ausführungsbeispiele vorgesehen sind, sind lediglich Beispiele von solchen Implementationen. Die Latches können beispielsweise mit Flip-Flops, Registern oder anderen Typen von Schaltungen zum Speichern und Ausgeben von Zuständen eines Eingangssignals implementiert sein. Die Logikgatter bzw. Logiktore können mit herkömmlichen Logikgattern implementiert sein, wie es durch die Schaltungskomponenten identifiziert ist, oder mit jeder beliebigen Komponente implementiert sein, die die Funktion des entsprechenden Logikgatters liefert. Die Ausblendschaltungen können beispielsweise mit den gezeigten und beschriebenen Komponenten implementiert sein, oder mit beliebigen Komponenten zum Liefern der gleichen oder äquivalenten Funktionen der Schaltungen. Die Ausführungsbeispiele können ferner mit unter schiedlichen Typen von ENABLE-Signalen und Verzögerungsleitungssignalen und mit verschiedenen Typen von Verzögerungsstufen und Verzögerungsleitungen verwendet werden.

Claims

Polaritätsausblendverzögerungsschaltung zum Ausblenden von Ausgleichsvorgängen zur Verwendung beim Laden von Verzögerungsdaten, mit folgenden Merkmalen: einer Verzögerung (73; 101, 102), die durch eine Verzögerungsleitung gesteuert ist und die ein Taktsignal aufnimmt und ein erstes Verzögerungssignal ausgibt; einem Zwischenspeicher (74; 103), der durch das erste Verzögerungssignal getaktet ist und der ein Eingangssignal aufnimmt und ein zweites Verzögerungssignal ausgibt; und einer Ausblendschaltung (75; 121), die das Taktsignal und ein Steuersignal aufnimmt und ein Ausblendsignal zu einem Steuereingang des Zwischenspeichers (74) zur Verwendung beim Ausblenden von Ausgleichsvorgängen in dem ersten Verzögerungssignal ausgibt.
Schaltung gemäß Anspruch 1, bei der die Ausblendschaltung (75) eine synchrone Zustandsmaschine aufweist, die durch das Taktsignal getaktet ist.
Schaltung gemäß Anspruch 2, bei der die synchrone Zustandsmaschine folgende Merkmale aufweist: ein Paar von Zwischenspeichern (92, 93), die durch das Taktsignal getaktet sind und durch ein Steuersignal torgesteuert sind; eine Mehrzahl von Logikgattern (90, 91, 94), die Ausgangssignale des Paars von Zwischenspeichern (92, 93) aufnehmen und das Ausblendsignal ausgeben.
Schaltung gemäß Anspruch 1, 2 oder 3, die ferner ein Logikgatter (71) aufweist, das ein Haupttaktsignal und das Steuersignal aufnimmt und das Taktsignal ausgibt.
Schaltung gemäß einem der Ansprüche 1 bis 4, die ferner ein Logikgatter (72) aufweist, das das erste Verzögerungssignal und das Ausblendsignal aufnimmt und ein Torsignal zu dem Steueranschluß des Zwischenspeichers (74) ausgibt.
Schaltung gemäß einem der Ansprüche 1 bis 5, bei der der Zwischenspeicher (74) ein Flip-Flop aufweist.
Schaltung gemäß Anspruch 1 zum Liefern eines einstellbaren Ausblendens von Ausgleichsvorgängen zur Verwendung während des Ladens von Verzögerungsdaten, wobei die Verzögerung eine Feinverzögerung (101), die ein Taktsignal aufnimmt und ein Feinverzögerungssignal ausgibt, und eine Grobverzögerung (102), die durch eine Grobverzögerungsleitung gesteuert ist und die das Feinverzögerungssignal aufnimmt und ein Grobverzögerungssignal ausgibt, umfaßt; wobei der Zwischenspeicher (103) durch das Grobverzögerungssignal getaktet ist und ein verzögertes Taktsignal ausgibt; und wobei die Ausblendschaltung einen Ausblendgenerator (121) umfaßt, der das Steuersignal aufnimmt und ein einstellbares Ausblendsignal zu dem Steueranschluß des Zwischenspeichers (103) zur Verwendung beim Ausblenden von Ausgleichsvorgängen in dem verzögerten Taktsignal ausgibt.
Schaltung gemäß Anspruch 7, bei der der Zwischenspeicher (103) ein Flip-Flop aufweist.
Schaltung gemäß Anspruch 7 oder 8, bei der der Ausblendgenerator (121) eine asynchrone Schaltung aufweist, die eine variable Pulsbreite basierend auf einem empfangenen digitalen Steuerwert erzeugt.
Schaltung gemäß Anspruch 7, 8 oder 9, die ferner einen Grobverzögerungszwischenspeicher (104) aufweist, der durch das verzögerte Taktsignal getaktet ist und der die Grobverzögerungsleitung aufnimmt und ein programmierbares Steuersignal zu der Grobverzögerung (102) ausgibt.
Schaltung gemäß einem der Ansprüche 7 bis 10, bei der der Ausblendgenerator (121) einen flankengetriggerten monostabilen Multivibrator mit einstellbarer Pulsbreite aufweist.
Schaltung gemäß einem der Ansprüche 7 bis 11, bei der der Ausblendgenerator (121) folgende Merkmale aufweist: einen logischen Digital-zu-Analog-Wandler (133), der einen digitalen Steuerwert aufnimmt und ein entsprechendes analoges Steuersignal erzeugt; und einen Pulsgenerator (131), der das analoge Steuersignal aufnimmt und einen Ausgangspuls erzeugt, der eine Breite (PW) aufweist, die durch das entsprechende analoge Steuersignal bestimmt ist.
Schaltung gemäß einem der Ansprüche 7 bis 12, bei der die Grobverzögerung eine programmierbare Verzögerungsleitung aufweist.
Schaltung gemäß Anspruch 13, bei der die Feinverzögerung eine programmierbare Verzögerungsleitung aufweist; die kürzere Zeitverzögerungen als die Grobverzögerung erzeugen kann.