JP4670675B2 - 電荷転送部の駆動回路及び電荷転送部の駆動方法 - Google Patents

電荷転送部の駆動回路及び電荷転送部の駆動方法 Download PDF

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Description

本発明は、ＣＣＤ（Charge Coupled Device）などの容量性負荷を駆動する回路および駆動方法に関し、特に、２以上の駆動電圧を与える場合にその駆動電圧間の干渉を低減する電荷転送部の駆動回路および駆動方法に関する。
近年、ＣＣＤを搭載したビデオカメラでは、ＴＶ（テレビジョン）方式と無関係にカメラ部分を高速で撮像してスロー再生を行う要望が強く、また、ＣＣＤを搭載したデジタルスチルカメラでは、多画素化に伴い連写速度が低下してしまうことが問題視され、撮像素子の高速化が求められている。
図１２は、ＣＣＤを用いた従来の撮像装置の構成およびＣＣＤの駆動方法の例を示す。図１２（ａ）は、インターライン転送（ＩＴ）方式のＣＣＤを用いた撮像装置の要部を示す。図１２に示す撮像装置３０は、画素となる複数の受光センサ３１がマトリクス（行列）状に配列され、各受光センサ列に対応して複数のＣＣＤ構造の垂直転送レジスタ３３が形成され、各垂直転送レジスタ３３の最終段に接続するようにＣＣＤ構造の水平転送レジスタ３４が形成され、水平転送レジスタ３４の後段に出力部３６が接続されて構成される。
垂直転送レジスタ３３は、１つの受光センサ３１に２つの垂直転送電極が対応するように形成され、４相の垂直転送パルスφＶ１，φＶ２，φＶ３，φＶ４で信号電荷を垂直方向に転送駆動するように構成される。すなわち、４つの転送電極３２〔３２１、３２２、３２３、３２４〕に夫々垂直転送パルスφＶ１，φＶ２，φＶ３，φＶ４が印加されるようになされる。この例では、受光センサ３１の位置に対応して転送電極３２１、３２３が形成される。垂直方向の最終に位置する受光センサ３１は、垂直転送パルスφＶ１が印加される転送電極３２１に対応している。
垂直転送レジスタ３３は、最終段の１ビット分の転送電極（φＶ１〜φＶ４が印加される転送電極）３２１〜３２４を介して水平転送レジスタ３４に接続される。各転送電極３２１〜３２４は、夫々各垂直転送レジスタ３３に共通となるように、水平方向に延長して形成される。
水平転送レジスタ３４は、各垂直転送レジスタ３３に対応して２つの水平転送電極３５〔３５１、３５２〕が対応するように成され、２相の水平駆動パルスφＨ１，φＨ２で信号電荷を水平方向に転送駆動するように構成される。
このＣＣＤ３０では、受光センサ３１において受光され光電変換して受光量に応じた信号電荷が蓄積される。この受光センサ３１の信号電荷は、垂直ブランキング期間に受光センサ３１から垂直転送レジスタ３３へ読み出され、以後、水平ブランキング期間に１水平ライン毎の信号電荷が垂直転送され、いわゆる垂直ラインシフトが行われて、水平転送レジスタ３４に転送される。そして、水平転送レジスタ３４に転送された信号電荷は水平有効転送期間に水平方向に転送され、出力部３６を通じて出力される。
従来のＣＣＤにおける信号電荷の垂直ラインシフトは、ＴＶ方式の水平ブランキング期間Ｈｂ中に垂直転送パルス（φＶ１〜φＶ４）で転送駆動するように設計されていた。垂直ラインシフトの駆動タイミングを図１２（ｂ）に示す。図１２（ｂ）に示すように、信号電荷の垂直ラインシフトでは、水平ブランキング期間Ｈｂにおいて、４相の垂直駆動パルスφＶ１〜φＶ４によって、例えばφＶ２，φＶ３に対応した転送電極３２２、３２３に待機していた信号電荷が水平転送レジスタ３４へラインシフトされる。
すなわち、転送電極３２４の垂直駆動パルスφＶ４の立ち下がりで、水平転送レジスタ３４の各水平駆動パルスφＨ１が印加される転送電極３５１へ信号電荷が転送される。なお、図示しないが垂直ラインシフト時の、水平ブランキング期間Ｈｂの垂直転送電極３２１〜３２４に印加される各垂直駆動パスルφＶ１〜φＶ４の立ち上がりおよび立ち下がりの傾きΔＶ／ΔＴ（ΔＶは電圧、ΔＴは時間を指す）、いわゆるトランジェントスピード（ΔＶ／ΔＴ）は、垂直ブランキング期間に垂直転送電極３２１〜３２４に印加される垂直転送パルスφＶ１〜φＶ４のトランジェントスピード（ΔＶ／ΔＴ）と同じにしている。図１２（ｂ）では駆動パルスが垂直に立ち上がり、立ち下がる矩形パルスで示している。
一方、例えば、ＣＣＤを用いたビデオカメラの電子手ぶれ補正時の動作や、放送業務用のフレームインターライン転送（ＦＩＴ）方式のＣＣＤでは、垂直ブランキング期間に高速の垂直転送を必要としている。
また、ＣＣＤ撮像素子において水平ブランキング期間に４相の垂直転送パルスによって垂直ラインシフトを行うことが、提案されている（例えば、特許文献１の図３参照）。
特開２０００−１３８９４３号公報
ところで、従来、上述したＣＣＤにおいては、垂直ラインシフトおよび垂直高速転送を、同一特性の垂直駆動走査回路、いわゆる垂直ドライバで駆動しており、一般的にスピードの速いＣＭＯＳタイプの垂直ドライバが用いられている。したがって、水平有効走査期間にこの垂直転送を行うと、垂直転送パルス（φＶ１〜φＶ４）が印加される瞬間に、ＣＣＤ内でクロストークによるノイズが発生する。
つまり、水平有効走査期間中に垂直転送を行うとき、駆動波形の立ち上がりおよび立ち下がりでのトランジェントスピードが速い、すなわち垂直転送パルス（φＶ１〜φＶ４）の立ち上がりおよび立ち下がりの傾きΔＶ／ΔＴが大きいため、ＣＣＤ出力信号にクロストークノイズがのり、縦筋の画像ノイズが表われる。
駆動波形の高速なトランジェントスピードによる画質劣化（ノイズ発生）について、図１３を参照してさらに説明する。図１３は、ＣＣＤと従来の垂直ドライバの等価回路図である。
図１３において、垂直ドライバ４０は、それぞれ端子４０１，４０２に与えられる一定電圧Ｖ１，Ｖ２のいずれかを出力端子４０４から出力電圧Ｖｏｕｔとして、ＣＣＤ６０に供給する。例えば、電圧Ｖ１はハイレベル、電圧Ｖ２はローレベルに設定される。
垂直ドライバ４０では、端子４０３から制御信号Ｄｉｎが入力され、そのレベルに応じて、レベルシフト回路（Ｌ／Ｓ）４２または４３から、スイッチ４４または４５をオンするための制御信号Ｖｇ１，Ｖｇ２が出力される。そして、スイッチ４４がオンするときは、定常時の出力電圧Ｖｏｕｔは電圧Ｖ１となり、スイッチ４５がオンするときは、定常時の出力電圧Ｖｏｕｔは電圧Ｖ２となる。
ＣＣＤ６０は、垂直ドライバ４０の出力電圧Ｖｏｕｔによって、電極６０１を介して駆動されるが、他の垂直ドライバや水平ドライバ（以下、ドライバ７０）によっても電極６０２を介して駆動される。なお、図１３において、Ｒ６１は、ＣＣＤ基板の等価抵抗を、Ｃ６２，６３は電極とＣＣＤ基板との間の等価容量を、Ｃ６４は電極間の等価容量を、それぞれ示す。すなわち、ＣＣＤ６０は、垂直ドライバ４０から見ると容量性負荷である。
ここで、図１３に示した等価回路図において、出力電圧Ｖｏｕｔのステップ応答（例えば、出力電圧Ｖｏｕｔが０から電圧Ｖ１（電圧値Ｖ）まで上昇したとき）を求める。図１４は、（ａ）出力電圧Ｖｏｕｔのステップ応答を求めるための等価回路と、（ｂ）その応答波形を示す図である。なお、図１４（ａ）において、Ｒ４４はスイッチ４４の等価抵抗（等価インピーダンス）を示す。
図１４（ａ）に示す等価回路において、出力電圧Ｖｏｕｔのステップ応答を求めると以下の式（１）のようになる。特に、時刻ｔ＝０のときは、式（２）のようになる。
出力電圧Ｖout(t)=Ｖ・[１−(R44/(R44+R61))・exp(-t/(C62(R44+R61)))] …（１）
出力電圧Ｖout(0)=Ｖ・(R61/(R61+R44) …（２）
図１４（ｂ）には、Ｒ６１＝Ｒ４４の場合とＲ６１＝０の場合の２つの例における出力電圧Ｖｏｕｔの応答波形を示している。図１４（ｂ）に示すように、ＣＣＤ基板の等価抵抗Ｒ６１が０でない場合（通常０ではない）には、時刻ｔ＝０において、出力電圧Ｖｏｕｔが急峻に立ち上がることがわかる。
また、ＣＣＤ６０では、電極６０１には上記式（１）で示す電圧が発生すると同時に、他方の電極６０２には、上記した出力電圧Ｖｏｕｔの応答とは異なる応答をする駆動電圧が印加される。そして、電極６０１〜電極６０２間の結合容量であるＣ６４とドライバ７０の出力インピーダンスは微分回路を形成して、出力電圧Ｖｏｕｔが電極６０２に影響を及ぼす（干渉する）。この影響は、特にｔ＝０において出力電圧Ｖｏｕｔが急峻に立ち上がる場合に顕著となる。
加えて、ＣＣＤ基板の等価抵抗Ｒ６１が０でない場合（通常０ではない）には、端子６０３に観測される電圧Ｖ603（ｔ）は、以下の式（３）のようになり、同様にｔ＝０において、容量Ｃ６３を介して電極６０２に影響を及ぼす（干渉する）。また、この回路の時定数τ603を式（４）に示す。
Ｖ603（ｔ）＝Ｖ・(R61/(R44+R61))・exp(-t/(C62(R44+R61))) …（３）
τ603＝C62(R44+R61) …（４）
上記式（３）からＶ603（ｔ）のステップ応答はｔ＝０において、Ｖ・(R61/(R44+R61))の電圧だけ急激な傾きで立ち上がり、(C62(R44+R61)の時定数で収束する波形となることがわかる。
このように、１つの電極に対する駆動電圧の過渡的な変動が、他の電極に対する駆動電圧に干渉することで、例えばクロストークノイズなどの画質劣化が生ずる。したがって、従来は、この画質劣化を防止するために、垂直駆動（垂直転送）を水平有効走査期間でない期間（水平ブランキング期間）に行うことにしており、ＣＣＤにおける転送速度向上の妨げとなっている。
また、ＣＣＤにおける電極等価容量は、画素数や使用するプロセス、レイアウト形状に依存して大きく依存するため、ある特定のＣＣＤに対して最適化された従来の垂直ドライバによる駆動電圧の過渡特性が他のＣＣＤに対して必ずしも最適化されたものにはならない。したがって、ＣＣＤに応じて駆動電圧の過渡特性を簡便に制御できる方法が望まれる。
本発明は、上述の点に鑑み、ＣＣＤなどの容量性負荷に対して２以上の駆動電圧を与える場合に、その駆動電圧間の干渉を低減させた駆動回路および駆動方法を提供するものである。
本発明は、上記課題を解決するため成されたものである。すなわち、本発明は、垂直電荷転送部と水平電荷転送部との間に電荷を一時蓄積するバッファ部を備える固体撮像装置の前記垂直電荷転送部に対して２以上の複数の駆動電圧を与える駆動回路において、基準電流から、複数の駆動電圧のうち１つの駆動電圧に対応する所定の電流出力を行う少なくとも１つのカレントミラー回路と、この少なくとも１つのカレントミラー回路の電流出力を切り替えて電荷転送部に多値の駆動電圧を与えるためのスイッチ回路と、スイッチ回路によって複数の駆動電圧に対応する所定の電流出力を行う状態に切り替えを行う際に、基準電流の出力変化に所定の時定数を持たせる時定数回路とを備える。そしてその時定数の選定によって、電荷転送部に出力する駆動電圧の垂直転送パルスにおける立ち上がり時の時間ΔＴの間の電圧変化および立ち下がり時の時間ΔＴの間の電圧変化の傾きΔＶ／ΔＴを小さくするものである。
このような本発明では、ＣＣＤなどの負荷に対して２以上の駆動電圧を与える場合に、ある基準電流からカレントミラー回路を通して電流出力する駆動方式であり、その電流をある任意の時定数で徐々にスイッチングさせることで駆動電圧のトランジェントスピードを低速にし、駆動電圧間の干渉を低減させることができる。
例えば、式（３）は図１３においてＶｏｕｔがステップ電圧波形で駆動された場合の端子６０３での応答を示しているが、本発明の駆動方式を用いて、ステップ駆動では無く、時定数(C62(R44+R61)より十分大きな時定数をもって駆動すれば、急峻な傾きの応答は無くなり、干渉を低減させることができる。
この駆動回路を電荷転送システムに適用するにあたり、垂直電荷転送部と水平電荷転送部との間に電荷を一時蓄積するバッファ部を設けることで、水平電荷転送部での電荷転送期間内であっても垂直電荷転送部で駆動電圧間の干渉を抑制した垂直電荷転送を行うことができるようになる。
したがって、本発明によれば、ＣＣＤなどの容量性負荷に対して２以上の駆動電圧を与える場合に、その駆動電圧間の干渉を低減させることが可能となる。また、本発明によれば、垂直駆動（垂直転送）を水平有効走査期間内に行った場合でも、画質の劣化を防止でき、システムの高速化を図ることが可能となる。
以下、図面を参照して本発明の実施の形態を説明する。
＜第１の実施形態＞
［撮像装置の全体構成］
図１は、本発明の撮像装置の一実施の形態を示す構成図である。図１は、インターライン転送（ＩＴ）方式のＣＣＤを用いた撮像装置の要部を示す。
図１において、実施形態に係る撮像装置１０では、画素となる複数の受光センサ１１がマトリクス（行列）状に配列され、各受光センサ列に対応して複数のＣＣＤ構造の垂直転送レジスタ１３が形成され、各垂直転送レジスタ１３の最終段に接続するようにＣＣＤ構造の水平転送レジスタ１４が形成され、水平転送レジスタ１４の後段に出力部１６および相関二重サンプリング（ＣＤＳ）回路１７が接続される。なお、ｔｏｕｔは出力端子である。
垂直転送レジスタ１３は、１つの受光センサ１１に２つの垂直転送電極が対応するように形成され、４相の垂直転送パルスφＶ１，φＶ２，φＶ３，φＶ４で信号電荷を垂直方向に転送駆動するように構成される。すなわち４つの転送電極１２［１２１、１２２、１２３、１２４］に夫々垂直転送パルスφＶ１，φＶ２，φＶ３，φＶ４を印加するようにしている。本例では、受光センサ１１の位置に対応して転送電極１２１、１２３が形成される。垂直方向の最終に位置する受光センサ１１は、垂直転送パルスφＶ３が印加される転送電極１２３に対応している。
垂直転送レジスタ１３は、最終段の転送電極（φＶ４が印加される転送電極）１２４の後段に形成したバッファ部であるストレージゲート部ＳＴＧおよびホールドゲート部ＨＬＧを介して水平転送レジスタ１４に接続される。各転送電極１２１〜１２４、ストレージゲート部ＳＴＧの転送電極２１およびホールドゲート部ＨＬＧの転送電極２２は、夫々各垂直転送レジスタ１３に共通となるように、水平方向に延長して形成されている。
水平転送レジスタ１４は、各垂直転送レジスタ１３に対応して２つの水平転送電極１５［１５１、１５２］が対応するように成され、２相の水平駆動パルスφＨ１，φＨ２で信号電荷を水平方向に転送駆動するように構成される。
本実施の形態においては、特に、信号電荷の垂直転送レジスタ１３における垂直転送、すなわち垂直ラインシフトを水平有効走査期間Ｈｓ中に行い、水平ブランキング期間Ｈｂを短縮するようにしている。このため、上述したように垂直転送レジスタ１３の最終段の転送電極１２４を有する転送部と水平転送レジスタ１４との間にストレージゲート部ＳＴＧとホールドゲート部ＨＬＧが設けられる。
垂直ラインシフト時には、転送電極１２１〜１２４に４相の垂直転送パルスφＶ１〜φＶ４を印加し、ストレージゲート部ＳＴＧとホールドゲート部ＨＬＧに夫々ストレージゲート電圧φＶＳＴＧおよびホールドゲート電圧φＶＨＬＧを印加する。
図２は、ＣＣＤ１０の各駆動電圧波形を示すタイミングチャートである。本実施の形態においては、垂直ラインシフトを水平有効走査期間Ｈｓ中に行うため、ＣＣＤ転送部内での垂直駆動パルスφＶ１〜φＶ４、すなわちそのクロック波形の立ち上がりおよび立ち下がり、いわゆるトランジェントによるクロストークノイズの影響を無くす。これは、本実施の形態では、図２（ａ）に示すように、垂直ラインシフトの垂直駆動パルスφＶ１〜φＶ４における立ち上がりおよび立ち下がりの傾きΔＶ／ΔＴ（ΔＶはパルス電圧、ΔＴは時間である）を小さくする、すなわちトランジェントスピードを遅くすることで実現する。
ここで、トランジェントスピードΔＶ／ΔＴは、垂直転送パルスφＶ１〜φＶ４を印加したときに発生するクロストークノイズをＣＤＳ回路１７で除去できる程度に低速とする。なお、垂直駆動パルスφＶ１〜φＶ４のトランジェントスピードΔＶ／ΔＴを低下させるための具体的手法については、後に詳述する。
本実施形態に係る撮像装置では、各垂直駆動パルスのトランジェントスピードΔＶ／ΔＴを低下させることで、図２に示すように、垂直駆動（図２（ａ）〜（ｄ））と水平駆動（図２（ｇ），（ｈ））を同時に行うことができ、ＣＣＤにおける電荷転送速度を向上させている。
垂直駆動パルスφＶ１〜φＶ４のトランジェントスピードを遅くして実験を行ったところ、トランジェントスピードΔＶ／ΔＴが、５０ｍＶ／１ｎｓｅｃ以下（但し、０を含まず）ならば、垂直ラインシフト時に発生する上記クロストークノイズがＣＤＳ回路１７で除去され、水平有効走査期間Ｈｓ中に垂直ラインシフトを行っても固体撮像素子のＣＣＤ出力への画像ノイズ（縦筋）の影響を無くすことが確認された。すなわち、トランジェントスピードΔＶ／ΔＴが５０ｍＶ／１ｎｓｅｃ以下（０を含まず）の垂直駆動パルスによるクロストークノイズは高い周波数成分がなく、ＣＤＳ回路１７で十分除去される。
因みに、従来の垂直ラインシフトの垂直転送パルスのトランジェントスピードΔＶ／ΔＴは、約１Ｖ／１ｎｓｅｃ程度あり、このような垂直転送パルスによるクロストークノイズは高い周波数成分が有りＣＤＳ回路では除去できない。
次に、ＣＣＤ１０の駆動方法について説明する。ＣＣＤ１０においては、受光センサ１１で受光され光電変換されて、受光量に応じた信号電荷が受光センサ１１に蓄積される。この受光センサ１１の信号電荷は、垂直ブランキング期間に受光センサ１１から垂直転送レジスタ１３へ読み出された後、垂直ラインシフトによって１水平ライン毎の垂直転送が成される。この際、最下端に位置する受光センサ１１に対応した信号電荷は垂直転送レジスタ１３と水平転送レジスタ１４間のストレージゲート部ＳＴＧに転送される。
以後、ストレージゲート部ＳＴＧに転送された電荷は水平ブランキング期間Ｈｂでホールドゲート部ＨＬＧを介して水平転送レジスタ１４に転送される。そして、水平転送レジスタ１４に転送された信号電荷は水平有効走査期間Ｈｓに水平方向に転送され、出力部１６およびＣＤＳ回路１７を通じて出力端子ｔｏｕｔから出力される。
ここで、上述した、垂直ラインシフトは、水平転送レジスタ１４内の信号電荷を水平方向に転送している水平有効走査期間Ｈｓに行われ、ストレージゲート部ＳＴＧまで転送される。信号電荷の水平転送レジスタ１４への転送は、ストレージゲート電圧φＶＳＴＧとホールドゲージ電圧φＶＨＬＧとにより、ストレージゲート部ＳＴＧから水平転送レジスタ１４へ転送するだけでよいので、従来に比べて水平ブランキング期間Ｈｂが短縮される。
また、垂直ラインシフト時に印加される垂直転送パルスφＶ１〜φＶ４のトランジェントスピードΔＶ／ΔＴが遅いので、垂直ラインシフト時に発生するクロストークノイズは、低い周波数成分となり、前述したようにＣＤＳ回路１７により十分除去されることになる。
［２値出力垂直ドライバと垂直電極の等価回路］
（図３、図４の説明）
以下、トランジェントスピードを低速にした２値出力垂直ドライバを実現するための手法について、等価回路を用いて説明する。
図３は、本発明の駆動回路の一実施形態としての垂直ドライバ５０ａと、その駆動対象であるＣＣＤ６０とを示す等価回路図である。垂直ドライバ５０ａは、例えば図１に示した垂直転送パルスφＶ１〜φＶ４を発生させ、ＣＣＤ６０は、例えばこれらの垂直転送パルスが印加される垂直転送電極１２１〜１２４を含む。図３では、モデル化の容易のため、垂直ドライバ５０ａは１つの垂直転送パルス（出力電圧Ｖｏｕｔ）のみを生成するが、ＣＣＤ６０は、複数のドライバによって駆動される（例えば、ドライバ７０）。
［２値出力ドライバ５０ａの構成］
実施形態に係る垂直ドライバ５０ａは、基準電流源５３０、５３１とトランジスタ（５８０、５８１）および（５８２，５８３）で構成されるカレントミラー回路と電流をゆっくり切り替えるためのスイッチ５７０〜５７３と時定数回路５４０、５４１とスイッチのオン−オフ電圧を生成するためのレベルシフタ５２０、５２１と論理回路５１とを備えている。
［２値出力ドライバ５０ａのスイッチ制御説明］
図３における実施形態に係る垂直ドライバ５０ａの入力端子５０３には入力信号Ｄｉｎが接続され、入力端子５０３には論理回路５１、レベルシフタ５２０の入力端子が接続され、論理回路５１の出力はレベルシフタ５２１の入力端子が接続される。
ここで、論理回路５１はインバータであり、入力の反転信号を出力する。またレベルシフタ５２０、５２１は入力信号をスイッチのオン・オフに可能なレベルに変換し、非反転、反転出力する。レベルシフタ５２０の非反転出力はスイッチ５７０、５７４のゲートに、反転出力はスイッチ５７１のゲートに接続され、レベルシフタ５２１の非反転出力はスイッチ５７２、５７５のゲートに、反転出力はスイッチ５７３のゲートに接続される。
入力されるＤｉｎ信号がＨｉｇｈレベル（以下Ｈとする）の時、前述の回路構成からスイッチ５７０、５７４、５７３がオンとなり、スイッチ５７１、５７５、５７２がオフとなる。入力されるＤｉｎ信号がＬｏｗレベル（以下Ｌとする）の時、前述の回路構成からスイッチ５７０、５７４、５７３がオフなり、スイッチ５７１、５７５、５７２がオンとなる。
図３における実施形態に係る垂直ドライバ５０ａでは、基準電流源５３０、５３１は各々スイッチ５７４と５７５の片方の端子に接続され、スイッチ５７４、５７５のもう一方の端子は時定数回路５４０と５４１の入力に接続されている。時定数回路５４０と５４１の出力は各々カレントミラー回路ＣＭ０、ＣＭ１の入力に接続される。カレントミラー回路ＣＭ０、ＣＭ１の出力は垂直ドライバ５０ａの出力端子５０４に接続され、Ｖｏｕｔ信号としてＣＣＤ６０に接続される。
[時定数回路の説明]
時定数回路５４０、５４１は例えば図４にあるようなＲＣ回路で入力端子と出力端子の間に抵抗Ｒ５０が接続され、出力端子とＧＮＤとの間に容量Ｃ５０が接続されている。この回路のステップ応答Ｖｓ(t)は入力電圧をＶｉとすると式（５）で、時定数τは式（６）で表される。
また、本発明のポイントは、式（４）と式（６）で示される時定数の関係を式（７）のように選択することによって駆動電圧間の干渉を低減させることにある。
Ｖs(t)＝Ｖi・[１−exp(-t/(R50・C50))] …（５）
τ＝R50・C50 …（６）
τ603＜τ …（７）
ここで抵抗Ｒ５０、容量Ｃ５０は寄生の抵抗、容量であっても良い。
[スイッチ付きカレントミラー回路の説明]
図３における実施形態に係る垂直ドライバ５０ａでＰ型トランジスタ（５８０、５８１）およびＮ型トランジスタ（５８２，５８３）は各々対になってカレントミラー回路を構成する。Ｐ型トランジスタ（５８０、５８１）およびＮ型トランジスタ（５８２，５８３）のソース、バルクは各々端子５０１、５０２に接続されることによりＶ１、Ｖ２の電圧が入力される。
カレントミラー回路ＣＭ０、ＣＭ１の入力端子ＣＭ０１、ＣＭ１１は各々トランジスタ５８０、５８２のドレイン、ゲートおよびスイッチ５７０、５７２の片方の端子に接続されている。スイッチ５７０、５７２のもう一方の端子には各々トランジスタ５８１、５８３のゲートとスイッチ５７１、５７３の片方の端子に接続され、スイッチ５７１、５７３のもう一方の端子には垂直ドライバ５０ａの端子５０１、５０２に接続されることによってＶ１、Ｖ２の電圧が入力される。
カレントミラー回路ＣＭ０、ＣＭ１の出力でもある、トランジスタ５８１、５８３のドレインは垂直ドライバ５０ａの出力端子５０４からＶｏｕｔ信号として出力される。
[２値出力垂直ドライバ５０ａの動作説明]
（電圧Ｖ１を出力する場合）
以上の様な接続構成をとることで、垂直ドライバ５０ａの入力端子５０３に接続されたＤｉｎ信号がＬレベルからＨレベルに切り替わる時、スイッチ５７４、５７０、５７３がオン、スイッチ５７１、５７５、５７２がオフとなって電流源５３０の電流が時定数回路５４０を通してゆっくりとカレントミラーＣＭ０に流れ込み、Ｖｏｕｔ電圧が電圧Ｖ1よりトランジスタ５８０、５８１のオーバードライブ電圧を超えて低い飽和領域ではＰ型トランジスタ５８０と５８１のサイズ比で電圧Ｖ１からミラーされた電流が垂直ドライバ５０ａの出力端子５０４からＶｏｕｔ信号としてゆっくりと電流出力される。
ここで、オーバードライブ電圧はトランジスタのゲート電圧からトランジスタの閾値を減算したものである。
Ｖｏｕｔ信号はＣＣＤ６０の入力端子６０１に接続されている。垂直ドライバ５０aから出力された電流ＩｏｕｔはＣＣＤ６０の入力端子６０１のインピーダンスが通常容量負荷Ｃ６２が支配的であるため、式（８）様な時間軸上にＩｏｕｔをＣ６２で除算した傾きを持ったＶｏｕｔ電圧となる。
Ｖout(t)＝（Iout／C62）・ｔ …（８）
この時、Ｉｏｕｔは式（７）で選択された時定数τを持つ時定数回路５４０を通すことによって小さな傾きになるので電圧Ｖｏｕｔのトランジェントスピードを低速にすることで、ＣＣＤなどの負荷に対して２以上の駆動電圧を与える場合に、その駆動電圧間の干渉を低減させることが可能である。
Ｖｏｕｔ電圧がトランジスタ５８０、５８１のオーバードライブ電圧より高い三極管領域ではトランジスタのコンダクタンスがリニアに減少するため出力電流も減少し、最終的なＶｏｕｔ電圧はＶ１に収束する。また、この時カレントミラー回路ＣＭ１からは電流出力されない。
（電圧Ｖ２を出力する場合）
同様に、垂直ドライバ５０ａの入力端子５０３に接続されたＤｉｎ信号がＨレベルからＬレベルに切り替わる時、スイッチ５７１、５７５、５７２が、オン、スイッチ５７４、５７０、５７３がオフとなって電流源５３１の電流が時定数回路５４１を通してゆっくりとカレントミラーＣＭ１に流れ込み、Ｖｏｕｔ電圧が電圧Ｖ２よりトランジスタ５８２、５８３のオーバードライブ電圧を超えて高い飽和領域では、Ｎ型トランジスタ５８２と５８３のサイズ比で電圧Ｖ２からミラーされた電流が垂直ドライバ５０ａの出力端子５０４からＶｏｕｔ信号としてゆっくりと電流出力される。
Ｖｏｕｔ電圧は電圧Ｖ２より高いところで前述と同様トランジェントスピード低速になるため、ＣＣＤなどの負荷に対して２以上の駆動電圧を与える場合に、その駆動電圧間の干渉を低減させることが可能である。
Ｖｏｕｔ電圧がトランジスタ５８２、５８３のオーバードライブ電圧より低い三極管領域ではトランジスタのコンダクタンスがリニアに減少するため出力電流も減少し、最終的なＶｏｕｔ電圧はＶ２に収束する。
また、この時カレントミラー回路ＣＭ０からは電流出力されない。本発明の撮像装置によれば、垂直駆動（垂直転送）を水平有効走査期間でない期間に行った場合でも、画質の劣化を防止でき、システムの高速化を図れる。
［２値出力垂直ドライバ５０ａの問題点１］
図３で示した本発明の垂直ドライバ５０aの第１の問題点とそれを解決する本発明の垂直ドライバ５０ｃ（図６参照）について説明する。
図３で示した本発明の垂直ドライバ５０a出力電圧Ｖｏｕｔは式（８）から解る様に垂直ドライバ５０a出力電流ＩｏｕｔとＣＤＤ６０の負荷容量Ｃ６２の比で傾きが決定する。したがって、品種によって電極容量が大幅に異なるさまざまなＣＣＤは各々異なる値のＣ６２を持つため、垂直ドライバ５０a出力電流Ｉｏｕｔが一定であれば、電圧Ｖｏｕｔは品種によって電極容量が大幅に異なるさまざまなＣＣＤによって各々異なる傾きになる。そのためＣＣＤによっては本件の問題であったＣＣＤに対して２以上の駆動電圧を与える場合にその駆動電圧間の干渉を十分に低減できない可能性がある。
図６はこの問題に対して同一回路を用いながら最適条件で駆動することが可能とする実施例である。
［２値出力垂直ドライバ５０ａの問題点１を解決する手段］
図６は、本発明の駆動回路の一実施形態としての垂直ドライバ５０ｃと、その駆動対象であるＣＣＤ６０とを示す等価回路図である。
垂直ドライバ５０ｃは、例えば図１に示した垂直転送パルスφＶ１〜φＶ４を発生させ、ＣＣＤ６０は、例えばこれらの垂直転送パルスが印加される垂直転送電極１２１〜１２４を含む。図３では、モデル化の容易のため、垂直ドライバ５０ｃは１つの垂直転送パルス（出力電圧Ｖｏｕｔ）のみを生成するが、ＣＣＤ６０は、複数のドライバによって駆動される（例えば、ドライバ７０）。
垂直ドライバ５０ｃは、図３で示した垂直ドライバ５０aの電流源５３０、５３１を削除し、スイッチ５７４、５７５の片方の端子に電流ＤＡＣ（Digital to Analog Converter）５５０、５５１の出力を接続されている。電流ＤＡＣ５５０、５５１の入力は各々垂直ドライバ５０ｃの入力端子５０５、５０６に接続され、ＤＡ１in、ＤＡ２in信号が入力される。電流ＤＡＣ５５０、５５１には、ＤＡ１in、ＤＡ２in信号に対応する電流が出力される。
垂直ドライバ５０ｃは、図３で示した垂直ドライバ５０aの電流源５３０、５３１を電流ＤＡＣに置き換えることでカレントミラー回路に送り込む電流を可変し、電流ＤＡＣの入力信号ＤＡ１in、ＤＡ２inに対応した電流をミラー出力することで垂直ドライバ５０ｃの出力電流を制御可能とした垂直ドライバである。
［効果］
この形態を取ることで品種によって電極容量が大幅に異なるさまざまなＣＣＤに対して同一回路を用いながら最適条件で駆動することが可能である。
［２値出力垂直ドライバ５０ａの問題点２］
図３で示した本発明の垂直ドライバ５０aの第２の問題点とそれを解決する本発明の垂直ドライバ５０ｆ（図８参照）について説明する。
図３で示したＶまたはＨドライバ７０がＣＣＤ６０の電極６０２を駆動した際に、電極６０１〜電極６０２間の結合容量であるＣ６４と、垂直ドライバ５０aの出力インピーダンスは微分回路を形成して、ＶまたはＨドライバ７０の出力電圧が電極６０１に影響を及ぼす（干渉する）。
この際、カレントミラー出力である垂直ドライバ５０aの出力インピーダンスは、ＣＭＯＳ駆動回路出力インピーダンスと比較して高い値となり、出力インピーダンス間に発生する干渉するノイズレベルも高くなる。
図８に示す本発明の垂直ドライバ５０ｆではこの問題に対して出力にＶ１もしくはＶ２が出力され、かつ遷移していない時、カレントミラー回路の最終出力トランジスタゲートにスイッチを介して任意の電圧にすることにより低い出力インピーダンスを実現することによって干渉するノイズレベルを低減する。
［２値出力垂直ドライバ５０ａの問題点２を解決する手段］
図８は、本発明の駆動回路の一実施形態としての垂直ドライバ５０ｆと、その駆動対象であるＣＣＤ６０とを示す等価回路図である。
垂直ドライバ５０ｆは、例えば図１に示した垂直転送パルスφＶ１〜φＶ４を発生させ、ＣＣＤ６０は、例えばこれらの垂直転送パルスが印加される垂直転送電極１２１〜１２４を含む。図８では、モデル化の容易のため、垂直ドライバ５０ｆは１つの垂直転送パルス（出力電圧Ｖｏｕｔ）のみを生成するが、ＣＣＤ６０は、複数のドライバによって駆動される（例えば、ドライバ７０）。
［２値出力垂直ドライバ５０ｆの説明］
垂直ドライバ５０ｆは、図３で示した垂直ドライバ５０aのカレントミラー回路の最終出力トランジスタ５８１、５８３のゲートに、各々スイッチ５７６、５７７の片方の端子が接続される。スイッチ５７６、５７７のもうー方の端子には垂直ドライバ５０ｆの電圧入力端子５０３、５０４が接続され、電圧Ｖ３、Ｖ４が入力される。
垂直ドライバ５０ｆの入力端子５０５、５０６は各々レベルシフタ５２２、５２３に接続され、スイッチに必要なレベルまでレベルシフトした電圧をレベルシフタ５２２，５２３の出力端子から出力する。
レベルシフタ５２２、５２３の出力端子はスイッチ５７６、５７７のゲートに接続される。垂直ドライバ５０ｆの入力端子５０５、５０６は制御信号ＬＺ１ｉｎ、ＬＺ２ｉｎに接続され、スイッチ５７６、５７７の制御を行っている。
図８に示す本発明の垂直ドライバ５０ｆでは入力端子５０３から入力信号ＤｉｎのＨレベル、出力にＶ１が出力され、かつ遷移していない時、制御信号ＬＺ１ｉｎがＨレベルになるとスイッチ５７６を介して最終トランジスタ５８１のゲートと垂直ドライバ５０ｆの電圧入力端子５０３が接続される。
電圧入力端子５０３には、最終トランジスタ５８１を十分に低いオン抵抗になる電圧が入力される。したがって、垂直ドライバ５０ｆの出力インピーダンスは低く保たれる状態にあるため、この時ＶまたはＨドライバ７０が遷移することでＣＣＤ６０の電極６０１〜電極６０２間の結合容量であるＣ６４を介して干渉するレベルを低減することができる。
図８に示す本発明の垂直ドライバ５０ｆでは入力端子５０３から入力信号ＤｉｎのＬレベル、出力にＶ２が出力され、かつ遷移していない時、制御信号ＬＺ２ｉｎがＨレベルになるとスイッチ５７７を介して最終トランジスタ５８３のゲートと垂直ドライバ５０ｆの電圧入力端子５０４が接続される。
電圧入力端子５０４には、最終トランジスタ５８３を十分に低いオン抵抗になる電圧が入力される。したがって、垂直ドライバ５０ｆの出力インピーダンスは低く保たれる状態にあるため、この時ＶまたはＨドライバ７０が遷移することでＣＣＤ６０の電極６０１〜電極６０２間の結合容量であるＣ６４を介して干渉するレベルを低減することができる。
[効果]
この特徴を有することにより、出力インピーダンスを下げることで干渉の影響を受けにくいドライバ特性を実現できる。
［２値出力垂直ドライバ５０ａの問題点３］
図３で示した本発明の垂直ドライバ５０aの第３の問題点とそれを解決する本発明の垂直ドライバ５０ｈ（図１１参照）について説明する。
図３で示したが垂直ドライバ５０ａの入力端子５０３に接続されたＤｉｎ信号がＬレベルからＨレベルに切り替わる時、スイッチ５７４、５７０、５７３がオン、スイッチ５７１、５７５、５７２がオフとなって電流源５３０の電流が時定数回路５４０を通してゆっくりとカレントミラーＣＭ０に流れ込み、Ｖｏｕｔ電圧が電圧Ｖ1よりトランジスタ５８０、５８１のオーバードライブ電圧を超えて低い飽和領域ではＰ型トランジスタ５８０と５８１のサイズ比で電圧Ｖ１からミラーされた電流が垂直ドライバ５０ａの出力端子５０４からＶｏｕｔ信号としてゆっくりと電流出力される。
ここで問題となるのは、Ｄｉｎ信号がＬレベルからＨレベルに切り替わってからＶｏｕｔに電流出力される時間までの遅延時間である。この回路で遅延時間の支配的な部分は時定数回路５４０とカレントミラーＣＭ０内トランジスタ５８０に関係する。時定数回路５４０の出力電圧つまりカレントミラーＣＭ０内トランジスタ５８０のゲート電圧は、Ｄｉｎ信号がＬレベルの時、スイッチ５７４、５７０がオフで電流源５３０から電流が供給されないため、Ｖ１のレベルに近い値となっている。
その後、Ｄｉｎ信号がＬレベルからＨレベルになった時、スイッチ５７４、５７０がオンとなり、時定数回路５４０の出力電圧つまりカレントミラーＣＭ０内トランジスタ５８０のゲート電圧は時定数回路５４０の時定数でゆっくりと下がり（トランジスタ５８０がオンする方向）始める。
しかしながら、カレントミラーは直ちに電流出力する訳では無く、カレントミラーＣＭ０内トランジスタ５８０のゲート電圧がＶ１のレベルからトランジスタ５８０の閾値Ｖ１ｔｈを超えるまでの遅延時間後に電流出力することになる。
この遅延時間は１０μsec程度になる場合もあり、システム上問題になることがある。また電圧Ｖ２を出力する時にも同様に前述した遅延時間が問題となる。
［２値出力垂直ドライバ５０ａの問題点３を解決する手段］
問題を整理すると、Ｄｉｎ信号がＬレベルからＨレベルに切り替わる時で、かつ時定数回路５４０の出力傾きΔＶtc／Δｔであり、かつＤｉｎ信号がＬレベルの時のトランジスタ５８０のゲート電圧Ｖｓ（図３の回路ではＶ１付近になる。）からトランジスタ５８０の閾値電圧Ｖ１thを差し引いた電圧（Ｖｓ−Ｖ１th）が０を超えている場合、遅延時間Ｔｄは式（９）で表される。また（Ｖｓ−Ｖ１th）が０以下では式（１０）の様に遅延時間Ｔｄは０になる。
（Ｖｓ−Ｖ１th）＞０の場合
Ｔｄ＝｜Ｖｓ−Ｖ１th｜・Δｔ／ΔＶtc …（９）
（Ｖｓ−Ｖ１th）≦０の場合
Ｔｄ＝０ …（１０）
式（９）からＤｉｎ信号がＬレベル時のトランジスタ５８０のゲート電圧ＶsをＶ１thに近づけられるならば遅延時間Ｔｄは小さくなることがわかる。
これらの遅延時間を削減させた実施例である図１１について説明する。図１１に示す回路では、図３の電流源５３０、５３１の各々の出力に微小な電流を出力する電流源５３２、５３３が設けられている。
以上の様な構成を取ることでＤｉｎ信号がＬレベル時、電流源５３２から微小な電流を出力し、時定数回路５４０を通してカレントミラー回路ＣＭ０に入力する。したがって、トランジスタ５８０のゲート電圧はトランジスタ５８０の閾値電圧Ｖ１thをわずかに超えた電圧に留まる。
その後Ｄｉｎ信号がＬレベルからＨレベルに切り替われば式（１０）で表される様に（Ｖｓ−Ｖ１th）≦０となり、遅延時間Ｔｄは０となる。この特徴を有することにより、電流出力遅延時間を少なくなり、より高速なシステム構築が可能になる。
［３値出力垂直ドライバ５０ｂと垂直電極の等価回路］
その他の本発明実施例を図５に示す。図５は、本発明の駆動回路の一実施形態としての３値出力垂直ドライバ５０ｂと、その駆動対象であるＣＣＤ６０とを示す等価回路図である。
垂直ドライバ５０ｂは、例えば図１に示した垂直転送パルスφＶ１〜φＶ４を発生させ、ＣＣＤ６０は、例えばこれらの垂直転送パルスが印加される垂直転送電極１２１〜１２４を含む。図５では、モデル化の容易のため、垂直ドライバ５０ｂは１つの垂直転送パルス（出力電圧Ｖｏｕｔ）のみを生成するが、ＣＣＤ６０は、複数のドライバによって駆動される（例えば、ドライバ７０）。
図３で示した垂直ドライバ５０ａはＶ１およびＶ２の２値出力であるのに対して、図５に示した垂直ドライバ５０ｂはＶ１、Ｖ２、Ｖ３の３値を出力する機能を持つ。
［３値出力垂直ドライバの説明］
図５の垂直ドライバ５０ｂの中で図３の垂直ドライバ５０ａに対して追加、および変更になる部分を説明する。図５の垂直ドライバ５０ｂはＶ１、Ｖ２に加えてＶ３を出力するために、入力端子５０７に入力電圧Ｖ３が接続され、端子５０７はＰＭＯＳトランジスタ５８４のソースと、バルクが接続される。
ＰＭＯＳトランジスタ５８４のドレインには垂直ドライバ５０ｂの出力端子５０４が接続され、Ｖｏｕｔ信号としてＣＣＤ６０を駆動する。Ｖ１、Ｖ２、Ｖ３の３値を出力するために入力信号Ｄin1、Ｄin2、Ｄin3が各々垂直ドライバ５０ｂの入力端子５０３、５０５、５０６に接続される。
垂直ドライバ５０ｂの入力端子５０３、５０５、５０６には各々レベルシフタ５２０、５２１、５２２の入力端子に接続される。レベルシフタ５２２の反転出力端子はＶ３電圧を出力するためのＰＭＯＳトランジスタ５８４のゲートに接続され、ＰＭＯＳトランジスタを駆動する。レベルシフタ５２０、５２１、電流源５３０、５３１、時定数回路５４０、５４１、カレントミラー回路ＣＭ０、ＣＭ１を含む領域５０ｂ０において、図３と同じ回路になる。
ここで、入力信号Ｄin1がＨレベルで、Ｄin2、Ｄin3がＬレベルの時は出力端子５０４から出力されるＶｏｕｔ信号は図３の垂直ドライバ５０ａで説明した様にＶ１となる。
また、入力信号Ｄin2がＨレベルで、Ｄin1、Ｄin3がＬレベルの時は出力端子５０４から出力されるＶｏｕｔ信号は図３の垂直ドライバ５０ａで説明した様にＶ２となる。
Ｖ１、Ｖ２を出力する際はトランジェントスピード低速にする機能を備え、ＣＣＤなどの負荷に対して２以上の駆動電圧を与える場合に、その駆動電圧間の干渉を低減させることが可能である。
また、入力信号Ｄin3がＨレベルで、Ｄin1、Ｄin2がＬレベルの時は出力端子５０４から出力されるＶｏｕｔ信号はＰＭＯＳトランジスタ５８４によってトランジェントスピード高速に電圧Ｖ３となる機能を備える。図５の構成を用いることで垂直ドライバ５０ｂは電圧Ｖ１、Ｖ２、Ｖ３の３値出力が可能になる。
［３値出力垂直ドライバ５０ｂの問題点１］
本発明回路の第１の問題点として、従来から使用されていたＣＭＯＳ駆動の垂直ドライバと比較して定電流源、時定数回路、カレントミラー回路などを必要するため面積が大きくなる傾向にある。そこで、最終出力トランジスタ以前の回路を共通化することで回路の縮小したドライバについて提案する。
［３値出力垂直ドライバ５０ｂの問題点１を解決する手段］
例えば、図７は回路を共通化することで面積を削減した実施例である。ただし、図７に示された回路の条件は、ＣＣＤ６０を駆動する図５に示した３値出力機能と同等の機能を持った２つの垂直ドライバであって、Ｖ１およびＶ２を出力する位相は同じであるが、Ｖ３を出力する位相のみ異なる場合となる。
図７は、本発明の駆動回路の一実施形態としての垂直ドライバ５０ｄ、５０ｅと、その駆動対象であるＣＣＤ６０とを示す等価回路図である。
［３値出力垂直ドライバ５０ｄ、５０ｅの説明］
垂直ドライバ５０ｄ、５０eは、例えば図１に示した垂直転送パルスφＶ１〜φＶ４を発生させ、ＣＣＤ６０は、例えばこれらの垂直転送パルスが印加される垂直転送電極１２１〜１２４を含む。
図７に示した垂直ドライバ５０ｄは図５に示した垂直ドライバ５０ｂからＰＭＯＳトランジスタ５８１、５８３ゲート電圧を各々出力端子５０８、５０９に基準電圧Ｒｅｆ１、Ｒｅｆ２として出力した回路である。
また、図７に示した垂直ドライバ５０ｅは図７の垂直ドライバ５０ｄからレベルシフタ５２０、５２１、定電流源５３０、５３１、時定数回路５４０、５４１およびカレントミラー回路ＣＭ０内のＰＭＯＳトランジスタ５８０、カレントミラー回路ＣＭ１内のＮＭＯＳトランジスタ５８２、スイッチ５７０−５７５を含む領域５０ｄ０を削除した変わりに、電圧Ｖ１、Ｖ２を出力するためのＰＭＯＳおよびＮＭＯＳトランジスタのゲート電圧Ｒｅｆ１、Ｒｅｆ２を垂直ドライバ５０ｄから垂直ドライバ５０ｅの各々入力端子５０８、５０９へ接続、さらに入力端子５０８、５０９から各々垂直ドライバ５０ｅのＰＭＯＳトランジスタ５８１のゲート、垂直ドライバ５０ｅのＮＭＯＳトランジスタ５８３のゲートに接続することによって、本来５０ｄ０で示した領域が２つ必要であったものを１つに共通化することで面積削減を実現した実施例である。
[効果]
この特徴を有することにより、回路面積の削減のほか、消費電力の削減、ドライバ間の特性誤差の削減、コスト削減が可能である。
［３値出力垂直ドライバ５０ｂの問題点２］
図５に示した３値出力垂直ドライバ５０ｂの第２の問題点について説明する。図５に示した垂直ドライバ５０ｂに入力される電圧Ｖ１、Ｖ２、Ｖ３には、Ｖ２＜Ｖ１＜Ｖ３の関係があるものとする。
図５に示した垂直ドライバ５０ｂで出力しようとする電圧がＶ１＜Ｖ３かつ、出力電圧Ｖｏｕｔに電圧Ｖ３を出力しようとしている場合、カレントミラー回路ＣＭ０内ＰＭＯＳトランジスタ５８１のバルク電圧Ｖｂとドレイン電圧Ｖｄに着目すると、その接続からＶｂ＝Ｖ１、Ｖｄ＝Ｖ３となり、Ｖｂ＜Ｖｄの関係になる。
ここで、ＰＭＯＳトランジスタの構造はドレインをアノード、バルクをカソードとするダイオード構造形成している。したがって、（バルク電圧Ｖｂ＋ダイオード閾値Ｖｔ）＜（ドレイン電圧Ｖｄ）になるとダイオードに順方向電流が流れ、ＰＭＯＳトランジスタ５８１のオン抵抗がＰＭＯＳトランジスタ５８４のオン抵抗より低くなるため、出力電圧Ｖｏｕｔに電圧Ｖ３を出力しようとしても、電圧Ｖ３は（バルク電圧Ｖｂ＋ダイオード閾値Ｖｔ）つまり、（電圧Ｖ１＋ダイオード閾値Ｖｔ）以上の電圧は出力されない問題がある。
［３値出力垂直ドライバ５０ｂの問題点２の解決手段］
この問題を解決するために、出力電圧Ｖｏｕｔに電圧Ｖ３を出力する際にＰＭＯＳトランジスタ５８１のバルク電圧ＶｂをＶ３もしくはＶｏｕｔに接続することによって、ＰＭＯＳトランジスタ５８１の（ドレイン電圧Ｖｄ）＜（バルク電圧Ｖｂ＋ダイオード閾値Ｖｔ）で動作し、結果的に出力電圧Ｖｏｕｔが電圧Ｖ３まで出力できる回路を図９、図１０に示す。
［３値出力垂直ドライバ５０ｇの説明］
図９は、本発明の駆動回路の一実施形態としての垂直ドライバ５０ｇと、その駆動対象であるＣＣＤ６０とを示す等価回路図である。
垂直ドライバ５０ｇは、例えば図１に示した垂直転送パルスφＶ１〜φＶ４を発生させ、ＣＣＤ６０は、例えばこれらの垂直転送パルスが印加される垂直転送電極１２１〜１２４を含む。図９では、モデル化の容易のため、垂直ドライバ５０ｇは１つの垂直転送パルス（出力電圧Ｖｏｕｔ）のみを生成するが、ＣＣＤ６０は、複数のドライバによって駆動される（例えば、ドライバ７０）。
図９に示した垂直ドライバ５０ｇは図５に示した垂直ドライバ５０ｂのカレントミラー回路ＣＭ０内ＰＭＯＳトランジスタ５８０、５８１のバルク電圧Ｖｂを電圧Ｖ１で無く、バルク制御回路５６の出力と接続された回路である。バルク制御回路５６の入力端子には電圧Ｖ１、Ｖ３、Ｖｏｕｔ、Ｄｉｎ１、Ｄｉｎ２、Ｄｉｎ３が接続される。
図１０はバルク制御回路５６を示している。図１０で入力電圧Ｄｉｎ１、Ｄｉｎ２、Ｄｉｎ３は各々バルク制御回路５６の入力端子５６０５、５６０６、５６０７に接続され、入力端子５６０５、５６０６、５６０７はレベルシフタ５６１の入力に接続されている。
レベルシフタ５６１の出力信号５６ａはスイッチ５６２、出力信号５６ｂはスイッチ５６３、出力信号５６ｃはスイッチ５６４のゲートに接続されている。レベルシフタ５６１は前述のスイッチ５６２、５６３、５６４の駆動可能な電圧を出力する。
図１０で入力電圧Ｖ１、Ｖ３、Ｖｏｕｔは各々バルク制御回路５６の入力端子５６０１、５６０３、５６０２に接続され、入力端子５６０１、５６０３、５６０２は各々スイッチ５６４、５６２、５６３の片側に接続されている。
スイッチ５６４、５６２、５６３のもう一方はバルク制御回路５６の出力端子５０４と接続され、バルク制御回路５６の出力信号Ｂｕｌｋとして出力される。
［バルク制御回路５６の説明］
ここで図９および図１０に示したバルク制御回路５６について説明する。入力信号Ｄin3がＨレベルで、Ｄin1、Ｄin2がＬレベルの時は垂直ドライバ５０ｇの出力端子５０４から電圧Ｖ３がＶｏｕｔ信号に出力される。この時、バルク制御回路５６はスイッチ５６２がオン、スイッチ５６３、５６４がオフとなり、バルク制御回路の出力電圧Ｂｕｌｋは電圧Ｖ３が出力される。
したがって、図９の垂直ドライバ５０ｇ内ＰＭＯＳトランジスタ５８１のドレイン電圧Ｖｄ＝バルク電圧Ｖｂ＝Ｖ３となり、問題となっていた順方向電流が発生しないため問題は発生しない。
さらに、この状態から入力信号Ｄin1がＨレベルで、Ｄin3、Ｄin2がＬレベルに変化し、垂直ドライバ５０ｇの出力信号Ｖｏｕｔが電圧Ｖ３から電圧Ｖ１に遷移収束する時は、バルク制御回路のスイッチ５６３がオン、スイッチ５６２、５６４がオフとなり、バルク制御回路の出力電圧Ｂｕｌｋは電圧Ｖｏｕｔが出力される様に制御される。
この様に垂直ドライバ５０ｇの出力信号Ｖｏｕｔが電圧Ｖ３からＶ１に遷移する段階でバルク制御回路の出力電圧Ｂｕｌｋを電圧Ｖ１で無く電圧Ｖｏｕｔに制御する理由は、本発明の意図からＶｏｕｔ低速のトランジェントスピードとなり、バルク制御回路の出力電圧ＢｕｌｋつまりはＰＭＯＳトランジスタ５８１のバルク電圧Ｖｂを高速でＶ１にすることで、ＰＭＯＳトランジスタ５８１のバルク電圧Ｖｂ＜ドレイン電圧Ｖｄとなり、バルク−ドレイン間で順方向電流が流れることを防止するためである。
その他に入力条件である入力信号Ｄin2がＨレベルで、Ｄin1、Ｄin3がＬレベル時と、この状態から入力信号Ｄin1がＨレベルで、Ｄin2、Ｄin3がＬレベル時、つまり垂直ドライバの出力信号Ｖｏｕｔが電圧Ｖ２出力または電圧Ｖ２からＶ１に遷移収束する場合は、バルク制御回路のスイッチ５６４がオン、スイッチ５６２、５６３がオフとなりバルク制御回路の出力電圧Ｂｕｌｋは電圧Ｖ１が出力される様に制御される。
したがって、この様なＰＭＯＳトランジスタのバルク電圧Ｖｂ＝Ｖ１、ドレイン電圧Ｖｄ＝Ｖ２もしくはドレイン電圧Ｖｄ＝Ｖ１となり、電圧Ｖ２＜Ｖ１の関係からバルク-ドレイン間で順方向電流が流れる問題を防止できる。
[効果]
この特徴を有することにより、図５に示した垂直ドライバ５０ｂの問題点であった電圧Ｖ３が（電圧Ｖ１＋ダイオード閾値Ｖｔ）以上の電圧は出力されない問題を解決することで出力電圧のダイナミックレンジを大きくなり、品種によって電極容量が大幅に異なるさまざまなＣＣＤに対応できるようになる。
実施形態に係るＣＣＤの構成図である。 実施形態に係るＣＣＤの各駆動電圧波形を示すタイミングチャートである。 実施形態に係る２値出力垂直ドライバと、その駆動対象であるＣＣＤとを示す等価回路図である。 時定数回路の例を示す回路図である。 実施形態に係る３値出力垂直ドライバと、その駆動対象であるＣＣＤとを示す等価回路図である。 実施形態に係る２値出力垂直ドライバの応用例を説明する等価回路図である。 実施形態に係る３値出力垂直ドライバの応用例を説明する等価回路図である。 実施形態に係る２値出力垂直ドライバの応用例を説明する等価回路図である。 実施形態に係る３値出力垂直ドライバの応用例を説明する等価回路図である。 バルク制御回路の例を示す回路図である。 実施形態に係る２値出力垂直ドライバの応用例を説明する等価回路図である。 従来のＣＣＤの構成およびその駆動方法の例を示す図である。 ＣＣＤと従来の垂直ドライバの等価回路図である。 従来の垂直ドライバの出力電圧のステップ応答を求めるための等価回路とステップ応答波形を示す図である。
符号の説明
１０，３０，６０…ＣＣＤ、４０，５０，５０ａ，５０ｂ，５０ｃ，５０ｄ,５０ｅ，５０ｆ，５０ｇ，５０ｈ…垂直ドライバ、７０…ドライバ、５４０，５４１…時定数回路、５７０，５７１，５７２，５７３,５７４，５７５…スイッチ、ＣＭ０，ＣＭ１…カレントミラー回路

Claims (4)

  1. 垂直電荷転送部と水平電荷転送部との間に電荷を一時蓄積するバッファ部を備える固体撮像装置の前記垂直電荷転送部に対して２以上の複数の駆動電圧を与える駆動回路において、
    基準電流から、前記２以上の複数の駆動電圧のうち１つの駆動電圧に対応して所定の電流出力を行う少なくとも１つのカレントミラー回路と、
    前記少なくとも１つのカレントミラー回路の電流出力を切り替えて前記電荷転送部に前記複数の駆動電圧を与えるためのスイッチ回路と、
    前記スイッチ回路によって前記複数の駆動電圧のうち一の駆動電圧から他の駆動電圧に対応する前記所定の出力を行う状態に切り替えを行う際に、前記基準電流の変化に所定の時定数を持たせる時定数回路と、を備え、
    前記時定数の選定によって、前記電荷転送部に出力する駆動電圧の垂直転送パルスにおける立ち上がり時の時間ΔＴの間の電圧変化および立ち下がり時の時間ΔＴの間の電圧変化の傾きΔＶ／ΔＴを小さくするものであり、
    前記スイッチ回路で電流を切り替える際に前記カレントミラー回路に微小電流を流して回路閾値付近のゲート電圧を保つ回路を備えた
    電荷転送部の駆動回路。
  2. 前記垂直電荷転送部と前記水平電荷転送部で転送された電荷を出力する出力部に接続された相関二重サンプリング回路を備え、
    前記傾きΔＶ／ΔＴは、前記複数の駆動電圧を印加したときに発生するクロストークノイズが前記相関二重サンプリング回路で除去される範囲となるように選定される請求項１記載の電荷転送部の駆動回路。
  3. 垂直電荷転送部と水平電荷転送部との間に電荷を一時蓄積するバッファ部を備える固体撮像装置の前記垂直電荷転送部に対して２以上の複数の駆動電圧を与える駆動方法において、
    基準電流から少なくとも１つのカレントミラー回路を通して電流出力し、その電流出力をスイッチ回路によって切り替えて前記電荷転送部に前記複数の駆動電圧のうちの一の駆動電圧を与える際、前記基準電流の電流変化に、前記駆動電圧の垂直転送パルスにおける立ち上がり時の時間ΔＴの間の電圧変化および立ち下がり時の時間ΔＴの間の電圧変化の傾きΔＶ／ΔＴを小さくするように時定数を持たせるものであり、
    前記基準電流を切り替える際に前記カレントミラー回路に微小電流を流して回路閾値付近のゲート電圧を保つようにした
    電荷転送部の駆動方法。
  4. 前記垂直電荷転送部と前記水平電荷転送部で転送された電荷を出力する出力部に接続された相関二重サンプリング回路を備えた場合に、
    前記傾きΔＶ／ΔＴを、前記複数の駆動電圧を印加したときに発生するクロストークノイズが相関二重サンプリング回路で除去される範囲となるように選定する請求項３記載の電荷転送部の駆動方法。
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