DE3137810A1 - Efl-halteschaltung und zaehlerschaltungen - Google Patents

Description

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EFL-Halteschaltung und Zählerschaltungen

Die Erfindung betrifft eine invertierende Halteschaltung zur Aufnahme eines· Datensignals an einem Eingangsanschluß, zur Speicherung des Komplements dieses Signals und zur Bereitstellung des Komplements an einem Ausgangsanschluß, mit . einer Speicherzelle, die einen Halteeingang, einen Steuereingang und einen Ausgang besitzt, sowie Zählerschaltungen unter■Verwendung einer solchen Halteschaltung.

Die Emitterfunktionslogik (EFL von Emitter Function Logic) ist eine· Ausführungsform der Stromlogik (CML von Current

10' Mode Logic), die mit der emittergekoppelten Logik (ECL vom Emitter Coupled Logic) nahe verwandt ist. Die EFL-Schaltungen sind zwar nicht so gut bekannt wie die ECL-Schaltungen, sind aber seit mehreren Jahren bekannt,und es wurde .eine Anzahl von Schaltungsanordnungen unter Verwendung von EFL-Schaltungen verwirklicht. EFL-Schaltungen sind jedoch nicht handelsüblich in Form einer Logikfamilie₉ obwohl gezeigt . worden ist, daß sie für bestimmte Schaltungsanordnungen _t. Vorteile hinsichtlich des Geschwindigkeits-Leistungsproduktes gegenüber ECL-Schaltungen besitzen. Ein Grund für diese verhältnismäßig langsame Einführung von EFL ist das Fehlen sowohl des richtigen als auch des komplementären Ausgangs bei jedem Gatter, wie es bei ECL-Schaltungen üblich ist. ... .-.··-

¥ährend zwar einige der Probleme in Verbindung mit dem nur einen Ausgang lediglich Unbequemlichkeiten bedeuten, die eine Neukonstruktion für· gewisse elementare Funktionen .verlangen, s~nd andere Probleme von größerer Bedeutung,

Ein Beispiel hierfür ist die Konstruktion einer synchronen . Zählerzelle oder -stufe, die zweckmäßig in Form eines D-Typ-Haltegliedes oder Zwischenspeichers (latch) in Verbindung mit einem D-Typ-Halteglied verwirklicht wird.

Der hier verwendete Ausdruck "Halteglied" (latch) soll eine Schaltung beschreiben, die an einem Ausgang·einen- Binärzu- · stand unabhängig vom Dateneingangssignal beliebig lange hält, bis sie durch ein Steuersignal in die Lage versetzt wird, Daten an ihrem Dateneingang aufzunehmen und anschließend am Ausgang einen Zustand aufrechterhält, der die aufgenommenen Daten angibt. Ein'Halteglied kann nicht ■ invertierend sein, beispielsweise ein D-Typ, was bedeutet, daß das Ausgangssignal den gleichen logischen Zustand wie das aufgenommene Dateneingangssignal hat, oder invertierend sein, beispielsweise B-Typ,' was bedeutet, daß das Ausgangssignal das logische Komplement des aufgenommenen Dateneingangssignals ist.

D-Iyp-Halteglieder sind in EFL-Ausführung bekannt, nicht dagegen D-Typ-Halteglieder. Ein Beispiel eines D-Typ=-Halteglieds ist in der US-PS 4 145 623 beschrieben. Das dort er-.· läuterte EFL-D-Typ-Halteglied besitzt sowohl einen echten als .auch einen komplementären Ausgang. Eine genaue Prüfung zeigt jedoch wenigstens zwei Nachteile des Haltegliedes nach der genannten US-PS, von denen- angenommen werden kann, daß sie die Schaltgeschwindigkeit des Haltegliedes nachteilig beeinflussen.

Zunächst ist in bekannter Weise ein.die Schaltgeschwindig-" keit begrenzender Knotenpunkt eines EFL-Gatters • die Verbindung des- Kollektors des gemeinsamen Basistransistors mit dem Hochziehwiderstand und der Basis des Ausgangs-Emitterfolgertransistors (CL, R^, Qp in der vorgenannten US-PS). Durch Anschalten weiterer Logikgatter direkt an diesen Knotenpunkt wird bei der Schaltung nach der US-PS zusätzliche Kapazität an diesen kritischen Zeitknoten angelegt, wodurch die Schaltgeschwindigkeit

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des Gatters reduziert wird.

Zum zweiten erzeugt die Anschaltung eines zweiten Hochziehwiderstandes ' an den Kollektor des Ausgangstransistors (Qp in der genannten US-PS) und die Anschaltung an den Kollektor eines Eingangstransistors (Qc) einen Ladungsübergang auf die Kollektor-Baiskapazität dieser beiden Transistoren, die gleich dem doppelten Ausschlag der Logikspannung ist. Demgemäß'wurde ein ursprünglicher Vorteil vor= EFL, daß nämlich nur ein einziger logischer Spannungsausschlag an der Baäs-Kollektorkapazität des Transistors er-" zeugt wird, einem Kompromiß geopfert. Zum dritten besteht die Gefahr, daß der Ausgangstransistor (Q₂) in Durchlaßrichtung gesättigt wird, wodurch sich die Schaltgeschwindigkeit wesentlich verringert. Zur Vermeidung einer solcheri Sättigung müssen die Signalgrenzwerte ungewohnt Niedrig gehalten werden.

Man erkennt demgemäß, daß ein D-Typ-Halteglied in hohem Maße wünschenswert ist, dessen Schaltgeschwindigkeit vergleichbar der einem D-Typ-Halteglied ist. Außerdem sind synchrone Zähler und Zähler stuf en sehr erwünscht, die sich im Hinblick auf die Geschwindigkeits-Leistungsvorteile und anderer Vorteile aufgrund der Anwendung von EFL in dieser Technik verwirklichen lassen, aber nicht notwendigerweise müssen.

Synchrone Zähler werden in typischer Weise realisiert mit in Reihe geschalteten T-Flipflops, die in typischer Weise •zum Zwecke einer BCD-Codierung und/oder zur Erinöglichung einer Vor-Rückwärtszählung verhältnismäßig komplizierte, verbindende Kombinationslogikschaltungen aufweisen. Zur Verbesserung des Leistungs-Verzögerungsprodukts und zur Erzielung weiterer Vorteile ist der Aufbau von Zählern ohne solche Logikschaltungen in hohem Maße wünschenswert. Da= rüberhinaus ist, da aus D-Typ- und/oder D-Typ-Haltegliedern aufgebaute Flipflops in sich ein überlegenes Leistungs- .

yerzögerungsprodukt sowie weitere Vorteile gegenüber T-Flipflops beertzen, der Aufbau von synchronen Zahlern

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aus den erstgenannten Flipflops ebenfalls sehr erwünscht.

Zur Lösung dieser Probleme geht die Erfindung aus von einer invertierenden Halteschaltung der eingangs genannten Art,. bei der eine erste Stromsteuereinrichtung vorgesehen ist, die einen ersten und einen zweiten Stromweg zur Zuführung eines Stroms zu einem ersten gemeinsamen Knotenpunkt sowie .eine erste Steuereinrichtung aufweist, die bestimmt, welcher der beiden Stromwege leitet, wobei der erste Stromweg mit dem Steuereingang der Speicherzelle und die Steuereinrichtung mit dem Eingangsanschluß verbunden sind, und ist dadurch gekennzeichnet, daß der zweite Stromweg mit einem Anschluß für eine erste Versorgungsspannung verbunden ist, daß eine zweite Strom.steuereinrichtung ein zweites Paar von Stromwegen zur Zuführung eines Stroms zu einem zweiten gemeinsamen 'Knotenpunkt und eine zweite Steuereinrichtung aufweist, die bestimmt, welcher Stromweg des zweiten Paares von Stromwegen leitet, und daß einer der Stromwege des zweiten Paares mit dem ersten gemeinsamen Knotenpunkt der ersten Stromsteuereinrichtung und der andere Stromweg des zweiten Paares mit dem Halteeingang der Speicherzelle verbunden sind.

Ein D-Typ-Kalteglied in EFL-Technik entsprechend einem Ausführungsbeispiel der Erfindung beinhaltet eine Kombination eines ersten Stromsteuerpaares mit einer Speicherzelle.

Die Speicherzelle besitzt einen Halteeingang, einen Steuereingangund einen Ausgang. Ein Eingangsdatenanschluß ist mit einem Steuereingang des ersten Stromsteuerpaares verbunden, .wobei einer der Stromwege des ersten Paares mit dem • Steuereingang der Speicherzelle und der andere Stromweg mit einem Versorgungsspannungsanschluß verbunden sind.

Bei einem Ausführungsbeispiel enthält das erste Stromsteuerpaar ein differenzgekoppeltes Transistorpaar, dessen eine Basis mit dem Eingangsdatenanschluß und dessen andere Basis mit einer Bezugsspannung verbunden ist. Ein Kollektor liegt am Steuereingang der Speicherzelle und der andere Kollektor an dem Versorgungsspannungsanschluß.

DIe Speicherzelle beinhaltet miteinander verbundene Eingangs- und Ausgangstransistoren mit mehreren Emittern. Der Eingangstransistor ist in einer Basisschaltung angeordnet,· wobei einer seiner Emitter als Steuereingang der Speicherzelle dient, und sein Kollektor ist über einen Widerstand mit einer Bezugsspannung verbunden. Der Kollektor des Ausgangstransistors liegt an der Versorgungsspannung,und seine Basis ist mit dem Kollektor des Eingangstransistors der Speicherzelle verbunden, während einer seiner Emitter den Ausgang der Speicherzelle und des D-Haltegliedes bildet. Schließlich sind die zweiten Emitter des Ausgangs- und Eingangstransistors der Speicherzelle zur Erzeugung der Rückkopplung miteinander verbunden, die für die Speicherung erforderlich ist, und stellen demgemäß, den

Halteeingang dar. . · .

Zur Ermöglichung einer gesteuerten Arbeitsweise enthält das D-Typ-Halteglied in EFL-Technik außerdem ein zweites Stromsteuerpaar, das ebenfalls ein differenzgekoppeltes Transistorpaar sein kann, um Strom vom Eingang des Haltegliedes unter Ansprechen auf ein Halteglied-Steuersignal und Strom vom ersten Paar unter Ansprechen auf ein Betätigungssignal zu leiten.

■ Die Erfindung betrifft außerdem synchrone Zählerstufen,die ein D-Typ-Halteglied der oben beschriebenen Art sowie ein D-Typ-Halteglied enthalten. In solchen Zählerstufen ist. der Ausgang des D-Typ-Halteglieds mit dem Eingang'des D-Typ-Haltegliedes verbunden, und der Ausgang des D-Typ-Halteglieds ist mit dem Eingang des D-Typ-Halteglieds verbunden, wodurch eine' synchrone Zählerstufe gebildet wird.

Die Erfindung bezieht sich darüberhinaus auf Einrichtungen, die diese synchronen Zellen zur Betriebseinleitung auf einen vorbestimmten Zustand bringen, sowie auf synchrone Zähler, die eine Vielzahl der synchronen, miteinander verbundenen Zählerstufen beinhalten. Solche synchronen Zählerstufen besitzen eine Verbindung des Hauptausgangs jeder • -Stufe über eine selektive Taktsperreinrichtung'zur nach-

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sten Stufe.

s Die Erfindung ist darüber hinaus gerichtet auf verallgemeinerte Vorwärts-Zählstufen, Rückwärts-Zahlstufen und Vorwärts-Rückwärts-Zählstufen, die für eine Verwirklichung entsprechend einer vorgegebenen Bool¹sehen Gleichung zwecks Bildung von Zählern geeinget sind. Die Erfindung ist schließlich auf hexadezimale und BCD-Zähler unter Verwendung der verallgemeinerten Zählstufen gerichtet, die in einigen Fällen zusätzliche Bauteile enthalten.

Nachfolgend wird die Erfindung anhand der Zeichnungen beschrieben. Es zeigen:

Fig. 1 das Schaltbild eines D-Typ-Haltegliedes in EFL-

Technik nach der Erfindung;

Fig. 2, 3 und 4 Schaltbilder von drei Ausfünrungsbeispielen für synchrone EFL-Zählstufen nach der

Erfindung;

Fig. 5 und 6 Schaltbilder zur■Darstellung von zwei Verfahren für die Zusammenschaltung der synchronen Zählstufen zur Bildung von Zählern; Fig. 7 und 8 Zeitdiagramme für einen dreistufigen synchronen Zähler nach der Erfindung;

Fig. 9 ein logisches Blockschaltbild einer verallge-■ meinerten Stufe für einen synchronen binären

Vorwärtszähler nach ,der Erfindung; . Fig. 10 ein logisches Blockschaltbild eines dreistufigen, synchronen,binären Vorwärtszählers unter Verwendung der Stufen nach Fig. 9;

Fig. 11 ein logisches Blockschaltbild einer verallgemeinerten Stufe für einen syncrhonen, binären, ' " Rückwärtszähler nach der Erfindung; Fig. 12 einen 3-EFL-Schaltungsaufbau für die Stufe nach

Fig. 11 entsprechend der Erfindung;

Fig. 13 ein logisches Blockschaltbild eines dreistufi- gen, synchronen, binären Rückwärtszählers unter Verwendung der Stufen gemäß Fig. .11;

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Fig, 14 bis 17 logische Blockschaltbilder von vier Ausführungsbeispielen verallgemeinerter Stufen für synchrone, binäre Vorwärts-Rückwärtszähler nach ■ -. der Erfindung;

Fig. 18 einen 4-EFL-Sehaltungsaufbau für eine Vorwärts-Rückwärtsstufe als Ausführungsbeispiel der Erfindung j · Fig. 19 ein logisches Blockschaltbild eines synchronen BCD-Vorwärtszählers rach der Erfindung; Fig. 20 ein logisches Blockschaltbild eines synchronen

BCD-Rückwärtszählers nach der Erfindung; Fig. 21 ein logisches Blockschaltbild eines synchronen Hexadezimal-BCD-Vorwärts-Rückwärtszählers nach der Erfindung.

Zur Vereinfachung und größerer Klarheit bei der Erläuterung sind Bezugszahlen in geeigneten Fällen in den Figuren wiederholt worden, um entsprechende Merkmale anzugeben„

Fig. 1 zeigt das Schaltbild eines Emitterfunktionslogik-(EFL)-D-Typ-Haltegliedes nach der Erfindung. Ein Eingangsdatensignal wird an einem Dateneingangsanschluß 10 aufgenommen, der mit der Basis eines Transistors eines Paares von in Differenzschaltung angeordneten npn-Transistoren 12 und 14 mit einem einzelnen Emitter verbunden ist. Die Basis des anderen Transistors 14 liegt an einer Bezugsspannung Vrp* Der Kollektor des Transistors 14 ist mit einer positiven Versorgungsspannung Vqq verbunden,und der Kollektor des Transistors 12 liegt an der Eingangsleitung 16 einer Speicherzelle innerhalb eines gestrichelten Rechtecks 17? die zwei miteinander verbundene npn-Transistoren 18 und'20 mit mehreren Emittern enthält. ·

Die Eingangsleitung 16 der Speicherzelle 17 führt zu einem Steuereingang am Emitter 19 des Transistors 18 in der Speicherzelle. Die Basis des Transistors 18 liegt an einer weiteren Bezugsspannung V_R^,·während der Kollektor über .einen Hochziehwidor stand 22· mit einer weiteren Bezugs spannung 7~..

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verbunden ist. Der Kollektor des Transistors 20 liegt an der Spannung V_cc, seine Basis liegt am Kollektor des Transistors 18, und ein erster Emitter stellt einen mit einem Ausgangsanschluß 24 verbundenen Ausgang 23 dar. Ein zweiter · Emitter 25 des Transistors 20 liegt an einem zweiten Emit-. ter 26 des Transistors 80 und bildet die Rückkopplung für die Speicherzelle sowie einen Halteeingang der Zelle.

Gemäß Fig. 1 ist außerdem eine getaktete Eingangssteueranordnung mit einem Takteingangsanschluß· 27 gezeigt, der über einen Spannungsschiebetransistor 28 mit einem Transistor eines Paares von in Differenzschaltung angeordneten npn-Transistoren 32 und 34 mit einzelnem Emitter.verbunden ist, die durch eine Stromquelle 36 getrieben werden. In bekannter Weise kann die Stromquelle 36 Je nach Wunsch eine Konstantstromquelle oder einfach nur ein Widerstand sein. Der npn-Spannungsschiebetransistor 28 ist als Emitterfolger geschaltet,und sein Kollektor liegt an der Versorgungsspannung v_cc.

Der' Takteingangsanschluß 27 ist mit der'Basis .des Transi-.20 ' stors 28 verbunden, dessen Emitter über einen der. Leitungsentladung dienenden Widerstand 30 an einer negativen Versorgungsspannung Vgg liegt. Die Basis des Differenztransistors 32 ist mit dem Emitter des Transistors 28 und die Basis des .Transistors 34 ist mit einer weiteren Bezugsspannung.V verbunden. Der Kollektor des Transistors 32' liegt am Halteeingang, d.h. zweiten Emittern 25 bzw. 26 der Transistoren 20 und 18, während der Kollektor· des Transistors 34 mit dem Emitter der Transistoren 12 und 14 verbunden ist. Schließlich sind die Emitter der Transistoren 32 und 34 miteinander verbunden, und die Stromquelle 36 ist zwischen "die Emitter und die Versorgungsspannung Vgg geschaltet. .- . ..

Die folgende Erläuterung der Arbeitsweise für die Schaltung nach Fig. 1 geht nicht auf die grundsätzliche Arbeits-

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weise von Stromlogikschaltungen (CML von Current Mode Logic) ein, da diese Arbeitsweise bekannt ist. Darüberhinaus ist die Theorie der Betriebsweise, von EFL-Schaltungen von verschiedenen Autoren in mehreren Literaturstellen veröffentlicht worden. Es wird dazu beispielsweise auf die obengenannte US-PS 4 145 623 hingewiesen. Zum Zwecke der Klarheit und einfachen Erläuterung sollen kurz die Spannungspegel in der EFL-Schaltung gemäß Fig. 1 besprochen werden.

Der Fachmann erkennt, daß die Bezugsspannungen Vp₁, V_Ro> Vn-z, V_R^ sich voneinander um Vielfache einer üblichen Basis-Emitterspannungsdifferenz (Vgj?) zum Zwecke der Temperaturkompensation unterscheiden. Die Unterschiede, zwischen den Bezugsspannungen lassen sich demnach absolut nur für eine bestimmte Umgebungstemperatur angeben.

Für das hier angegebene spezielle Ausführungsbeispiel sei angenommen, daß V_R2 ^m einen Spannungsabfall V_ßE positiver ist als V™. entsprechend ist V_R, um einen Spannungsabfall Vgg positiver als V_R2· V_R^ ist jedoch in der üblichen Weise bei der Vorspannung EFL-Schaltungen nur um einen halben Spannungsabfall Vg_E positiver als Vn^.

Der Hochziehwiderstand 22 ist in Verbindung mit der Stromquelle 36 so gewählt, daß sich nominell ein.Spannungsabfall Vt>_e oder weniger (typisch 0,6 bis 1,0 Vng) über dem Widerstand 22 ergibt, wenn über ihn ein Strom fließt, dessen Größe dem der Stromquelle 36 entspricht. Demgemäß ändert sich die Spannung an der Basis des Mehrfachemittertransistors-20 zwischen einem Spannungsabfall von im wesentlichen 0 mit Bezug auf V_R^ und einer Spannung gleich einem Spannungsabfall Vgrp unterhalb V„r. Folglich schwanken die Span-' nung am Emitter 23 des Transistors 20 und die Spannung am Ausgangsanschluß 24 zwischen V_RZf abzüglich einem Spannungsabfall V_BE bis zu VjW, abzüglich zweimal V-g-g. Diese beiden Spannungspegel bilden die normalen Logiksignalpegel zwischen EFL-Logikgattern. Elementare Arithmetik ergibt, daß diese Logikspannungspegel um den halben Spannungsabfall Vp^

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positiver und um den halben Spannungsabfall V_BE weniger positiv als V_R2 sind. Demgemäß läßt sich das Dateneingangssignal mit V_R2 vergleichen und wird differentiell mit dieser Spannung verglichen, während die Takteingangssignale, die die gleichen Pegel wie die Logikspannungen haben* durch den Transistor 28 nach unten um einen Spannungsabfall V-og verschoben werden müssen, um mit V_R«. differentiell verglichen werden zu können .

In bekannter Weise bei der EFL-Technik sind V_R1, V_R2, V_R* und V_ra gut geregelt, beispielsweise typisch innerhalb einiger weniger Prozent mit Bezug aufeinander, und sind bezogen auf entweder V_cc oder Vg_E· Wenn eine positive Versorgungsspanhung benutzt wird, beispielsweise Vqq = 5 V + 10 % mit V_EE auf Erdpotential, dann wird beim bevorzugten Ausführungsbeispiel die Spannung V_R<. so gewählt, daß sie um 1,5 V_BE oberhalb des Erdpotentials liegt. Da bei Raumtemperatur ein Spannungsabfall Vg_E etwa 0,8 V entspricht, ist V_R1 etwa gleich 1,2 V. V_R2 (2,5 V_ßE) ist etwa gleich 2,0 V, ^VR3 ^³'^{5 V}BE^ ^{ist etwa 2}'^{8 V}> ^{und V}R4 ^^{4 7}BE^ ^{ist etwa} gleich 3,2 V. Versorgungsspannungsschwankungen und Temperaturänderungen werden durch die Differenz zwischen V_cc und aufgefangen. - ■

Bei Verwendung einer negativen Versorgungsspannung, beispielsweise Vgg = -5,2 V bei V_cc auf Erdpotential können ^VCC ^{und V}R4 ^norina;I-^e:rweise verbunden sein und 'sind auch verbunden. V_R, würde dann auf -0,5 Vg_E oder etwa -0,4 V liegen. Entsprechend wäre V_Rp (-1,5 V_BE) etwa -1,2 V und Vrw. (-2,5 Vg_E) etwa -2,0 V. Bei dieser Anordnung werden Ver-* sorgungsspannungsschwankungen und Temperatureinflüsse auf die Vorspannungen durch die Konstantstromquelle 36 aufgefangen. -·

Es sei jetzt auf die Betriebsweise des schematisch in Fig. 1 dargestellten EFL-ß-Typ-Haltegliedes eingegangen. Ein an den Takteingangsanschluß 27 angelegtes Eingangstaktsignal wird·in seiner Spannung durch den Transistor 28 um einen

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Spannungsabfall V_ßE nach unten verschoben und durch die Transistoren 32 und 34 differentiell mit der Bezugsspannung V_R1 verglichen.

Ein Takteingangssignal niedriger Spannung oder logisch O bewirkt, daß der Transistor 34 Strom vom gemeinsamen Knotenpunkt der Emitter der Transistoren 12 und 14 zieht und der Transistor 32 sperrt. Unter.diesen Bedingungen wird das Dateneingangs-Transistordifferenzpaar mit den Transistoren 12 und 14 betätigt, während die Emitter 26 und 25 der Transistoren 18 und 22 abgetrennt sind, da kein'Stromweg nach Vgg zur Verfügung steht.

Unter diesen Umständen bewirkt eine logische 1 oder ein hoher Spannungspegel am Dateneingangsanschluß 10, daß der Tran= sistor 12 leitet und der Transistor 14 sperrt, wodurch Strom von der Eingangsleitung 16 der Speicherzelle abgezogen wird. Der Strom über den Transistor 18 flie.ßt auch über den Widerstand 22 , wodurch ein Spannungsabfall von V-gg am Widerstand 22 erzeugt wird. Die Basis des Transi- . störs 20 liegt also um einen Spannungsabfall V_BE unterhalb von VnA, und der Emitter 23 des Transistors 20 kann auf eine Spannung von zwei Spannungsabfällen V_BE unterhalb von V_RA abfallen. Dies entspricht einer logischen O am Ausgangs anSchluß'24. '

Umgekehrt bewirkt eine logische O oder niedrige Spannung am Dateneingangsanschluß, daß der Transistor 14 leitet und der Transistor 12 sperrt. Dann ist kein Stromweg über den Transistor 18 vorhanden, und es fließt praktisch kein Strom über den Widerstand 22. Demgemäß ist die Spannung an der Basis des Transistors 20 etwa gleich V^, , und die Spannung am Emitter 23 des Transistors 20 kann nicht weniger positiv als im wesentlichen ein Spannungsabfall V_ßE unterhalb V_R- sein.' Das entspricht einer logischen 1.

Für die bisher beschriebene Arbeitsweise des D-Typ-Haltegliedes ist a-.igenommen worden, daß das Takteingangs signal

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eine logische 0 war. Dann läßt sich die Arbeitsweise so "beschreiben, daß am Ausgangsanschluß 24 ein Ausgangssignal geliefert wird, das die logische Invertierung des Eingangsdatensignals am Eingangsanschluß 10 ist. Wenn das Takteingangssignal auf eine logische 1 oder hohe-Spannung umschaltet, sperrt sich die Speicherzelle in ihrem augenblicklichen Zustand, wie unten beschrieben wird, und wird nicht weiter durch das Dateneingangssignal beeinflußt, bis das Taktsignal erneut auf den Logikzustand 0 zurückgeht.

-JO Wenn das Eingangstaktsignal auf den Logikpegel 1 ansteigt, beginnt der Differenztransistor 32 zu leiten, während sich die Stromleitung des Differenztransistors 34 in Richtung auf den gesperrten Zustand verringert. Die Basis des Transistors 20 liegt entweder auf V_R^ oder um einen Spannungsabfall Vg-g unterhalb Vp/,, während die Basis des Transistors 18 konstant auf V_R, (d.h. um einen halben Spannungsabfall ■ V_BE.:unterhalb V_rZj.) gehalten wird. Wenn ein Strom vom gemeinsamen Verbindungspunkt der Emitter 25, 26 der Transistoren 20 bzw. 18 zu fließen beginnt, wird die Spannung an diesen Emittern um einen Spannungsabfall ν_βΕ unterhalb der Basisspannung eines der beiden Transistoren 18, 20 gehalten.

Wenn der-Ausgang 24 des D-Haltegliedes bei Anstiegsbeginn des Takteingangssignals auf logisch 1 liegt, ist die Basisspannung des Transistors 20 im wesentlichen gleich V_R^. Demgemäß wird der Verbindungspunkt der Emitter 25 und 26 auf einen Wert von einem Spannungsabfall Vg_E unterhalb V_ra durch den Transistor 20 geklemmt, und der Transistor 18 hat eine Basis-Emitterspannung für den Emitter 26 von nur einem halben Spannungsabfall Vg^. Dieser reicht nicht aus, um den Transistor 18 leiten zu_lassen. Demgemäß fließt der gesamte Strom vom■Verbindungspunkt der Emitter 25 und 26 über den Transistor 20. Die Basis des Transistors 20 wird auf V_R^ gehalten, da praktisch kein Strom über den Widerstand 22 fließt. . - ■ -

Wenn andererseits der Ausgang 24 bei Anstiegsbeginn des

Takteingangssignais auf logisch O liegt, ist die Basisspannung des Transistors 20 um einen Spannungsabfall unterhalb von V_ra» und die Spannung an den Emittern 25 und 26 wird durch den Transistor 18 auf einen Wert von einem Spannungsabfall Vg_E unterhalb von V_R·, geklemmt. Der Transistor 20 hat dann eine Basis-Emitter.sparinung von nur •0,5 Vg_E , die nicht ausreicht, um den Transistor 20 leiten zu lassen. Demgemäß fließt praktisch der gesamte Strom vom Verbindungspunkt der Emitter 25 und 26 über den Transistor 18, und die Basis des Transistors 20 wird auf einer Spannung von einem Spannungsabfall V_ßE unterhalb von V_R^ , d.h. auf logisch 0, gehalten, und zwar aufgrund des über den Transistor 22 fließenden Stroms.

Man erkennt, daß dann, wenn das Eingangstäktsignal auf Ιοί 5 gisch 1 bleibt, der Transistor 32'Strom aus dem Verbindungspunkt der Emitter 25 und 26 zieht, wodurch die Speicherzelle 17 in demjenigen Logikzustand eingerastet bleibt, welcher dann vorhanden war, als das Taktsignal auf logisch 1 angestiegen ist. Wenn demgemäß der Transistor 32 leitet·, sperren die Transistoren 34, 12 und 14. Aus diesem'Grund ist der Eingangsanschluß 10 im wesentlichen abgeschaltet und hat keinen Einfluß auf den Zustand der Zelle 17. Umgekehrt sperrt natürlich dann, wenn das Eingangstaktsignal eine logische 0 ist, der Transistor 32. Dadurch wird die Speicherzelle 17 entsperrt, und der Transistor 34 wird leitend. Dadurch wird das Stromstreuer-Differenzpaar mit den Transistoren 12 und 14 veranlaßt, den Zustand der Speicherzelle 17 abhängig vom Dateneingangssignal D am Anschluß 10 zu steuern.

· Synchrone Zählerstufe

Eine synchrone Zählerstufe oder -zelle, für die ein Ausführungsbeispiel schematisch in Fig. 2 dargestellt ist, benutzt das D-Typ-Halteglied gemäß Fig. 1 im Master-Abschnitt innerhalb des gestrichelten Rechtecks 40 sowie ein konventionelles D-Typ-Halteglied als Slave-Abschnitt im gestrichelten Rechteck- 42.

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Das D-Typ-Halteglied des Master-Abschnitts 40 entspricht der Schaltung gemäß Fig. 1 mit den folgenden Ausnahmen. Zum einen ist der Transistor 20 in Fig*1 durch einen Transistor 44 mit vier■Emittern 46.bis 49 in Fig.2 ersetzt worden. Die beiden zusätzlichen Emitter werden zur Bereitstellung von zwei weiteren Ausgängen' für das D-Typ-Halteglied benutzt. ...

Zum anderen sind in Fig. 2 die Aufgaben der Stromsteuertransistoren 32 und 34 umgekehrt worden, da der Kollektor des Transistors 32 in Fig. 2 mit d,en gemeinsamen Emittern der Transistoren 12 und 14 verbunden ist und der"Kollektor . des Transistors 34 in Fig. 2 an den gemeinsamen Emittern • 26 und 49 der Speicherzelle liegt. Diese Vertauschung bewirkt auf einfache Weise, daß der Einfluß des Taktsignals umgekehrt wird, d.h. das D-Typ-Halteglied gemäß Fig. 2 wird durch einen Taktimpuls logisch 1 statt wie bei der Schaltung nach Fig. 1 durch einen Taktimpuls logisch 0 in die Lage versetzt, Daten aufzunehmen und zu speichern.

Das D-Typ-Halteglied des Slave-Abschnitts 42 enthält zwei Mehrfachemitter-Eingangs- und -Ausgangstransistoren 50 bzw. 51, die eine Speicherzelle bilden, welche analog der Speicherzelle 17 in Fig. 1 arbeitet. Zu.diesem Zweck koppelt wie bei dem E-Typ-Halteglied ein Widerstand 61 den Verbindungspunkt der Basis des Ausgangstransistors 51 mit dem Kollektor des Transistors 50 an eine Bezugsspannungsquelle V_RZf an. Wie bei dem Widerstand 22 des D-Typ-Halteglieds ist der Widerstand 61 so gewählt, daß er nominell einen Spannungsabfall Vg_E oder weniger bereitstellt, wenn ein Strom entsprechend dem der Stromquelle 60 fließt..

Das D-Typ-Halteglied des Slave-Abschnitts 42 enthält eben- ■ falls eine getaktete Eingangssteueranordnung mit Differenztransistoren 58, 59 und der Stromquelle 60, Diese getaktete Stromsteueranordnung des D-Typ-Halteglieds arbeitet auf die gleiche Weise wie die des-D-Typ>-Halteglieds mit der Ausnahme, daß, wie noch beschrieben wird, der Master-Abschnitt und der Slave-Abschnitt 42 in unterschiedlichen Zyklen des

Eingangstaktsignals betätigt und gesperrt werden, wodurch sich die Master-Slave-Beziehung ergibt.

Gemäß Fig. 2 verbindet eine Eingangsleitung 57 entsprechend der Eingangsleitung 16 des ß-Typ-Halteglieds einen Ausgangsemitter 47 des D-Typ-Haltegliedes im Master-Abschnitt 40 mit einem Eingangsemitter 45.des' D-Typ-Haltegliedes im Slave-Abschnitt 42. Ein Ausgang des D-Typ-Halteglieds am Emitter 53 des Transistors 51 ist mit dem Eingang 10 des D-Typ-Haltegliedes verbunden. Ein Widerstand 62 zur Leitungsentladung legt die den Emitter 53 mit dem Eingangsanschluß 10 verbindende Leitung an Vgp."

Man beachte, daß zwei getrennte, isolierte Logikausgangszustände GL und Q an getrennten Emittern 46 bzw. 48 des Transistors 44 im Master-Abschnitt 40 abgegriffen werden.

Die Ausgangsbezeichnung Q. gibt an, daß diese Zelle die i-te Zelle (n = i) in einer Folge ist und parallele Ausgänge der Zellen in der Folge ermöglicht. Der Ausgang Q soll mit der nächsten Zelle in der Folge verbunden werden und ist entsprechend der Darstellung über einen Leitungsentladungswiderstand 63 an Vg^ gelegt. Ein Ausgang Q| vom Emitter 52 des Slave-Abschnitts 40 koppelt analog dem Ausgang Q^ den Logikzustand des D-Typ-Halteglieds zum Zwecke paralleler Ausgangssignale und zum bequemen Aufbau von Zählern aus, wie weiter unten genauer beschrieben werden soll.

Im Betrieb betätigt eine logische 1 am Takteingahgsanschluß 27 die Eingangstransistoren 12 und 14 des D-Typ-Haltegliedes über den Transistor 32 und sperrt außerdem das D-Typ-Halteglied über den Transistor 58. Während der entgegengesetzten Taktphase, dh. bei einer logischen 0 am. Eingangstaktanschluß 27 wird.das D-Typ-Halteglied über den Transistor 34 gesperrt,und das D-Typ-Halteglied wird über den Transistor 59 betätigt, um Daten von seinem Eingang zu seinem Ausgang durchzulassen.

Da das D-Typ-Halteglied des Master-Abschnittes 40 im Gegen-

satz zum D-Typ-Halteglied des Slave-Abschnitts 42 die Daten invertiert,- arbeitet die synchrone Zählerstufe als zweistufiges Schieberegister, wobei ein invertierendes Gatter den Ausgang des Schieberegisters mit dem Eingang entsprechend der folgenden Tabelle verbindet: _: Takteingangssignal- Q^ Q^

0 0 0

1 1 0 0 . 1 1

1 0 1

O OO

Wie die Tabelle zeigt, ist die Frequenz der Ausgangssignale Q. und·q! gleich der halben Taktfrequenz. Außerdem ist das Ausgangssignal Q| nach einer Verschiebung (Verzögerung) um eine halbe Taktperiode gleich dem Ausgangssignal Q^. Der Vorteil, der sich daraus ergibt, daß beide Ausgänge Q^ und θ! vorhanden sind, wird weiter unten mit Bezug auf Fig. 7 und 8 erläutert. Zwei unterschiedliche Abänderungen der synchronen Zählerstufe gemäß Fig. 2, die eine Betriebseinleitung ermöglichen, sind in Fig. 3 und 4 gezeigt. Fig. 3 zeigt ein Schaltbild, bei dem ein Betriebseinleitungs-(initialisierungs)-Eingangsanschluß 29 und ein differentielles Stromsteuer-Transistorpaar 64, 65 zur Schaltung gemäß Fig. 2 hinzugefügt worden sind. Im einzelnen ist der An-Schluß 29 , der zur Aufnahme eines Initialisi'erungssignals I bestimmt ist, mit der Basis des Transistors 64 des zusätzlichen Stromsteuerpaares von npn-Transistoren 64, 65 verbunden. Die Basis des Transistors. 65 liegt zusammen mit der Basis des Transistors-14 an

'30 Weiterhin ist ein Transistor 70 mit drei Emittern 71 bis anstelle des Doppelemitter-Transistors 50 ■ auf genommen wor-. den. Der zusätzliche Emitter 71 ist mit dem Kollektor des Transistors 64 verbunden. Der Kollektor des Transistors 65 liegt an der gemeinsamen Rückkopplungsverbindung von zwei Emittern 54 und 72 der Transistoren 51 bzw. 70.

31-3781 O

Im Betrieb bewirkt ein Initialisierungssignal logisch 1 am Eingangsanschluß 29, daß der Transistor 64 leitet und dadurch Strom vom Transistor 65 wegführt; um das Speicherhalteglied des Slave-Abschnitts innerhalb des gestrichelten Rechtecks 42' zu entsperren und Strom über den Emitter 71 und den Widerstand 61 zu ziehen, wodurch eine logische 0 am Ausgang des D-Typ-Haltegliedes im Slave-Abschnitt 42·' erzeugt wird. Wenn der Ausgang des Slave-Abschnitts 42' auf logisch 0 ist, sperrt der Transistor 12 , wodurch der Ausgang des Master-Abschnitts 4o' auf logisch 1 gebracht wird. Man erkennt, daß das Signal am Anschluß 27 bei der Betriebseinleitung logisch 1 sein muß. Bei dem bevorzugten Ausführungsbeispiel wird das Taktsignal CLOCK durch eine ODER-Funktion logisch mit dem Initialisierungssignal I mit Hilfe von Schaltungen verknüpft, die übliche, in Fig. 3 nicht gezeigte ODER-Schaltungen enthalten. Die Bezeichnung "CLOCK+I" am Anschluß 27 in Fig. 3 soll angeben, daß die logische ODER-Verknüpfung des Taktsignals und des Initialisier ungs signals am Anschluß 27 anliegt. Wenn demgemäß das Initialisierungssignal I auf logisch 1 ansteigt, dann wird das Takteingangssignal am Anschluß 27 ebenfalls auf logisch 1 gehen, wodurch die Initialisierung stattfinden kann.

Fig. 4 zeigt ein weiteres Ausführungsbeispiel einer synchronen Zählerstufe mit Initialisierung. Zur Schaltung gemaß Fig. 3 sind ein Paar von Stromsteuerungs-Differenztransistoren 76, 77 sowie ein Widerstand 78 hinzugefügt worden. Die Emitter der Differenztransistoren 76 und 77 sind zusammengeschaltet und mit dem Kollektor des Transistors 59 verbunden. Die Basis des Transistors 76 liegt am Ausgangsemitter 47 des D-Typ-Haltegliedes im Master-Abschnitt des gestrichelten Rechtecks 40" verbunden. Der Kollektor des Transistors 76 liegt an V_cc."Die Basis des Transistors 77 ist mit Vp₂ verbunden, und der Kollektor des Transistors 77 liegt am Eingangsemitter 73 des Transistors 70 im Slave-Abschnitt innerhalb des gestrichelten Rechtecks 42". Der Widerstand 78 ist zwischen den Ausgangsemitter 47 und

-32-geschaltet.

Im Betrieb ist .während der Abschnitte des Eingangssignals CLOCK+I am Anschluß 27, die logisch 0 sind, der Transistor 59 leitend, und der Transistor 58 ist gesperrt. Ein logisches Ausgangssignal·1 am Emitter 47 des Master-Abschnitts 40" bewirkt, daß der Transistor 76 leitet und der Transistor 77 im wesentlichen sperrt. Im Ergebnis fließt im wesentlichen kein Strom über den Transistor 70, und der Slave-Abschnitt besitzt einen Ausgangszustand logisch 1. Umgekehrt bewirkt eine logische 0 vom· Master-Abschnitt 40", daß der Transistor 77 leitet und das Ausgangssignal des Slave-Abschnitts 42" logisch 0 ist.

Von den drei Ausführungsbeispielen für synchrone Zählerstufen' gemäß Fig. 2, 3 und 4 wird die Schaltung gemäß Fig. 3 im Augenblick als bevorzugtes Ausführungsbeispiel angesehen, da sie eine Initialisierungsmöglichkeit ohne die zusätzlichen Bauteile der Schaltung gemäß Fig. 4 besitzt, die zu erhöhter Kompliziertheit führen und eine Verzögerung bewirken.

. Verbindungen von synchronen Zählerstufen Die im einzelnen in Verbindung mit Fig. 3 und 4 beschriebenen synchronen Zählerstufen können zur Bildung mehrstufiger, d.h. Vielbit-Synchronzähler, unter Verwendung einer Vielzahl, von geeigneten Verbindungsschaltungen kaskadiert werden.

Fig. 5 und 6 zeigen Schaltbilder von alternativen Ausführungsbeispielen für bevorzugte Verbindungsschaltungen nach der Erfindung. . '

Wie der Fachmann weiß, ändert-jede Stufe (Zelle) eines vielstufigen Synchronzählers ihren logischen Zustand beim nächsten Taktzyklus,· wenn alle vorausgehenden Stufen ' (niedrigstelligere Bits)" ein 5-ogisches Ausgangs signal 1 für einen Vorwärtszähler oder ein logisches Ausgangssignal 0 für einen Rückwärtszähler besitz-en. Es müssen also Hilfsmittel vorgesehen sein, um die Ausgangssignale aller vorhergehender Stufen logisch zu kombinieren.

Die Schaltungen gemäß Fig. 5 und 6 geben die Möglichkeit, die Ausgangssignale aller vorhergehender Stufen logisch durch eine ODER-Funktion zu verknüpfen. Diese ODER-Funktion entspricht logisch einer negativen logischen UND-Funktion .für alle vorhergehenden niedrigen Ausgangszustände, d.h. damit das Ausgangssignal eines ODER-Gatters logisch O ist, müssen alle Eingangssignale logisch O sein..Wie nachfolgend im einzelnen gezeigt werden soll, ermöglichen die Schältungen gemäß Fig. 5. und 6 eine Rückwärts-Zählfunktion an den Ausgängen Q. jeder synchronen Zählerstufe und gleichzeitig im gleichen Zähler eine Vorwärts-Zählfunktion an den Ausgängen Q|. Dies soll anhand der Erläuterung der Fig. 7 und 8 gezeigt werden.

Die Schaltungen gemäß Fig. 5 und 6 stellen Verbindungen zwischen einer zweiten Stufe (n = 1) und einer dritten Stufe (n = 2) .eines Synchronzählers dar, dessen erste Stufe mit η = 0 , dessen zweite Stufe mit η = 1 usw. numeriert sind. Die direkte Verwirklichung der ODER-Funktion zwischen den Stufen η = 1 und η = 2 ist in Fig. 5 dargestellt, die außerdem die Teilschaltung einer synchronen Zählerstufe der in Fig. 3 oder 4 gezeigten Art'darstellt. Zusätzliche Transistoren 82 und 83' sind parallel zum Takteingangstransistor 28 geschaltet, dessen Basis an einer Leitung "CLOCK+I" liegt. Die Basis .der zusätzlichen Transistören ist mit den Q-Ausgängen Qq und CL auf Leitungen 85 bzw. 86 der zwei vorhergehenden Stufen verbunden. Wenn im Betrieb einer oder mehrere der Transistoren 28, 82 und 83 leiten, leiten auch die Transistoren 32 und 58. Demgemäß ■ ändert die dritte Stufe ihren Logikzustand erst, wenn alle drei Transistoren 28, 82 und 83 nichtleitend werden/Dieser Zustand tritt nur dann auf, wenn eine logische 0 auf allen drei Leitungen 84 bis 86 vorhanden ist, d.h. nur dann,wenn die beiden vorhergehenden Zählerstufen ein Ausgangssignal logisch 0 haben und das Signal "CLOCK+I" ebenfalls auf lo-

gisch 0 ist. - -.-.-.-.·-

3 137 8 'IU

Fig. 6 zeigt ein alternatives Verfahren zur Erzeugung der ODER-Funktion zwischen Zählerstufen. Parallele Transistoren 87 und 88 liefern eine logische ODER-Verknüpfung der Signale "CLOCK+I" und Q_Q auf einer Leitung- 90, die mit der Basis von zwei- zusätzlichen Transistoren 92 und 94 verbunden ist, welche parallel zu den-Transistoren 32 bzw, 58 im Master-Abschnitt bzw. im Slave-Abschnitt geschaltet sind. Außerdem ist ein Widerstand 95 zur Leitungsentladung hinzugefügt worden, der die Basis der Transistoren 92 und 94 mit V„„ verbindet. Wegen der Pegelverschiebung durch die Transistoren 87 und 88 sind die Logiksignalpegel auf der Leitung 90 in ihrer Spannung an die Differenztransistoren 32 und 58 angepaßt.

Im Betrieb bewirkt eine logische 1 auf einer oder mehreren der Leitungen 84 bis 86, daß wenigstens einer der parallelen Transistoren 32 und 92 leitet und wenigstens einer der parallelen Transistoren 58 und 94 sperrt, so daß der Logikzustand der dritten Stufe (n = 2) zu diesem Zeitpunkt unver-• . ändert bleibt. Nur wenn Q_Q, Q₁ und "CLOCK+I" alle logisch 0 werden, können die Transistoren 34 und 59 leiten und den Logikzustand der Stufe ändern.

Die Schaltungen gemäß Fig. 5 und 6 besitzen unterschiedliche Vorteile. Die Verwirklichung gemäß Fig. 5 ist eine direkte Verwirklichung und ergibt die höchsten Schaltgeschwindigkeiten der einzelnen Zählerstufen. Für jede vorhergehende Stufe eines Zählers ist jedoch eine Sammelleitung erforderlich. Die Verwirklichung gemäß Fig. 6 vermindert die Anzahl der Verbindungssammelleitungen, verringert aber etwas die Schaltgeschwindigkeit der Stufen aufgrund der zusätzlichen Kapazität am Emitter der Stromsteuerungstransistoren. Jede Verwirklichung kann daher-für.unterschiedliche Anwendungsfälle vorzuziehen sein.

Zeitsteuerung synchroner Zähler

Fig. 7 und 8 zeigen Zeitdiagramme für einen "synchronen Binärzähler mit drei Zählerstufen gemäß Fig.-3 oder 4, die durch ODER-Funktionen der in Fig. 5 oder -6 gezeigten Art

verbunden sind. Fig. 7 ist ein Zeitdiagramm für einen Rückwärtszähler und Fig. 8 ein Zeitdiagramm für einen Vorwärtszähler· - ■

Die oberste Kurvenform in Fig. 7 ist ein frei laufendes Systemtaktsignal. Darunter ist das Initialisierungssignal I dargestellt. Die Zählfolge, die zeitlich von links nach rechts läuft, beginnt mit I auf logisch 1, wodurch alle (^-Ausgänge der .drei Stufen auf logisch 1 eingestellt v/erden. Demgemäß wird der Rückwärtszähler entsprechend der Darstellung unten in Fig. 7 auf den Zustand 111 voreingestellt.

Zum Zeitpunkt TO geht der Initialisierungsimpuls auf logisch 0, um den Zählvorgang anfangen zu lassen. Das mit dem Taktsignal durch eine ODER-Funktlon verknüpfte Signal I in der Form "CLK+I" bildet ein Takteingangssignal für die erste Zählerstufe. Man erkennt, daß ein aus den Schaltungen gemäß Fig. 3 bis 6 gebildeter synchroner Rückwärtszähler positiv'flankengetriggert ist, da die Ausgänge Q. des Zählers ihren Zustand beim Übergang des Taktsignals von logisch 0 auf logisch 1 ändern. Die Ausgangs signale Q._± der zweiten und dritten Zählerstufe sind ebenfalls in Fig. 7 gezeigt, wobei die entsprechenden Eingangstaktsignale die ODER-Verknüpfung des Systemtakts, des Initialisierungssignals und der Ausgangssignale Q₁ der vorhergehenden Zählerstufen bilden.

Gemäß Fig. 7 zählt der Rückwärtszähler in Abwesenheit eines sperrenden Initialisierungssignals rückwärts auf den Zustand 000 und beginnt dann mit einer Wiederholung des Zyklus' unter Übergang in den Zustand 111 bei· der nächsten ansteigenden Flanke des Systemtakts . Eu einem willkürlichen Zeitpunkt T1, zu dem zum Zwecke der. Erläuterung der Zähler beispielsweise im Zustand 110 ist, wird das Initialisierungssignal auf den logischen Zustand 1 gebracht, wodurch der Zähler wiederum auf den Anfangszustand 111 geht.

Fig. 8 zeigt das Zeitdiagramm eines dreistufigen synchronen Vorwärtszählers unter Verwendung der synchronen Zähle^sti.-·

\J I

fen gemäß Fig. 3 oder 4. Der Vorwärtszähler wird durch Verwendung der Ausgänge Q£ der Zählerstufen realisiert. Gemäß Fig. 8 stellt eine logische 1 des Initialisierungssignals I alle Ausgänge Q| auf logisch 0-zurück, und der Zähler zählt von 000 in numerischer Binärfolge auf · den Zustand 111 und dann wieder auf 000, um erneut mit dem Zählen zu beginnen. Fig. 8 ähnelt Fig. 7 sehr stark , wobei die Ausgangskurvenform Q! die Ausgangskurvenform Q ersetzt.

Ein wichtiger Unterschied zwischen dem Rückwärts- und dem Vorwärtszähler ist- der Zeitpunkt, zu dem der Übergang am Ausgang mit Bezug auf den Systemtakt stattfindet. Im einzelnen ist - wie oben erläutert - der Rückwärtszähler positiv flankengetriggert, d.h. die Ausgänge Q^ ändern ihren Zustand, wenn der Systemtakt vom Zustand logisch 0 auf den Zustand logisch 1 geht. Dagegen ist der Vorwärtszähler negativ flankengetriggert, d.h. die Ausgänge Q| ändern ihren Zustand bei Übergängen des Systemtakts von logisch 1 auf logisch 0. Diese Versetzung um einen halben Zyklus kann für bestimmte Anwendungsfälle vorteilhaft sein.

Eine weitere Eolge dieses Unterschiedes besteht darin, daß

das Initialisierungssignal für den Rückwärtszähler asynchron . sein kann, ohne daß eine fehlerhafte, in Fig. 7 gestrichelt dargestellte Zählung auftritt, wenn man annimmt, daß das Signal-I sich zu einem mit TO¹ bezeichneten Zeitpunkt än-" dert. Das Initialisierungssignal kann also, während jeder Phase des Systemtaktes auf logisch 0 gehen, wobei trotzdem die Ausgänge Q. des Zählers in den Zustand 111 gebracht . werden.

Beim Vorwärtszähler gemäß Fig. 8 tritt jedoch andererseits ein fehlerhafter Anfangszählwert auf, da die Ausgänge Q! ihren Zustand immer dann ändern,.wenn der mit dem Signal I durch eine ODER-Funktion verknüpfte.Takt von logisch 1 auf logisch 0 geht. Der Zähler wird also entsprechend der Dar-. stellung in Fig. 8 auf den Anfangszustand 000 gebracht, wenn das Signal I logisch 1 ist, und eine Änderung des Signals I von 1 auf 0 zum Zeitpunkt TO, wenn der Systemtakt

auf 1 ist, gibt dem Zähler die Möglichkeit, synchron auf 001 weiterzulaufen, wenn der Takt nachfolgend von 1 auf 0 geht. Eine Änderung des Signals I von 1 auf 0 zum Zeitpunkt TO' ,· wenn der Takt auf 0 ist, gibt jedoch die Möglichkeit, daß das Signal I statt dem Takt den Zählwert

auf 000 laufen läßt. Dies ist keine synchrone Operation und wird daher als fehlerhaft angesehen. Eine Lösung dieses ■ Problems besteht in einer Synchronisierung des Initialisierungssignals I , wodurch verhindert wird, daß das Signal I auf 0 geht, während der Takt auf 0 ist. Wie der Fachmann weiß, kann eine solche Synchronisation mit üblichen Logik- · schaltungen erreicht werden. Beispielsweise besteht eine (nicht gezeigte) Lösung darin, das Signal mit einem D-Typ-Halteglied ähnlich dem Slave-Abschnitt gemäß Fig. 2 mit der Ausnahme zu verbinden, daß die Basisverbindungen der Transistoren 58 und 59 vertauscht werden. Das Takteingangssignal des D-Typ-Halteglieds wäre der Systemtakt. Das synchrone Signal CLOCK+1 wäre dann die logische ODER-Verknüpfung des Systemtakts mit dem Ausgangssignal des D-Typ-Haltegliedes.

in Kenntnis der vorstehenden, ins einzelne gehenden Erläute=. rung läßt sich leicht erkennen, daß man das logische Blockschaltbild gemäß Fig. 9 so auffassen kann, daß es eine verallgemeinerte i-te. Stufe eines η-stufigen synchronen binären Vorwärtszählers des anhand von Fig. 1 bis 6 und 8 be- schriebenen Typs darstellt. Die Stufe enthält ein D-Typ-Halteglied 81 mit einem Eingangsanschluß D, einem Ausgangsanschluß Q und einem Takteingangsanschluß C, das als Master-Abschnitt dient, und ein D-Typ-Halteglied 82 mit einem Eingangsanschluß D, einem Ausgangsanschluß Q und einem Takt- .

eingangsanschluß C, das als Slave-Abschnitt dient. Der Ausgang Q^ des Slave-Abschnittes 82 ist der Ausgang der Stufe und außerdem - wie oben beschrieben - mit dem Eingang des

M Master-Abschnittes verbunden. Der Ausgang Q. (der Exponent M bedeutet "Master") ist mit dem Eingang des Slave-Ab~ schnittes 82 und außerdem über eine nicht dargestellte Kornbinationslogik beispielsweise des in den Fig. 5 und 6 gezeigten Type mit der nächsten, nicht gezeigten Stufe i+1 verbunden.

Die i-te Stufe (η= i) wird durch ein Steuersignal C. gesteuert, das durch eine logische ODER-Verknüpfung eines ein Zählsignal bildenden Taktsignals CLOCK mit den logi-

M !
sehen Zuständen Q. allerfvorhergehenden Stufen erzeugt wird.

· y

Dies läßt sich verallgemeinert in Form einer Bool'sehen Gleichung wie folgt schreiben: ■

C_± = CLOCK + Q^_-1 + Q_1-2 + ... + Q^ + Qq ,

darin sind die Zählerstufen von 0 über i bis η numeriert, wobei η um 1 kleiner ist als die Gesamtzahl der Stufen im Zähler.

Es sei darauf hingewiesen, daß zur Vereinfachung und Ver- ·" besserung· der Beschreibung in Verbindung mit Fig. 9 und allen nachfolgenden Figuren die Initialisierung nicht behandelt werden soll, da die "Bereitstellung einer solchen •15 Möglichkeit im Hinblick auf die obige Erläuterung anhand der Fig. 3 bis 8 ohne weiteres verständlich ist.

Zur Vervollständigung sei darauf hingewiesen, daß die Bezeichnungen C und C für die Eingangsanschlüsse des Master-Abschnittes 81 und des Slave-Abschnittes 82 bedeuten sollen, daß die.beiden Abschnitte außer Phase miteinander arbeiten, wie auch bei den Zählern gemäß Fig. 2 bis 8. Im einzelnen ist der eine Abschnitt positiv flankengetriggert und der andere negativ flankengetriggert, so daß der eine Abschnitt abgeschaltet ist, während der andere betätigt¹ ist und umge-

kehrt. ■ . ■

In Fig. 10 ist das logische Blockschaltbild eines dreistufigen, .also Drei-Bit-synchronen, binären Vorwärtszählers des durch das Zeitdiagramm gemäß Fig. 8 und die Erläuterung mit Bezug auf Fig. 2 bis 6 und 8 beschriebenen Typs dargestellt. Man erkennt, daß die Stufe oder Zelle gemäß Fig. 9 in jeder Zählerstufe 0, 1 und -2 verwendet wird. Entsprechend der oben angegebenen Bool'sehen Gleichung stellt ein Taktsignal auf der Leitung 83 ein Steuereingangssignal C_Q dar, das an die Eingänge C und δ sowohl des Master- als auch des Slave-Abschnittes der ersten Zählerstufe ange-

legt wird. Das Ausgangssignal Q_Q des Master-Abschnittes der ersten Zählerstufe wird durch ein ODER-Gatter 84 mit dem Taktsignal auf der Leitung 83 zur Lieferung eines Steuersignals C₁ kombiniert, das an den Eingang C und C des Master- "bzw. Slave-Abschnittes der zweiten Zählerstufe angelegt wird. Auf entsprechende Weise wird das-

Ausgangssignal CL des Master-Abschnittes der zweiten Zählerstufe logisch durch ein ODER-Gatter 85 mit dem Ausgangs-

M
signal Q_Q und dem Taktsignal zur Lieferung eines Steuereingangssignals C₂ für die dritte Stufe kombiniert.

Im Betrieb ändert ähnlich wie bei der Darstellung in Fig.8 der Ausgang Qq, Q₁ oder Q₂ Jeder Stufe den Zustand nur beim Signajübergang ihres entsprechenden Steuereingangssignals Cq, C. oder C₂ von hoher Spannung (H) auf niedrige Spannung (L). Dies tritt nur dann auf, wenn alle vorhergehenden

M
Master-Ausgangssignale Q. und das Taktsignal von H auf L

υ
gehen. Demgemäß schreitet bei fehlender Initialisierung die Zählung mit Jedem Taktzyklus vom Jeweiligen Startpunkt aus weiter, beispielsweise zur Erläuterung von der Binärzahl 010 in ansteigender Binärfolge auf 111 und dann auf 000, 100, 010 usw.

Man erkennt, daß beliebig viele Stufen des in Fig. 9 gezeigten Typs entsprechend der oben angegebenen Bool'sehen Gleichung zusammengestellt werden können,-um einen synchronen Vorwärts-Binärzähler mit einer gewünschten Anzahl von Bits zu schaffen. Es sei auch darauf hingewiesen, daß weder das spezielle D-Typ-Halteglied gemäß Fig. 1 noch die speziellen Zählerstufen und Verbindungen gemäß Fig. 2 bis 6 bei der Verwirklichung der. Stufen' gemäß Fig. 9 und der Verbindungen benutzt werden müssen.

Synchroner Rückwärts-Binärzähler

In Fig. 11 ist das logische Blockschaltbild einer verallgemeinerten i-ten Stufe eines synchronen Rückwärts-Binärzählers gezeigt. Die Stufe gemäß Fig. 11 ist ähnlich der nach Fig. 9 mit der Ausnahme, daß in Fig. 11 der Master-Abschniifc 91 ein D-Typ-Halteglied und der Slave-Abschnitt 92 ein D-Typ-Halteglied ist„ Für eine spezielle Schaltungsv"—~-

I Ο ι

wirklichung der.Stufe gemäß Fig. 11 kann man-das D-Typ-Halteglied entsprechend dem Rechteck 42 in Fig..-2-für den Master-Abschnitt 91 und das D-Typ-Halteglied im Rechte.ck 40. in Fig·. 2 als Slave-Abschnitt .92 gemäß Fig. 12 benutzen, wobei die Bezugsziffern von Fig. 2 zur klareren Darstellung benutzt worden sind.

Wie in Fig. 12 gezeigt, leitet der Transistor 58, wenn C. auf H ist, und der Transistor 59 sperrt, wodurch das Master-D-Typ-Halteglied im gestrichelten Rechteck 140 veranlaßt wird, den Zustand am Ausgang Q. des D-Typ-Haltegliedes im' Slave-Abschnitt 142 zu lesen und diesen Zustand

M
an seinem Ausgang Q. anzunehmen. Außerdem wird der Slave-Abschnitt 142 durch den'Stromweg von den Emittern 26 und über den Transistor '32 gesperrt. Umgekehrt leitet bei Übergangen von H auf L der Transistor 59 Strom von den Emittern 54 und 56 ab und sperrt so den Master-Abschnitt 14O, und der Transistor"34 leitet ebenfalls und veranlaßt das D-Typ-Halteglied des Slave-Abschnitts 142, an seinem Ausgang Q₁.

M
das logische Komplement von GL anzunehmen. Dadurch wird notwendigerweise eine Zustandsänderung für GL bewirkt, da Cr? vor dem Übergang von C von H auf L = Q. war.

• J- J— J-

In Fig. 13 ist ähnlich wie in Fig. 10 das logische Blockschaltbild eines dreistufigen (Drei-Bit) synchronen Rückwärts -Binär Zählers, des durch das Zeitdiagramm gemäß Fig.7 beschriebenen Typs gezeigt, der die" Stufen oder Zellen gemäß Fig. 11 verwendet. Wie bei dem Vorwärtszähler nach Fig. 10 sind die Zellen des RückwärtsZählers gemäß Fig. 13 entsprechend der oben angegebenen Bool¹sehen Gleichung verknüpft, und es kann jede beliebige Zahl von Zellen benutzt werden.

In Fig. 13 liefert wie in Fig. 10 das Signal CLOCK auf der Leitung 93 ein Steuersignal C_n an die erste Stufe-, Das Aus-

TUT

gangssignal Qq der ersten Stufe wird durch ein ODER-Gatter 94 mit dem Signal CLOCK zur Bereitstellung eines Steuereingangssignal C. für· die zweite Stufe kombiniert. Auf

ent sprechende Weise wird das Ausgangs signal q!t der zweiten

M Stufe durch.ein ODER-Gatter 95 mit dem Signal Qq und dem.

Signal CLOCK zur Bereitstellung eines Steuereingangssignals C₂ für die dritte Stufe kombiniert. Genau wie beim Vorwärtszähler ändert das Ausgangssignal jeder Zählerstufe oder

Zelle (O, 1 oder 2) in Fig. 13 den Zustand nur dann, wenn . das Steuereingangssignal C^ von H auf L geht.

Der Hauptgrund dafür, daß der Zähler gemäß Fig. 13 im Zählwert abnimmt, d.h. rückwärts zählt statt zunimmt, d.h. vorwärts zählt, besteht darin, daß, wenn das Taktsignal auf H ist, Gn gleich Q. statt gleich Q. wie beim Vorwärtszähler

J J J

ist. Entsprechend Fig. 13 kann also Q. den Zustand nur ändern, wenn das Taktsignal Übergänge von H auf L macht und alle vorhergehenden (niedrigerstelligen Bits) Ausgangssignale auf L sind. Dies ist natürlich das Haupterfordernis eines RückwärtsZählers. Demgemäß zählen die miteinander verknüpften D/D-Halteglieder (es bedeuten Master-Abschnitt = D-Typ-Halteglied, Slave-Abschnitt = D-Typ-Halteglied) in numerischer Binärfolge rückwärts. Umgekehrt ist für einen Zähler entsprechend Fig. 10 unter Verwendung von D/D-Stufen

= S., so daß jedes Signal Q. bei Taktübergängen von H Jj j .

auf L seinen Zustand nur dann ändern kann, wenn alle vorhergehenden (niedrigerstelligen Bits) Ausgänge auf H sind. Das ist das.Haupterfordernis eines VorwärtsZählers.

Synchroner Vor-Rückwärts-Binärzähler Vorstehend ist gezeigt wirden, daß ein synchroner Vorwärts-Binärzähler durch Verknüpfung identischer Grundstufen mit B/D-Master-Slave-Haltegliedern oder Flipflops entsprechend der oben angegebenen Booleschen Gleichung und ein synchroner Rückwärts-Binärzähler durch Verknüpfen identischer Grundstufen von D/D-Master-Slave-Halteglieder oder Flipflops entsprechend der angegebenen Bool'sehen Gleichung auf-= gebaut werden können. Es läßt sich jetzt erkennen, daß ein synchroner Vor-Rückwärts-Binärzähler durch Verknüpfen einer Vielzahl identischer Grundstufen entsprechend der gleichen Bool'sehen C" eichung aufgebaut werden kann? der durch ei: .o

J I O / O i U

Steuerleitung so gesteuert werden kann, daß er als D/D-Master-Slave-Schaltung arbeitet, wenn eine Zählwerterhöhung erwünscht ist, und als D/D-Master-Slave-Schaltung, wenn eine Zählwerterniedrigung erwünscht ist. Getrennte Ausführungsbeispiele solcher i-ter Grundstufen sind in den Fig. 14 bis 17 gezeigt.

Gemäß Fig. 14 kann eine i-te Grundstufe für einen Vorwärts-Rückwärts-Zähler ein D-Typ-Master-Halteglied 121 und ebenfalls ein D-Typ-Slave-Halteglied 122 enthalten, die über ein Exklusiv-ODER-Gatter (XOR) 123 und ein Exklusiv-NOR-

Gatter (XNOR) 124 verbunden sind. Der Ausgang GL der Stufe ' ist mit einem Eingang des XOR-Gatters 123 verbunden,dessen Ausgang an den Eingang des Master-Haltegliedes 121 ange-

M
schaltet ist. Der Ausgang QV des Master-Haltegliedes 121 ist mit einem Eingang des XNOR-Gatters 124 verbunden, dessen Ausgang am Eingang des Slave-Haltegliedes 122 liegt. Ein Vor-Rückwärts-Steuersignal U/S auf einer Leitung 125 liegt an den anderen Eingängen der Gatter 123 und 124.

Im Betrieb bewirkt eine logische 1 oder der Pegel H auf der .U/D-Leitung 125 , daß die Master-Slave-Halteglieder 121, 122 in B/D-Form arbeiten, und eine logische 0 oder L-Pegel auf der Leitung 125, daß die Master-Slave-Halteglieder 121,

. . 122 .in D/D-Form arbeiten. Das soll jetzt genauer erläutert werden. Wenn U/ß = 1 ist, dann liefert das XOR-Gatter ein Eingangssignal 1 an das Master-Halteglied_k 121 , falls CL=O ist, und ein.Eingangssignal 0 an das Master-Halte-' . glied 121, falls CL =1 ist. Da das Master-Halteglied 121 ein D-Typ-Halteglied ist, ist das Signal Q^ das gleiche wie das Eingangssignal des Master-Haltegliedes 121. Entsprechend ergibt sich, daß Ο*? = Q₁ für U/D =' 1 ist. Außerdem liefert für U/D = 1 der Ausgang des XNOR-Gatters 124 ein Eingangssignal 0 an das Slave-Halteglied 122, falls QV = ist, und ein Eingangssignal 1 an das Slave-Halteglied 122,

M
falls Q^ = 1 ist. Demgemäß arbeitet das Slave-Halteglied 122 in Kombination mit dem XNOR-Gatter 124 für U/D = 1 als D-Typ-Halteglied. Für U/D = 1 gilt demgemäß insgesamt

= Q₁, und die Master-Slave-Halteglieder 121, 122 in Fig. 14 arbeiten in Kombination mit den Gattern 123 und 124 in B/D-Beziehung. Wie oben angegeben, ergibt dies eine Vorwärtszählung.

.5 Wenn umgekehrt U/D = 0 ist, dann liefert das XOR-Gatter 123 ein Eingangssignal 0 an das Master-Halteglied 121,falls Q₁ = 0 ist, und ein Eingangssignal 1 an das Master-Halteglied 121, falls Q₁ = 1 ist. Außerdem liefert das XNOR-Gatter 124 ein Eingangssignal 1 an das Slave-Halteglied 122, M
falls Q. = 0 ist, und ein Eingangssignal 0 an das Slave-

- M
Halteglied 122, falls QV = 1 ist. Die Kombination aus dem XOR-Gatter 123 und dem Master-Halteglied ,121 arbeitet also als D-Typ-Halteglied, und die Kombination aus dem.XNOR-Gatter 124 und dem Slave-Halteglied 122 arbeitet als- D-Typ-Halteglied, wenn U/D = 0 ist. Wie oben angegeben, ergibt dies eine Rückwärtszählung. Es ist also gezeigt worden, daß die Stufe gemäß Fig. 14 durch ein Digitalsignal U/D so gesteuert werden kann, daß sie in gewünschter Weise vorwärts oc*er rückwärts zählt.

In Fig. 15.ist ein logisches Blockschaltbild einer ähnlichen, aber alternativen i-ten Zelle einer Vorwärts-Rückwärts-Zählerstufe. Die Stufe gemäß Fig. 15 weist ein 5-Typ-Master-Halteglied 121 und ein D-Typ-Slave-Halteglied 132 auf. Der Ausgang Q₁ der Zelle ist mit einem Eingang eines XNOR-Gatters 133 verbunden, dessen Ausgang am_tEingang des Master-Haltegliedes 131 liegt. Entsprechend ist der Ausgang Qj des Master-Haltegliedes 131 mit einem Eingang eines XOR-Gatters 134 verbunden, dessen Ausgang an einen Eingang des Slave-Haltegliedes 132 angekoppelt ist. Eine Leitung 125 führt das U/D-Steuersignal an den anderen Eingang der Gatter 133 und 134.

Im Betrieb liefert, wenn U/D = 1 ist, das XNOR-Gatter 133 ein Eingangssignal 1 an das Master-Halteglied 131, falls Q₁ = 1 ist, und ein Eingangssignal 0 an das Master-Halteglied 131 , falls Q₁ = 0 ist. Demgemäß gilt Q₁ = Q₁ (da das Master-H-lteglied 131 ein D-Typ-Halteglied ist).

O I \J I

-44-Außerdem liefert das XOR-Gatter 134 ein Eingangssignal 0

an das Slave-Halteglied 132, wenn Qv = 1 ist, und ein Ein-

gangssignal 1-, wenn Q₁ = O ist. Wegen der logischen Verneinung im Slave-Halteglied 132 tritt eine doppelte Verneinung auf. Demgemäß arbeitet die Kombination aus dem XOR-Gatter 134 und dem Slave-Halteglied 132 als D-Typ-Halteglied. Folglich arbeiten für U/D = 1 die Master-Siave-Halteglieder 131, 132 in Verbindung mit den Gattern ... 133 und 134 als D/D-Schaltung. Es ergibt sich dann eine •10 Vorwärtszählung.

Andererseits liefert entsprechend Fig. 15, wenn U/B = Ö • ist, das XNOR-Gatter 133 ein Eingangssignal 0 an das Master-Halteglied 131 für Q₁ = 1 und ein Eingangssignal 1 für Q^ = 0. Die Kombination aus dem XNOR-Gatter 133 und dem Master-Halteglied 131 arbeitet·also als D-Typ-Halteglied. Das XOR-Gatter 134 liefert ein Eingangssignal 1 an das Slave-Halteglied 132 für Q^M = 1 und ein Eingangssignal 0 für Q₁ = 0. Die Kombination aus dem XOR-Gatter· 134 und dem Slave-Halteglied 132 arbeitet also als D-Typ-Halteglied.

Es gilt also für U/B = 0 die Beziehung D/D,und man erhält eine Rückwärtszählung.

An diesem Punkt sei zur Vervollständigung daraufhingewiesen, daß die grundsätzliche Vorwärtszählerstufe nach Fig. 9 in eine Vorwärts-Rückwärts-Zählerstufe umgewandelt werden kann, indem gemäß Fig. 16 ein XNOR-Gatter 136 am Eingang des D-Typ-Master-Haltegliedes 81 und ein weiteres XNOR-Gatter am Eingang des D-Typ-Slave-Halteglieds 82 eingefügt werden. Ein Steuersignal· U/D auf der Leitung 125 veranlaßt die D/D-Halteglieder 81, 82 so zu arbeiten, als ob die XNOR-Gatter

^⁰ 136, 137 nicht vorhanden, also funktionell transparent wären, falls U/D = 1 ist, und entsprechend der Beziehung D/D zu arbeiten, falls U/D = 0 ist. Alternativ können natürlich XOR-Gatter anstelle-der XNOR-Gatter 136, 137 eingesetzt werden mit der Maßgabe, daß die Polarität für die Einwirkung des Signals U/D komplementiert wird.

Auf entsprechende Weise kann die grundsätzliche Rückwärts-

Zählerstufe gemäß Fig. 11 in eine Vorwärts-Rückwärts-Zählerstufe umgewandelt werden, indem gemäß Fig. 17 XOR-Gatter 151 und 152 am Eingang des D-Typ-Master-Halteglieds 91 und des S-Typ-Slave-Halteglieds 92 eingesetzt werden. Wenn ..auf der Leitung 153 U/D = 1 ist, arbeiten die XOR-Gatter 151 und 152 als Inverter,und die Halteglieder 19, 92 arbeiten nach der Beziehung B/D , wodurch sich eine Vorwärtszählung ergibt.. Wenn U/D = 0 ist, arbeiten die Halteiglieder 91 und 92 in Verbindung mit den XOR-Gattern 151 urd 152 nach der Beziehung D/D* , wodurch sich eine Rückwärtszählung ergibt. Es können natürlich XNOR-Gatter anstelle der -XOR-Gatter 151,· 152.eingesetzt werden, wobei dann cie Polarität für den Einfluß des Signals U/S komplementiert werden muß. ■

In Fig. 18 ist eine besondere Schältungsverwirklichung mit einer vierstufigen Emitterfunktionslogik (4-EFL) der Vor- ■ wärts-Rückwärts-Zählerstufe gemäß Fig. 14 dargestellt. Ein Master-Abschnitt innerhalb des gestrichelten Rechtecks 200 enthält ein D-Typ-Halteglied mit den Transistoren 201 bis 205 und einem Widerstand 206 ähnlich den D-Typ-Haitegliedern gemäß Fig. 2 bis 4. Eine durch Transistoren 207 bis ' 212 verwirklichte XOR-Funktion ist in dem D-Typ-Halteglied vorgesehen. Ein als Diode geschalteter Transistor .213 dient als Logikpegelschieber.

Entsprechend enthält ein Slave-Abschnitt innerhalb des gestrichelten Rechtecks 220 ein D-Typ-Halteglied mit den Transistoren 221 bis 224 und einen Widerstand 225. Eine durch die Transistoren 226 bis 231 verwirklichte XNOR-Funktion ist im D-Typ-Halteglied vorgesehen. Ein als Diode geschalteter Transistor 232 dient als Logikpegelschieber. Eine erste Stromquelle 233 treibt den Master-Abschnitt 200 und eine zweite Stromquelle 234 den Slave-Abschnitt 220. Die Widerstände 235 bis 237 haben eine ähnliche Funktion wie die entsprechenden Widerstände in den Fig. 2 bis'4.Man beachte, daß eine fünfte geregelte Bezugsspannung V_Rc zu den vier geregelten Bezugsspannungen. V_R1 bis V_R^ gemäß Fig» 2 bis 4 hinzugefügt .werden muß. Entsprechend·den Angaben

ben in Verbindung mit Fig. 1 bis 4 ist V_R^ um ο,5 positiver als V_R^,und Vd/,. > V_R,, V_Rg, V_R«. sind jeweils um einen Spannungsabfall Vg-g voneinander verschieden.

Venn im Betrieb das über einen Pegelschiebetransistor 238 angelegte Steuersignal C^ auf H- und ein Richtungssteuersignal ai einem mit einer U/B-Steuerleitung 240 verbundenen U/D-Eingangsanschluß 239 logisch 1 oder auf H ist, ■ veranlaßt eine logische 1 am Ausgangstransistor 224· des Slaye-Abschnitts 220 die Transistoren 212 und 207 zu lei- ·ten und Strom über den Widerstand 206 zu ziehen, wodurch der Master-Abschnitt 200 auf logisch 0 eingestellt wird. Umgekehrt veranlaßt eine logische 0 am Ausgangstransistor 224 die Transistoren 211 und 209 zu leiten, wodurch im wesentlichen kein Strom über den Widerstand 206 gezogen wird und der Master-Abschnitt 200 auf logisch 1 eingestellt wird.

Entsprechend veranlaßt, wenn C^ auf L ist und U/D auf H bleibt, ein Ausgangssignal logisch 1 am Transistor 205 im Master-Abschnitt 200 die Transistoren 231 und 226 zu leiten, wodurch im wesentlichen kein Strom über den Widerstand 225 gezogen wird und demgemäß der Slaveabschnitt 220 auf logisch 1 eingestellt wird. Umgekehrt veranlaßt eine logische 0 am Transistor 205 die Transistoren 230 und 228 zu leiten, wodurch ein Strom über den Transistor 223 und den Widerstand 225 gezogen und damit der Slave-Abschnitt 220 auf logisch 0 eingestellt wird. Für U/D = 1 arbeitet also die Schaltung gemäß Fig. 18 entsprechend der Beziehung D/D.

Wenn.bei der Schaltung nach Fig. 18 U/5 = 0 ist, dann, veranlaßt bei C\ auf H eine logische 1 am Transistor 224 die Transistoren 212 und 208 zu leiten, wodurch im wesentlichen kein Strom über den Widerstand 206 fließt und demgemäß der Master-Abschnitt 200 auf logisch 1 eingestellt wird. Entsprechend veranlaßt eine logische 0 am Transistor 224 die Transistoren 211 und 210 zu leiten, so daß ein Strom über den Widerstand 206 fließt und der Masterabschnitt 200 auf logisch 0 eingestellt wird. Der Masterabschnitt 200 arbeitet also als D-Typ-Halteglied. · ■ '

.-47-

Wenn bei U/5 = O C. auf L geht, so wird der Slave~Abschnitt 220 betätigt, und eine logische 1 am Transistor 205 veranlaßt die Transistoren 231 und 227 zu leiten, wodurch ein Strom über den Widerstand 225 gezogen und der Ausgang des Slave-Äbschnitts 220 auf 0 eingestellt wird. Umgekehrt veranlaßt eine logische 0 am Transistor 205 die Transistoren 230 und 229 zu leiten, so daß im wesentlichen kein Strom über den Widerstand 225 fließt und demgemäß der Ausgang des Slave-Abschnittes 220 auf logisch 1 eingestellt wird. Demgemäß arbeitet für U/5 = 0 die Schaltung gemäß Fig. 18 nach der Beziehung D/5.

Zur Verallgemeinerung sei darauf hingewiesen, daß die Schaltung'gemäß Fig. 18 ähnlich der oben beschriebenen Schaltung arbeiten würde, wenn die Ausgangsleitung 241 des Master-Abschnitts 200 mit der Basis der Transistoren 226 und' 228 statt mit der Basis-Kollektorverbindung des Pegelschiebetransistors 232 verbunden würde und die Steuerleitung . 239 an die Basis-Kollektorverbindung des Transistors 232 statt an die Basis der Transistoren 226 und 228 angekoppelt würde. Außerdem könnte analog der Ausgang des Slave-Abschnitts 220 mit der Leitung 242 an die Basis der Transistoren 207 und 209 statt mit der Basis-Kollektorverbindung des Transistors 213 verbunden sein,und die Steuerleitung 239 wäre dann mit der Basis-Kollektorverbindung des Pegelschiebetrans-istors 213 statt der Schaltung gemäß Fig. 18 verbunden.

Unter erneuter Bezugnahme auf Fig. 14 bis 17 dürfte .zu erkennen sein, daß eine Vielzahl der dort dargestellten Vorwärts-Rückwärts-Zählerstufen oder ihre Äquivalente entsprechend der oben angegebenen Bool¹sehen Gleichung zusammengeschaltet werden können, um einen synchronen, binären Vorwärts-Rückwärts-Zähler mit jeder gewünschten Anzahl von Bits oder Stufen zu bilden. Insbesondere werden hexadezimale Zähler in weitem Umfang benutzt und können aus vier solchen Stufen (n = 3) gebildet werden _a Es ist keine Figur vorgesehen^ ^ie einen hexadezimalen Zähler zeigt, aber

ο ι ο ι υ lu

ein solcher Zähler wäre im Hinblick auf die obigen Erläuterungen auf einfache Weise aufzubauen. Es sei jedoch darauf hingewiesen, daß es in der Praxis häufig vorteilhaft ist, Einheiten von Hexadezimalzählern zur Verfügung zu· haben, die selbst wieder miteinander verknüpft werden können. Eine solche Verknüpfung kann erleichtert werden durch Vorsehen eines ODER-Gatters mit fünf Eingägnen am Ausgang jeder Einheit, das ein Steuersignal C^ = CLOCK + Q$ + Q?5 + Q¹Sj¹ + Qq zur Ankopplung an die nächstfolgende Einheit erleichtert werden, wobei es dann nicht erforderlich ist, fünf Leitungen zu dieser Einheit zu führen.. .

Obwohl ein Hexadezimalzähler sich direkt aus den obigen Angaben ableitet, gilt dies nicht für einen binärcodierten Dezimalzähler (BCD). Für einen BCD-Zähler sind vier Bits, d.h. Stufen, wie bei einem Hexadezimalzähler erforderlich, aber die Zählung muß bei 9 anhalten, auf 0 zurückkehren und sich wiederholen, d.h. bei einem BCD-Vorwärts-Zähler muß der Zählwert in numerischer Binärfolge von 0000 bis.1001 laufen und dann auf 0000 zurückkehren.

Fig. 19 zeigt ein logisches Blockschaltbild einer Erweiterung des dreistufigen Vorwärtszählers gemäß Fig. 10 in Richtung" auf einen synchronen Hexadezimalzähler mit Hinzufügüng eines Paares von ODER-Gattern 301 und 302 sowie einer Rückkopplung von GU an je einen Eingang dieser Gatter. Im einzelnen enthält der BCD-VorwärtszäMler gemäß Fig. 19 vier Zählerstufen mit Ausgängen Q_Q bis Q,. Jede Stufe beinhaltet die grundsätzliche Vorwärts-Stufe oder -Zelle gemäß Fig. 9 mit Master-ß-Typ-Haltegliedern 303 bis 306 und Slave-D-Typ-Haltegliedern 307 bis 310. Die Stufen sind Über ODER-Gatter 311 bis 313 miteinander verbunden, um der oben angegebenen Bool^fsehen Gleichung zu genügen.

Die normale Rückkopplung des Släve-Ausgangs zum Master-Eingang der zweiten und dritten Stufe (n = 1 und". 2) ist · durch Gatter 301 und 302 unterbrochen. Das Gatter 301 gibt auf den Eingang des Master-Abschnittes 304 die logische

-49- ■

ODER-Verknüpfung von Q₁ und Q₃, und das Gatter 302 gibt an den Eingang des Master-Abschnitts 305 die logische ODER-Verknüpfung von Q₂ mit Q3.

Im Betrieb sind für die Zählwerte 0 bis 7, d.h. 0000 bis 1110 , die Gatter 301 und 302 funktionell transparent, da Q3 = O ist. Demgemäß erfolgt die BCD-Zählung für 0 bis 7 auf die gleiche Weise wie die Hexadezimalzählüng. _:

Nimmt man jedoch anj daß die Master-Abschnitte positiv flankengetriggert und die Slave-Abschnitte negativ flankengetriggert sind, d.h. daß die Master- und Slave-Abschnitte durch entgegengesetzte Phasen getriggert werden, wie die Angaben C und C in ihren entsprechenden Kästchen angeben, und zwar bei Beendigung des 8. Zählwertes Q, = 1 • und Qq = Q₁ = Q₂ = 0. Demgemäß sind während des 9. Zählwertes di.e Eingangssignale der Master-Abschnitte 304 und 305 logisch 1, während sie bei einem Hexadezimalzähler logisch 0 wären. Aus diesem Grund geht, wenn das Signal CLOCK zu Anfang des 9. Zählwertes von L auf H übergeht, Qq auf H und Q^M, Q₂ gehen beide auf L. Dann ändert sich bei der negativ gerichteten Flanke des 9. Zählwertes Qq auf 1, aber die Slave-Abschnitte 308, 309 und 310 ändern ihren Zustand nicht, da Qq = 1 verhindert, daß C₁, C₂ und C, von' H auf L gehen. Demgemäß sind am Ende des 9. Zählwertes die Ausgänge auf 1001, was binär 9 ist.

Venn weiterhin zu Beginn des 10. Zählwertes das Signal CLOCK von i. auf H geht, so werden Qq bis oB 0000. Dann können beim übergang des Signals CLOCK, von H auf L alle Slave-Abschnitte 307 bis 310 die Zustände ihrer Master-Abschnitte 303 bis 306 übernehmen, und die Ausgänge Q_Q bis Q-z werden 0000. Man erkennt, daß' nachfolgende Taktimpulse CLOCK sich wiederholende Zählwerte 0 bis 9 ergeben und die Ausgangssignale wiederholen.

Abweichend von den bisher mit Bezug auf die Fig. 9 bis 18 beschriebenen Zählern besitzt der BCD-Vorwärtszähler gemäß Fig. 19 eine asynchrone Löschleitung 314, bezeichnet mit

ο I ο / υ

"ASYNC CLEAR", um den Zähler auf Null (OOOO) zurückzustellen. Bei der Ausführung einer solchen asynchronen Löschung wird der Zählwert zu jedem Zeitpunkt unabhängig vom Taktsignal oder dem Zählwert auf Null zurückgestellt. Dänach läuft die Zählung auf die beschriebene Weise von Null aus weiter.

Fig. 20 zeigt das logische Blockschaltbild eines synchronen BCD-Rückwärtszählers, der gleich dem hexadezimalen Rückwärtszähler in Erweiterung des Rückwärtszählers gemäß Fig. 13 ist, wobei aber bestimmte Rückkopplungs- und Logikfunktionen hinzugefügt wurden, um ein Umschalten von 0 auf 9 statt von 0 auf 15 (hexadezimal F) beim Auftretendes nächsten Taktzyklus nach dem Zählwert 0 zu veranlassen. Im einzelnen enthält der BCD-Rückwärtszähler gemäß'Fig.20 die grundsätzlichen Rückwärts-Zählstufen gemäß Fig. 11 mit Master-D-Typ-Haltegliedern 321 bis 324 und Slave-D-Typ-Haltegliedern 325 bis 328 . Die Stufen sind über ODER-Gatter 311 bis 313 verbunden, um der oben angegebenen Bcol*sehen Gleichung zu genügen.

Die Schaltung gemäß Fig. 20 wäre abgesehen von der Einschaltung eines Paares von XOR-Gattern 332 und 333 am Eingang der Slave-Abschnitte 326 bzw. 327 und der Hinzufügung eines ODER-Gatters 334 mit vier Eingängen und eines D-Typ-Haltegliedes 335 ein hexadezimaler Rückwärtszähler.

Ein Eingang des XOR-Gatters 332 ist mit dem Ausgang des Masterabschnittes 322 verbunden, und der Ausgang des. Gatters 332 liegt am Eingang des Slave-Abschnittes 326 der zweiten Stufe. Ein Eingang des XOR-Gatters '333 ist mit dem Ausgang des Master-Abschnitts 323 verbunden, und der Ausgang des Gatters 333 liegt am Eingang des Slave-Abschnittes 327 der dritten Stufe. Darüberhinaus sind alle Ausgänge Q_Q bis GW mit den entsprechenden Eingängen des ODER-Gatters 334 verbunden, dessen Ausgang am Eingang des D-Typ-Haltegliedes 335 liegt. Das Steuerausgangssignal C, vom ODER-Gatter 311 (oder irgendeines der weiteren Steuerausgangssignale C₀, C₁ oder C₂) ist an den Steuereingang C

des Haltegliedes 335 angelegt, damit dieses positiv flankengetriggert wird, und zwar in Phase mit den Master-Haltegliedern 321 Ms 324. Der Ausgang des Haltegliedes 335 ist an die entsprechenden Eingänge der XOR-Gatter 332 und 333 angekoppelt.

Es sei angenommen, daß der Zählwert durch ein Einstellsignal auf einer asynchronen Einstell-Leitung 336, die mit "ASYNC SET« bezeichnet ist, auf Neun (1001) eingestellt wird. Dadurch geht das Halteglied 335 auf L, wodurch die XOR-Gatter 332 und 333 funktionell transparent sind, d.h. ihr Ausgangssignal ist gleich ihrem Eingangssignal. Bei aufeinanderfolgenden Taktimpulsen CLOCK bleibt der Ausgang des Haltegliedes 335 auf L,und der Zähler zählt rückwärts durch O bei Beendigung des 9. Zyklus des Taktsignals CLOCK. Während des L-Abschnittes des 9. Taktzyklus halten die Slave-Abschnitte 325 bis 328 Q_Q bis Q^ auf 0000 fest, wodurch der Ausgang des ODER-Gatters 334 auf 0 gebracht wird. Das Halteglied 335 bleibt jedoch im Zustand L bis zum Auftreten der positiven Flanke des 10. Taktzyklus auf L festgehalten. Dann geht der Ausgang des Haltegliedes 335 auf H.

Wenn der Ausgang des Haltegliedes 335 auf H ist, komplementieren die XOR-Gatter 332 und 333 die Ausgangssignale der Master-Abschnitte 322 bzw. 323 , bevor sie .sie an die Eingänge der Slave-Abschnitte 326 bzw. 327 geben. Demgemäß geht beim Auftreten der negativen Flanke des 10. Taktimpulses der Zählwert auf 10001 statt auf 1111, und zwar wegen der Negierung durch die XOR-Gatter 332 und 333. Beim Auftreten der positiven Flanke des 11. Taktimpulses schaltet der Ausgang des Halteglieds 335 wieder auf L und bleibt während nachfolgender Taktimpulse in diesem Zustand, bis 0000 erreicht ist und der Zyklus sich wieob?holt.

Nachdem nun hexadezimale Vorwärts- und Rückwärtszähler erwähnt worden sind und die BCD-Vorwärts- und Rückwärts-Zähler gemäß Fig. 19 und 20 im einzelnen beschrieben wurden, könnte man vermuten, daß ein synchroner hexadezimaler

O I O / O I U

-52- . ■

BCD-Vorwärts-Rückwärts-Zähler sich unter Anwendung der oben mit Bezug auf Fig. 14 bis 17 erläuterten Umkehrkonzepte verwirklichen läßt. Das ist tatsächlich der Fall, wie das logische Blockschaltbild gemäß. Fig. 21 zeigt.

Entsprechend Fig. 21 läßt sLch ein Ausführungsbeispiel für einen synchronen hexadezimalen BCD-Vorwärts-Rückwärts-Zähler aus den grundlegenden S-Typ-Master-Abschnitten bis 306 und den D-Typ-Slave-Abschnitten 307 bis 310 gemaß Fig. 19 aufbauen, die durch logische Bauteile verbunden sind, welche sich durch ein Logiksignal U/B auf einer Leitung 341 zur Erzielung der Vorwärts-Rückwärts-Zählung und ein weiteres Logiksignal Eg^ auf einer Leitung 342 zur Erzielung entweder einer hexadezimalen oder einer BCD-Zählung steuern lassen. Das soll jetzt genauer beschrieben werden.

Obwohl völlig willkürlich, sei hier zur Erläuterung definiert, daß U/B SS. 1 eine Vorwärtszählung und U/D = 0 eine Rückwärtszählung bewirken, sowie weiterhin, daß Eg_C = 1 eine BCD-Zählung und E_ßC = 0 eine Hexadezimalzählung bewirken.

Gemäß Fig. 21 sind die Stufen durch ODER-Gatter 311 bis 313 verbunden, um der oben angegebenen Bool¹sehen Gleichung zu genügen. Darüberhinaus ^rsind auf die mit Bezug auf die Vorwärts-Rückwärts-Zähler gemäß.Fig.· 14 bis 17 und insbesondere Fig. 16 beschriebene Weise XNOR-Gatter 343 bis 350 am Eingang jedes Masterabschnittes 303 bis und jedes Slaveabschnittes 307 bis 310 eingeschaltet,-um die Vorwärts-Rückwärts-Zählung durch Invertieren der Funktionen der Master- und Slave-Abschnitte nach Bedarf zu steuern, d.h. eine D/D-Beziehung für die Vorwärts-Zählung ■ und eine D/B-Beziehung für die Rückwärts-Zählung zuzulassen.

Darüberhinaus kombiniert zur Veranlassung einer BCD-Rückwärts-Zählung, wie mit Bezug auf Fig. 20 angegeben, ein ODER-Gatter 334 logisch alle Ausgangssignale Q_n bis Q,

und gibt das Ergebnis an ein D-Typ-Halteglied 335. Der Ausgang dieses Haltegliedes ist mit einem Eingang jedes von zwei UND-Gattern 361 und 362 mit je zwei Eingängen verbunden, deren andere Eingänge am Signal E™ auf der Leitung 342 liegen. Der Ausgang des Gatters 361 liegt an einem Eingang eines ODER-Gatters 371» dessen anderer Eingang mit dem Signal U/D auf der Leitung 341 verbunden ist und dessen· Ausgang an einem Steuereingang eines XNOR-Gatters 348 in der dritten Stufe liegt. Auf entsprechende Weise ist der Ausgang des Gatters 362 mit einem Eingang eines ODER-Gatters 372 verbunden, an dessen anderem Eingang das Signal U/D auf der Leitung 341 liegt, und dessen Ausgang mit dem Steuereingang des XNOR-Gatters 346 in der zweiten Stufe verbunden ist.

Im Betrieb wird das Rückkopplungssignal des BCD-Rückkopplungszählers vom Ausgang des Haltegliedes 335 über Gatter 361 und 362 der zweiten und dritten Stufe geführt, wenn Eg_C = 1 ist, und durch'die UND-Gatter 361 und 362 gesperrt, wenn Eg_C = 0 ist. Man erkennt, daß die Sperrfunktion auch auf vielerlei andere Arten erzielt werden kann, ohne von der Erfindung abzuweichen. Eine solche Möglichkeit besteht beispielsweise darin, die UND-Gatter 361, 362 wegzulassen und das Signal E™· auf der Leitung 342 einem fünften Eingang eines erweiterten ODER-Gatters 334 zuzuführen, sowie den Ausgang des Haltegliedes 335 direkt mit den ODER-Gattern 371 und 372 zu verbinden. Dann würde eine Eins auf der Leitung 342 verhindern, daß der Ausgang des Haltegliedes 335 jemals auf H geht, wodurch dessen Funktion prak-· tisch abgeschaltet ist.

Schließlich wird die Rückkopplung des Signals CU zur zweiten und dritten Stufe, die für eine BCD-Vorwärtszählung erforderlich ist und für einen hexadezimalen Betrieb gesperrt werden muß, durch UND-Gatter 363, 364 mit drei Eingängen und ODER-Gatter 365 , 366 mit zwei Eingängen erreicht. Gemäß Fig. 21 wird dasSignal GU einem Eingang jedes der UND-Gatter 363 , 364 mit drei Eingängen in der zweiten bzw. dritten.Stufe zugeführt. Die anderen beiden

O ! O / O IU

Eingänge der UND-Gatter 363, 364 werden durch die Signale U/S auf der Leitung 341 bzw. E₅₀ auf der Leitung 342 gesteuert.

Der Ausgang des UND-Gatters 363 liefert ein Eingangssignal an das ODER-Gatter 365, dessen Ausgang ein Eingangssignal für das XNOR-Gatter 345 bereitstellt. Entsprechend liefert der Ausgang des UND-Gatters 364 ein Eingangssignal für das ODER-Gatter 366, dessen Ausgang ein Eingangssignal an das XNOR-Gatter 34$ gibt. Der andere Eingang des ODER-Gatters 365 ist mit GL verbunden und der andere Eingang des ODER-Gatters 366 mit Q₂.

Wenn im Betrieb U/D" = 1 eine Vorwärtszählung und E^q = 1 eine BCD-Zählung angeben, dann sind alle XNOR-Gatter 343 bis'350 transparent,und die Master- und Slave-Abschnitte

15.arbeiten nach der D/D-Beziehung zur Erzielung der Vorwärts-Zählung. Weiterhin sind die UND-Gatter 363, 364 betätigt· und" führen das Signal Q₃ zu den ODER-Gattern 365, 366 und weiter zu den Eingängen der Master-Abschnitte 304 und 305 der zweiten und dritten Stufe; wie dies für eine BCD-Vorwärtszählung erforderlich ist. Schließlich wird die Rückkopplung ¥ürdas Rückwärtszählen vom Halteglied 335 durch die XNOR-Gatter 346 und 348 praktisch unbeachtet gelassen, da deren Steuereingänge durch das Signal U/S über die ODER-Gatter 372 bzw. 371 auf H gehalten werden.

Für eine BCD-Rückwärts-Zählung sind U/D = 0 und E_ßC· = 1. Dann arbeiten die XNOR-Gatter 343 bis 345 , 347, 349, 350 als Inverter, wodurch die Master-Slave-Beziehung für die Rückwärtszählung auf D/D mit Ausnahme der Slave-Abschnitte 308 und 309 der zweiten und dritten Stufe geändert werden, die jetzt durch die Rückkopplung vom Halteglied 335 über die betätigten UND-Gatter 361 , 362 gesteuert werden, wie dies für eine BCD-Rückwärtszählung erforderlich ist. Die Rückkopplung des Signals CU zur zweiten und dritten Stufe ist für eine Rückwärtszählung nicht erforderlich und wird durch das Eingangssignal U/S = 0 für die UND-Gatter 363' und 364 "gesperrt. Demgemäß arbeitet für U/S = 0 und

-55- . ,

die Schaltung gemäß Fig. 21 im Ergebnis wie die Schaltung gemäß Fig.. 20 und ergibt eine BCD-Rückwärtszählung.

Es sei jetzt auf das hexadezimale Vorwärtszählen eingegangen, d.h. U/ß = 1 und Eg_C = 0. Wie oben erläutert, be-

. 5 wirkt U/D = 1, daß die Master- und Slave-Abschnitte in

■ D/D-Beziehung arbeiten und vorwärts zählen. Da Eg« = 0 ist, schalten die UND-Gatter 363 und 364 die Q^-Rückkopplung ab,und die UND-Gatter 361 und 362 schalten die BCD-Rückwärtszähl-Rückkopplung vom Halteglied 335 ab. Demgemäß zählt die Schaltung gemäß Fig. 21 vorwärts genau wie eine vierstufige Erweiterung der Schaltung gemäß Fig. 13 und 16, und zwar hexadezimal.

Schließlich sind für eine hexadezimale Rückwärtszählung U/D β 0'und.Eg« = 0. Dann sind die Steuereingangssignale' für alle Gatter 343 bis 350 auf L, so daß sie als Inverter wirken und die Master-Slave-Beziehung zur Rückwärtszählung auf D/B ändern. In diesem Zustand zählt also die Schaltung gemäß Fig. 21 hexadezimal rückwärts, wie eine vierstufige Erweiterung der Schaltungen gemäß Fig. 1.0 und. 16.

Fig. 21 zeigt eine "SYNC E_pL"-Leitung 381 sowie Eingänge Pq bis P-2, die mit den Master-Abschnitten 303 bis 306 zur Betätigung und Durchführung einer Paralleleingabe vorgesehen· sind, d.h. ein Einstellen des Zählers auf jeden ge- . wünschten Stand.

Die·Erfindung ist zwar teilweise unter Bezugnahme auf spezielle Ausführungsbeispiele beschrieben worden, diese Einzelheiten sollen aber nur zur Erläuterung und nicht zur Einschränkung dienen. Der Fachmann erkennt, daß zahlreiche Abänderungen im Aufbau und der Betriebsweise möglich sind, ohne vom Wesen der Erfindung abzuweichen. Beispielsweise können die Kollektoren der mit der Betriebsspannung V_Cq in Fig. 1 bis 4 verbundenen Transistoren auch an die Spannung V_R^ angeschaltet werden, wodurch eine V_cc-Sammelleitung für die Schaltung unnötig wird, aber auf Kosten höheren

O I O / O !U

Stroms und höherer Stromimpulse auf der V_Ri!}-Leitung. Außerdem können natürlich auch die Logikpegel auf V_cc statt auf VnA bezogen werden, indem einfach Vq^ weggelassen wird und alle mit Vp^ verbundenen Punkte an gelegt werden. In bekannter Weise können sich dann die Logikpegel mit Ϋ~~ ändern, wobei aber die zusätzliche geregelte Bezugsspannung Vn^ unnötig wird.

Darüberhinaus ist, wie oben an mehreren Stellen angedeutet, die Erfindung nicht auf die bestimmten Typen logi- scher Und steuerbarer logischer Elemente beschränkt, die mit Bezug auf die verschiedenen Figuren der"Zeichnungen· beschrieben worden sind. Es gibt eine große Vielzahl logisch äquivalenter Möglichkeiten, die vorstehend gegebenen Lehren zu verwirklichen. Alle diese Möglichkeiten liegen im Bereich der Erfindung.

Schließlich ist die Erfindung nicht auf die speziellen, hier beschriebenen Schaltungsverwirklichungen einge- \ schränkt. Es können andere Typen von Transistoren, beispielsweise und ohne Einschränkung pnp-Transistoren und MOS-Transistoren, verwendet werden, wenn in bäc annter Weise Polaritäten und weitere Maßnahmen in Betracht gezogen werden.

Leerseite

Claims (33)

BLUMBACH · WESER · BERGEN · K ZWIRNER · HOFFMANN PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN , Patentconsult Radeckestraße 43 8000 München 40 Telefon (089) 883603/883604 Telex 05-212313 Telegramme Patenlconsull Patentconsult Sonoenberger Straße 43 6200 Wiesbaden Telefon (06121)562943/561998 Telex 04-186237 Telegramme Patentconsult Western Electric Company Incorporated Scavuzzo, R.J. 6 New York, N.Y. 10038, USA Patentansprüche

1. . Invertierende Halteschaltung zur Aufnahme eines Datensignals an einem Eingangsanschluß (10)/zur Speicherung des Komplements dieses Signals und zur Bereitstellung ■ des Komplements an einem Ausgangsanschluß (24), mit einer Speicherzelle (17), die einen Halteeingang (26), einen Steuereingang (19) und einen Ausgang (23) besitzt,. und mit einer ersten Stromsteuereinrichtung (12, 14), die einen ersten und einen zweiten Stromweg zur Zuführung eines Stroms zu einem ersten gemeinsamen Knotenpunkt sowie eine erste Steuereinrichtung aufweist·, die bestimmt, welcher· der beiden Stromwege leitet, wobei·der erste Stromweg mit dem Steuereingang der Speicherzelle und die Steuereinrichtung mit dem Eingangsanschluß (10) verbunden sind, dadurch gekennzeichnet, daß' der zweite Stromweg mit einem Anschluß für eine erste Versor'gungsspannung (V_nr)verbunden ist, daß eine zweite Stromsteuereinrichtung (32, 34) ein zweites Paar von Stromwegen zur Zuführung eines Stroms zu einen zweiten gemeinsamen Knotenpunkt und eine zweite Steuereinrichtung (27, 28) aufweist, die bestimmt, welcher Stromweg des zweiten Paares von Strorawegen leitet,. . .

und daß einer der Stromwege des zweiten Paares mit dem er-

sten gemeinsamen Knotenpunkt der ersten Stromsteuereinrich-

München: R. Kramer Dipl.-Ing. · W.Weser Dipl.-Phys. Dr. rer. nat. · E. Hoffmann Dipl.-Ing. Wiesbaden: P. G. Blumbach Dipl.-Inj. ■ P. Bergen Prof. Dr. jur. Dipl.-Ing., Pat.-Ass., Pat.-Anw. bis 19.79 ■ G. Zwirner Dipl.-Ing. Dip'.-W.-Ing.

313781U

tung und der andere Stromweg des zweiten Paares mit dem Halteeingang (2.6) der Speicherzelle verbunden sind.

2. Halteschaltung nach Anspruch 1,

dadurch gekennzeichnet, daß ein Anschluß zur Anschaltung an eine zweite Versorgungsspannung (Vgg)» die weniger positiv als die erste Versörgungsspannung ist, und eine Einrichtung (36) vorgesehen sind, die bei Anlegen der ersten und zweiten Versörgungsspannung als Konstantstromquelle arbeitet, und daß die Konstantstromquelleneinrichtung zwisehen den zweiten gemeinsamen Knotenpunkt und den Anschluß zur Ankopplung der zweiten Versörgungsspannung geschaltet ist.

3. " Halteschaltung nach Anspruch 1 mit einem Anschluß zur Ankopplung der Halteschaltung an eine Konstantstromquelle (36), an die erste Versorgungsspannung (Vq_C) und an eine zweite Versorgungsspannung (V™™), dadurch gekennzeichnet, daß die erste Stromsteuereinrichtung folgende Bauteile aufweist:
einen ersten Transistor (12) mit einer Basis, die an den Steuereingangsanschluß (10) angeschaltet ist, mit einem Kollektor und mit einem Emitter; einen zweiten Transistor (14) mit einer Basis, die mit einer ersten Bezugsspannung (V^p) verbunden ist, einem Kollektor, der mit dem ersten VersörgungsSpannungsanschluß verbunden ist, und mit einem Emitter, der mit dem Emitter des ersten Transistors und dem ersten -gemeinsamen Knotenpunkt verbunden ist; · " und daß die Speicherzelle folgende Bauteile beinhaltet: einen ersten Transistor (18) mit einer Basis, die mit einer zweiten Bezugsspannung ^03) verbunden ist, einem Kollektor und wenigstens einem ersten Emitter (19), der mit dem Kollektor des ersten Transistors verbunden ist, sowie mit einem zweiten Emitter (26);.
ein Widerstandselement (22), das zwischen den Kollektor

35·des dritten'Transistors und eine dritte Bezugsspannung geschaltet ist und einen vierten Transistor (20)

mit einer Basis, die mit dem Kollektor des dritten Transistors verbunden ist, einem Kollektor, der an dem ersten Versorgungsspannungsanschluß liegt, und mit wenigstens einem ersten Emitter (25), der mit dem zweiten Emitter des dritten Transistors verbunden ist, sowie mit · . einem zweiten Emitter, der an dem Ausgangsanschluß (24) liegt.

4. Halteschaltung nach Anspruch 3,

dadurch gekennzeichnet, daß zur Bildung einer Zählerzelle eine nichtinvertierende Halteschaltung (42) in Master-Slave-Ausführung vorgesehen ist, wobei die invertierende Halteschaltung eine Master-Halteschaltung (40) und die nichtinvertierende Halteschaltung die Slave-Halteschaltung (42)· bilden, und daß die nichtinvertierende Halteschaltung folgende Bauteile aufweist:

einen fünften Transistor (50) mit einer Basis, die ander zweiten Bezugsspannung (V_R,) liegt, einem Kollektor und wenigstens einem ersten Emitter (55), der mit dem Ausgangsanschluß (57) der Halteschaltung (40) verbunden ist, sowie mit einem zweiten Emitter (56) j

ein Widerständselement (61), das zwischen den Kollektor des fünften Transistors und die dritte Bezugsspannung (V_RO geschaltet ist; und
einen sechsten Transistor (51) mit einer Basis, die mit den Kollektor des fünften Transistors verbunden ist, einem mit dem positiven Versorgungsspannungsanschluß verbundenen Kollektor und mit wenigstens einem ersten Emitter (53), der mit dem Eingangsanschluß (10) der Halteschaltung •verbunden ist, sowie mit einem zweiten Emitter (54), der mit dem zweiten Emitter des fünften Transistors verbunden ist.

5. Kombinierte Halteschaltung gemäß Anspruch 4, dadurch gekennzeichnet, daß die Stromsteuereinrichtung einen Stromweg vom gemeinsamen Verbindungspunkt der Emitter des ersten (12) und zweiten (14) Transistors oder vom gemeinsamen Verbindungspunkt des zweiten Emitters (26) d^a3

dritten Transistors (18) und des ersten Emitters (49) des vierten Transistors (44) abhängig vom Zustand eines Takteingangssignals bereitstellt, und daß eine Schalteinrichtung (58, 59) einen Stromweg vom gemeinsamen Verbindungspunkt des zweiten Emitters (56) des fünften Transistors und des zweiten Emitters (54) des sechsten Transistors oder vom gemeinsamen Verbindungspunkt des ersten Emitters (55) des fünften Transistors abhängig vom Zustand des Takteingangssignals bereitstellt.

6. ' Kombinierte Halteschaltung nach Anspruch 5,

dadurch gekennzeichnet, daß die erste und die zweite ' . Stromsteuereinrichtung so an das Takteingangssignal ange-• schaltet sind, daß ein Stromweg vom gemeinsamen Verbindungspunkt der Emitter des ersten und zweiten Transistors etwa gleichzeitig mit der Herstellung eines Stromweges vom gemeinsamen Verbindungspunkt des zweiten Emitters des fünften Transistors und des zweiten Emitters des sechsten Transistors bereitgestellt wird, und daß ein Stromweg vom gemeinsamen Verbindungspunkt des zweiten Emitters des dritten Transistors mit dem ersten Emitter des vierten Transistors etwa gleichzeitig mit der Herstellung eines Stromwegs vom." gemeinsamen Verbindungspunkt des ersten Emitters des fünften Transistors- mit dem Ausgangsanschluß der Halteschaltung bereitgestellt wird. ·

7. Kombinierte Halteschaltung nach Anspruch 4, •gekennzeichnet durch eine Einrichtung zur Betriebseinleitung (Initialisierung) der Zählerzelle mit folgenden Bauteilen:
- ein siebter Transistor (65) mit einer Basis, die an der ersten Bezugsspannung (V_R2) liegt, einem Kollektor, der mit dem zweiten Emitter (54) des sechsten Transistors (51) verbunden ist, und mit einem Emitter; einen achten Transistor (64) mit einer Basis, die mit einem·Initialisierungs-Eingangsanschluß (29) verbunden ist, der ein Initialisierungssignal .aufnehmen kann, mit einem Kollektor und mit einem Emitter, der mit dem Emitter des

siebten Transistors verbunden ist, wobei ein dritter Emitter (71) des fünften Transistors (70) mit dem Kollektor des achten Transistors verbunden ist; eine Stromsteuereinrichtung (29) zur Bereitstellung eines ersten Stromwegs vom gemeinsamen Verbindungspunkt der Emitter des ersten (12) und zweiten (14) Transistors und eines"zweiten Stromweges vom gemeinsamen Verbindungspunkt der Emitter des siebten (65) und achten (64) Transistors während einer Betriebseinleitungsoperation.

8. ' Kombinierte Halteschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Stromsteuereinrichtung weiterhin einen dritten Stromweg vom gemeinsamen Verbindungspunkt des zweiten Emitters (26) des dritten Transistors (18) mit dem ersten Emitter (49) des vierten Transistors (44) sowie einen vierten Stromweg vom gemeinsamen Verbindungspunkt des Ausgangsanschlusses (48) der Halteschaltung mit dem ersten Emitter (73) des fünften Transistors (70) bereitstellt, und daß der erste und zweite Stromweg oder der dritte und vierte Stromweg abhängig vom Zustand eines Takteingangssignals mit Bezug auf eine vierte Bezugsspannung während einer Operation, die keine · .Betriebseinleitungsoperation ist, gewählt werden.

9. Halteschaltung nach Anspruch 3, dadurch gekennzeichnet, daß eine nichtinvertierende Halteschaltung (42") vorgesehen ist, die eine Slave-Halteschaltung bildet, daß ·

A. die nicht invertierende Halteschaltung folgende Bauteile aufweist:

I) einen fünften Transistor (70) mit einer Basis, die an der zweiten Bezugsspannung liegt, einem Kollektor und wenigstens einem ersten, einem zweiten und einem dritten Emitter;

. II) ein Widerstandselement (61), das zwischen den Kollektor des fünften Transistors und den positiven VersorgungsSpannungsanschluß geschaltet ist; III) einen sechsten Transistor (51) mit einer Basis, die

mit dem Kollektor des fünften Transistors verbunden ist, einem Kollektor, der an dem ersten Versorgungsspannungsanschluß (Vqq) liegt, und mit wenigstens einem ersten Emitter (53), der mit dem Eingangsan-Schluß (10) der Halteschaltung verbunden ist, sowie mit einem zweiten Emitter (54), der mit einem ersten Emitter (72) des fünften Transistors verbunden ist;

IV) ein siebter Transistor (65) mit einer Basis, die an der ersten Bezugs spannung (V^₂) liegt., einem mit dem ersten Emitter (72) des fünften Transistors verbundenen Kolektor und mit einem Emitter;

V) ein achter Transistor (64) mit einer Basis, die mit einem Initialisierungs-Eingangsanschluß (29) verbunden .ist, welcher ein Initialisierungssignal aufneh-

•15 . men kann, einem Kollektor , der mit dem zweiten Emitter (71) des fünften Transistors verbunden ist, und mit einem Emitter, der mit dem Emitter des siebten Transistors verbunden ist;

VI) ein neunter Transistor (77) mit einer Basis, die an · der ersten Bezugsspannung (V_Rp) liegt, einem Kollektor, der mit dem dritten Emitter (73) des fünften Transistors verbunden ist, und mit einem Emitter;

VII) ein zehnter Transistor (76) mit einer Basis, die mit dem Ausgangsanschluß der Halteschaltung verbunden ist, einem Kollektor, der an dem ersten Versorgungsspannungsanschluß (V_cc) liegt, und mit einem Emitter, der mit dem Emitter des neunten Transistors verbunden ist·;

B. ferner eine Stromsteuerungseinrichtung (29) vorgesehen ist, um einen ersten Stromweg vom gemeinsamen Verbindungspunkt der "Emitter des ersten (12) und zweiten (14) Transistors sowie einen zweiten Stromweg vom gemeinsamen • Verbindungspunkt der Emitter des siebten (65) und achten ■(64) Transistors während einer Betriebseinleitungsopera-. tion bereitzustellen.

10. Kombinierte Halteschaltung nach Anspruch 9, dadurch gekennzeichnet, daß die Stromsteuereinrichtung · ferner einen dritten Stromweg vom gemeinsamen ■Verbindungspunkt des zweiten Emitters des dritten Transistors (.18) mit dem ersten Emitter des vierten Transistors (44) und einen vierten Stromweg vom gemeinsamen Verbindungspunkt der Emitter des neunten (77) und zehnten (7.6) Transistors bereitstellt, und daß der erste und zweite Stromweg oder der dritte und vierte Stromweg abhängig vom Zustand eines Takteingangssignals mit Bezug auf eine vierte Bezugsspannung während einer Operation gewählt werden, die keine· Betriebseinleitungsoperation ist.

11. Synchroner Binärzähler mit einer Vielzahl von mit- · einander verknüpften Zellen 0 bis N, wobei jede Zelle ein Master-Halteglied (81, 91) mit einem · Dateneingang, einem

Steuereingang und einem Ausgang Q und'ein Slave-Halteglied (82, 92) mit einem Dateneingang, einem Steuereingang und einem Ausgang Q^ enthält,
dadurch gekennzeichnet, daß für 0 < i < η das Master-Halteglied (81, 91) durch eine erste Phase eines' an den. Steuereingang angelegten Steuersignals C^ zur Aufnahme und Speicherung von Daten betätigt und während einer zweiten Phase des Steuersignals C. gesperrt wird,
daß das Slave-Halteglied (82,. 92) durch die erste Phase von C^ gesperrt und die zweite Phase von C^ betätigt wird, daß eines der Halteglieder ein invertierendes¹ Halteglied und das andere ein nichtinvertierendes Halteglied ist, und daß eine Einrichtung vorgesehen ist, die den Ausgang des Slave-Haltegliedes mit dem Dateneingang des Master-Haltegliedes verbinden, sowie eine Einrichtung, die den Ausgang des Master-Haltegliedes mit dem Dateneingang des Slave-Haltegliedes verbindet, und eine Einrichtung zur Verbindung der Zellen derart, daß gilt:

C₁ = CLOCK + Q^₁ -ι- Q^M_₂ ... + Q^ + Qq wobei "CLOCK" ein an den Zähler anzulegendes Zählsignal angibt.

■J,

137Ö1U

-8-

12. Zähler nach Anspruch 11,

dadurch gekennzeichnet, daß das Master-Halteglied ein invertierendes Halteglied und das Slave-Halteglied ein nichtinvertierendes Halteglied ist, wodurch der Zähler als Vorwärtszähler arbeitet.

13. Zähler nach Anspruch 12,

dadurch gekennzeichnet, daß das Master-Halteglied ein D-Typ-Halteglied und das Slave-Halteglied ein D-Typ-Halteglied sind.

14. Zähler nach Anspruch 11,

der für einen Betrieb als BCD-Zähler vorgesehen ist und vier Zellen (n = 3) aufweist,

dadurch gekennzeichnet, daß in der zweiten Zelle (i = 1) . eine erste ODER-Funktion (301) in der Kopplung zwischen dem Ausgang des Slave-Haltegliedes und dem Dateneingang des Master-Haltegliedes vorgesehen ist, derart, daß GL+GW an den Dateneingang des Master-Haltegliedes gelangen , und daß in der dritten Zelle (i = 2) eine zweite ODER-Funktion (302) in der Kopplung zwischen dem Ausgang des Slave-Haltegliedes und dem Dateneingang.des Master-Halte-. gliedes verwirklicht ist, derart, daß Q₂ + GW an den.Dateneingang des Master-Haltegliedes gelangen.

15. Zähler nach Anspruch 11,

dadurch gekennzeichnet, daß das Master-Halteglied (91) ein 25· nichtinvertierendes Halteglied und das Slave-Halteglied (S2) ein invertierendes Halteglied sind, wodurch der Zähler als Rückwärtszähler arbeitet. ■

16. Zähler nach Anspruch 15,

dadurch gekennzeichnet, daß das Master-Halteglied ein D- · Typ-Halteglied und das Slave-Halteglied ein D-Typ-Halte-.glied sind.

17. Zähler nach Anspruch 15>

für einen Betrieb als BCD-Zähler" mit vier Zellen (n = 3),

dadurch gekennzeichnet, daß eine ODER-Funktion (334) vorgesehen ist, die an einem Ausgang Q_Q + Q^ + Q₂ + CU liefert,·' ferner ein inverti-erendes Halteglied (335) mit einem Dateneingang, der mit dem Ausgang der ODER-Funktion verbunden ist, einem·Steuereingang und einem'Ausgang Qp, : das durch die an den Steuereingang angelegte erste Phase von C. "betätigt und durch die zweite Phase von C. gesperrt wird, daß in der zweiten Zelle (i = 1) eine erste XOR-Funktion (323) in der Kopplung zwischen dem Ausgang des Master-Haltegliedes (322) und dem Dateneingang des Slave-Haltegliedes (326) vorgesehen ist, derart, daß die Exklusiv-ODER-Verknüpfung von QV und Qp an den Dateneingang des Slave-Haltegliedes angelegt wird, und daß in der dritten Zelle (i = 2) eine zweite XOR-Funktion (333) in der Kopplung zwischen dem Ausgang des Master-Hält'eglieds mit dem Dateneingang des Slave-Halteglieds .verwirklicht

M ist, derart, daß die Exklusiv-ODER-Yerknüpfung von Q₂ und Qp an den Dateneingang des Slave-Haltegliedes gelangt.

18. ■ ' Zähler nach Anspruch 17,

dadurch gekennzeichnet, daß das letzterwähnte invertierende Halteglied ein B-Typ-Halteglied ist..

19. * Zähler nach Anspruch 11,

dadurch gekennzeichnet, daß das Master-Halteglied (121) eine Einrichtung (123) aufweist, die unter Ansprechen auf ein Richtungsst.euersignal das Master-Halteglied veranlaßt, abhängig von einem ersten Zustand des Richtungssteuersignals als invertierendes Halteglied zu arbeiten und in Abhängigkeit von einem zweiten Zustand des RichtungsSteuersignals als nichtinvertierendes Halteglied zu arbeiten,

30' und daß das Slave-Halteglied eine Einrichtung (124) aufweist, die unter Ansprechen auf das Richtungssteuersignal das Slave-Halteglied abhängig vom ersten Zustand des Richtungssteuersignals veranlaßt, als nichtinvertierendes Halteglied und abhängig von dem zweiten Zustand des Richtungs-Steuersignals als invertierendes Halteglied zu arbeiten, wodurch der Wähler als Vorwärts-Rückwärts-Zähler arbeitet.

20. Zähler nach Anspruch 19,

dadurch gekennzeichnet, daß für wenigstens eine der Zellen das Master-Halteglied einen nichtinvertierenden Haltegliedteil und eine XOR-Funktion (123) in der Kopplung zwi-. sehen dem Ausgang des Slave-Haltegliedes und dem nichtinvertierenden Haltegliedteil des Master-Haltegliedes enthält,, derart, daß abhängig vom ersten Zustand des an einen Eingang der XOR-Funktion angelegten Richtungssteuer.signals das Master-Halteglied als invertierendes Halteglied und abhängig vom zweiten Zustand des Richtungssteuersignals -das Master-Halteglied als nichtinvertierendes Halteglied arbeiten.

21. " " Zähler nach Anspruch·20,

die . . dadurch gekennzeichnet, daß für wenigstens eine Zelle das · Slave-Halteglied einen nichtinvertierenden Haltegliedteil und'eine XNOR-Funktion (124) in der Kopplung zwischen dem Ausgang des Master-Haltegliedes und dem nichtinvertierenden Haltegliedteil des Slave-Haltegliedes aufweist, "derart» daß abhängig vom ersten Zustand des an einen Eingang der XNOR-Funktion angelegten Richtungssteuersignals das Slave-Halteglied als nichtinvertierendes Halteglied und abhängig vom zweiten'Zustand des Riehtungssteuersignals das Slave-Halteglied als invertierendes Hälteglied arbeiten. ·

22. Zähler nach Anspruch 20,

dadurch gekennzeichnet, daß für die wenigstens eine Zelle das'Slave-Halteglied einen invertierenden Haltegliedteil und eine XOR-Funktion (152) in.der Kopplung zwischen dem •Ausgang des Master-Haltegliedes und dem invertierenden Haltegliedteil des Slave-Haltegliedes enthält, derart, daß abhängig vom ersten Zustand des an einen Eingang der XOR-Funktion angelegten Richtungssteuersignals das Slave-Halteglied als nichtinvertierendes Halteglied und abhängig vom zweiten Zustand- des Richtungssteuersignals das Slave-• Halteglied als invertierendes Halteglied arbeiten.

23. Zähler nach Anspruch 19,

dadurch gekennzeichnet, daß für wenigstens eine der Zellen das Masterhalteglied (131, 81) einen invertierenden Haltegliedteil und eine XNOR-Funktion (133, 136) in der Kopplung zwischen dem Ausgang des Slave-Haltegliedes und dem invertierenden Haltegliedteil des Master-Haltegliedes enthält, derart, daß in Abhängigkeit vom ersten Zustand des an einen Eingang der XNOR-Funktion angelegten Richtungssteuersignals das Master-Halteglied als invertierendes Halteglied und abhängig vom zweiten Zustand des Richtungssteuersignals als nichtinvertierendes Halteglied arbeitet.

24. Zähler nach Anspruch 23, ■ ' dadurch gekennzeichnet, daß für die eine Zelle das Slave-Halteglied einen nichtinvertierenden Haltegliedteil und .

eine XNOR-Funktion (137) in der Kopplung zwischen dem Ausgang des Master-Haltegliedes und dem nichtinvertierenden Haltegliedteil des Slave-Haltegliedes enthält, derart, daß abhängig vom ersten Zustand des an einen Eingang der XNOR-Funktion angelegten Richtungssteuersignals das Slave-Halteglied als nichtinvertierendes Halteglied und abhängig vom zweiten Zustand des Richtungssteuersignals als invertierendes Halteglied.arbeitet.

25. Zähler nach Anspruch 23, .

.dadurch gekennzeichnet, daß für die eine Zelle das Slave-Halteglied einen invertierenden Haltegliedtei'l und eine XOR-Funktion (134) in der Kopplung zwischen dem Ausgang des Master-Halteglieds und dem invertierenden Haltegliedteil des Slave-Halteglieds enthält, derart, daß abhängig vom ersten Zustand des an einen Eingang der XOR-Funktion angelegten Richtungssteuersignals das Slave-Halteglied.als nichtinvertierendes Halteglied und abhängig vom zweiten Zustand des Richtungssteuersignals als invertierendes Halteglied arbeitet.

26. Zähler nach Anspruch 19,

3'5 dadurch gekennzeichnet, daß für wenigstens eine der Zellen das Master-Halteglied einen invertierenden Haltegliedteil

und eine XOR-Funktion in der Kopplung zwischen dem Ausgang des Slave-Haltegliedes und dem invertierenden Haltegliedteil des Master-Haltegliedes enthält, derart, daß abhängig vom ersten Zustand des an einen-Eingang der'XOR-Funktion • 5 angelegten Richtungssteuersignals das Masterhalteglied als invertierendes Halteglied und abhängig vom zweiten Zustand des Richtungssteuersignals als nichtinvertierendes Halteglied arbeitet.

27. Zähler nach "Anspruch 26,

dadurch gekennzeichnet, daß für die wenigstens eine Zelle das Slave-Halteglied einen nichtinvertierenden Haltegliedteil und eine XOR-Funktion in der Kopplung zwischen dem Ausgang des Master-Haltegliedes und dem nichtinvertierenden Haltegliedteil des Slave-Haltegliedes enthält, derart, daß .15 abhängig vom ersten Zustand des an einen Eingang der XOR-Funktion angelegten Richtungssteuersignals das Slave-Halteglied als nichtinvertierendes Halteglied und abhängig vom zweiten Zustand des Richtungssteuersignals als invertierendes Halteglied arbeitet.

28. Zähler nach Anspruch 26,

dadurch gekennzeichnet, daß für die wenigstens eine Zelle das Slave-Halteglied einen nichtinvertierenden Haltegliedteil und eine XNOR-Funktion in der Kopplung zwischen dem Ausgang des Master-Halteglieds und-dem invertierenden Haltegliedteil' des Slave-Halteglieds enthält, derart, daß abhängig vom ersten Zustand des an einen Eingang der XNOR-Funktion angelegten Richtungssteuersingals das Slave-Halteglied als nichtinvertierendes Halteglied und abhängig vom zweiten Zustand des Richtungssteuersignals· als invertierendes Halteglied arbeitet.

29. Zähler nach Anspruch 19,

dadurch gekennzeichnet, daß für wenigstens eine der Zellen das Master-Halteglied einen nichtinvertierenden Haltegliedteil und eine XNOR-Funktion in der Kopplung zwischen dem Ausgang des Slave-Haltegliedes und dem nichtinvertierenden

Haltegliedteil des Master-Haltegliedes enthält, derart, daß abhängig vom ersten Zustand des an einen Eingang der XNOR-Funktion angelegten RichtungsSteuersignals das . Master-Halteglied als invertierendes Halteglied und abhängig vom zweiten Zustand des Richtungssteuersignals als nichtinvertierendes Halteglied arbeitet.

30. Zähler nach..Anspruch 29 _f

dadurch gekennzeichnet, daß für die wenigstens .eine'Zelle das Slave-Halteglied einen.nichtinvertierenden Haltegliedteil und eine XOR-Funktion in der Kopplung zwischen dem Ausgang des Master-Haltegliedes und dem nichtinvertierenden Haltegliedteil des Slave-Haltegliedes enthält, derart, daß abhängig vom ersten Zustand des an einen Eingang der XOR-Funktion angelegten Richtungssteuersignals das Slave-Halteglied als nichtinvertierendes Halteglied und abhängig vom zweiten Zustand des Richtungssteuersignals als inver-·. tierendes Halteglied arbeitet. "

31. Zähler nach Anspruch 29, ·

dadurch gekennzeichnet, daß für die wenigstens eine Zelle' das Slave-Halteglied einen nichtinvertierenden Haltegliedteil und eine XNOR-Funktion injder Kopplung· zwischen dem' Ausgang des Master-Haltegliedes und dem invertierenden Haltegliedteil des Slave-Haltegliedes enthält,'derart, daß abhängig vom ersten Zustand des an einen Eingang der XNOR-Funktion angelegten Richtungssteuersignals das Slave-Halteglied als nichtinvertierendes Halteglied und abhängig vom • zweiten Zustand des Richtungssteuersignals als invertieren- _ des Halteglied arbeitet.

32. Zähler nach Anspruch 19,

dadurch gekennzeichnet, daß der Zähler vier Zellen (n = 3) aufweist und für eine hexadezimale Betriebsweise geeignet ist. . ' .

33. Zähler nach Anspruch 32,

der abhängig von einem ersten Zustand eines Betriebsweisen-

Steuersignals in der BCD-Betriebsweise und abhängig von einem zweiten Zustand des Betriebsweisen-Steuersignals in der hexadezimalen Betriebsweise arbeiten kann, gekennzeichnet durch eine Einrichtung, die unter Ansprechen auf das. Richtungssteuersignal und das Betriebsweisen-Steuersignal abhängig vom ersten Zustand des Richtungssteuersignals und dem ersten Zustand des Betriebsweisen^-Steuersignals die logische ODER-Verknüpfung von GL und Q, an den Dateneingang des Master-Haltegliedes der zweiten Stufe (i = 1) und die logische ODER-Verknüpfung von Q₂ und GU an den Dateneingang der dritten Stufe (i = 2) liefert, eine ODER-Funktionseinrichtung , die an ihrem Ausgang Q₀ + Q₁ + Q₂ + Q, liefert,

ein invertierendes Halteglied mit"einem Dateneingang, der mit dem Ausgang der ODER-Funktionseinrichtung verbunden ist, einem Steuereingang und einem Ausgang Qp, das durch die erste Phase des an den Steuereingang angelegten Signals C_i betätigt und durch die zweite Phase von C. gesperrt wird, und

eine Einrichtung, die unter Ansprechen auf das Richtungssteuersignal und das Betriebsweisen-Steuersignal abhängig vom zweiten Zustand des Richtungssteuersignals und dem ersten Zustand des Betriebsweisen-Steuersignals die Exklu-

M
siv-ODER-Verknüpfung von Q^ und Q_p des Dateneingangssignals für das Slave-Halteglied der zweiten Zelle und die Exklu-

M
siv-ODER-Verknüpfung von Q₂ und Qp des Dateneingangssignals für das Slave-Halteglied der dritten Zelle liefert.