JP2017126925A - 撮像装置 - Google Patents
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Abstract
【課題】短時間での通常撮像用の信号読出し及び焦点調整用の信号読み出しを実現可能な撮像装置を提供すること。【解決手段】選択した画素信号に対し色毎に画素信号数を1/nに減らす1/n間引きを行って読み出す場合において、第二の信号だけを読み出す通常駆動行と、間引かれた領域において第一の信号及び第二の信号を読み出す焦点調整駆動行を設け、焦点調整駆動行読み出し時は分解能設定部によってアナログデジタル変換部の分解能を通常駆動用読み出し時に比べて低く設定する。【選択図】図1
Description
本発明は、撮像装置に関し、特に撮像素子の駆動方法に関する。
近年、デジタルカメラやビデオカメラといった撮像装置においては、高速で運動する動体を美しく撮影するために動画におけるフレームレートの向上が望まれている。高フレームレートを実現するためには読み出し時間を短縮する必要があるため、CMOSイメージセンサ(以下、「CMOSセンサ」と呼ぶ)等の撮像素子の垂直駆動において、選択した画素信号に対し色毎に画素信号数を1/nに間引くことで撮像に使用する垂直画素信号数を1/nに減らして読み出し時間の短縮を図っている。
更に、CMOSセンサ等の撮像素子を用いた撮像装置においては多機能化が進み静止画/動画といった画像の生成だけでなく、例えば焦点調整制御も撮像素子で得た被写体情報に基づいて行われている。
特許文献1には、撮像素子の画素毎に1つのマイクロレンズと2つのフォトダイオードを備えることにより、それぞれのフォトダイオードは撮影レンズの異なる瞳を通過した光を受光し、フォトダイオードからの出力信号を比較することで焦点調整を可能とする技術及び焦点調整用画素の蓄積時間や蓄積時刻を他の通常の撮像画素と独立して制御する技術が提案されている。
画像信号に加えて、焦点調整用信号も読み出す必要が生じていることから、撮像素子の1フレームあたりの通常撮像信号読み出し時間と焦点調整用信号読出し時間を足した総信号読み出し時間を短縮することが課題として挙げられる。
また、撮像素子の1つであるCMOSセンサにおいては、CMOSロジックプロセスとイメージセンサプロセスとの融合によって、センサチップ上に複雑なアナログ回路、デジタル回路、および信号処理部等を搭載することが可能となっている。その1つとして、2次元状に画素が配置されたイメージセンサチップ上にアナログデジタル変換器を搭載したCMOSセンサが実用化されている。CMOSセンサ等の撮像素子にアナログデジタル変換器を搭載する場合、行列状に配置された画素アレイに対して、画素の列毎にアナログデジタル変換器を設ける所謂カラムAD構造が用いられている。このカラムAD構造においては、アナログデジタル変換器1つ当たりの変換レートを、1画素の読出しレートから一行の読出しレートまで低下させることができる。このため、アナログデジタル変換器自体の変換レートを低下させて全体的な消費電力を下げることができるばかりでなく、結果的にCMOSセンサの読出しレートの高速化も図り易いという利点がある。
更に、カラムAD構造を用いたCMOSセンサとして、三角波を用いるランプ型のアナログデジタル変換器を用いたCMOSセンサが実用化されている。ランプ型のアナログデジタル変換器では、入力端の一方にはアナログ値が入力され、入力端の他方にはカウンタの動作と共に出力が増加する参照出力値が印加される。そして、参照出力値がアナログ値を上回る際のカウンタ値をデジタル値として取り出すことによって、アナログデジタル変換を行う。
この三角波はカウンタに同期して電圧を変化させるため、例えばアナログデジタル変換器が分解能が8ビットである場合には、アナログデジタル変換の動作に最大で2の8乗のステップ、つまり256ステップ分の処理が必要となる。
このようなランプ型のアナログデジタル変換器を用いたCMOSセンサにおいて、撮像動作を行う場合、被写体の輝度や色調を正確に表現するためには細かな階調を有する出力信号が必要で、そのためにはアナログデジタル変換器の分解能を高くする必要がある。
一方で、焦点調整を行う場合には、撮影レンズの異なる瞳を通過した被写体信号の比較ができればよいので、アナログデジタル変換器の分解能は低くてもよい。このようにアナログデジタル変換器は分解能が高いほどより細かい階調の出力信号が得られるが、逆に分解能が高いほどステップ数が増えてアナログデジタル変換の処理が遅くなってしまうという課題がある。
上述の特許文献1では、通常撮像用の出力信号と焦点調整用の出力信号をそれぞれ独立に制御することは可能であるが総信号読み出し時間を短縮することは出来ない。
そこで、本発明の目的は、撮像素子の垂直駆動時に間引き読み出しをする方式において、通常画像の撮像で使用しない間引き行を焦点調整専用行に設定し、通常画像を撮像する行と焦点調整専用行とでアナログデジタル変換部の分解能を異ならせることによって、焦点調整専用行の処理時間を短縮し、通常撮像信号読み出し時間と焦点調整用信号読出し時間を足した総信号読み出し時間を短縮することが可能な撮像装置を提供することにある。
上記の目的を達成するために、本発明に係る撮像装置は、
光信号を電気信号に変換する二つのフォトダイオードと、前記二つのフォトダイオードそれぞれに接続される転送スイッチ(201、202)と、前記二つのフォトダイオードの出力信号蓄積するために前記転送スイッチ(201、202)の出力側に共通に接続されるフローティングディフュージョンと、前記フローティングディフュージョンをリセットするリセット手段を含む構成の単位画素(101)と、前記単位画素(101)が行列に配置された画素部と、前記画素部は前記二つのフォトダイオードの内一つのフォトダイオードの信号を転送スイッチ(201)を介してフローティングディフュージョンに転送される第一の信号と、もう一方のフォトダイオードの信号を転送スイッチ(202)を介して第一の信号に加えてフローティングディフュージョンに転送される第二の信号を出力し、前記フローティングディフュージョンの信号をカラム毎にアナログデジタル変換して読み出すアナログデジタル変換部と、アナログデジタル変換部の分解能を設定する分解能設定部(114)とを有する撮像装置であり、
選択した画素信号に対し色毎に画素信号数を1/nに減らす1/n間引きを行って読み出す場合において、第二の信号だけを読み出す通常駆動行と、間引かれた領域において第一の信号及び第二の信号を読み出す焦点調整駆動行を設け、焦点調整駆動行読み出し時は分解能設定部(114)によってアナログデジタル変換部の分解能を通常駆動用読み出し時に比べて低く設定することを特徴とする。
光信号を電気信号に変換する二つのフォトダイオードと、前記二つのフォトダイオードそれぞれに接続される転送スイッチ(201、202)と、前記二つのフォトダイオードの出力信号蓄積するために前記転送スイッチ(201、202)の出力側に共通に接続されるフローティングディフュージョンと、前記フローティングディフュージョンをリセットするリセット手段を含む構成の単位画素(101)と、前記単位画素(101)が行列に配置された画素部と、前記画素部は前記二つのフォトダイオードの内一つのフォトダイオードの信号を転送スイッチ(201)を介してフローティングディフュージョンに転送される第一の信号と、もう一方のフォトダイオードの信号を転送スイッチ(202)を介して第一の信号に加えてフローティングディフュージョンに転送される第二の信号を出力し、前記フローティングディフュージョンの信号をカラム毎にアナログデジタル変換して読み出すアナログデジタル変換部と、アナログデジタル変換部の分解能を設定する分解能設定部(114)とを有する撮像装置であり、
選択した画素信号に対し色毎に画素信号数を1/nに減らす1/n間引きを行って読み出す場合において、第二の信号だけを読み出す通常駆動行と、間引かれた領域において第一の信号及び第二の信号を読み出す焦点調整駆動行を設け、焦点調整駆動行読み出し時は分解能設定部(114)によってアナログデジタル変換部の分解能を通常駆動用読み出し時に比べて低く設定することを特徴とする。
本発明によれば、短時間で通常撮像用の信号読出し及び焦点調整用の信号読み出しを実現することが可能な撮像装置を提供することができる。
以下、本発明を実施するための形態を図面に基づいて説明する。
図1を参照して本発明の第1の実施例による撮像素子の構成について説明する。
図1は本発明の実施形態に係る固体撮像素子の構成を示すブロック図である。
101は単位画素を示しており、行列のマトリクスで配置されて画素部を形成している。単位画素の構成については後述する。
102は垂直信号線であり、単位画素の信号に応じた電位が垂直信号線102へ出力される。
103は画素の信号を増幅するアンプである。アンプ103は低ノイズの観点からゲインをかけるゲインアンプであることが好ましいが、必ずしも必要ではなく、なくてもよい。
104は比較器であり、RCNT105はカウンタ、DAC106はデジタルアナログ変換器を表している。RCNT105は基準クロックCLKが入力され、CLKを基にダウンカウントするnビットのカウンタとして機能する。ここで、RCNT105のカウント値をCrampとする。DAC106はCrampが入力され、アナログ信号に変換した後、図示しないローパスフィルタを介して、Crampに応じたアナログランプ信号Vrampを出力し、各列に配置されている比較器104の一端へ画素信号の参照信号として入力される。DAC106の分解能すなわちビット数はビット数設定部114によって設定される。ビット数を制御することで三角波の傾きを制御することができ、ビット数が大きい場合は三角波の傾きは緩やかに、ビット数が小さいときは三角波の傾きは急峻になる。
又、比較器104の他端にはアンプ103を介した垂直信号線102が接続され、画素信号が入力される。比較器104は画素信号とVrampを比較し、画素信号とVrampが一致したタイミングで反転信号を出力する。CNT107はnビットのカウンタであり、RCNT105と同様に基準クロックであるCLKを基にして、時間と共にアップカウントを行うカウント動作を行う。又、CNT107は比較器104が画素信号とVrampの比較を開始したタイミングでカウント動作をスタートし、比較器104の出力が反転したところで、そのタイミングのカウント値を保持する構成となっている。
次いで、108はNOR回路であり、各列の比較器104の出力はNOR回路108に接続されている。すなわち、各列の比較器104の内、少なくとも一つの比較器104の出力が反転し、Lowレベルが入力されると、NOR回路108の出力がHiとなる構成となっている。
Mramp109はデジタルメモリであり、NOR回路108の出力端とRCNT105に接続されている。Mramp109に入力されるPSTはメモリ動作の制御を行うパルスである。Mramp109はPSTとNOR回路108の出力に応じて、下記動作を行う。Mramp109はPSTのHi期間において、NOR回路108のポジティブエッジをトリガとして、そのタイミングのCrampを保持し、PSTのネガティブエッジをトリガとして、保持した値をカウンタの初期値としてRCNT105にセットすることが可能な構成となっている。
Mcnt110はnビットのカウンタであり、NOR回路108の出力端と接続される。Mcnt110はCNT107と同様にアップカウンタとしての動作を行うことが可能であり、CLKはRCNT105、CNT107に入力される基準クロックと同様のクロックが入力される。Mcnt110はPSTとCLKとNOR回路108の出力に応じて、下記動作を行う。Mcnt110はPSTのHi期間において、CNT107と同様に画素信号とVrampの比較を開始したタイミングでカウント動作をスタートし、NOR回路108のポジティブエッジをトリガとして、そのタイミングのカウント値を保持する。
HSR111は水平転送回路であり、CNT107に保持したデジタル値を水平転送パルスPHによって水平転送スイッチ112を制御することで順次、出力端子OUT1に出力する。又、HSR111は、Mcnt110に保持したカウント値をメモリ転送パルスPHMによってメモリ転送スイッチ113を制御することで、出力端子OUT2に出力する。この時、出力端子OUT2から出力される値をMとする。
以上が実施例1に係わる固体撮像素子の構成である。
次に、図2を参照して本発明の第1の実施例による単位画素の構成について説明する。
図2は単位画素の等価回路図を示しており、2個のフォトダイオード(PD)と5個のMOSトランジスタと1個のフローティングディフュージョン(FD)で構成される。PD1とPD2は光電変換素子であり、それぞれ転送スイッチ201、202を介して電荷を一時的に蓄積するメモリとしての役割を有するFDに接続されている。転送スイッチ201、202は転送パルスPTX1、PTX2によって制御され、PDで生じた電荷をFDに転送し、電圧へ変換する。FDは増幅MOS204のゲートに接続されている。増幅MOS204は垂直信号線102に接続され、図示しない定電流源と共にソースフォロワアンプを形成する。
リセットスイッチ203はリセットパルスPRESによって制御され、FDを電源電圧VDDにリセットする。増幅MOS204はFDの電圧に応じた電圧を、セレクトスイッチ205を介して垂直信号線102へと出力する。セレクトスイッチ205は読み出す行を選択する為のスイッチであり、セレクトパルスPSELによって制御される。
ここで、リセット時の信号をリセット信号、PD1による画素信号を第1画素信号、PD2による画素信号を第2画素信号とする。また、リセット信号と第1画素信号と第2画素信号の加算信号を第1加算信号とし、リセット信号と第1画素信号の加算信号を第2加算信号とする。
以上が実施例1に係わる固体撮像素子の単位画素構成である。
次に、図3を参照して本発明の第1の実施例における、近接する2つのPDが一つの増幅MOSを共有している単位画素構成で列並列アナログデジタル変換が可能な固体撮像素子の通常駆動行の読み出し動作について説明する。
図3は通常駆動行の上記読み出し動作を行う際のタイミングチャートを示している。
通常駆動行とは通常画像撮像のために第1加算信号の読み出し動作を行う行を指す。又、図3で示すタイミングチャートは第1画素信号をアナログデジタル変換する際に、選択行の中で最も早く比較器104が反転信号を出力した列の駆動を示すものである。
タイミングチャートにおけるVline、Pnorはそれぞれ垂直信号線電位、NOR回路108の出力パルスを示している。又、AcntはCNT107の駆動を表しており、Hiの期間にカウント動作を行っていることを示している。
<リセット信号読み出し>
露光期間が終了すると、まず時刻t301で任意の選択行のセレクトパルスPSELがHiとなり、任意の行の信号が各列の垂直信号線102に伝達される。
露光期間が終了すると、まず時刻t301で任意の選択行のセレクトパルスPSELがHiとなり、任意の行の信号が各列の垂直信号線102に伝達される。
次いで、時刻t302からt305までの期間にリセット信号のアナログデジタル変換を行う。
時刻t302からt303の期間でリセットパルスPRESがHiとなり、FDのリセットが行われ、Vlineはリセット信号に応じた電位となる。
次いで、時刻t303からt305の期間にDAC106からVrampが出力され、アナログデジタル変換が行われる。CNT107はAcntで示す通り、比較開始の時刻t303からVlineとVrampが一致する時刻t304までの期間、カウント動作を行う。
時刻t305でVrampが所定の電位になると、Vrampは初期値にリセットされる。又、HSR111が出力する水平転送パルスPHによって、各列のCNT107に保持されたカウント値のOUT1への出力が開始される。
<画素信号読み出し>
時刻t306からt307の期間に転送パルスPTX1、PTX2がHiとなり、PD1、PD2の電荷をリセット信号電位が保持されているFDに加算されるようにして転送される。Vlineはリセット信号と第1画素信号及び第2画素信号の加算信号に応じた電位となる。
時刻t306からt307の期間に転送パルスPTX1、PTX2がHiとなり、PD1、PD2の電荷をリセット信号電位が保持されているFDに加算されるようにして転送される。Vlineはリセット信号と第1画素信号及び第2画素信号の加算信号に応じた電位となる。
次いで、時刻t307からt309の期間にDAC106からVrampが出力され、第1加算信号のアナログデジタル変換が行われる。CNT107とMcnt110は時刻t307からVlineとVrampが一致する時刻t308までの期間、カウント動作を行う。又、VlineとVrampが一致する時刻t308で比較器104が反転信号を出力することでNOR回路108の出力が立ち上がり、そのエッジを検出してMramp109には時刻t308のCrampが保持され、Mcnt110には時刻t308のカウント値が保持される。
HSR111が出力する水平転送パルスPHによって、各列のCNT107に保持されたカウント値のOUT1への出力が開始されるとともに、メモリ転送パルスPHMによってMcnt110に保持されている値がOUT2へ出力され、出力が終了したところで選択行の読み出しが終了となる。
以上が実施例1に係わる通常駆動行の画素信号読み出し駆動である。
次に図4を参照して本発明の第1の実施例における、近接する2つのPDが一つの増幅MOSを共有している単位画素構成で列並列アナログデジタル変換が可能な固体撮像素子の焦点調整行の読み出し動作について説明する。
焦点調整行とは焦点調整用のために第1加算信号及び第2加算信号の読み出し動作を行う行を指す。焦点調整行読み出し動作時においてDAC106の分解能であるビット数はビット数設定部114によって通常駆動行の読み出し時におけるビット数に比べて小さな値を設定する。例えば、通常駆動行読み出し時におけるDAC106のビット数が8ビットであり焦点調整行読み出し時におけるDAC106のビット数が7ビットであった場合、焦点調整行読み出し動作時のVrampの傾きは通常行読み出し時の傾きに比べて2倍となるため、アナログデジタル変換に必要な時間を短くすることが出来る。
<リセット信号読み出し>
露光期間が終了すると、まず時刻t401で任意の選択行のセレクトパルスPSELがHiとなり、任意の行の信号が各列の垂直信号線102に伝達される。
露光期間が終了すると、まず時刻t401で任意の選択行のセレクトパルスPSELがHiとなり、任意の行の信号が各列の垂直信号線102に伝達される。
次いで、時刻t402からt405までの期間にリセット信号のアナログデジタル変換を行う。
時刻t402からt403の期間でリセットパルスPRESがHiとなり、FDのリセットが行われ、Vlineはリセット信号に応じた電位となる。
次いで、時刻t403からt405の期間にDAC106からVrampが出力され、アナログデジタル変換が行われる。CNT107はAcntで示す通り、比較開始の時刻t403からVlineとVrampが一致する時刻t404までの期間、カウント動作を行う。
時刻t405でVrampが所定の電位になると、Vrampは初期値にリセットされる。又、HSR111が出力する水平転送パルスPHによって、各列のCNT107に保持されたカウント値のOUT1への出力が開始される。
<画素信号読み出し>
焦点調整行の読み出しにおいて、DAC106の分解能であるビット数はビット数設定部114によって通常駆動行の読み出し時におけるビット数に比べて小さな値を設定する。これによってVrampの傾きは通常駆動行の読み出し時に比べて急峻になることから、アナログデジタル変換に必要な時間を短くすることが出来るため、通常駆動行よりも短時間で読み出すことが可能となる。
焦点調整行の読み出しにおいて、DAC106の分解能であるビット数はビット数設定部114によって通常駆動行の読み出し時におけるビット数に比べて小さな値を設定する。これによってVrampの傾きは通常駆動行の読み出し時に比べて急峻になることから、アナログデジタル変換に必要な時間を短くすることが出来るため、通常駆動行よりも短時間で読み出すことが可能となる。
時刻t406からt409までの期間にPSTはHiとなる。
又、時刻t406からt407の期間に転送パルスPTX1がHiとなり、PD1の電荷をリセット信号電位が保持されているFDに加算されるようにして転送される。Vlineはリセット信号と第1画素信号の加算信号に応じた電位となる。ここではリセット信号と第1画素信号の加算信号を第2加算信号とする。
次いで、時刻t407からt409の期間にDAC106からVrampが出力され、第2加算信号のAD変換が行われる。CNT107とMcnt110は時刻t407からVlineとVrampが一致する時刻t408までの期間、カウント動作を行う。又、VlineとVrampが一致する時刻t408で比較器104が反転信号を出力することでNOR回路108の出力が立ち上がり、そのエッジを検出してMramp109には時刻t408のCrampが保持され、Mcnt110には時刻t408のカウント値が保持される。
時刻t409でVrampが所定の電位になると同時にPSTが立ち下ることで、Mramp109で保持した値がRCNT105の初期値となり、VrampはRCNT105の初期値に対応した電位となる。
又、HSR111が出力する水平転送パルスPHによって、各列のCNT107に保持されたカウント値のOUT1への出力が開始されるとともに、メモリ転送パルスPHMによってMcnt110に保持されている値がOUT2へ出力される。
時刻t410からt411の期間に転送パルスPTX2がHiとなり、第2加算信号が保持されているFDをリセットせずに、第2加算信号に第2画素信号の電荷が加算されるように転送を行う。Vlineは第2加算信号と第2画素信号の加算信号に応じた電位となる。ここでは第2加算信号と第2画素信号の加算信号を第1加算信号とする。
次いで、時刻t411からt413の期間に、DAC106から時刻t408でセットされたVrampを基準としたランプ波形が出力され、第1加算信号のAD変換が行われる。この時、Vrampの開始電位は第2加算信号に相当する電位となっている為、Vrampの開始電位とVlineの差は第2画素信号分となる。この差分である第2画素信号分だけCNT107は動作することになる
CNT107は時刻t411からVlineとVrampが一致する時刻t412までの期間、カウント動作を行う。時刻t413でVrampが所定の電位になると、Vrampは初期値にリセットされる。又、HSR111が出力する水平転送パルスPHによって、各列のCNT107に保持されたカウント値のOUT1への出力が開始されるとともに、メモリ転送パルスPHMによってMcnt110に保持されている値がOUT2へ出力され、出力が終了したところで選択行の読み出しが終了となる。
CNT107は時刻t411からVlineとVrampが一致する時刻t412までの期間、カウント動作を行う。時刻t413でVrampが所定の電位になると、Vrampは初期値にリセットされる。又、HSR111が出力する水平転送パルスPHによって、各列のCNT107に保持されたカウント値のOUT1への出力が開始されるとともに、メモリ転送パルスPHMによってMcnt110に保持されている値がOUT2へ出力され、出力が終了したところで選択行の読み出しが終了となる。
以上が実施例1に係わる焦点調整行の画素信号読み出し駆動である。
次に図5を参照して従来例における近接する2つのPDが一つの増幅MOSを共有している単位画素構成で列並列アナログデジタル変換が可能な固体撮像素子の読み出し動作について説明する。
<リセット信号読み出し>
露光期間が終了すると、まず時刻t501で任意の選択行のセレクトパルスPSELがHiとなり、任意の行の信号が各列の垂直信号線102に伝達される。
露光期間が終了すると、まず時刻t501で任意の選択行のセレクトパルスPSELがHiとなり、任意の行の信号が各列の垂直信号線102に伝達される。
次いで、時刻t502からt505までの期間にリセット信号のアナログデジタル変換を行う。
時刻t502からt503の期間でリセットパルスPRESがHiとなり、FDのリセットが行われ、Vlineはリセット信号に応じた電位となる。
次いで、時刻t503からt505の期間にDAC106からVrampが出力され、アナログデジタル変換が行われる。CNT107はAcntで示す通り、比較開始の時刻t503からVlineとVrampが一致する時刻t504までの期間、カウント動作を行う。
時刻t505でVrampが所定の電位になると、Vrampは初期値にリセットされる。
又、HSR111が出力する水平転送パルスPHによって、各列のCNT107に保持されたカウント値のOUT1への出力が開始される。
<画素信号読み出し>
時刻t506からt509までの期間にPSTはHiとなる。
時刻t506からt509までの期間にPSTはHiとなる。
又、時刻t506からt507の期間に転送パルスPTX1がHiとなり、PD1の電荷をリセット信号電位が保持されているFDに加算されるようにして転送される。Vlineはリセット信号と第1画素信号の加算信号に応じた電位となる。ここではリセット信号と第1画素信号の加算信号を第2加算信号とする。
次いで、時刻t507からt509の期間にDAC106からVrampが出力され、第1加算信号のAD変換が行われる。CNT107とMcnt110は時刻t507からVlineとVrampが一致する時刻t508までの期間、カウント動作を行う。又、VlineとVrampが一致する時刻t508で比較器104が反転信号を出力することでNOR回路108の出力が立ち上がり、そのエッジを検出してMramp109には時刻t508のCrampが保持され、Mcnt110には時刻t508のカウント値が保持される。
時刻t509でVrampが所定の電位になると同時にPSTが立ち下ることで、Mramp109で保持した値がRCNT105の初期値となり、VrampはRCNT105の初期値に対応した電位となる。
又、HSR111が出力する水平転送パルスPHによって、各列のCNT107に保持されたカウント値のOUT1への出力が開始されるとともに、メモリ転送パルスPHMによってMcnt110に保持されている値がOUT2へ出力される。
時刻t510からt511の期間に転送パルスPTX2がHiとなり、第2加算信号が保持されているFDをリセットせずに、第2加算信号に第2画素信号の電荷が加算されるように転送を行う。Vlineは第2加算信号と第2画素信号の加算信号に応じた電位となる。ここでは第2加算信号と第2画素信号の加算信号を第1加算信号とする。
次いで、時刻t511からt513の期間に、DAC106から時刻t508でセットされたVrampを基準としたランプ波形が出力され、第1加算信号のAD変換が行われる。この時、Vrampの開始電位は第2加算信号に相当する電位となっている為、Vrampの開始電位とVlineの差は第2画素信号分となる。この差分である第2画素信号分だけCNT107は動作することになる
CNT107は時刻t511からVlineとVrampが一致する時刻t512までの期間、カウント動作を行う。時刻t513でVrampが所定の電位になると、Vrampは初期値にリセットされる。
CNT107は時刻t511からVlineとVrampが一致する時刻t512までの期間、カウント動作を行う。時刻t513でVrampが所定の電位になると、Vrampは初期値にリセットされる。
又、HSR111が出力する水平転送パルスPHによって、各列のCNT107に保持されたカウント値のOUT1への出力が開始されるとともに、メモリ転送パルスPHMによってMcnt110に保持されている値がOUT2へ出力され、出力が終了したところで選択行の読み出しが終了となる。
次に、図3、図4、図5及び図6を参照して本発明の第1の実施例による読み出し時間の短縮について説明する。図6は1/3間引きで画像信号を読み出す場合について示す。
6aは従来技術における読み出し駆動であり、1行目について、出力信号を元に画像の生成と焦点調整動作を行うため第1加算信号及び第2加算信号を読み出す。2行目、3行目は間引き行であるため、読み出し駆動を行わない。4行目について、1行目と同様の読み出しを行う。以下3行周期で同様の駆動を行う。読み出しのシーケンスは図5に相当する。
これに対して6bは本実施例における読み出し駆動であり、1行目について、図3に相当する通常駆動行のシーケンス駆動を行い、第1加算信号を読み出す。2行目について、図4に相当する焦点調整行のシーケンス駆動を行い、第1加算信号及び第2加算信号を読み出す。焦点調整行駆動時にはビット数設定部114がDAC106のビット数を通常行駆動時に比べて小さく設定することで通常駆動行の読み出し時間と焦点調整行の読み出し時間を足した総読み出し時間が従来例における総読み出し時間に比べて短くすることが可能となる。
101 単位画素、201 転送スイッチ、114 分解能設定部
Claims (1)
- 光信号を電気信号に変換する二つのフォトダイオードと、前記二つのフォトダイオードそれぞれに接続される転送スイッチと、前記二つのフォトダイオードの出力信号蓄積するために前記転送スイッチの出力側に共通に接続されるフローティングディフュージョンと、前記フローティングディフュージョンをリセットするリセット手段を含む構成の単位画素と、前記単位画素が行列に配置された画素部と、前記画素部は前記二つのフォトダイオードの内一つのフォトダイオードの信号を転送スイッチを介してフローティングディフュージョンに転送される第一の信号と、もう一方のフォトダイオードの信号を転送スイッチを介して第一の信号に加えてフローティングディフュージョンに転送される第二の信号を出力し、前記フローティングディフュージョンの信号をカラム毎にアナログデジタル変換して読み出すアナログデジタル変換部と、アナログデジタル変換部の分解能を設定する分解能設定部とを有する撮像装置であり、選択した画素信号に対し色毎に画素信号数を1/nに減らす1/n間引きを行って読み出す場合において、第二の信号だけを読み出す通常駆動行と、間引かれた領域において第一の信号及び第二の信号を読み出す焦点調整駆動行を設け、焦点調整駆動行読み出し時は分解能設定部によってアナログデジタル変換部の分解能を通常駆動用読み出し時に比べて低く設定することを特徴とする撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016005676A JP2017126925A (ja) | 2016-01-15 | 2016-01-15 | 撮像装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016005676A JP2017126925A (ja) | 2016-01-15 | 2016-01-15 | 撮像装置 |
Publications (1)
Publication Number | Publication Date |
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JP2017126925A true JP2017126925A (ja) | 2017-07-20 |
Family
ID=59365648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016005676A Pending JP2017126925A (ja) | 2016-01-15 | 2016-01-15 | 撮像装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2017126925A (ja) |
-
2016
- 2016-01-15 JP JP2016005676A patent/JP2017126925A/ja active Pending
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