JP2007104240A - 固体撮像装置、固体撮像装置の駆動方法および撮像装置 - Google Patents

Abstract

【課題】回路規模を小さく抑えつつ、黒沈み現象を回避することが望まれている。
【解決手段】列並列ＡＤＣで用いられている既存のＤＡＣ１８と比較器２１およびＡＮＤ回路２２とを利用し、例えば１つのＮＡＮＤ回路４１、１つのインバータ４２および２つのスイッチ素子４３，４４によって構成されるラッチ回路３２等の簡単なデジタル回路を追加するだけの極めて簡単な回路構成で黒沈み検出回路３０Ａを実現し、レイアウト面積を最小限に抑える。
【選択図】図４

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法および撮像装置に関する。

ＣＣＤ(Charge Coupled Device)型イメージセンサやＣＭＯＳ(Complementary Metal Oxide Semiconductor)型イメージセンサなどの固体撮像装置は、近年、携帯電話等の各種携帯端末機器に搭載される撮像装置や、デジタルスチルカメラあるいはデジタルビデオカメラなどの撮像装置の画像入力装置（撮像デバイス）として広く用いられている。

図１０は、一般的な固体撮像装置の画素部分の構成例を示す回路図である。図１０に示すように、本例に係る単位画素１００は、光電変換素子、例えばフォトダイオード１０１に加えて、例えば転送トランジスタ１０２、リセットトランジスタ１０３、増幅トランジスタ１０４および選択トランジスタ１０５の４つのトランジスタを有する回路構成となっている。ここでは、これらトランジスタ１０２〜１０５として、例えばｎチャネル型のＭＯＳトランジスタを用いた回路例を示している。

転送トランジスタ１０２は、フォトダイオード１０１のカソード電極とＦＤ（フローティングディフュージョン）部１０６との間に接続され、転送ゲートパルスＴＧが与えられる転送制御線１１１にゲート電極が接続されている。リセットトランジスタ１０３は、電源Ｖｄｄにドレイン電極が、ＦＤ部１０６にソース電極が、リセットパルスＲＳが与えられるリセット制御線１１２にゲート電極がそれぞれ接続されている。

増幅トランジスタ１０４は、ＦＤ部１０６にゲート電極が、信号線１２１にソース電極がそれぞれ接続されたソースフォロア回路構成となっている。信号線１２１の一端は定電流源１２２に接続されている。選択トランジスタ１０５は、電源ＶＤＤにドレイン電極が、増幅トランジスタ１０４のドレイン電極にソース電極が、選択パルスＳＥＬが与えられる選択制御線１１３にゲート電極がそれぞれ接続されている。

図１１は、増幅トランジスタ１０４および選択トランジスタ１０５を除く画素部分の断面構造を示す断面図である。

ｐ型基板１３１の表層部にｎ型拡散領域１３２，１３３，１３４が形成されている。また、ｐ型基板１３１の上には、ｎ型拡散領域１３２とｎ型拡散領域１３３との間の上方にゲート電極１３５が、ｎ型拡散領域１３３とｎ型拡散領域１３４との間の上方にゲート電極１３６が、それぞれ図示しないゲート酸化膜（ＳｉＯ₂ ）を介して形成されている。

図１０との対応関係において、フォトダイオード１０１は、ｐ型基板１３１とｎ型拡散領域１３２とのｐｎ接合によって形成されている。転送トランジスタ１０２は、ｎ型拡散領域１３２およびｎ型拡散領域１３３とその間のゲート電極１３５とによって形成されている。リセットトランジスタ１０３は、ｎ型拡散領域１３３およびｎ型拡散領域１３４とその間のゲート電極１３６とによって形成されている。

ｎ型拡散領域１３３はＦＤ部１０６となり、増幅トランジスタ１０４のゲート電極と電気的に接続される。リセットトランジスタ１０３のドレイン領域となるｎ型拡散領域１３４には電源電位Ｖｄｄが与えられる。そして、フォトダイオード１０１を除くｐ型基板１３１の上面は、遮光層１３７によって覆われている。

次に、図１１の断面図を基にして、図１２の波形図を用いて画素１００の回路動作について説明する。

図１１に示すように、フォトダイオード１０１に光が照射されると、光の強さに応じて電子（−）と正孔（＋）の対が誘起される（光電変換）。また、図１２において、時刻Ｔ１で選択トランジスタ１０５のゲート電極に選択パルスＳＥＬが印加され、同時にリセットトランジスタ１０３のゲート電極にリセットパルスＲＳが印加される。その結果、リセットトランジスタ１０３が導通状態になり、時刻Ｔ２でＦＤ部１０６が電源電位Ｖｄｄにリセットされる。

ＦＤ部１０６がリセットされると、このリセット時のＦＤ部１０６の電位がリセットレベルＶｎとして増幅トランジスタ１０４を介して信号線１２１に出力される。このリセットレベルは、画素１００固有のノイズ成分に対応したものとなる。リセットパルスＲＳは、所定の期間（時刻Ｔ１〜Ｔ３）のみアクティブ（“Ｈ”レベル）状態となる。ＦＤ部１０６は、リセットパルスＲＳがアクティブ状態から非アクティブ（“Ｌ”レベル）状態に遷移した後もリセットされた状態を保っている。このリセット状態にある期間がリセット期間となる。

次に、選択信号ＳＥＬがアクティブ状態のままで、時刻Ｔ４で転送トランジスタ１０２のゲート電極に転送ゲートパルスＴＧが印加される。すると、転送トランジスタ１０２が導通状態となり、フォトダイオード１０１で光電変換され、蓄積された信号電荷がＦＤ部１０６に転送される。その結果、ＦＤ部１０６の電位が信号電荷の電荷量に応じて変化する（時刻Ｔ４〜Ｔ５）。このときのＦＤ部１０６の電位が信号レベルＶｓとして増幅トランジスタ１０４を介して信号線１２１に出力される（信号読み出し期間）。そして、信号レベルＶｓとリセットレベルＶｎとの差分ＲＳＩ１が、ノイズ成分を除去した純粋な画素信号レベルとなる。

通常、明るい物体を撮像した方が、暗い物体を撮像するよりもリセット期間におけるフォトダイオード１０１に蓄積される電荷が多いので、信号線１２１上におけるレベル差ＲＳＩ１は大きくなる。

（黒沈み現象の発生メカニズム）
ところで、固体撮像装置において、特に太陽光のような非常に強い光が画素１００に入射すると、最も明るい部分が黒く沈んでしまう、いわゆる黒沈み現象が起こることが知られている。

この黒沈み現象の発生メカニズムについて、図１３および図１４を用いて説明する。図１３は、黒沈み現象の発生メカニズムを説明する概略図であり、図１１と実質的に同様の構造となっている。図１４は、黒沈み現象時の波形図である。

リセット期間において、図１１の場合と同様に、時刻Ｔ１′で選択トランジスタ１０５のゲート電極に選択パルスＳＥＬが印加され、同時にリセットトランジスタ１０３のゲート電極にリセットパルスＲＳが印加される。その結果、リセットトランジスタ１０３が導通状態になり、時刻Ｔ２′でＦＤ部１０６が電源電位Ｖｄｄにリセットされる。このリセット時のＦＤ部１０６の電位がリセットレベルＶｎとして増幅トランジスタ１０４を介して信号線１２１に出力される。

しかしながら、図１３に示すように、フォトダイオード１０１に太陽光のように非常に強い光が照射されると、ｐ型基板１３１とｎ型拡散領域１３２とにより形成されるｐｎ接合部に、図１１と比較して多量の電子（−）と正孔（＋）の対が誘起される。その結果、光電変換された過剰の電子がフォトダイオード１０１から溢れ出す。そのため、転送ゲートパルスＴＧが非アクティブ状態にあるにもかかわらず、過剰電子は転送トランジスタ１０２を飛び越えてＦＤ部１０６へ到達する。このため、ＦＤ部１０６の電位が低下し、その結果、信号線１２１の電位が低下する（時刻Ｔ２′〜Ｔ４′）。

同様に、信号読出し期間において、選択信号ＳＥＬがアクティブ状態のままで、時刻Ｔ４′で転送トランジスタ１０２のゲート電極に転送ゲートパルスＴＧが印加されると、転送トランジスタ１０２が導通状態になって、フォトダイオード１０１で光電変換され、蓄積された信号電荷をＦＤ部１０６に転送する。その結果、ＦＤ部１０６の電位が信号電荷の電荷量に応じて変化する（時刻Ｔ４′〜Ｔ５′）。このときのＦＤ部１０６の電位が信号レベルＶｓとして増幅トランジスタ１０４を介して信号線１２１に出力される。

このとき、上記のようにリセット期間において、過剰の電子が漏れ出した結果、図１４から明らかなように、信号線１２１の電位はリセットパルスＲＳの印加時に比べて低下している。その結果、信号読み出し期間における電位差ＲＳＩ２は、強い光が照射されているにもかかわらず低下してしまう。

図１５は、黒沈み現象の発生メカニズムの説明図である。図１５において、横軸が画素１００への入射光量、縦軸が画素１００から得られる画素信号量をそれぞれ表している。

通常は、信号読み出し期間の信号レベルＶｓｉｇとリセット期間のリセットレベルＶｒｅｓとの差分Ｖｓｉｇ−Ｖｒｅｓが純粋な画素信号レベルとして出力され、入射光量が一定の光量Ｂを超えると信号レベルＶｓｉｇが飽和してしまい、一定の画素信号レベルが出力される。

そして、光量Ｂよりもさらに大きな所定の光量Ｃで光リークノイズＶｎが徐々に大きな信号となり、光量Ｃを超えた領域で差分処理を行った場合には、強い光が照射されているにもかかわらず差分Ｖｓｉｇ−Ｖｒｅｓが小さくなるために、非常に明るいにもかかわらず黒く見える黒沈み現象が生じる。

ここで、光リークノイズＶｎについて説明する。強力な過大光が入射したとき、光を電子に変換する機能を有するフォトダイオード１０１に蓄積した電荷が溢れる場合があり、その溢れ分がノイズとなる。あるいは、フォトダイオード１０１から読み出した電荷を電気信号に変換する機能を有するＦＤ部１０６に光が漏れ込んだ場合、その漏れ込み分がノイズとなる。

黒沈み現象を回避するために、従来は、信号レベルＶｓｉｇが飽和する領域（光量Ｂを超える領域）にあるか、リセットレベルＶｒｅｓが変化する領域（光量Ｃを超える領域）にあるかを検出することによって入射光が非常に強いか否かを判断し、その判断結果に基づいて差分処理（Ｖｓｉｇ−Ｖｒｅｓ）に対して補正を行うようにしていた（例えば、特許文献１参照）。

特開２００４−２４８３０４号公報

具体的には、図１６に示すように、画素アレイ部２０１からＮメモリ２０２、Ｓメモリ２０３を介して出力されるリセットレベルＶｒｅｓ、信号レベルＶｓｉｇをそれぞれ増幅するアンプ２０４と、信号レベルＶｓｉｇとリセットレベルＶｒｅｓとの差分をとる差動アンプ２０５との間におけるリセットレベルＶｒｅｓ側の信号線中にスイッチ２０６を挿入する。そして、光レベル検出回路２０７で信号レベルＶｒｅｓが所定のレベルＶａ以上であるか、あるいはリセットレベルＶｒｅｓが所定のレベルＶｂであるかを検出した場合にはスイッチ２０６をオフ（開）し、差動アンプ２０５での差分処理を中止することによって黒沈み現象を回避するようにしていた。

あるいは、図１７に示すように、光レベル検出回路２０７で信号レベルＶｓｉｇが所定のレベルＶａ以上であるか、あるいはリセットレベルＶｒｅｓが所定のレベルＶｂであるかを検出した場合にも、差動アンプ２０５での差分処理を行い、その差分をＡ／Ｄ変換回路２０８でデジタル信号に変換してメモリ２０９に記憶する一方、光レベル検出回路２０７による上記状態の検出時には、メモリ２０９から差分信号を読み出すときに変換回路２１０によってその差分信号を所定レベルの信号（信号レベルＶａ）に変換するか、あるいは光レベル検出回路２０７の飽和検知信号でＡ／Ｄ変換回路２０９のデジタルデータを飽和データに変換することによって黒沈み現象を回避するようにしていた。

しかしながら、上述した各従来技術では、信号レベルＶｒｅｓが所定のレベルＶａ以上であるか、あるいはリセットレベルＶｒｅｓが所定のレベルＶｂであるかを検出する光レベル検出回路２０７を、既存のシステムに対して余分に追加する必要があるために、黒沈み現象を回避する回路として回路規模が大きくなってしまうという問題がある。また、後者の従来技術では、光レベル検出回路２０７の出力信号に、黒沈み現象の検出用フラグとして余分なビットを増やさなければならない。

そこで、本発明は、黒沈み現象を検出するための回路規模を小さく抑えることが可能な固体撮像装置および固体撮像装置の駆動方法を提供することを目的とする。

上記目的を達成するために、本発明では、外部からの入射光を電気信号に変換する光電変換素子を含む単位画素が複数配置されてなる画素アレイ部と、ランプ波形の参照信号を発生する参照信号生成手段と、前記単位画素から出力されるアナログ信号に含まれるリセット時のリセットレベルと入射光相当の信号レベルとを前記参照電圧と比較する比較手段と、前記比較手段への前記基準信号の供給に同期してカウント動作を開始し、前記比較手段の比較出力が反転するまでカウント動作を継続することによって前記比較手段での比較完了までの比較時間を計測し、前記リセットレベルおよび前記信号レベルに対応したカウント値を得るカウンタとを具備する固体撮像装置において、黒沈み現象を検出するに当たって、前記参照信号生成手段から所定値の検出値を出力し、前記リセットレベルが前記検出値に達したときの前記比較手段の比較結果を前記黒沈み現象の検出結果として一定期間保持し、その検出結果に基づいて黒沈み現象を回避する構成を採っている。

上記構成の固体撮像装置において、比較手段は、黒沈み現象を検出する期間ではリセットレベルを検出値と比較することで、黒沈み現象を検出する手段の一部を構成することになる。したがって、黒沈み現象を検出する手段としては、基本的に、黒沈み現象を検出する期間での比較手段の比較結果を一定期間保持するための回路を追加するだけの簡単な回路構成で実現できる。

本発明によれば、黒沈み現象を検出するための手段を簡単な回路構成で実現できるために、回路規模を小さく抑え、レイアウト面積を最小限に抑えることができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明に係る固体撮像装置、例えば行列状の画素配列に対して列毎にアナログ−デジタル変換装置（以下、ＡＤＣ(Analog-Digital Converter)と略す）を配置してなる列並列ＡＤＣ搭載の固体撮像装置（例えば、ＣＭＯＳイメージセンサ）の基本構成を示すブロック図である。

図１において、単位画素１１は、光電変換素子、例えばフォトダイオードと画素トランジスタ（画素内アンプ）とを有し、行列状（ｎ行ｍ列）に２次元配置されることによって画素アレイ部１２を構成している。単位画素１１としては、例えば図１０に示した４トランジスタ構成のものを用いることができる。

ただし、単位画素１１としては、４トランジスタ構成のものに限られるものではなく、増幅トランジスタを選択トランジスタとして兼用した３トランジスタ構成のものなど、光電変換素子および当該光電変換素子で光電変換して得られる電荷に応じた信号を出力する出力トランジスタを含む構成のものであれば良い。

画素アレイ部１２のｎ行ｍ列の画素配置に対して、行毎に行制御線１２１（１２１−１〜１２１−ｎ）が配線され、列毎に列信号線１２２（１２２−１〜１２２−ｍ）が配線されている。この画素アレイ部１２の周辺には、当該画素アレイ部１２の周辺駆動回路として、行走査回路１３、カラム処理部（列並列ＡＤＣブロック）１４、列走査回路１５、タイミング制御回路１６などが設けられている。

行走査回路１３は、行制御線１２１−１〜１２１−ｎを介して、画素アレイ部１２の行アドレスや行走査の制御を行う。カラム処理部１４は、列信号線１２２−１〜１２２−ｍの各一端側には、これら列信号線１２２−１〜１２２−ｍ毎に配置されたＡＤＣ２０−１〜２０−ｍによって構成されている。

これらＡＤＣ２０−１〜２０−ｍの各々に対して、参照電圧ＶＲＥＦを供給する手段、例えばデジタル−アナログ変換装置（以下、ＤＡＣ(Digital-Analog Converter)と略す）１８が設けられている。ＤＡＣ１８は、タイミング制御回路１６から与えられるクロック信号に同期して、時間が経過するにつれて階段状に変化（例えば、下降）する、いわゆるランプ（ＲＡＭＰ）波形の信号を参照電圧ＶＲＥＦとして生成する。

ＡＤＣ２０（２０−１〜２０−ｍ）は、比較器２１、ＡＮＤ回路２２、カウンタ２３およびメモリ装置２４によって構成され、単位画素１１から列信号線１２２−１〜１２２−ｍを経由して与えられるアナログ信号ＶＳＬをＮビットのデジタル信号に変換する機能を有している。

比較器２１は、行制御線１２１−１〜１２１−ｎ毎に、選択行の単位画素１１のアナログ信号ＶＳＬを、ＤＡＣ１８から与えられる参照電圧ＶＲＥＦと比較し、アナログ信号ＶＳＬが参照電圧ＶＲＥＦよりも低いときに比較出力Ｖｃｏｍｐが高レベル（以下、「“Ｈ”レベル」と記す）になり、アナログ信号ＶＳＬが参照電圧ＶＲＥＦ以上になったときに比較出力Ｖｃｏｍｐが低レベル（以下、「“Ｌ”レベル」と記す）になる。

ＡＮＤ回路２２は、タイミング制御回路１６から参照電圧ＶＲＥＦの発生時に与えられるクロック信号ＣＬＫを一方の入力とし、比較器２１の比較出力Ｖｃｏｍｐを他方の入力とし、比較器２１の比較出力Ｖｃｏｍｐでクロック信号ＣＬＫをマスキングする。これにより、ＡＮＤ回路２２からは、比較出力Ｖｃｏｍｐが“Ｈ”レベルのときにのみクロック信号ＣＬＫが通過し、クロック信号ＣＫとしてカウンタ２３に与えられる。

カウンタ２３は、例えばアップ／ダウンカウンタからなり、クロック信号ＣＫに同期してカウント動作を行うことにより、比較器２１での比較時間、即ち比較器２１に参照電圧ＶＲＥＦが与えられてから比較出力Ｖｃｏｍｐが“Ｈ”レベルから“Ｌ”レベルに反転するまでの時間を計測する。メモリ装置２４は、カウンタ２３のカウント結果を、ＡＤ変換結果であるＮビットのデジタル信号として保持する。

列走査回路１５は、カラム処理部１４のＡＤＣ２０（２０−１〜２０−ｍ）の各々に対する列アドレスや列走査の制御を行う。すなわち、ＡＤＣ２０の各々でＡＤ変換され、当該ＡＤＣ２０内のメモリ装置２４に保持されたＮビットのデジタル信号は、列走査回路１５による列走査によって順にＮビット幅の水平出力線１８に読み出され、当該水平出力線１８によって外部へ出力される。

タイミング制御回路１６は、行走査回路１３、列走査回路１５、ＤＡＣ１８およびカウンタ２３などの各動作に必要なクロック信号やタイミング信号をマスタークロックＭＣＫに基づいて生成し、これら生成したクロック信号やタイミング信号を該当する回路部分に供給する。

上記構成の列並列ＡＤＣ搭載の固体撮像装置１０において、画素アレイ部１２の各画素１１を駆動制御する周辺の回路、即ち行走査回路１３、カラム処理部１４、列走査回路１５、タイミング制御回路１６およびＤＡＣ１８などは、画素アレイ部１２と同一の半導体基板（チップ）上に集積される。

次に、上記構成の列並列ＡＤＣ搭載固体撮像装置１０における通常撮像時の動作について、図２のタイミングチャートを用いて説明する。図２には、参照電圧ＶＲＥＦ、単位画素１１から出力されるアナログ信号（列信号線１２２−１〜１２２−ｍの信号電圧）ＶＳＬ、比較器２１の比較出力Ｖｃｏｍｐ、クロック信号ＣＬＫ，ＣＫの各波形およびタイミング関係を示している。

ある選択行の単位画素１１からの列信号線１２２−１〜１２２−ｍへの１回目の読み出し動作が安定した後に、ＤＡＣ１８から参照電圧ＶＲＥＦが比較器２１に与えられることで、当該比較器２１において列信号線１２２−１〜１２２−ｍの信号電圧ＶＳＬと参照電圧ＶＲＥＦとの比較動作が行われる。また、参照電圧ＶＲＥＦが比較器２１に与えられると同時に、ＡＮＤ回路２２を通過してクロック信号ＣＬＫ、即ちクロック信号ＣＫに同期して、カウンタ２３が１回目のカウント動作を開始する。

この１回目のカウント動作では、図３に示すように、カウンタ２３はクロック信号ＣＫに同期してダウンカウント（０，−１，−２，…，−Ａ）を行う。比較器２１での比較動作において、参照電圧ＶＲＥＦと信号電圧ＶＳＬとが等しくなったとき、比較器２１の比較出力Ｖｃｏｍｐの極性が“Ｈ”レベルから“Ｌ”レベルに反転する。この比較器２１の比較出力Ｖｃｏｍｐの極性反転を受けて、クロック信号ＣＬＫがＡＮＤ回路２２でマスキングされる。

クロック信号ＣＬＫのマスキングにより、カウンタ２３へのクロック信号ＣＫの供給が停止されるために、カウンタ２３はカウント動作を停止する。この１回目の読み出し動作では、単位画素１１のリセットレベルＶｒｅｓの読み出しが行われる。そして、リセット期間における比較器２１での比較時間に応じたカウント値が、リセットレベルＶｒｅｓに対応したカウント値としてカウンタ２３に保持される。

２回目の読み出しでは、単位画素１１毎の入射光量に応じた信号レベルＶｓｉｇの読み出しが１回目の読み出しと同様の動作によって行われる。すなわち、ある選択行の単位画素１１から列信号線１２２−１〜１２２−ｍへの２回目の読み出し動作が安定した後に、ＤＡＣ１８から参照電圧ＶＲＥＦが比較器２１に与えられることで、当該比較器２１において列信号線１２２−１〜１２２−ｍの信号電圧ＶＳＬと参照電圧ＶＲＥＦとの比較動作が行われる。参照電圧ＶＲＥＦが比較器２１に与えられると同時に、カウンタ２３でクロック信号ＣＫに同期して２回目のカウントが行われる。

この２回目のカウント動作では、図３に示すように、カウンタ２３はクロック信号ＣＫに同期してアップカウント（０，＋１，＋２，…，＋Ｂ）を行う。比較器２１での比較動作において、参照電圧ＶＲＥＦと信号電圧ＶＳＬとが等しくなったとき、比較器２１の比較出力Ｖｃｏｍｐの極性が“Ｈ”レベルから“Ｌ”レベルに反転する。この比較器２１の比較出力Ｖｃｏｍｐの極性反転を受けて、クロック信号ＣＬＫがＡＮＤ回路２２でマスキングされる。クロック信号ＣＬＫのマスキングにより、カウンタ２３へのクロック信号ＣＫの供給が停止されるために、カウンタ２３はカウント動作を停止する。

この２回目の読み出し動作では、単位画素１１の信号レベルＶｓｉｇの読み出しが行われる。ただし、２回目の読み出し動作では、１回目のカウントのカウント値、即ちダウンカウントのカウント値を基準に２回目のカウント、アップカウントが行われるために、カウンタ２３の最終的なカウント値は、１回目のカウント値から２回目のカウント値を差し引いた値となる（図３参照）。そして、この最終的なカウント値は、単位画素１１の信号レベルＶｓｉｇを示す値としてメモリ装置２４に保持される。

上述した一連のＡＤ変換動作の終了後、列走査回路１５による列走査により、メモリ装置２２に保持されたＮビットのデジタル信号がＮ本の水平出力線１７を経て外部へ出力される。その後、順次行毎に、同様の上述した一連のＡＤ変換動作が繰り返されることによって２次元画像が生成される。

［黒沈み検出回路］
上述した列並列ＡＤＣ搭載固体撮像装置１０において、本発明では、黒沈み現象を検出する手段（黒沈み検出回路）を、ＡＤＣ２０内の比較器２１を利用して構成することを特徴としている。

（回路例１）
図４は、回路例１に係る黒沈み検出回路３０Ａの構成を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。ここでは、ある画素列における単位画素１１と共に示している。

図４において、本回路例１に係る黒沈み検出回路３０Ａは、ＤＡＣ１８とカラム処理部１４の比較器２１およびＡＮＤ回路２２とを利用し、これらに加えてインバータ３１、ラッチ回路３２およびＮＡＮＤ回路３３を有し、単位画素１１のリセット動作時にアクティブとなるリセットパルスＲＳ（図１２参照）が非アクティブ（“Ｌ”レベル）となるタイミングからの一定期間を黒沈み検出期間として黒沈み検出を行う構成となっている。

黒沈み検出期間において、ＤＡＣ１８は、参照電圧ＶＲＥＦの最大値よりも一定幅（検出幅）ΔＶだけ低い一定値の黒沈み検出値を出力する。この黒沈み検出値としては、比較器２１の比較動作において、通常光が単位画素１１に入射したときの信号電圧（アナログ信号電圧）ＶＳＬよりも低く、黒沈み現象が起きるような過大光が単位画素１１に入射したときに信号電圧ＶＳＬよりも高くなる値に設定される。すなわち、黒沈み検出値は、過大光の影響で、信号電圧ＶＳＬのリセットレベルが通常時よりもどの程度下降したら黒沈みと判断するかの指標となる。

ＤＡＣ１８は、適当なデジタルデータが入力されることで、参照電圧ＶＲＥＦとして、リセットレベル判定用の階段状のランプ波形および信号レベル判定用のランプ波形に加えて、黒沈み検出用の黒沈み検出値を生成する。すなわち、黒沈み検出値を決める検出幅ΔＶは、ＤＡＣ１８に入力するデジタルデータによって任意に変更可能である。

比較器２１は、先述したように、ランプ波形の参照電圧ＶＲＥＦに基づいてリセットレベルＶｒｅｓおよび信号レベルＶｓｉｇの判定を行うことに加えて、黒沈み検出期間において、信号電圧ＶＳＬが黒沈み検出値以下になったときに、過大光に起因して黒沈み現象が発生することを検出する。比較器２１の比較出力は、インバータ３１で極性反転され、比較出力ＣＭＰ＿ＯＵＴとしてラッチ回路３２にそのＤ（データ）入力として与えられるとともに、ＮＡＮＤ回路３３にその一方の入力として与えられる。

ラッチ回路３２は、リセットパルスＲＳに同期してアクティブ（“Ｌ”レベル）となるプリセット信号ＬＡＴＣＨ＿ＰＲＳＴによってラッチ出力ＬＡＴＣＨ＿ＯＵＴが初期化され、ラッチ信号ＳＵＮ＿ＬＡＴＣＨが“Ｈ”レベルのとき比較器２１の比較出力ＣＭＰ＿ＯＵＴ、即ち黒沈み検出結果を記憶し、ラッチ信号ＳＵＮ＿ＬＡＴＣＨが“Ｌ”レベルのとき記憶した黒沈み検出結果を保持する。ラッチ回路３２は、ラッチした黒沈み検出結果を一定期間、例えば次にプリセット信号ＬＡＴＣＨ＿ＰＲＳＴが与えられるまでの期間、即ち１Ｈ（Ｈは水平期間）の期間に亘って保持する。

図６は、ラッチ回路３２の構成の一例を示す回路図である。本例に係るラッチ回路３２は、１つのＮＡＮＤ回路４１、１つのインバータ４２および２つのスイッチ素子４３，４４からなる簡単なデジタル回路構成となっている。ラッチ回路３２のラッチ出力ＬＡＴＣＨ＿ＯＵＴは、ＮＡＮＤ回路３３にその他方の入力として与えられる。

ＮＡＮＤ回路３３は、比較器２１の比較出力ＣＭＰ＿ＯＵＴとラッチ出力ＬＡＴＣＨ＿ＯＵＴとの否定論理積をとる。ＮＡＮＤ回路３３の演算結果であるカウント許可信号ＪＵＧＤＥ＿ＯＵＴは、ＡＮＤ回路２２にその他方の入力として、比較器２１の比較出力Ｖｃｏｍｐの代わりに供給されることで、黒沈み現象を回避する作用をなす。すなわち、ＮＡＮＤ回路３３は、特許請求の範囲における回避手段に相当する。

次に、上記構成の黒沈み検出回路３０Ａの回路動作について、図５のタイミングチャートを用いて説明する。図５は、リセットパルスＲＳ、参照電圧ＶＲＥＦ、信号電圧ＶＳＬ、プリセット信号ＬＡＴＣＨ＿ＰＲＳＴ、比較出力ＣＭＰ＿ＯＵＴ、ラッチ出力ＬＡＴＣＨ＿ＯＵＴ、カウント許可信号ＪＵＧＤＥ＿ＯＵＴおよびラッチ信号ＳＵＮ＿ＬＡＴＣＨのタイミング関係を示すタイミングチャートである。

（１）過大光による黒沈みを検出する場合
過大光の入射により信号電圧ＶＳＬのリセットレベルＶＲＥＳが下降し、上記黒沈み検出値に達すると、即ちその下降分が検出幅ΔＶに達すると、比較器２１の比較出力ＣＭＰ＿ＯＵＴが“Ｈ”レベルから“Ｌ”レベルに反転する。この“Ｌ”レベルの比較出力ＣＭＰ＿ＯＵＴは、ラッチ信号ＳＵＮ＿ＬＡＴＣＨが“Ｈ”レベルになったときにラッチ回路３２に記憶される。

そして、ラッチ信号ＳＵＮ＿ＬＡＴＣＨが“Ｈ”レベルから“Ｌ”レベルに遷移すると、ラッチ回路３２のラッチ出力ＬＡＴＣＨ＿ＯＵＴが“Ｌ”レベルに保持される。このとき、ラッチ出力ＬＡＴＣＨ＿ＯＵＴと比較出力ＣＭＰ＿ＯＵＴとの否定論理積がＮＡＮＤ回路３３でとられることで、当該ＮＡＮＤ回路３３の出力であるカウント許可信号ＪＵＧＤＥ＿ＯＵＴが、“Ｌ”レベルから“Ｈ”レベルに遷移する。

ラッチ出力ＬＡＴＣＨ＿ＯＵＴの“Ｌ”レベル状態が１Ｈ期間保持されるため、カウント許可信号ＪＵＧＤＥ＿ＯＵＴの“Ｈ”レベル状態も１Ｈ期間保持される。これにより、ＡＮＤ回路２２がクロック信号ＣＬＫをクロック信号ＣＫとして１Ｈ期間出力し続けるために、カウンタ２３は停止せず、当該クロック信号ＣＫに同期してフルカウント値（カウンタ２３が取り得る最大カウント値）までカウント動作を続ける。

そして、カウンタ２３のフルカウント値は、図１のメモリ装置２４に保持され、列走査回路１５による列走査により、水平出力線１７を経て外部へ出力される。ここで、カウンタ２３のフルカウント値は、白信号レベルに対応する値である。したがって、過大光、特に太陽光のような非常に強い光が単位画素１１に入射したとしても、カウンタ２３のフルカウント値に基づく信号レベルが白信号レベルであるために、最も明るい部分が黒く沈んでしまう黒沈み現象を回避することができる。

黒沈み検出期間の終了後は、通常の差分処理、即ち先述したリセット期間および信号読み出し期間での動作が順次行われることで、単位画素１１の入射光強度に応じた信号レベルのデジタル信号が外部へ出力される。

（２）黒沈みが起きない通常の場合
許容範囲内の通常光が単位画素１１に入射した場合は、信号電圧ＶＳＬのリセットレベルＶＲＥＳは下降することがないために、比較器２１の比較出力ＣＭＰ＿ＯＵＴは反転せず、“Ｈ”レベルのままである。

このとき、ラッチ出力ＬＡＴＣＨ＿ＯＵＴが“Ｈ”レベルを保持するために、カウント許可信号ＪＵＧＤＥ＿ＯＵＴは比較器２１の比較出力ＣＭＰ＿ＯＵＴに依存することになる。すなわち、カウント許可信号ＪＵＧＤＥ＿ＯＵＴとして、比較出力ＣＭＰ＿ＯＵＴの反転結果、即ち“Ｌ”レベルがＡＮＤ回路２２に与えられる。黒沈み検出期間の終了後は、通常の差分処理が行われる。

（回路例２）
図７は、回路例２に係る黒沈み検出回路３０Ｂの構成を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。ここでも、ある画素列における単位画素１１と共に示している。

図７において、本回路例２に係る黒沈み検出回路３０Ｂは、回路例１と同様にＤＡＣ１８とカラム処理部１４の比較器２１およびＡＮＤ回路２２とを利用し、これらに加えてインバータ３４、ラッチ回路３５およびリセットレベル補正回路３６を有し、単位画素１１のリセット動作時にアクティブとなるリセットパルスＲＳが非アクティブとなるタイミングからの一定期間を黒沈み検出期間として黒沈み検出を行う構成となっている。

黒沈み検出期間において、ＤＡＣ１８は、参照電圧ＶＲＥＦの最大値よりも一定幅（検出幅）ΔＶだけ低い一定値の黒沈み検出値を出力する。黒沈み検出値は、回路例１の場合と同様にして設定され、過大光の影響で、信号電圧ＶＳＬのリセットレベルが通常時よりもどの程度下降したら黒沈みと判断するかの指標となる。

ＤＡＣ１８は、適当なデジタルデータが入力されることで、参照電圧ＶＲＥＦとして、リセットレベル判定用の階段状のランプ波形および信号レベル判定用のランプ波形に加えて、黒沈み検出用の黒沈み検出値を生成する。すなわち、黒沈み検出値を決める検出幅ΔＶは、ＤＡＣ１８に入力するデジタルデータによって任意に変更可能である。

比較器２１は、先述したように、ランプ波形の参照電圧ＶＲＥＦに基づいてリセットレベルＶｒｅｓおよび信号レベルＶｓｉｇの判定を行うことに加えて、黒沈み検出期間において、信号電圧ＶＳＬが黒沈み検出値以下になったときに、過大光に起因して黒沈み現象が発生することを検出する。比較器２１の比較出力ＣＭＰ＿ＯＵＴは、ＡＮＤ回路２２にその他方の入力として直接与えられる（図１の構成）とともに、インバータ３４で極性反転され、ラッチ回路３５にそのＤ（データ）入力として与えられる。

ラッチ回路３５は、リセットパルスＲＳに同期してアクティブ（“Ｌ”レベル）となるプリセット信号ＬＡＴＣＨ＿ＰＲＳＴによってラッチ出力ＬＡＴＣＨ＿ＯＵＴが初期化され、ラッチ信号ＳＵＮ＿ＬＡＴＣＨが“Ｈ”レベルのとき比較器２１の比較出力ＣＭＰ＿ＯＵＴ、即ち黒沈み検出結果を記憶し、ラッチ信号ＳＵＮ＿ＬＡＴＣＨが“Ｌ”レベルのとき記憶した黒沈み検出結果を保持する。ラッチ回路３５としては、図６に示す回路構成のものが用いられる。

ここで、黒沈み検出結果については、一定期間、具体的にはリセット期間（リセットレベル出力期間）中保持されていれば十分であるために、当該リセット期間が終了するとラッチ回路３５の初期化が行われる。すなわち、リセット期間終了のタイミングでアクティブ（“Ｌ”レベル）となるプリセット信号ＬＡＴＣＨ＿ＰＲＳＴによってラッチ回路３５のラッチ出力ＬＡＴＣＨ＿ＯＵＴの初期化が行われる。ラッチ回路３５のラッチ出力ＬＡＴＣＨ＿ＯＵＴは、リセットレベル補正回路３６に供給される。

リセットレベル補正回路３６は、特許請求の範囲における回避手段に相当し、ラッチ出力ＬＡＴＣＨ＿ＯＵＴに応答してアクティブ状態となり、リセットレベルＶＲＥＳを補正するための補正レベルを出力する。補正レベルとしては、ランプ波形である参照電圧ＶＲＥＦの変化幅内のレベル、例えば電源レベルが設定される。スイッチ素子３７は、リセットレベル補正回路３６の出力端と列信号線１２２（１２２−１〜１２２−ｍ）との間に接続され、黒沈み期間が終了した後にアクティブ（“Ｈ”レベル）となる補正許可信号ＨＯＳＥＩ＿ＥＮに応答して（閉）状態となり、リセットレベル補正回路３６から出力される補正レベルを列信号線１２２に供給する。

次に、上記構成の黒沈み検出回路３０Ｂの回路動作について、図８のタイミングチャートを用いて説明する。図８は、リセットパルスＲＳ、参照電圧ＶＲＥＦ、信号電圧ＶＳＬ、プリセット信号ＬＡＴＣＨ＿ＰＲＳＴ、補正許可信号ＨＯＳＥＩ＿ＥＮ、比較出力ＣＭＰ＿ＯＵＴ、ラッチ出力ＬＡＴＣＨ＿ＯＵＴおよびラッチ信号ＳＵＮ＿ＬＡＴＣＨのタイミング関係を示すタイミングチャートである。

（１）過大光による黒沈みを検出する場合
過大光の入射により信号電圧ＶＳＬのリセットレベルＶＲＥＳが下降し、上記黒沈み検出値に達すると、即ちその下降分が検出幅ΔＶに達すると、比較器２１の比較出力ＣＭＰ＿ＯＵＴが“Ｌ”レベルから“Ｈ”レベルに反転する。この“Ｈ”レベルの比較出力ＣＭＰ＿ＯＵＴは、インバータ３４で反転され（“Ｌ”レベル）、ラッチ信号ＳＵＮ＿ＬＡＴＣＨが“Ｈ”レベルになったときにラッチ回路３２に記憶される。

そして、ラッチ信号ＳＵＮ＿ＬＡＴＣＨが“Ｈ”レベルから“Ｌ”レベルに遷移すると、ラッチ回路３２のラッチ出力ＬＡＴＣＨ＿ＯＵＴが“Ｌ”レベルに保持される。ラッチ出力ＬＡＴＣＨ＿ＯＵＴの“Ｌ”レベル状態は、プリセット信号ＬＡＴＣＨ＿ＰＲＳＴがアクティブ（“Ｌ”レベル）となるリセット期間終了まで保持される。このラッチ出力ＬＡＴＣＨ＿ＯＵＴは、リセットレベル補正回路３６にフィードバックされる。

リセットレベル補正回路３６は、“Ｌ”レベルのラッチ出力ＬＡＴＣＨ＿ＯＵＴに応答してアクティブ状態となり、例えば電源レベルの補正レベルを出力する。ただし、黒沈み検出期間中は、補正許可信号ＨＯＳＥＩ＿ＥＮが“Ｌ”レベル、即ちリセットレベル補正回路３６と列信号線１２２（１２２−１〜１２２−ｍ）との間の接続がオープン状態にあるために、リセットレベル補正回路３６によるリセットレベルＶＲＥＳの補正は行われない。

黒沈み検出期間が終了すると、補正許可信号ＨＯＳＥＩ＿ＥＮが“Ｈ”レベルになり、当該補正許可信号ＨＯＳＥＩ＿ＥＮに応答してスイッチ素子３７がオン状態になることにより、リセットレベル補正回路３６と列信号線１２２との間の接続がクローズ状態となるために、リセットレベル補正回路３６から出力される補正レベルは、スイッチ素子３７を介して列信号線１２２に供給される。

このとき、列信号線１２２には、過大光の入射により下降中の信号電圧ＶＳＬのリセットレベルＶＲＥＳが与えられている状態にある。この状態で、リセットレベル補正回路３６から列信号線１２２に補正レベルが供給されることで、リセットレベルＶＲＥＳの補正が行われる。

すなわち、リセットレベルＶＲＥＳは強制的に補正レベル、具体的には電源レベルまで持ち上げられ、上記黒沈み検出値を超えることになるために、比較器２１の比較出力ＣＭＰ＿ＯＵＴが“Ｈ”レベルから“Ｌ”レベルに反転し、黒沈み検出が解除される。したがって、過大光、特に太陽光のような非常に強い光が単位画素１１に入射したとしても、黒沈み現象を回避することができる。

リセットレベルＶＲＥＳの補正後は、通常の差分処理、即ち先述したリセット期間および信号読み出し期間での動作が順次行われることで、単位画素１１の入射光強度に応じた信号レベルのデジタル信号が外部へ出力される。

（２）黒沈みが起きない通常の場合
許容範囲内の通常光が単位画素１１に入射した場合は、信号電圧ＶＳＬのリセットレベルＶＲＥＳは下降することがないために、比較器２１の比較出力ＣＭＰ＿ＯＵＴは反転せず、“Ｌ”レベルのままである。このとき、ラッチ出力ＬＡＴＣＨ＿ＯＵＴが“Ｈ”レベルを保持するために、リセットレベル補正回路３６が非アクティブ状態のままであり、当該リセットレベル補正回路３６によるリセットレベルＶＲＥＳの補正は行われない。黒沈み検出期間の終了後は、通常の差分処理が行われる。

上述した回路例１，２に係る黒沈み検出回路３０Ａ，３０Ｂが、列並列ＡＤＣで用いられている既存のＤＡＣ１８と比較器２１およびＡＮＤ回路２２とを利用し、例えば１つのＮＡＮＤ回路４１、１つのインバータ４２および２つのスイッチ素子４３，４４によって構成されるラッチ回路３２，３５（図６参照）等の簡単なデジタル回路を追加するだけの極めて簡単な回路構成となっているために、黒沈み現象を回避するための回路のレイアウト面積を最小限に抑えることができる。

このように、黒沈み現象を回避するための回路を小規模な回路構成にて実現できることにより、特に列毎にＡＤＣ２０（２０−１〜２０−ｍ）を配置してなる列並列ＡＤＣ搭載固体撮像装置の場合のように、黒沈み現象を回避する回路を列毎に配置するに当たって、レイアウト面積に制約があったとしてもその制約内で配置でき、その結果、太陽光のような非常に強い光が入射した際に発生する黒沈み現象を確実に回避できる列並列ＡＤＣ搭載固体撮像装置を実現できることになる。

なお、上記実施形態では、黒沈み検出回路３０Ａ，３０Ｂによる黒沈み現象の発生検出を、単位画素１１のリセットレベルＶＲＥＳを読み出すリセット期間の始めに行うとしたが、リセット期間と信号読み出し期間との間で行うようにすることも可能である。

また、上記実施形態では、ランプ波形の参照電圧ＶＲＥＦを生成する手段（生成回路）としてＤＡＣ１８を用いるとしたが、これに限られるものではなく、ランプ波形の参照電圧ＶＲＥＦを生成可能な回路であればその構成は問わない。

［適用例］
上記実施形態に係る列並列ＡＤＣ搭載固体撮像装置１０は、ビデオカメラやデジタルスチルカメラ等の撮像装置において、その撮像デバイス（画像入力装置）として用いて好適なものである。

ここに、撮像装置とは、撮像デバイスとしての固体撮像装置、当該固体撮像装置の撮像面（受光面）上に被写体の像光を結像させる光学系および当該固体撮像装置の信号処理回路を含み、携帯電話等の電子機器に搭載されて用いられるカメラモジュールや、当該カメラモジュールを搭載したデジタルスチルカメラやビデオカメラ等のカメラシステムを言うものとする。

図９は、本発明に係る撮像装置の構成の一例を示すブロック図である。図９に示すように、本例に係る撮像装置は、レンズ５１を含む光学系、撮像デバイス５２、カメラ信号処理回路５３およびシステムコントローラ５４等によって構成されている。

レンズ５１は、被写体からの像光を撮像デバイス５２の撮像面に結像する。撮像デバイス５２は、レンズ５１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス５２として、先述した実施形態に係る列並列ＡＤＣ搭載固体撮像装置１０が用いられる。

カメラ信号処理部５３は、撮像デバイス５２から出力される画像信号に対して種々の信号処理を行う。システムコントローラ５４は、撮像デバイス５２やカメラ信号処理部５３に対する制御を行う。特に、撮像デバイス５２の列並列ＡＤＣが、画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、画素の露光時間を１／Ｎに設定してフレームレートをＮ倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作が可能であれば、外部からの指令に応じて動作モードの切り替え制御などを行う。

このように、携帯電話等の電子機器に搭載されて用いられるカメラモジュールや、当該カメラモジュールを搭載したデジタルスチルカメラやビデオカメラ等のカメラシステムにおいて、その撮像デバイス（画像入力装置）５２として先述した実施形態に係る列並列ＡＤＣ搭載固体撮像装置１０を用いることで、当該固体撮像装置１０では黒沈み現象を回避するための回路のレイアウト面積を最小限に抑えることができるために、システム全体の回路規模の縮小化に大きく寄与できる。

本発明に係る列並列ＡＤＣ搭載固体撮像装置の基本構成を示すブロック図である。 列並列ＡＤＣ搭載固体撮像装置における通常撮像時の動作説明に供するタイミングチャートである。 ダウンカウントおよびアップカウントのカウント動作を示す概念図である。 回路例１に係る黒沈み検出回路の構成を示す回路図である。 回路例１に係る黒沈み検出回路の回路動作の説明に供するタイミングチャートである。 ラッチ回路の構成の一例を示す回路図である。 回路例２に係る黒沈み検出回路の構成を示す回路図である。 回路例２に係る黒沈み検出回路の回路動作の説明に供するタイミングチャートである。 本発明に係る撮像装置の構成の一例を示すブロック図である。 一般的な固体撮像装置の画素部分の構成例を示す回路図である。 画素部分の要部の断面構造を示す断面図である。 画素の回路動作の説明に供する波形図である。 黒沈み現象の発生メカニズムを説明する概略図である。 黒沈み現象時の波形図である。 黒沈み現象の発生メカニズムの説明図である。 従来技術を示すブロック図である。 他の従来技術を示すブロック図である。

符号の説明

１０…列並列ＡＤＣ搭載固体撮像装置、１１…単位画素、１２…画素アレイ部、１３…行走査回路、１４…カラム処理部、１５…列走査回路、１６…タイミング制御回路、１７…水平出力線、１８…ＤＡＣ（デジタル−アナログ変換装置）、２０（２０−１〜２０−ｍ）…ＡＤＣ（アナログ−デジタル変換装置）、２１…比較器、２２…ＡＮＤ回路、２３…カウンタ、２４メモリ装置、３０Ａ，３０Ｂ…黒沈み検出回路、３１，３４…インバータ、３２，３５…ラッチ回路、３４…ＮＡＮＤ回路、３５…リセットレベル補正回路、３７…スイッチ素子、１２１（１２１−１〜１２１−ｎ）…行制御線、１２２（１２２−１〜１２２−ｍ）…列信号線

Claims (5)

1. 外部からの入射光を電気信号に変換する光電変換素子を含む単位画素が複数配置されてなる画素アレイ部と、
   ランプ波形の参照信号を発生するとともに、黒沈み現象を検出する期間では所定値の検出値を出力する参照信号生成手段と、
   前記単位画素から出力されるアナログ信号に含まれるリセット時のリセットレベルと入射光相当の信号レベルとを前記参照電圧または前記検出値と比較する比較手段と、
   前記比較手段への前記参照信号の供給に同期してカウント動作を開始し、前記比較手段の比較出力が反転するまでカウント動作を継続することによって前記比較手段での比較完了までの比較時間を計測し、前記リセットレベルおよび前記信号レベルに対応したカウント値を得るカウンタと、
   前記リセットレベルが前記検出値に達したときの前記比較手段の比較結果を前記黒沈み現象の検出結果として一定期間保持する黒沈み検出手段と、
   前記黒沈み検出手段の検出結果に基づいて黒沈み現象を回避する回避手段と
   を具備することを特徴とする固体撮像装置。
2. 前記回避手段は、前記黒沈み検出手段が黒沈み現象を検出したときに、前記カウンタを白信号レベルに対応したフルカウント値になるまでカウント動作を行わせる
   ことを特徴とする請求項１記載の固体撮像装置。
3. 前記回避手段は、前記黒沈み検出手段が黒沈み現象を検出したときに、前記リセットレベルを補正する
   ことを特徴とする請求項１記載の固体撮像装置。
4. 外部からの入射光を電気信号に変換する光電変換素子を含む単位画素が複数配置されてなる画素アレイ部と、
   ランプ波形の参照信号を発生する参照信号生成手段と、
   前記単位画素から出力されるアナログ信号に含まれるリセット時のリセットレベルと入射光相当の信号レベルとを前記参照電圧と比較する比較手段と、
   前記比較手段への前記参照信号の供給に同期してカウント動作を開始し、前記比較手段の比較出力が反転するまでカウント動作を継続することによって前記比較手段での比較完了までの比較時間を計測し、前記リセットレベルおよび前記信号レベルに対応したカウント値を得るカウンタとを具備する固体撮像装置の駆動方法であって、
   黒沈み現象を検出するに当たって、前記参照信号生成手段から所定値の検出値を出力する第１ステップと、
   前記リセットレベルが前記検出値に達したときの前記比較手段の比較結果を前記黒沈み現象の検出結果として一定期間保持する第２ステップと、
   前記第２ステップでの検出結果に基づいて黒沈み現象を回避する第３ステップと
   を有することを特徴とする固体撮像装置の駆動方法。
5. 固体撮像装置と、
   被写体からの像光を前記固体撮像装置の撮像面上に結像させる光学系とを具備する撮像装置であって、
   前記固体撮像装置は、
   外部からの入射光を電気信号に変換する光電変換素子を含む単位画素が複数配置されてなる画素アレイ部と、
   ランプ波形の参照信号を発生するとともに、黒沈み現象を検出する期間では所定値の検出値を出力する参照信号生成手段と、
   前記単位画素から出力されるアナログ信号に含まれるリセット時のリセットレベルと入射光相当の信号レベルとを前記参照電圧または前記検出値と比較する比較手段と、
   前記比較手段への前記参照信号の供給に同期してカウント動作を開始し、前記比較手段の比較出力が反転するまでカウント動作を継続することによって前記比較手段での比較完了までの比較時間を計測し、前記リセットレベルおよび前記信号レベルに対応したカウント値を得るカウンタと、
   前記リセットレベルが前記検出値に達したときの前記比較手段の比較結果を前記黒沈み現象の検出結果として一定期間保持する黒沈み検出手段と、
   前記黒沈み検出手段の検出結果に基づいて黒沈み現象を回避する回避手段とを有する
   ことを特徴とする撮像装置。
   

Images