JP4546564B2 - A/dコンバータ - Google Patents
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Description
本発明は、A/Dコンバータに関し、特に、電気通信信号のA/D変換を行うA/Dコンバータに関する。
近年の通信のデジタル化に伴い、デジタル通信の分野で用いられるA/Dコンバータ(ADC)に対してビット解像度の向上や変換速度の高速化などの性能向上がますます求められつつある。しかし、ADCの性能向上に伴って消費電力が増大してしまうことが多い。例えば、サンプリングADCについて変換速度を上げようとすると、入力信号のサンプリング用の容量素子を高速に充放電するために大電流を通電しなければならなくなる。携帯電話機などのモバイル機器への適用を考えた場合、ADCの性能向上とともに消費電力の低減も実現することが必要である。
高性能かつ低消費電力のADCとして、超多並列のサンプリングADCで構成される列並列ADC(コラムADC)がある(例えば、非特許文献1参照)。コラムADCでは、サンプリングADC単体の動作が遅くても数百〜数千個のサンプリングADCが並列に動作するため、全体として非常に高速のA/D変換能力を得ることができる。
Yoshikazu Nitta et al., "High-Speed Digital Double Sampling with Analog CDS on Column Parallel ADC Architecture for Low-Noise Active Pixel Sensor", ISSCC 2006 / SESSION 27 / IMAGE SENSORS / 27.5
Yoshikazu Nitta et al., "High-Speed Digital Double Sampling with Analog CDS on Column Parallel ADC Architecture for Low-Noise Active Pixel Sensor", ISSCC 2006 / SESSION 27 / IMAGE SENSORS / 27.5
コラムADCは、その信号入力の特殊性から、固体撮像素子などに取り込まれた画像信号をコラム単位で読み出してA/D変換を行うといった用途向けのものであり、時々刻々と変化する電気信号をリアルタイムにA/D変換するといった用途には適していない。このため、コラムADCは高性能でありながらも、その応用分野はイメージセンシングなどの一部に限られている。
上記問題に鑑み、本発明は、コラムADCを電気通信信号のA/D変換に利用できるようにすることを課題とする。
上記課題を解決するために本発明が講じた手段は、A/Dコンバータとして、複数のA/D変換回路と、前記複数のA/D変換回路のうちA/D変換中でないいずれか一つを選択し、当該選択したA/D変換回路に、入力信号をサンプルホールドして得たアナログ量を供給する入力選択部と、前記複数のA/D変換回路のうちA/D変換中でないいずれか一つを選択し、当該選択したA/D変換回路から得たデジタル量を出力する出力選択部とを備え、前記複数のA/D変換回路のそれぞれは、アナログ量を記憶する複数のアナログ記憶素子を有し、与えられたアナログ量をこれら複数のアナログ記憶素子に順次記憶させる入力記憶部と、前記複数のアナログ記憶素子のそれぞれが記憶しているアナログ量をデジタル量に変換する複数のA/D変換素子を有するA/D変換部と、前記複数のA/D変換素子のそれぞれからデジタル量を得て、これを保持する複数のレジスタを有し、当該複数のレジスタに保持されたデジタル量をシフトして出力するシフト出力部とを有するものとする。
これによると、列並列のA/D変換が可能なA/D変換回路がインターリーブ動作するため、時々刻々と変化する電気信号を途切れることなく連続的にA/D変換することができる。
具体的には、前記入力記憶部は、電荷結合素子であり、又は、前記複数のアナログ記憶素子は、複数の容量素子であり、前記入力記憶部は、前記複数の容量素子のいずれか一つを順次選択し、当該選択した容量素子に前記入力選択部から供給されたアナログ量を与えるものである。また、具体的には、前記A/D変換部は、列並列A/D変換器である。
また、具体的には、前記入力選択部は、前記複数のA/D変換回路のそれぞれに対応して設けられ、与えられた信号をサンプルホールドする複数のサンプルホールド回路と、前記複数のサンプルホールド回路のいずれか一つを選択し、当該選択したサンプルホールド回路に前記入力信号を供給するセレクタとを有するか、又は、前記入力選択部は、前記入力信号をサンプルホールドするサンプルホールド回路と、前記複数のA/D変換回路のいずれか一つを選択し、当該選択したA/D変換回路に、前記サンプルホールド回路によってサンプルホールドされたアナログ量を供給するセレクタとを有する。
好ましくは、前記入力選択部は、前記入力信号のサンプリング周期ごとに前記アナログ量の供給先を切り替えるものとする。
以上のように、本発明によると、コラムADCが電気通信信号のA/D変換に利用できるようになり、高性能かつ低消費電力のA/Dコンバータが実現される。これにより、ソフトウェア無線などではフロントエンドの負担を軽減することができる。また、フロントエンドが簡略化されることによって、1個のアーキテクチャでマルチバンドレシーバを構成することができる。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
(第1の実施形態)
図1は、第1の実施形態に係るA/Dコンバータの構成を示す。本A/Dコンバータは、A/D変換回路10a及び10b、入力選択部20及び出力選択部30を備えており、入力された信号SinをA/D変換して信号Soutを出力する。
図1は、第1の実施形態に係るA/Dコンバータの構成を示す。本A/Dコンバータは、A/D変換回路10a及び10b、入力選択部20及び出力選択部30を備えており、入力された信号SinをA/D変換して信号Soutを出力する。
A/D変換回路10a及び10bは、それぞれ、入力記憶部11、A/D変換部12及びシフト出力部13を備えている。入力記憶部11は、数千個のMOSキャパシタ111が隣接配置されてなる電荷結合素子(CCD:Charge Coupled Device)で構成することができる。各MOSキャパシタ111は、アナログ量として電荷を蓄積し、さらに隣接するMOSキャパシタ111に電荷を転送することができる。したがって、初段(図1において左端)のMOSキャパシタ111に入力されたアナログ量は順次隣のMOSキャパシタ111に転送され、入力記憶部11は全部でMOSキャパシタ111の個数分のアナログ量を記憶することができる。A/D変換部12は、MOSキャパシタ111と一対一に対応した数千個のA/D変換素子121を備えており、コラムADCで構成することができる。各A/D変換素子121は、対応するMOSキャパシタ111が記憶しているアナログ量を受け、これをデジタル量に変換する。シフト出力部13は、A/D変換素子121と一対一に対応した数千個のレジスタ131を備えたシフトレジスタで構成することができる。各レジスタ131は、対応するA/D変換素子121からデジタル量を受け、これを保持する。シフト出力部13は、これらレジスタ131に保持されたデジタル量をシフトして出力する。
図2は、A/D変換回路10aの詳細な構成を示す。各MOSキャパシタ111は、クロック信号CK1aに同期して、隣のMOSキャパシタ111に電荷を転送する。各A/D変換素子121は、サンプルホールド回路1211、比較器1212及びカウンタ1213を備えたサンプリングADCとして構成されている。サンプルホールド回路1211は、対応するMOSキャパシタ111から受けたアナログ量をサンプルホールドする。比較器1212は、対応するサンプルホールド回路1211から受けたアナログ量とランプ信号Srampとの大小を比較する。カウンタ1213は、比較器1212の出力が変化するまで、すなわち、サンプルホールド回路1211から受けたアナログ量とランプ信号Srampのレベルが等しくなるまで、クロック信号CK2aに同期してカウント動作を行う。レジスタ131は、クロック信号CK3aに同期してカウンタ1213のカウント値をラッチするとともに、クロック信号CK4aに同期して保持しているデジタル量をシフトする。なお、信号Sinの時系列的な入力順にそのA/D変換結果が出力されるように、入力記憶部11における末端(図1において右端)のMOSキャパシタ111に対応するレジスタ131から順にデジタル量を出力する。
A/D変換回路10bも上記のA/D変換回路10aと同様の構成をしている。ただし、クロック信号CK1a〜CK4aに代えてクロック信号CK1b〜CK4bに同期して動作する。
図1に戻り、入力選択部20は、サンプルホールド回路201及びセレクタ202を備えている。サンプルホールド回路201は、信号Sinをサンプルホールドしてアナログ量を出力する。セレクタ202は、A/D変換回路10a及び10bのうちA/D変換を実行していない方に、サンプルホールド回路201から出力されたアナログ量を供給する。出力選択部30は1個のセレクタ301で構成される。セレクタ301は、A/D変換回路10a及び10bのうちA/D変換を実行していない方からデジタル量を得て、信号Soutとして出力する。
次に、本A/Dコンバータの動作について説明する。A/D変換回路10a及び10bは、次の3つの動作、すなわち、入力記憶部11によるアナログ量の複数記憶、A/D変換部12による並列A/D変換、及びシフト出力部13によるデジタル量のシフト出力を順に実行するが、このうち、入力記憶部11とシフト出力部13は互いに独立に動作可能である。すなわち、シフト出力部13がレジスタ131に保持されているデジタル量をシフト出力している間に入力記憶部11は新たなアナログ量を記憶することができる。そこで、A/D変換回路10a及び10bのうちいずれか一方については入力記憶部11及びシフト出力部13のみを動作させるとともに他についてはA/D変換部12のみを動作させ、これをA/D変換回路10a及び10bで交互に切り替えて連続的に行うようにする。すなわち、A/D変換回路10a及び10bをインターリーブ動作させる。
図3は、本A/Dコンバータのインターリーブ動作を表している。また、図4は、インターリーブ動作に係る各種クロック信号のアクティブ/非アクティブ状態を表すグラフである。時刻T1から時刻T2までの期間において、クロック信号CK2a及びCK3aが非アクティブ状態にされ、クロック信号CK1a及びCK4aがアクティブ状態にされることにより、A/D変換回路10aにおいてA/D変換部12が休止し、入力記憶部11及びシフト出力部13が動作する。これにより、シフト出力部13からデジタル量が信号Soutとして出力されるとともに、入力記憶部11には信号Sinのサンプリング結果が新たに記憶される。
同期間において、クロック信号CK1b及びCK4bが非アクティブ状態にされ、クロック信号CK2b及びCK3bがアクティブ状態にされることにより、A/D変換回路10bにおいて入力記憶部11及びシフト出力部13が休止し、A/D変換部12が動作する。これにより、A/D変換部12における各A/D変換素子121は、入力記憶部11における各MOSキャパシタ111に記憶されたアナログ量がランプ信号Srampのレベルに達するまでクロック信号CK2bをカウントアップする。そして、クロック信号CK3bの立ち上がりタイミングで、各A/D変換素子121のカウント値はシフト出力部13における各レジスタ131にラッチされる。
次の時刻T2から時刻T3までの期間では、A/D変換回路10aとA/D変換回路10bの動作が逆転する。すなわち、クロック信号CK1a及びCK4aが非アクティブ状態にされ、クロック信号CK2a及びCK3aがアクティブ状態にされることにより、A/D変換回路10aにおいて入力記憶部11及びシフト出力部13が休止し、A/D変換部12動作する。また、クロック信号CK2b及びCK3bが非アクティブ状態にされ、クロック信号CK1b及びCK4bがアクティブ状態にされることにより、A/D変換回路10bにおいてA/D変換部12が休止し、入力記憶部11及びシフト出力部13が動作する。次の時刻T3から時刻T4までの期間は、時刻T1から時刻T2までの期間と同じ動作状態となる。さらに次の時刻T4から時刻T5までの期間は、時刻T2から時刻T3までの期間と同じ動作状態となる。
データフローに着目すると、時刻T1から時刻T2までの期間に入力された信号SinはA/D変換回路10aの入力記憶部11において一旦記憶され、時刻T2から時刻T3までの期間でA/D変換部12によってA/D変換され、時刻T3から時刻T4までの期間で信号Soutとなってシフト出力部13から出力される。同様に、時刻T2から時刻T3までの期間に入力された信号SinはA/D変換回路10bの入力記憶部11において一旦記憶され、時刻T3から時刻T4までの期間でA/D変換部12によってA/D変換され、時刻T4から時刻T5までの期間で信号Soutとなってシフト出力部13から出力される。
このように、A/D変換回路10a及び10bをインターリーブ動作させることにより、入力された信号Sinを途切れることなく連続的にA/D変換することができる。また、各A/D変換部12によるA/D変換は入力記憶部11に数千個のアナログ量が記憶されるまでに完了すればよいため、入力選択部20における信号Sinのサンプリングレートが非常に高くても、各A/D変換器12は時間的余裕を持ってA/D変換を行うことができる。したがって、本A/Dコンバータの高速動作が可能となる。また、各A/D変換部12として、速度は多少遅くとも高いビット解像度でのA/D変換が可能なADCを採用することができる。したがって、本A/Dコンバータは高いビット解像度のA/D変換をすることができる。
以上、本実施形態によると、イメージセンシングの分野で使用されるコラムADCを時々刻々と変化する電気信号のA/D変換の用途に使用することができる。これにより、少ない消費電力で、高速かつ高いビット解像度のA/D変換を実現することができる。
(第2の実施形態)
図5は、第2の実施形態に係るA/Dコンバータの構成を示す。本A/Dコンバータは、A/D変換回路10a、10b、10c及び10d、入力選択部20及び出力選択部30を備えており、入力された信号SinをA/D変換して信号Soutを出力する。A/D変換回路10a及び10bの組とA/D変換回路10c及び10dの組とが上述のインターリーブ動作をしてA/D変換を実行する。さらに、各組における2個のA/D変換回路に交互にアナログ量が入力される。なお、A/D変換回路10a〜10dは、第1の実施形態に係るA/D変換回路10a及び10bと同様であるため説明を省略する。
図5は、第2の実施形態に係るA/Dコンバータの構成を示す。本A/Dコンバータは、A/D変換回路10a、10b、10c及び10d、入力選択部20及び出力選択部30を備えており、入力された信号SinをA/D変換して信号Soutを出力する。A/D変換回路10a及び10bの組とA/D変換回路10c及び10dの組とが上述のインターリーブ動作をしてA/D変換を実行する。さらに、各組における2個のA/D変換回路に交互にアナログ量が入力される。なお、A/D変換回路10a〜10dは、第1の実施形態に係るA/D変換回路10a及び10bと同様であるため説明を省略する。
入力選択部20は、サンプルホールド回路201a、201b、201c及び201d、及びセレクタ202a、202b及び202cを備えている。サンプルホールド回路201a〜201dは、それぞれ、与えられた信号をサンプルホールドしてアナログ量をA/D変換回路10a〜10dに供給する。セレクタ202bは、出力先としてサンプルホールド回路201a及び201bを信号Sinのサンプリング周期で交互に切り替えて、セレクタ202aから受けた信号を当該出力先に出力する。同様に、セレクタ202cは、出力先としてサンプルホールド回路201c及び201dを信号Sinのサンプリング周期で交互に切り替えて、セレクタ202aから受けた信号を当該出力先に出力する。セレクタ202aは、信号Sinを受け、セレクタ202b及び202cのうち、A/D変換回路10a及び10bの組並びにA/D変換回路10c及び10dの組のうちA/D変換を実行していない方の組にアナログ量を供給する方を選択し、当該選択したセレクタに信号Sinを出力する。
このように、A/D変換回路10a〜10dへのアナログ量の供給をインターリーブすることによって、各サンプルホールド回路201a〜201dにおけるサンプルホールド動作、及び各入力記憶部11におけるアナログ量の記憶及び転送に時間的余裕が生じる。これにより、各サンプルホールド回路201a〜201d及び各入力記憶部11の動作が多少遅くても、これらの動作速度に律速されることなく、本A/Dコンバータの高速動作を維持することができる。換言すると、本A/Dコンバータの動作速度をより一層向上することができる。
出力選択部30は、セレクタ301a、301b及び301cを備えている。セレクタ301aは、入力元としてA/D変換回路10a及び10bを信号Sinのサンプリング周期で交互に切り替えて、当該入力元から与えられたデジタル量をセレクタ301cに出力する。同様に、セレクタ301bは、入力元としてA/D変換回路10c及び10dを信号Sinのサンプリング周期で交互に切り替えて、当該入力元から与えられたデジタル量をセレクタ301cに出力する。セレクタ301cは、セレクタ301a及び301bのうち、A/D変換回路10a及び10bの組並びにA/D変換回路10c及び10dの組のうちA/D変換を実行していない方の組からデジタル量を得ている方を選択し、当該選択したセレクタからデジタル量を得て、信号Soutとして出力する。このように、A/D変換回路10a〜10dからのデジタル量の出力をインターリーブすることによって、信号SinのA/D変換結果を正しい順序で出力することができる。
以上、本実施形態によると、各A/D変換回路へのアナログ量の供給がインターリーブされるため、より高速なA/D変換が実現される。なお、3個以上のA/D変換回路に対してインターリーブ動作によりアナログ量を供給することで、より一層の高速動作が可能となる。
以上の説明では、各A/D変換回路10a〜10dにおける入力記憶部11をCCDで構成することを前提としているが、CCDの製造プロセスは、A/D変換部12やシフト出力部13などのCMOS製造プロセスとは異なるため、それぞれのプロセスで製造されたチップを貼り合わせるなどの工夫が必要となる。これに対して、図6は、CMOSプロセスで製造可能な入力記憶部11の構成を示す。入力記憶部11は、1:4セレクタ112、複数の1:10セレクタ113及び複数の容量素子114を備えている。セレクタ112を初段として、その後段にセレクタ113が3段構成されており、容量素子114は全部で四千個ある。そして、各セレクタ112及び113を適宜制御することにより、これら複数の容量素子114のいずれか一つを選択することができ、当該選択した容量素子114にアナログ量が記憶される。このように、入力記憶部11をCMOS製造プロセスで製造可能な回路構成にすることによって、A/Dコンバータのすべての構成要素を同じプロセスで製造することができる。
本発明に係るA/Dコンバータは、高性能かつ低消費電力であるため、特にモバイル用途のソフトウェア無線やマルチバンドレシーバなどに有用である。
10a〜10d A/D変換回路
11 入力記憶部
111 MOSキャパシタ(アナログ記憶素子)
12 A/D変換部
121 A/D変換素子
13 シフト出力部
131 レジスタ
20 入力選択部
201、201a〜201d サンプルホールド回路
202、202a〜202c セレクタ
30 出力選択部
11 入力記憶部
111 MOSキャパシタ(アナログ記憶素子)
12 A/D変換部
121 A/D変換素子
13 シフト出力部
131 レジスタ
20 入力選択部
201、201a〜201d サンプルホールド回路
202、202a〜202c セレクタ
30 出力選択部
Claims (7)
- 複数のA/D変換回路と、
前記複数のA/D変換回路のうちA/D変換中でないいずれか一つを選択し、当該選択したA/D変換回路に、入力信号をサンプルホールドして得たアナログ量を供給する入力選択部と、
前記複数のA/D変換回路のうちA/D変換中でないいずれか一つを選択し、当該選択したA/D変換回路から得たデジタル量を出力する出力選択部とを備え、
前記複数のA/D変換回路のそれぞれは、
アナログ量を記憶する複数のアナログ記憶素子を有し、与えられたアナログ量をこれら複数のアナログ記憶素子に順次記憶させる入力記憶部と、
前記複数のアナログ記憶素子のそれぞれが記憶しているアナログ量をデジタル量に変換する複数のA/D変換素子を有するA/D変換部と、
前記複数のA/D変換素子のそれぞれからデジタル量を得て、これを保持する複数のレジスタを有し、当該複数のレジスタに保持されたデジタル量をシフトして出力するシフト出力部とを有する
ことを特徴とするA/Dコンバータ。 - 請求項1に記載のA/Dコンバータにおいて、
前記入力記憶部は、電荷結合素子である
ことを特徴とするA/Dコンバータ。 - 請求項1に記載のA/Dコンバータにおいて、
前記複数のアナログ記憶素子は、複数の容量素子であり、
前記入力記憶部は、前記複数の容量素子のいずれか一つを順次選択し、当該選択した容量素子に前記入力選択部から供給されたアナログ量を与える
ことを特徴とするA/Dコンバータ。 - 請求項1に記載のA/Dコンバータにおいて、
前記A/D変換部は、列並列A/D変換器である
ことを特徴とするA/Dコンバータ。 - 請求項1に記載のA/Dコンバータにおいて、
前記入力選択部は、
前記複数のA/D変換回路のそれぞれに対応して設けられ、与えられた信号をサンプルホールドする複数のサンプルホールド回路と、
前記複数のサンプルホールド回路のいずれか一つを選択し、当該選択したサンプルホールド回路に前記入力信号を供給するセレクタとを有する
ことを特徴とするA/Dコンバータ。 - 請求項1に記載のA/Dコンバータにおいて、
前記入力選択部は、
前記入力信号をサンプルホールドするサンプルホールド回路と、
前記複数のA/D変換回路のいずれか一つを選択し、当該選択したA/D変換回路に、前記サンプルホールド回路によってサンプルホールドされたアナログ量を供給するセレクタとを有する
ことを特徴とするA/Dコンバータ。 - 請求項1に記載のA/Dコンバータにおいて、
前記入力選択部は、前記入力信号のサンプリング周期ごとに前記アナログ量の供給先を切り替える
ことを特徴とするA/Dコンバータ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006249042 | 2006-09-14 | ||
JP2006249042 | 2006-09-14 | ||
PCT/JP2007/064906 WO2008032496A1 (fr) | 2006-09-14 | 2007-07-30 | Convertisseur a/n |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2008032496A1 JPWO2008032496A1 (ja) | 2010-01-21 |
JP4546564B2 true JP4546564B2 (ja) | 2010-09-15 |
Family
ID=39183564
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008516652A Expired - Fee Related JP4546564B2 (ja) | 2006-09-14 | 2007-07-30 | A/dコンバータ |
Country Status (3)
Country | Link |
---|---|
US (1) | US7633421B2 (ja) |
JP (1) | JP4546564B2 (ja) |
WO (1) | WO2008032496A1 (ja) |
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CN112740556A (zh) | 2018-09-28 | 2021-04-30 | 英特尔公司 | 模数转换 |
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2007
- 2007-07-30 WO PCT/JP2007/064906 patent/WO2008032496A1/ja active Application Filing
- 2007-07-30 US US12/093,252 patent/US7633421B2/en not_active Expired - Fee Related
- 2007-07-30 JP JP2008516652A patent/JP4546564B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JPWO2008032496A1 (ja) | 2010-01-21 |
WO2008032496A1 (fr) | 2008-03-20 |
US7633421B2 (en) | 2009-12-15 |
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A61 | First payment of annual fees (during grant procedure) |
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