WO2008032496A1 - Convertisseur a/n - Google Patents

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WO2008032496A1
WO2008032496A1 PCT/JP2007/064906 JP2007064906W WO2008032496A1 WO 2008032496 A1 WO2008032496 A1 WO 2008032496A1 JP 2007064906 W JP2007064906 W JP 2007064906W WO 2008032496 A1 WO2008032496 A1 WO 2008032496A1
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conversion
converter
analog
input
circuits
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PCT/JP2007/064906
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English (en)
French (fr)
Inventor
Shiro Dosho
Takashi Morie
Yusuke Tokunaga
Shiro Sakiyama
Original Assignee
Panasonic Corporation
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp

Definitions

  • the present invention relates to an A / D converter, and more particularly to an A / D converter that performs A / D conversion of a telecommunication signal.
  • ADC A / D converters
  • Non-Patent Document 1 Yoshikazu Nitta et al., Riigh—Speed Digital Double Sampling with An alog CDS on Column Parallel ADC Architecture for Low-Noise Active Pixel Sensor, ISSCC 2006 I SESSION 27 I IMAGE SENSORS I 27.5
  • column ADCs Due to the peculiarity of signal input, column ADCs are intended for applications such as reading out image signals captured in solid-state image sensors in column units and performing A / D conversion.
  • the A / D conversion of the electrical signal to be performed in real time is not suitable for any application.
  • column ADCs have high performance, but their application fields are limited to image sensing.
  • an object of the present invention is to make it possible to use a column ADC for A / D conversion of a telecommunication signal.
  • the means taken by the present invention to solve the above-mentioned problems is that, as an A / D converter, a plurality of A / D conversion circuits and A / D conversion among the plurality of A / D conversion circuits are not being performed.
  • An input selection unit that selects one of! /,, And shift and supplies an analog quantity obtained by sample-holding the input signal to the selected A / D conversion circuit, and the plurality of A / D conversion circuits
  • An output selection unit that selects one of A, D, and deviation during A / D conversion and outputs a digital amount obtained from the selected A / D conversion circuit.
  • Each of the D conversion circuits has a plurality of analog storage elements that store analog quantities, an input storage unit that sequentially stores the given analog quantities in the plurality of analog storage elements, and the plurality of analog storage elements
  • Each has multiple A / D converters that convert the stored analog quantities into digital quantities
  • a digital amount is obtained from each of the A / D conversion unit and the plurality of A / D conversion elements, and there are a plurality of registers for holding the digital amounts, and the digital amounts held in the plurality of registers are shifted.
  • a shift output unit for outputting.
  • a / D conversion circuit power capable of column-parallel A / D conversion S Interleave operation, so that the ability to continuously A / D-convert the electric signal that changes every moment without interruption Touch with S.
  • the input storage unit is a charge coupled device, or the plurality of analog storage elements are a plurality of capacitive elements, and the input storage unit is the plurality of capacitive elements. One of these is sequentially selected, and the analog amount supplied from the input selection unit is given to the selected capacitive element.
  • the AD conversion unit is a column parallel A / D converter.
  • the input selection unit is provided corresponding to each of the plurality of A / D conversion circuits, and a plurality of sample and hold circuits that sample and hold a given signal; Or a selector that supplies the input signal to the selected sample-hold circuit, or the input selection unit samples and holds the input signal. And before A selector that selects any one of the plurality of A / D conversion circuits and supplies the analog amount sampled and held by the sample hold circuit to the selected A / D conversion circuit.
  • the input selection unit switches a supply destination of the analog amount for each sampling period of the input signal.
  • the column ADC can be used for A / D conversion of telecommunication signals, and a high-performance and low power consumption A / D converter is realized.
  • the burden on the front end can be reduced in software radio or the like.
  • FIG. 1 is a configuration diagram of an A / D converter according to a first embodiment.
  • FIG. 2 is a detailed configuration diagram of the A / D conversion circuit shown in FIG.
  • FIG. 3 is a diagram showing an interleaving operation of the A / D converter shown in FIG. 1.
  • FIG. 4 is a graph showing active / inactive states of various clock signals related to the interleave operation.
  • FIG. 5 is a configuration diagram of an A / D converter according to a second embodiment.
  • FIG. 6 is a configuration diagram of an input storage unit that can be manufactured by a CMOS process.
  • FIG. 1 shows the configuration of the A / D converter according to the first embodiment.
  • This A / D converter includes A / D conversion circuits 10a and 10b, an input selection unit 20 and an output selection unit 30, and A / D converts the input signal Sin to output a signal Sout.
  • the A / D conversion circuits 10a and 10b include an input storage unit 11, an A / D conversion unit 12, and a shift output unit 13, respectively.
  • the input storage unit 11 can be composed of a charge coupled device (CCD) in which thousands of MOS capacitors 111 are arranged adjacent to each other. Each MOS capacitor 111 can store an electric charge as an analog amount and further transfer the electric charge to the adjacent MOS capacitor 111. Therefore, the analog amount input to the MOS capacitor 111 at the first stage (leftmost in FIG. 1) is sequentially transferred to the adjacent MOS capacitor 111, and the input storage unit 11 stores the analog amount corresponding to the number of MOS capacitors 111 in total. be able to.
  • CCD charge coupled device
  • the A / D conversion unit 12 includes thousands of A / D conversion elements 121 corresponding one-to-one with the MOS capacitor 111, and can be configured with a column ADC. Each A / D conversion element 121 receives the analog quantity stored in the corresponding MOS capacitor 111 and converts it into a digital quantity.
  • the shift output unit 13 can be configured by a shift register including thousands of registers 131 that correspond one-to-one with the A / D conversion element 121. Each register 131 receives a digital quantity from the corresponding A / D conversion element 121 and holds it. The shift output unit 13 shifts and outputs the digital quantity held in these registers 131.
  • FIG. 2 shows a detailed configuration of the A / D conversion circuit 10a.
  • Each MOS capacitor 111 transfers charges to the adjacent MOS capacitor 111 in synchronization with the clock signal CKla.
  • Each A / D conversion element 121 includes a sample hold circuit 1211, a comparator 1212, and a counter 1213. It is configured as a sampling ADC.
  • the sample hold circuit 1211 samples and holds the analog quantity received from the corresponding MOS capacitor 111.
  • the comparator 1 212 compares the analog amount received from the corresponding sample and hold circuit 1211 with the ramp signal Sramp.
  • the counter 1213 performs a counting operation in synchronization with the clock signal CK2a until the output of the comparator 2212 changes, that is, until the level of the ramp signal Sramp equals the analog amount that has also received the force of the sample hold circuit 1211.
  • the register 131 latches the count value of the counter 1213 in synchronization with the clock signal CK3a, and shifts the digital amount held in synchronization with the clock signal CK4a.
  • the digital quantity is sequentially from the register 131 corresponding to the MOS capacitor 111 at the end (right end in FIG. 1) in the input storage unit 11. Is output.
  • the A / D conversion circuit 10b has the same configuration as the A / D conversion circuit 10a. However, it operates in synchronization with the clock signals CKlb to CK4b instead of the clock signals CKla to CK4a.
  • the input selection unit 20 includes a sample hold circuit 201 and a selector 202.
  • the sample hold circuit 201 samples and holds the signal Sin and outputs an analog quantity.
  • the selector 202 supplies the analog amount output from the sample and hold circuit 201 to the one of the A / D conversion circuits 10a and 10b that has not performed A / D conversion.
  • the output selection unit 30 includes one selector 301.
  • the selector 301 obtains a digital quantity from the A / D conversion circuits 10a and 10b that do not execute A / D conversion, and outputs the digital quantity as a signal Sout.
  • the A / D conversion circuits 10a and 10b have the following three operations: a plurality of analog amounts stored by the input storage unit 11, a parallel A / D conversion by the A / D conversion unit 12, and a digital amount by the shift output unit 13.
  • the shift output unit 13 and the shift output unit 13 can operate independently of each other. That is, the input storage unit 11 can store a new analog amount while the shift output unit 13 shifts and outputs the digital amount held in the register 131. Therefore, one of the A / D conversion circuits 10a and 10b is stored as an input memory.
  • FIG. 3 shows the interleaving operation of the A / D converter.
  • FIG. 4 is a graph showing active / inactive states of various clock signals related to the interleave operation.
  • the clock signals CK2a and CK3a are deactivated and the clock signals CK1a and CK4a are activated, so that the A / D conversion circuit 10a performs A / D conversion.
  • the unit 12 pauses, and the input storage unit 11 and the shift output unit 13 operate. As a result, the digital amount is output as the signal Sout from the shift output unit 13, and the sampling result of the signal Sin is newly recorded in the input storage unit 11.
  • each A / D conversion element 121 in the A / D conversion unit 12 counts the clock signal CK2b until the analog amount stored in each MOS capacitor 111 in the input storage unit 11 reaches the level of the ramp signal Sramp. Up. The count value of each A / D conversion element 121 is latched in each register 131 in the shift output unit 13 at the rising timing of the clock signal CK3b.
  • the signal Sin input during the period from time T1 to time T2 is temporarily stored in the input storage unit 11 of the A / D conversion circuit 10a, and is then temporarily stored from time T2 to time T2.
  • a / D conversion is performed by the A / D converter 12 during the period up to 3, and the signal Sout is output from the shift output unit 13 during the period from time T3 to time T4.
  • the signal Sin input during the period from time to IJT2 force time to IJ T3 is temporarily stored in the input storage unit 11 of the A / D converter circuit 10b, and the signal Sin from time to IJT3 to time IJT4 A / D conversion is performed by the / D conversion unit 12, and the signal Sout is output from the shift output unit 13 in the period from time IJT4 to time T5.
  • the input signal Sin can be continuously A / D converted without interruption.
  • the sampling rate of the signal Sin in the input selection unit 20 is sufficient.
  • each A / D converter 12 can perform A / D conversion with sufficient time. Therefore, the A / D converter can operate at high speed.
  • the column ADC used in the field of image sensing can be used for A / D conversion of an electric signal that changes every moment.
  • a / D conversion with high power and high bit resolution can be realized with low power consumption.
  • FIG. 5 shows the configuration of the A / D converter according to the second embodiment.
  • This A / D converter includes A / D conversion circuits 10a, 10b, 10c and 10d, an input selection unit 20 and an output selection unit 30, and A / D converts the input signal Sin to output the signal Sout.
  • the set of A / D conversion circuits 10a and 10b and the set of A / D conversion circuits 10c and 10d perform the above-described interleaving operation to execute A / D conversion.
  • two A / D converter circuits in each group An analog amount is input alternately.
  • the A / D conversion circuits 10a to 10d are the same as the A / D conversion circuits 10a and 10b according to the first embodiment, and thus the description thereof is omitted.
  • the input selection unit 20 includes sample hold circuits 201a, 201b, 201c and 201d, and selectors 202a, 202b and 202c.
  • the sampled and held signals are sampled and held and supplied to the A / D conversion circuits 10a to 10d, respectively.
  • the selector 202b alternately switches the sample hold circuits 201a and 201b as output destinations at the sampling period of the signal Sin, and outputs the signal received from the selector 202a to the output destination.
  • the selector 202c alternately switches the sample and hold circuits 201c and 201d as output destinations at the sampling period of the signal Sin, and outputs the signal received from the selector 202a to the output destination.
  • the selector 202a receives the signal Sin, and among the selectors 202b and 202c, the one that does not execute the A / D conversion among the strings of the A / D conversion circuits 10a and 10b and the set of the A / D conversion circuits 10c and 10d. Select the one that supplies the analog quantity to the set of and output the signal Sin to the selected selector.
  • the output selection unit 30 includes selectors 301a, 301b, and 301c.
  • the selector 301a alternately switches the A / D conversion circuits 10a and 10b as input sources at the sampling period of the signal Sin, and outputs the digital quantity given from the input source to the selector 301c.
  • the selector 301b alternately switches the A / D conversion circuits 10c and 10d as input sources at the sampling period of the signal Sin, and outputs the digital amount given from the input source to the selector 301c.
  • the selector 301c executes A / D conversion of the set of A / D conversion circuits 10a and 10b and the set of A / D conversion circuits 10c and 10d among the selectors 301a and 301b!
  • the supply of the analog amount to each A / D conversion circuit is interleaved, so that higher-speed A / D conversion is realized. It is possible to operate at higher speeds by supplying analog quantities to three or more A / D converter circuits by interleaving.
  • the force CCD manufacturing process is based on the premise that the input storage unit 11 in each A / D conversion circuit 10a to 10d is composed of a CCD.
  • the A / D conversion unit 12 and the shift output unit Since it is different from the CMOS manufacturing process such as 13, etc., it is necessary to devise such as bonding chips manufactured by each process.
  • FIG. 6 shows a configuration of the input storage unit 11 that can be manufactured by a CMOS process.
  • the input storage unit 11 includes a 1: 4 selector 112, a plurality of 1:10 selectors 113, and a plurality of capacitive elements 114.
  • the selector 112 is the first stage, and the selector 113 has three stages in the subsequent stage, and there are a total of 4,000 capacitors 114. Then, by appropriately controlling each of the selectors 112 and 113, any one of the plurality of capacitive elements 114 can be selected, and an analog amount is stored in the selected capacitive element 114.
  • the input storage unit 11 a circuit configuration that can be manufactured by a CMOS manufacturing process, it is possible to manufacture all the components of the A / D converter by the same process.
  • a / D converter according to the present invention has high performance and low power consumption, it is particularly useful for software defined radio for mobile applications, multiband receivers, and the like.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Description

明 細 書
AZDコンバータ
技術分野
[0001] 本発明は、 A/Dコンバータに関し、特に、電気通信信号の A/D変換を行う A/ Dコンバータに関する。
背景技術
[0002] 近年の通信のデジタル化に伴い、デジタル通信の分野で用いられる A/Dコンパ ータ (ADC)に対してビット解像度の向上や変換速度の高速化などの性能向上がま すます求められつつある。しかし、 ADCの性能向上に伴って消費電力が増大してし まうことが多い。例えば、サンプリング ADCについて変換速度を上げようとすると、入 力信号のサンプリング用の容量素子を高速に充放電するために大電流を通電しなけ ればならなくなる。携帯電話機などのモパイル機器への適用を考えた場合、 ADCの 性能向上とともに消費電力の低減も実現することが必要である。
[0003] 高性能かつ低消費電力の ADCとして、超多並列のサンプリング ADCで構成される 列並列 ADC (コラム ADC)がある（例えば、非特許文献 1参照）。コラム ADCでは、 サンプリング ADC単体の動作が遅くても数百〜数千個のサンプリング ADCが並列 に動作するため、全体として非常に高速の A/D変換能力を得ることができる。 非特許文献 1： Yoshikazu Nitta et al.， riigh—Speed Digital Double Sampling with An alog CDS on Column Parallel ADC Architecture for Low-Noise Active Pixel Sensor ， ISSCC 2006 I SESSION 27 I IMAGE SENSORS I 27.5
発明の開示
発明が解決しょうとする課題
[0004] コラム ADCは、その信号入力の特殊性から、固体撮像素子などに取り込まれた画 像信号をコラム単位で読み出して A/D変換を行うといった用途向けのものであり、 時々刻々と変化する電気信号をリアルタイムに A/D変換するといつた用途には適し ていない。このため、コラム ADCは高性能でありながらも、その応用分野はイメージ センシングなどの一部に限られている。 [0005] 上記問題に鑑み、本発明は、コラム ADCを電気通信信号の A/D変換に利用でき るようにすることを課題とする。
課題を解決するための手段
[0006] 上記課題を解決するために本発明が講じた手段は、 A/Dコンバータとして、複数 の A/D変換回路と、前記複数の A/D変換回路のうち A/D変換中でな!/、レ、ずれ か一つを選択し、当該選択した A/D変換回路に、入力信号をサンプルホールドし て得たアナログ量を供給する入力選択部と、前記複数の A/D変換回路のうち A/ D変換中でなレ、レ、ずれか一つを選択し、当該選択した A/D変換回路から得たデジ タル量を出力する出力選択部とを備え、前記複数の A/D変換回路のそれぞれは、 アナログ量を記憶する複数のアナログ記憶素子を有し、与えられたアナログ量をこれ ら複数のアナログ記憶素子に順次記憶させる入力記憶部と、前記複数のアナログ記 憶素子のそれぞれが記憶しているアナログ量をデジタル量に変換する複数の A/D 変換素子を有する A/D変換部と、前記複数の A/D変換素子のそれぞれからデジ タル量を得て、これを保持する複数のレジスタを有し、当該複数のレジスタに保持さ れたデジタル量をシフトして出力するシフト出力部とを有するものとする。
[0007] これによると、列並列の A/D変換が可能な A/D変換回路力 Sインターリーブ動作 するため、時々刻々と変化する電気信号を途切れることなく連続的に A/D変換する こと力 Sでさる。
[0008] 具体的には、前記入力記憶部は、電荷結合素子であり、又は、前記複数のアナ口 グ記憶素子は、複数の容量素子であり、前記入力記憶部は、前記複数の容量素子 のいずれか一つを順次選択し、当該選択した容量素子に前記入力選択部から供給 されたアナログ量を与えるものである。また、具体的には、前記 AD変換部は、列並列 A/D変換器である。
[0009] また、具体的には、前記入力選択部は、前記複数の A/D変換回路のそれぞれに 対応して設けられ、与えられた信号をサンプルホールドする複数のサンプルホールド 回路と、前記複数のサンプルホールド回路のいずれか一つを選択し、当該選択した サンプルホールド回路に前記入力信号を供給するセレクタとを有するか、又は、前記 入力選択部は、前記入力信号をサンプルホールドするサンプルホールド回路と、前 記複数の A/D変換回路のいずれか一つを選択し、当該選択した A/D変換回路に 、前記サンプルホールド回路によってサンプルホールドされたアナログ量を供給する セレクタとを有する。
[0010] 好ましくは、前記入力選択部は、前記入力信号のサンプリング周期ごとに前記アナ ログ量の供給先を切り替えるものとする。これによると、
発明の効果
[0011] 以上のように、本発明によると、コラム ADCが電気通信信号の A/D変換に利用で きるようになり、高性能かつ低消費電力の A/Dコンバータが実現される。これにより 、ソフトウェア無線などではフロントエンドの負担を軽減することができる。また、フロン トエンドが簡略化されることによって、 1個のアーキテクチャでマノレチバンドレシーバを 構成すること力 Sでさる。
図面の簡単な説明
[0012] [図 1]図 1は、第 1の実施形態に係る A/Dコンバータの構成図である。
[図 2]図 2は、図 1に示した A/D変換回路の詳細な構成図である。
[図 3]図 3は、図 1に示した A/Dコンバータのインターリーブ動作を表す図である。
[図 4]図 4は、インターリーブ動作に係る各種クロック信号のアクティブ/非アクティブ 状態を表すグフフである。
[図 5]図 5は、第 2の実施形態に係る A/Dコンバータの構成図である。
[図 6]図 6は、 CMOSプロセスで製造可能な入力記憶部の構成図である。
符号の説明
[0013] 10a~10d A/D変換回路
11 入力記憶部
111 MOSキャパシタ（アナログ記憶素子）
12 A/D変換部
121 A/D変換素子
13 シフト出力部
131 レジスタ
20 入力選択部 201、 210a〜201d サンプノレホーノレド回路
202、 202a〜202c セレクタ
30 出力選択部
発明を実施するための最良の形態
[0014] 以下、本発明を実施するための最良の形態について、図面を参照しながら説明す
[0015] (第 1の実施形態）
図 1は、第 1の実施形態に係る A/Dコンバータの構成を示す。本 A/Dコンバータ は、 A/D変換回路 10a及び 10b、入力選択部 20及び出力選択部 30を備えており、 入力された信号 Sinを A/D変換して信号 Soutを出力する。
[0016] A/D変換回路 10a及び 10bは、それぞれ、入力記憶部 11、 A/D変換部 12及び シフト出力部 13を備えている。入力記憶部 11は、数千個の MOSキャパシタ 111が 隣接配置されてなる電荷結合素子（CCD : Charge Coupled Device)で構成すること ができる。各 MOSキャパシタ 111は、アナログ量として電荷を蓄積し、さらに隣接する MOSキャパシタ 111に電荷を転送することができる。したがって、初段（図 1において 左端）の MOSキャパシタ 111に入力されたアナログ量は順次隣の MOSキャパシタ 1 11に転送され、入力記憶部 11は全部で MOSキャパシタ 111の個数分のアナログ量 を記憶することができる。 A/D変換部 12は、 MOSキャパシタ 111と一対一に対応し た数千個の A/D変換素子 121を備えており、コラム ADCで構成すること力 Sできる。 各 A/D変換素子 121は、対応する MOSキャパシタ 111が記憶しているアナログ量 を受け、これをデジタル量に変換する。シフト出力部 13は、 A/D変換素子 121と一 対一に対応した数千個のレジスタ 131を備えたシフトレジスタで構成することができる 。各レジスタ 131は、対応する A/D変換素子 121からデジタル量を受け、これを保 持する。シフト出力部 13は、これらレジスタ 131に保持されたデジタル量をシフトして 出力する。
[0017] 図 2は、 A/D変換回路 10aの詳細な構成を示す。各 MOSキャパシタ 111は、クロ ック信号 CKlaに同期して、隣の MOSキャパシタ 111に電荷を転送する。各 A/D 変換素子 121は、サンプルホールド回路 1211、比較器 1212及びカウンタ 1213を 備えたサンプリング ADCとして構成されている。サンプルホールド回路 1211は、対 応する MOSキャパシタ 111から受けたアナログ量をサンプルホールドする。比較器 1 212は、対応するサンプルホールド回路 1211から受けたアナログ量とランプ信号 Sr ampとの大小を比較する。カウンタ 1213は、比較器 2212の出力が変化するまで、 すなわち、サンプルホールド回路 1211力も受けたアナログ量とランプ信号 Srampの レベルが等しくなるまで、クロック信号 CK2aに同期してカウント動作を行う。レジスタ 1 31は、クロック信号 CK3aに同期してカウンタ 1213のカウント値をラッチするとともに 、クロック信号 CK4aに同期して保持しているデジタル量をシフトする。なお、信号 Sin の時系列的な入力順にその A/D変換結果が出力されるように、入力記憶部 11に おける末端（図 1において右端）の MOSキャパシタ 111に対応するレジスタ 131から 順にデジタル量を出力する。
[0018] A/D変換回路 10bも上記の A/D変換回路 10aと同様の構成をしている。ただし 、クロック信号 CKla〜CK4aに代えてクロック信号 CKlb〜CK4bに同期して動作 する。
[0019] 図 1に戻り、入力選択部 20は、サンプルホールド回路 201及びセレクタ 202を備え ている。サンプルホールド回路 201は、信号 Sinをサンプルホールドしてアナログ量を 出力する。セレクタ 202は、 A/D変換回路 10a及び 10bのうち A/D変換を実行し ていない方に、サンプルホールド回路 201から出力されたアナログ量を供給する。出 力選択部 30は 1個のセレクタ 301で構成される。セレクタ 301は、 A/D変換回路 10 a及び 10bのうち A/D変換を実行していない方からデジタル量を得て、信号 Soutと して出力する。
[0020] 次に、本 A/Dコンバータの動作について説明する。 A/D変換回路 10a及び 10b は、次の 3つの動作、すなわち、入力記憶部 11によるアナログ量の複数記憶、 A/D 変換部 12による並列 A/D変換、及びシフト出力部 13によるデジタル量のシフト出 力を順に実行するが、このうち、入力記憶部 11とシフト出力部 13は互いに独立に動 作可能である。すなわち、シフト出力部 13がレジスタ 131に保持されているデジタル 量をシフト出力している間に入力記憶部 11は新たなアナログ量を記憶することができ る。そこで、 A/D変換回路 10a及び 10bのうちいずれか一方については入力記憶 部 11及びシフト出力部 13のみを動作させるとともに他については A/D変換部 12の みを動作させ、これを A/D変換回路 10a及び 10bで交互に切り替えて連続的に行 うようにする。すなわち、 A/D変換回路 10a及び 10bをインターリーブ動作させる。
[0021] 図 3は、本 A/Dコンバータのインターリーブ動作を表している。また、図 4は、インタ 一リーブ動作に係る各種クロック信号のアクティブ/非アクティブ状態を表すグラフで ある。時刻 T1から時亥 IJT2までの期間において、クロック信号 CK2a及び CK3aが非 アクティブ状態にされ、クロック信号 CK1 a及び CK4aがアクティブ状態にされることに より、 A/D変換回路 10aにおいて A/D変換部 12が休止し、入力記憶部 11及びシ フト出力部 13が動作する。これにより、シフト出力部 13からデジタル量が信号 Soutと して出力されるとともに、入力記憶部 11には信号 Sinのサンプリング結果が新たに記
I思 れる。
[0022] 同期間において、クロック信号 CKlb及び CK4bが非アクティブ状態にされ、クロッ ク信号 CK2b及び CK3bがアクティブ状態にされることにより、 A/D変換回路 10bに おいて入力記憶部 11及びシフト出力部 13が休止し、 A/D変換部 12が動作する。 これにより、 A/D変換部 12における各 A/D変換素子 121は、入力記憶部 11にお ける各 MOSキャパシタ 111に記憶されたアナログ量がランプ信号 Srampのレベルに 達するまでクロック信号 CK2bをカウントアップする。そして、クロック信号 CK3bの立 ち上がりタイミングで、各 A/D変換素子 121のカウント値はシフト出力部 13における 各レジスタ 131にラッチされる。
[0023] 次の時亥 IJT2から時亥 IJT3までの期間では、 A/D変換回路 10aと A/D変換回路 1 Obの動作が逆転する。すなわち、クロック信号 CKla及び CK4aが非アクティブ状態 にされ、クロック信号 CK2a及び CK3aがアクティブ状態にされることにより、 A/D変 換回路 10aにおいて入力記憶部 11及びシフト出力部 13が休止し、 A/D変換部 12 動作する。また、クロック信号 CK2b及び CK3bが非アクティブ状態にされ、クロック信 号 CKlb及び CK4bがアクティブ状態にされることにより、 A/D変換回路 10bにおい て A/D変換部 12が休止し、入力記憶部 11及びシフト出力部 13が動作する。次の 時刻 T3から時刻 T4までの期間は、時刻 T1から時刻 T2までの期間と同じ動作状態 となる。さらに次の時亥 IJT4から時刻 T5までの期間は、時亥 IJT2から時亥 IJT3までの期 間と同じ動作状態となる。
[0024] データフローに着目すると、時刻 T1から時刻 T2までの期間に入力された信号 Sin は A/D変換回路 10aの入力記憶部 11にお!/、て一旦記憶され、時刻 T2から時刻 T 3までの期間で A/D変換部 12によって A/D変換され、時刻 T3から時刻 T4までの 期間で信号 Soutとなってシフト出力部 13から出力される。同様に、時亥 IJT2力 時亥 IJ T3までの期間に入力された信号 Sinは A/D変換回路 10bの入力記憶部 11におい て一旦記憶され、時亥 IJT3から時亥 IJT4までの期間で A/D変換部 12によって A/D 変換され、時亥 IJT4から時刻 T5までの期間で信号 Soutとなってシフト出力部 13から 出力される。
[0025] このように、 A/D変換回路 10a及び 10bをインターリーブ動作させることにより、入 力された信号 Sinを途切れることなく連続的に A/D変換することができる。また、各 A/D変換部 12による A/D変換は入力記憶部 11に数千個のアナログ量が記憶さ れるまでに完了すればよいため、入力選択部 20における信号 Sinのサンプリングレ ートが非常に高くても、各 A/D変換器 12は時間的余裕を持って A/D変換を行うこ と力 Sできる。したがって、本 A/Dコンバータの高速動作が可能となる。また、各 A/D 変換部 12として、速度は多少遅くとも高いビット解像度での A/D変換が可能な AD Cを採用すること力 Sできる。したがって、本 A/Dコンバータは高いビット解像度の A/ D変換をすることができる。
[0026] 以上、本実施形態によると、イメージセンシングの分野で使用されるコラム ADCを 時々刻々と変化する電気信号の A/D変換の用途に使用することができる。これによ り、少ない消費電力で、高速かつ高いビット解像度の A/D変換を実現することがで きる。
[0027] (第 2の実施形態）
図 5は、第 2の実施形態に係る A/Dコンバータの構成を示す。本 A/Dコンバータ は、 A/D変換回路 10a、 10b, 10c及び 10d、入力選択部 20及び出力選択部 30を 備えており、入力された信号 Sinを A/D変換して信号 Soutを出力する。 A/D変換 回路 10a及び 10bの組と A/D変換回路 10c及び 10dの組とが上述のインターリー ブ動作をして A/D変換を実行する。さらに、各組における 2個の A/D変換回路に 交互にアナログ量が入力される。なお、 A/D変換回路 10a〜； 10dは、第 1の実施形 態に係る A/D変換回路 10a及び 10bと同様であるため説明を省略する。
[0028] 入力選択部 20は、サンプルホールド回路 201a、 201b, 201c及び 201d、及びセ レクタ 202a、 202b及び 202cを備えてレヽる。サンプノレホーノレド回路 201a〜201 diま 、それぞれ、与えられた信号をサンプルホールドしてアナログ量を A/D変換回路 10 a〜10dに供給する。セレクタ 202bは、出力先としてサンプルホールド回路 201a及 び 201bを信号 Sinのサンプリング周期で交互に切り替えて、セレクタ 202aから受け た信号を当該出力先に出力する。同様に、セレクタ 202cは、出力先としてサンプル ホールド回路 201c及び 201dを信号 Sinのサンプリング周期で交互に切り替えて、セ レクタ 202aから受けた信号を当該出力先に出力する。セレクタ 202aは、信号 Sinを 受け、セレクタ 202b及び 202cのうち、 A/D変換回路 10a及び 10bの糸且並びに A/ D変換回路 10c及び 10dの組のうち A/D変換を実行していない方の組にアナログ 量を供給する方を選択し、当該選択したセレクタに信号 Sinを出力する。
[0029] このように、 A/D変換回路 10a〜10dへのアナログ量の供給をインターリーブする ことによって、各サンプルホールド回路 201a〜201dにおけるサンプルホールド動作 、及び各入力記憶部 11におけるアナログ量の記憶及び転送に時間的余裕が生じる 。これにより、各サンプルホールド回路 201a〜201d及び各入力記憶部 11の動作が 多少遅くても、これらの動作速度に律速されることなぐ本 A/Dコンバータの高速動 作を維持することができる。換言すると、本 A/Dコンバータの動作速度をより一層向 上すること力 Sでさる。
[0030] 出力選択部 30は、セレクタ 301a、 301b及び 301cを備えている。セレクタ 301aは 、入力元として A/D変換回路 10a及び 10bを信号 Sinのサンプリング周期で交互に 切り替えて、当該入力元から与えられたデジタル量をセレクタ 301cに出力する。同 様に、セレクタ 301bは、入力元として A/D変換回路 10c及び 10dを信号 Sinのサン プリング周期で交互に切り替えて、当該入力元から与えられたデジタル量をセレクタ 301cに出力する。セレクタ 301cは、セレクタ 301a及び 301bのうち、 A/D変換回 路 10a及び 10bの組並びに A/D変換回路 10c及び 10dの組のうち A/D変換を実 行して!/、な!/、方の組からデジタル量を得て!/、る方を選択し、当該選択したセレクタか らデジタル量を得て、信号 Soutとして出力する。このように、 A/D変換回路 10a〜l Odからのデジタル量の出力をインターリーブすることによって、信号 Sinの A/D変換 結果を正しレ、順序で出力することができる。
[0031] 以上、本実施形態によると、各 A/D変換回路へのアナログ量の供給がインターリ ーブされるため、より高速な A/D変換が実現される。なお、 3個以上の A/D変換回 路に対してインターリーブ動作によりアナログ量を供給することで、より一層の高速動 作が可能となる。
[0032] 以上の説明では、各 A/D変換回路 10a〜； 10dにおける入力記憶部 11を CCDで 構成することを前提としている力 CCDの製造プロセスは、 A/D変換部 12やシフト 出力部 13などの CMOS製造プロセスとは異なるため、それぞれのプロセスで製造さ れたチップを貼り合わせるなどの工夫が必要となる。これに対して、図 6は、 CMOS プロセスで製造可能な入力記憶部 11の構成を示す。入力記憶部 11は、 1 : 4セレクタ 112、複数の 1： 10セレクタ 113及び複数の容量素子 114を備えて!/、る。セレクタ 11 2を初段として、その後段にセレクタ 113が 3段構成されており、容量素子 114は全部 で四千個ある。そして、各セレクタ 112及び 113を適宜制御することにより、これら複 数の容量素子 114のいずれか一つを選択することができ、当該選択した容量素子 1 14にアナログ量が記憶される。このように、入力記憶部 11を CMOS製造プロセスで 製造可能な回路構成にすることによって、 A/Dコンバータのすべての構成要素を同 じプロセスで製造すること力 Sできる。
産業上の利用可能性
[0033] 本発明に係る A/Dコンバータは、高性能かつ低消費電力であるため、特にモバイ ル用途のソフトウェア無線やマルチバンドレシーバなどに有用である。

Claims

請求の範囲
[1] 複数の A/D変換回路と、
前記複数の A/D変換回路のうち A/D変換中でな!/、レ、ずれか一つを選択し、当 該選択した A/D変換回路に、入力信号をサンプルホールドして得たアナログ量を 供給する入力選択部と、
前記複数の A/D変換回路のうち A/D変換中でな!/、レ、ずれか一つを選択し、当 該選択した A/D変換回路から得たデジタル量を出力する出力選択部とを備え、 前記複数の A/D変換回路のそれぞれは、
アナログ量を記憶する複数のアナログ記憶素子を有し、与えられたアナログ量を これら複数のアナログ記憶素子に順次記憶させる入力記憶部と、
前記複数のアナログ記憶素子のそれぞれが記憶しているアナログ量をデジタノレ 量に変換する複数の A/D変換素子を有する A/D変換部と、
前記複数の A/D変換素子のそれぞれからデジタル量を得て、これを保持する複 数のレジスタを有し、当該複数のレジスタに保持されたデジタル量をシフトして出力 するシフト出力部とを有する
ことを特徴とする A/Dコンバータ。
[2] 請求項 1に記載の A/Dコンバータにお!/、て、
前記入力記憶部は、電荷結合素子である
ことを特徴とする A/Dコンバータ。
[3] 請求項 1に記載の A/Dコンバータにお!/、て、
前記複数のアナログ記憶素子は、複数の容量素子であり、
前記入力記憶部は、前記複数の容量素子のいずれか一つを順次選択し、当該選 択した容量素子に前記入力選択部から供給されたアナログ量を与える
ことを特徴とする A/Dコンバータ。
[4] 請求項 1に記載の A/Dコンバータにお!/、て、
前記 AD変換部は、列並列 A/D変換器である
ことを特徴とする A/Dコンバータ。
[5] 請求項 1に記載の A/Dコンバータにお!/、て、 前記入力選択部は、
前記複数の AZD変換回路のそれぞれに対応して設けられ、与えられた信号を サンプルホールドする複数のサンプルホールド回路と、
前記複数のサンプルホールド回路のいずれか一つを選択し、当該選択したサン プルホールド回路に前記入力信号を供給するセレクタとを有する
ことを特徴とする A/Dコンバータ。
[6] 請求項 1に記載の A/Dコンバータにお 、て、
前記入力選択部は、
前記入力信号をサンプルホールドするサンプルホールド回路と、
前記複数の A/D変換回路のレ、ずれか一つを選択し、当該選択した A/D変換 回路に、前記サンプルホールド回路によってサンプルホールドされたアナログ量を供 給するセレクタとを有する
ことを特徴とする A/Dコンバータ。
[7] 請求項 1に記載の A/Dコンバータにお!/、て、
前記入力選択部は、前記入力信号のサンプリング周期ごとに前記アナログ量の供 給先を切り替える
ことを特徴とする A/Dコンバータ。
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