JPS62264096A - カラ−グラフイツク制御装置 - Google Patents

カラ−グラフイツク制御装置

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JPS62264096A
JPS62264096A JP62029491A JP2949187A JPS62264096A JP S62264096 A JPS62264096 A JP S62264096A JP 62029491 A JP62029491 A JP 62029491A JP 2949187 A JP2949187 A JP 2949187A JP S62264096 A JPS62264096 A JP S62264096A
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    • G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はマイクロプロセサスクリーンコントローラある
いはコンピュータの制御によるラスタ走査カラーディス
プレイへの夫々のカラー入力用の電気信号値を発生する
カラーグラフィック制御装置に関する。
（従来の技術） 一般にコンピュータまたはマイクロコンピュータがカラ
ー陰極線管のようなラスタ走査カラーディスプレイユニ
ット上のカラーディスプレイを制御するために必要であ
る。そのようなラスタ走査ディスプレイユニットでは各
走査線は一連のピクセルからなり、各ピクセルについて
正しいカラーコンポジションをつくるためにピクセル周
波数で陰極線管の赤、青、緑のカラー入力にアナログ入
力信号を供給する必要がある。各ピクセルに必要なこの
カラーコンポジションはピクセルメモリまたはと１トマ
ップ内に記憶される数値により示すことが出来る。この
ピクセルメモリからの値はピクセル周波数で読取られそ
して次に陰極線管用の異なったカラー入力の夫々に適し
たアナログ信号値に変換されねばならない。カラールッ
クアップテーブルはこのためのものである。この場合、
赤、青、緑のカラー値の組合せが各ピクセル値について
ルックアップテーブルからとり出される。
（発明が解決しようとする問題点） ラスタ走査に一般に用いられる高ピクセル周波数のため
に集積回路メモリ装置であるカラールックアップテーブ
ルから赤、青、緑のカラー値をとり出す場合に問題が生
じる。高いピクセル周波数で動作しうる従来の装置は比
較的高価で消費電力の大きい多くの要素を必要とする。
〔発明の構成〕 （問題点を解決するための手段） 本発明の目的は記憶されたピクセル値が高いピクセル周
波数でラスタ走査カラーディスプレイユニット用の夫々
のカラー入力を表わす一連の電気信号を発生するために
使用出来るようになった安価な、消費電力の少ない、改
良されたディジタル−アナログ信号変換を備えたカラー
グラフィック制御装置を提供することである。
更に他の目的は１個の集積回路チップに組込むことの出
来るカラーグラフィック制御装置を提供することである
。
本発明の制御装置は次の要件からなる。
イ）　夫々ディジタルカラー値を記憶する反数のアドレ
ス可能なロケーションを有するＲＡＭ形のメモリ装置。
口）　　ＲＡＭからのディジタルカラー値を受けそして
夫々の異なったカラー値に応じラスタ走査ディスプレイ
内の各ピクセル用の赤、青、緑のカラー値を夫々表わす
アナログ電気信号の異なった組合せを発生するディジタ
ル−アナログ変換器装置。
ハ）　ラスタ走査の周波数に対応するピクセル周波数を
指示し、そのピクセル周波数での上記アナログ信号の発
生を同期化するためのタイミング制御信号を発生するタ
イミング装置。
二）　ピクセル周波数で上記ピクセルメモリ装置から一
連のピクセル値を受け、夫々のピクセル値に応じてＲＡ
Ｍの対応ロケーションのアドレスづけおよび変換装置へ
の供給のためのディジタルカラー値をそのロケーション
から読出すためのＲＡＭアクセス装置。
ホ）　　ＲＡＭに接続し、マイクロプロセサあるいは他
のコントローラをしてＲＡＭの１以上のロケーションへ
の異なったディジタルカラー値の書込みを許すように配
置されたインターフェース。
へ）　　ＲＡＭロケーションのアドレスづけおよび各ピ
クセル値についてのディジタルカラー値の読出し用の１
以上のピクセルペリオドからなるサイクル時間でパイプ
ライン効果が達成されるようにＲＡ　Ｍのアクセスの各
段階を制御するようになった上記タイミング装置。
また本発明の制御装置は次の要件をもって構成すること
が出来る。
イ）　夫々ディジタルカラー値を記憶する複数のアドレ
ス可能なロケーションを有するＲＡＭの形のメモリ装置
。
口）　夫々Ｒ＾Ｍから多ビットディジタルカラー値を受
けるように配置され、各カラー値に応じてラスタ走査デ
ィスプレイ内の各ピクセルについて対応するアナログ電
気信号を発生する、赤、青、緑の信号用のディジタル−
アナログ変換器であって、夫々の変換器は多ビット２進
コード化信号を受ける装置と多ビット信号の値に対応す
る選ばれた数の電流源を動作させるスイッチ装置を備え
た複数の選択的に動作しうる電流源とを釘しており、こ
れら電流源は複数の群とされ各群内のすべての電流源は
共にスイッチされるようになっており、これら群は多ビ
ット信号の異なった桁のビットに対応する数の電流源を
有し、最大の群が多ビット（Ｋ号の最大桁のビットより
少ない数の電流源を有し、この多ビット信号を復号化し
多ビット信号のビットの数より大きい数のスイッチ作動
信号を与える復号化装置が設けてあり、各スイッチ作動
信号が夫々の電流源群について設けられている。
ハ）　ラスタ走査の周波数に対応するピクセル周波数を
指示しそのピクセル周波数での上記アナログ信号の発生
を同期化するためのタイミング制御信号を発生するタイ
ミング装置。
二）　ピクセル周波数でＬ記ピクセルメモリ装置から一
連のピクセル値を受け、夫々のピクセル値に応じて上記
ＲＡＭの対応ロケーションのアドレスづけおよび変換装
置への供給のためのディジタルカラー値をそのロケーシ
ョンから読出すことを含む多段アクセス動作を実行する
ためのＲＡＭアクセス装置。
ホ）　　ＲＡＭに接続し、マイクロプロセサあるいは他
のコントローラに接続してマイクロプロセサまたは他の
コントローラをしてＲＡＭの１以上のロケーションへの
異なったディジタルカラー値の書込みを許すインターフ
ェース。
へ）　　ＲＡＭロケーションのアドレスづけおよび各ピ
クセル値についてのディジタルカラー値の読出し用の１
以」二のピクセルペリオドからなるサイクル時間でパイ
プライン効果が達成されるようにＲＡＭのアクセスの各
段階を制御するようになった上記タイミング装置。
（実施例） この例は走査シーケンス用のピクセル値を記憶するビッ
トマツプメモリ１１の形のピクセルメモリ装置からとり
出される一連のディジタルピクセル値に応じてラスタ走
査カラーディスプレイユニットへの夫々のカラー入力用
の電気信号値を発生するためのカラーグラフィック制御
装置を与えるものである。このカラーグラフィック制御
装置はピクセルクロック１４によりきまるピクセル周波
数でメモリ１１からバス１３にピクセル値を受けるよう
になったカラールックアップテーブルチップ１２を含む
。チップ１２はピクセル値をアナログ電気信号に変換し
て出力ライン１５，１６゜１７に与え、これらラインが
夫々カラー陰極線管２１の赤、青、緑の電子銃１８．１
９．２０に夫々接続する。チップ１２はＲＡＭメモリ２
２をＨし、これはメモリ１１から入るピクセル値の夫々
についてのカラー値をルックアップするために用いられ
、そして制御マイクロプロセサ２３が可能なピクセル値
の夫々についてメモリ２２に記憶されたカラー値の制御
を可能にする。
この例ではチップ１２は複合シリサイド／ドーピングさ
れた多結晶トランジスタゲートと接続材料からなるＮ−
基体ＣＭＯＳプロセス内の２タブＰ形ウエル上につくら
れる１個の！！積回路装置からなる。このチップはＲＡ
Ｍ２２に加えてマイクロプロセサインターフェース２４
、タイミング発生Ｓ２５および復号化装置２９を備えた
３個のディジタル−アナログ変換器２６，２７．２８を
含む。
ＲＡＭ２２は２５６個のアドレス可能なロケーションを
白°し、各ロケーションはカラー値を表わす１８ビット
ワードを保持する。ピクセル値はピクセルクロック１４
できまるピクセル周波数をもってバス１３に供給される
。各ピクセル値は８ビットワードであり、これはＲＡＭ
２２へのアドレスとして使用される。各ピクセル値によ
り１８ビットワードのデータ値がメモリ２２がらデコー
ダ２９へのバス３ｏ上に与えられる。１８ビットのデー
タ値は６ビット３群がらなり各群が赤、青または緑の強
度値を表わし、そして対応するディジタル−アナログ変
喚器２６〜２８に送られる。このように各ピクセル値は
メモリ２２内の２５６個のカラー値のいずれかを選ぶこ
とが出来る。タイミング発生器２５はアナログ出力信号
が同じピクセル周波数でライン１５，１６．１７に供給
されるようにメモリ２２、デコーダ２９およびディジタ
ル−アナログ変換２Ｗ　（Ｄ／Ａ変換器）のタイミング
動作を制御する。マイクロプロセサ２３はインターフェ
ース２４により１以上のメモリロケーション２２に異な
ったカラー値を書込むことが出来る。このようにメモリ
２２内の２５６個のロケーションは、マイクロプロセサ
２３とインターフェース２４の使用により２６２．１４
４個までの異なったカラーを与えることの出来るカラー
パレットを形成するために使用出来る。
場合によっては高いピクセル周波数で動作する必要があ
り、５０　Ｍ　Ｈｚ以上までの周波数が必要となる。こ
れは２０ｎｓ以下の時間インターバルでルックアップ動
作を行なうことである。この例では高速サイクル時間は
ＲＡＭ用のアドレスデコードおよびＲＡＭ内のメモリセ
ルからのデータの読出しが２ピクセルクロツクサイクル
にわたる多段動作として完了するようにパイプライン化
されたＲＡＭアクセスを用いて達成される。これは第２
図について詳述する。インターフェース２４はチップ１
２とマイクロプロセサ２３間の通信を簡略化しそして全
体としてパイプラインピクセルクロックとは非同期であ
る。
ＲＡＭ２２とメモリアクセス処理を第２図について詳述
する。ＲＡＭは夫々３６コラム、６０列の２個のメモリ
セルアレイを宵するスタティックＲＡＭである。これら
アレイを３３と３４で示しである。各コラムは一対のビ
ットライン３５によりコラムマルチプレクサ３６に接続
する。このコラムマルチプレクサは２方向バス３７によ
り、データの入力および出力用の２方向バス３９を有す
るセンス増幅器３８に接続する。各列は列デコーダ４０
に接続する。バス１３はメモリ１１からピクセル値を供
給するものであるが、これもバス４０に接続する。バス
４０は８ビットの書込アドレス値を与えるためのインタ
ーフェース２４に接続する。バス１３と４０は８ビット
信号を与え、これは４個のプリデコーダ４１〜４４の夫
々に２ビットを与えるように分割される。３個のプリデ
コーダは列デコーダ４０への４本の出力ライン４５に夫
々信号を与えるように受入れた２個のビットをデコード
する。１個のプリデコーダ４１はコラムマルチプレクサ
３６への４本のライン４６に信号を与える。それ放列デ
コーダ４０は１２本のライン４５に信号を受け、それら
を６４列ラインの１つを選択するようにデコードする。
このコラムマルチプレクサは４本のライン４６−ヒの信
号に応じたコラム選択を行なう。１８ビットが各アドレ
ス動作についてアクセスされるようにこれが４コラムの
群におけるアクセスされるべきものを選択する。センス
増幅器３８はバス１３上のピクセル値に応じてメモリア
レイ内のアクセスされたメモリセルの記憶状態を決定し
、あるいはバス４０１−のインターフェースからのアド
レスに応じてインターフェース２４からのデータの書込
みを許す。
ＲＡＭのアクセスはタイミング発生器２５の制御のもと
て時間制御されたシーケンスで行なわれる。ＣＲＴ２１
内のラスタ走査に必要なピクセル周波数は第６図に示す
パルス列をタイミング発生器２５に与えるピクセルクロ
ック１４により示される。タイミング発生器２５は必要
なシステムクロックパルスを与えそれらを第７図に示し
ている。
第７図において上側のパルスシーケンスはＰＨＩｌｌ　
上側のパルスシーケンスをＰＨＩＩＩで示されている。
クロックパルスＰＨＩＩおよびＰＨＩＩＩは４８と４９
で示されており、単安定パルス幅を変えるために２相り
ロック発生器を介し内縁でトリガーされる４％安定回路
を用いることにより発生される２相の小段しないクロッ
クを形成する。このようにクロック信号４８と４９はピ
クセルクロツク列５０内の各パルスの立上り縁で決定さ
れるが、ピクセルクロック列内の各パルスの幅には依存
しない。これらシステム用クロックパルスは第２図のメ
モリアレイに加えられる。メモリアクセス動作は２ピク
セルパルスにまたがる多段動作であり、第７図に示すよ
うにアドレスは信号ＰＨＩ■が低値となりプリデコード
が行なわれる点ａでプリデコーダ４１〜４４にラッチさ
れる。信号ＰＨＩｎが点すで低となると、プリデコード
された列ラインがラッチされ、列デコードがコラム選択
と同様に行なわれる。信号ＰＨＩＩが点Ｃで再び低とな
ると、アクセスされた列がラッチされ、メモリアレイ内
のワードラインが駆動される。信号ＰＨＩｎが点ｄで再
び低となると、センス増幅器４９がビットライン３５上
の信号値を検知しそしてバス３９を通じてデータを出す
。それ故ＲＡＭのアクセスは２ピクセルペリオドにまた
がるパイプライン内で連続するステージが行なわれるパ
イプライン動作として行なわれる。
センス増幅器３８からのバス３９はデコーダ２９からの
バス３０とインターフェース２４からのデータバス５１
に接続する。バス３０はビットマツプメモリ１１からの
ピクセル値に対応するカラー強度値を表わすＲＡＭ２２
からの１８ビットを並列に０（給する。Ｄ／Ａ変換を第
４図について詳述する。図示のようにバス３０からの１
８並列ビットはデコーダ５４に入る赤信号を表わす６ビ
ット、デコーダ５５に入る青信号を表わす６ビット、お
よびデコーダ５６に入る緑信号を表わす６ビットからな
る。第４図のデコーダ５４．５５゜５６は第１図のデコ
ーダユニット２９を形成する。
夫々のデコーダは入来信号をデコードしてＤ／Ａ変換６
６２．６３．６４に夫々接続する７本の２進信号ライン
５９．６０．６１に出力を発生する。
夫々のＤ／Ａ変換器は同じであり赤信号を処理するユニ
１１・６２のみを詳述する。ＤＡＣ６２はｉｔｔ数の電
流源からなりこれらはディジタル入力に対応するアナロ
グ電圧を発生するように選択的に切換えられる。夫々の
電流源は櫟準電流単位を与える。これら電流源は種々の
大きさの群へとグループ化され、１つの群内のすべての
電流源は一つの単位として切換えられる。第１群６５は
１個の電流源からなりオンとなると１単位の電流を与え
る。
群６６は２単位の電流を与える。同様に群６７は４個の
電流源を含み４単位の電流を、群６８は８個の電流源で
８単位、群６９は１６個の電流源で１６単位の電流を夫
々与える。各群はデコーダ５４からの７本の出力ライン
５９の１個に接続するスイッチ制御装置を有する。これ
らを７２〜７７で示しており、スイッチ７２はデコーダ
５４の出力の最小桁のビット、スイッチ７７は最大桁の
ビットに対応する。それ故、９６５．６６゜６７．６８
．６９はそらのスイッチを制御する出力ライン５９のデ
ィジタル値に対応する序々に増大する電流値をもつこと
がわかる。しかしながら群７０と７１はこのパターンに
は入らず、デコーダ５４の出力の最大桁のディジタル値
より小さい１６個の電流源となっている。これはディジ
タル入力の変化を表わすべくアナログ出力を変えるため
に任意の時点で切換えられうる電流源の最大数を制限す
るためである。これについては第５図により詳述する。
第５図は第４図のＤ／Ａ変換器に用いられるいくつかの
電流源の詳細を示す。特定の基準電流ＩＲＥＦが外部電
源からライン７９に与えられる。
これはライン８２上に適当な基準電圧を与えるように構
成された複数の並列トランジスタ８０〜８１のゲートに
加えられる。この基準電圧は次に第１ｔｔｉ流源を形成
するトランジスタ６５のゲートに加えられる。第２電流
源６６を形成するトランジスタ８３．８４のような他の
電流源が並列に接続され、夫々のゲートが基僧電圧８２
に接続される。他のトランジスタ８３，８４も同様に接
続されて群として第４図で述べた他の電流源を形成する
。高品質のカラーディスプレイを与えるために、線形の
Ｄ／Ａ変換を与えることが大切であり、そして電流源と
して用いるトランジスタの有限のコンダクタンスのため
に安定化回路８５が夫々の電流源に設けられる。これは
トランジスタ６５と直列にトランジスタ８６を入れて形
成される。そのゲートはスイッチ信号７２の制御を受け
るトランジスタスイッチ８７に接続する。これはトラン
ジスタ８６のゲートを電流源がオフとされたとき５ボル
ト給電ライン８８に、あるいはオンとなったときに差動
増幅器８９の出力に接続する。増幅器８９の１方の入力
は基準電圧ライン８２に、他方の入力はトランジスタ６
５と８６の中間点９０に接続する。点９０の電位を変え
るように他の電流源をオン−オフする場合には増幅器８
９は点９０の電位を所望値に回復するようにトランジス
タ８６のゲート電位を変化させる。このように電流源６
５からのライン９１−１−の出力である１　１１１位の
電流が安定化されそしてオンとされる電流源の数には実
質的に無関係となる。トランジスタ８３と８４のような
以降の電流源の夫々は同様な安定化回路８５を角°する
が、この場合にはスイッチ８７がリンクされてライン７
３上のスイッチ信号により共に切換えられるようにされ
る。
Ｄ／Ａ変換器に加えられるディジタル信号に変化がある
ときにはアナログ出力に望ましくないスパイクが生じる
。これはデータのスキューを生じ゛させるＤ／Ａ変換器
へのデータ入力の不規則なそう人によるものであり、ま
たこれは電流源を形成するトランジスタの非対称なオン
−オフ特性によっても生じる。上記の構成はそのような
現象を二ニット５４．５５．５６によるデコード並びに
Ｄ／Ａ変換器内の電流源群の限られた大きさにより減少
させるものである。第４図の構成ではデコーディングは
第７図の波形ＰＨＩＩに応じて時間制御される。デコー
ドされた出力は第７図の点ｅに示すように波形４８の値
の降下に応じてライン５９．６０．６１に与えられる。
Ｄ／Ａ変換器内の電流源の動作はアナログ出力が信号Ｐ
ＨＩ■が第７図の点ｆで示すように低レベルとなるとき
発生されるように信号ＰＨＩ■により制御される。
それ故り／Ａ変換はメモリへのアクセスとアナログ出力
信号の発生の全パイプライン動作が３ピクセルペリオド
にわたるパイプラインをもってピクセル周波数に同期し
て行なわれるように、メモリアクセスで開始するパイプ
ライン動作を伸長する。
Ｄ／Ａ変換器へのライン５９，６０．６１に信号を出す
前にデコードを行なうことにより、Ｄ／Ａ変換器のスイ
ッチへのデータ入力はすべての電流源の入力への印加に
よりシステムのクロックに関連して再整合される。更に
、トランジスタの非対称のオン−オフ特性によるスパイ
クはこの例では３２である最大桁のビットに対応する１
つの電流源群をスイッチする必要性をなくすことにより
低減される。第４図の例ではデコーダ５４は出力ライン
０〜６を有する。ライン０上の出力は１つの電流源を動
作させる。ライン１の出力は２個、ライン２の出力は４
個、ライン３の出力は８個、ライン４の出力は１６個を
作動させ、このライン４の出力はデコーダ５４のライン
４または５の入力の論理和によるものである。ライン５
の出力はライン５の入力によるものであり１６個の電流
源を作動させ、ライン６の出力はデコーダ５４のライン
４または５の入力の論理積により発生して１６個の電流
源を作動させる。このように非対称のトランジスタ特性
のスパイク現象へ影響を少なくするように１６より大き
い電流１１ｊ位のブロックをス°イッチさせることなく
６４個の異なったディジタル入力の１モ愈のものを表わ
すアナログ値を選ぶことが出来る。
ＲＡＭ２２は１時に２５６色のデータを保持出来るが、
これらはインターフェース２４を通じてマイクロプロセ
サ２３から異なったカラー値を書込むことにより変える
ことが出来る。マイクロプロセサはピクセル周波数より
かなり低い速度でインターフェースと通信しつるのであ
り、この例はピクセル周波数とは非同期にマイクロプロ
セサをしてインターフェースにデータを入れうるように
する。マイクロプロセサはデータバッファ９６に入るデ
ータバス９３によりインターフェースに接続する。これ
はまたレジスタセレクトライン９４と書込み制御ライン
９５にも接続する。書込制御ライン９５は書込バッファ
９７に接続し、これがインターフェースにマイクロプロ
セサがデータ書込みを許されるペリオドを制御する。書
込バッファ９７は信号をレジスタセレクトデコーダ８８
に供給し、これはマイクロプロセサ２３からデータバッ
ファに送られたデータがアドレスレジスタ９９に０（給
されるかデータレジスタ１００に供給されるかを選択す
るためにレジスタセレクトライン９４により制御される
。ＲＡＭ２２に新しいカラー値を書込む場合にはアドレ
スレジスタ９９にＲＡＭ２２内の第１アドレスが入れら
れ、ＲＡＭには新しいカラー値が書込まれる。新しいカ
ラー値は次にデータバッファ９６を介してデータレジス
タ１００に入れられる。３個のレジスタ１００゜１０１
．１０２のために３個の連続するバイトが供給される。
レジスタ１００，１０１．１０２内の夫々のバイトの下
６ビットは１８ビットバツフア１０３に送られる。この
１８ビットワードは赤、青、緑のカラー値を表わす６ビ
ット３群で構成される。バイトカウンタ１０４，１０５
，１０６が３バイトの入ったことを示すときは、信号が
同期化装置１０７に送られる。この装置はタイミング発
生器２５からシステムクロック信号１０８も受ける。装
置１０７はセンス増幅器３８へのライン１０９に書込信
号を与え、書込アドレスはアドレスレジスタ９９からバ
ス４０に与えられて次の同期ピクセルペリオドのはじめ
に書込動作がレジスタ９９の内容により示されるアドレ
スに行なわれる。ＲＡＭ２２に書込まれるデータはバッ
ファ１０３からバス１１０に与えられる。このバスはセ
ンス増幅器３８に接続した入力データバス３９に接続す
る。装置１０７はレジスタ９９からバス４０へのアドレ
スデータの供給を制御するための信号ライン１１１を有
する。これは更にライン１１２を有し、これは各書込動
作後のアドレスの増加に使用される。他の３個のカラー
値をこのように新しいアドレスを与えることなく制御マ
イクロプロセサにより与えることが出来る。ＲＡＭの次
の更新用のアドレスは新しく増加した値である。
このシーケンスは無限にくり返すことが出来る。
〔発明の効果〕
第３図のインターフェースを用いることによりマイクロ
プロセサはピクセルクロック信号を参照することなく非
同期的にインターフェースと連絡出来る。しかし、同期
化装置１０７はピクセルクロツタで制御されるパイプラ
イン作と同期してインターフェースからの書込動作を行
なうようにする。
パイプライン動作の使用により、所望のアナログ信号が
、ビットマツプメモリ１１内の元のピクセル値からのア
ナログ信号の発生は３つのピクセルペリオドにわたるが
、所望のピクセル周波数で陰極線管の入力に供給出来る
。メモリ！１と陰極線管２１０入力との間の遅延は新し
い値が所望のピクセル周波数で供給されるのであれば重
要ではない。これは簡単なカラールックアップテーブル
チップ１２の使用を可能にし、１ピクセルペリオド内で
１つの動作でアクセス可能なメモリを必要としない。こ
の実施例はまた６００ｍＷ未満の低消費電力のものであ
る。
【図面の簡単な説明】
〜　　　　　　　　第１図は本発明のカラーグラフィッ
ク制御装置のブロック図、第２図は第１図のメモリの詳
細ブロック図、第３図は第１図のマイクロプロセサイン
ターフェースの詳細ブロック図、第４図は第１図のＤ／
Ａ’＆換器の詳細図、ｍ５図は第４図のＤ／Ａ変換器に
用いられる電流源群を示す図、第６図はピクセル周波数
パルス列を示す図、第７図は第１図の構成に用いるため
のピクセル周波数からとり出された２つのタイミング信
号を示す図である。 １１・・・ビットマツプメモリ、１２・・・チップ、２
１・・・カラー陰極線管、２２・・・ＲＡＭ、２３・・
・マイクロプロセサ、２４・・・インターフェース、２
５・・・タイミング発生器１．２６，２７．２８・・・
Ｄ／Ａ変換器、２９・・・デコーダ。 出願人代理人　　佐　　藤　　−雄 エ　　　　　　　　　　　　　　　　　　　　　　−一
　　　：Ｊ　　　　　　　　　　　　　　　　　（ＬＣ
Ｌ手続補正書坊式） ％式％ １、事件の表示 昭和６２年特許願第２９４９１号 ２、発明の名称 カラーグラフィック制御装置 ３、補正をする者 事件との関係　　特許出願人 インモス、リミテッド ４、代　理　人（郵便番号１００） 東京都千代田区丸の内三丁目２番３号 電話東京（２１１）２３２１大代表 昭和６２年３月３１日 （発送日　昭和６２年４月２８日） ６、補正の対象 願書の特許出願人の欄、委任状、図面　　　、　・針軸
−１

Claims (1)

  1. 【特許請求の範囲】 １、下記要件から成る、走査シーケンスについてのピク
    セル値を記憶するピクセルメモリ装置からとり出される
    一連のピクセル値に応じてラスタ走査カラーディスプレ
    イユニットへの夫々のカラー入力についての電気信号を
    発生するためのカラーグラフィック制御装置。 イ）夫々ディジタルカラー値を記憶する複数のアドレス
    可能なロケーションを有するＲＡＭの形のメモリ装置。 ロ）上記ＲＡＭからのディジタルカラー値を受けそして
    夫々の異なったカラー値に応じてラスタ走査ディスプレ
    イ内の各ピクセル用の赤、青および緑のカラー値を夫々
    表わすアナログ電気信号の異なった組合せを発生するデ
    ィジタル−アナログ変換器装置。 ハ）ラスタ走査の周波数に対応するピクセル周波数を指
    示し、そのピクセル周波数での上記アナログ信号の発生
    を同期化するためのタイミング制御信号を発生するタイ
    ミング装置。 ニ）ピクセル周波数で上記ピクセルメモリ装置から一連
    のピクセル値を受け、夫々のピクセル値に応じて上記Ｒ
    ＡＭの対応ロケーションのアドレづけおよび上記変換装
    置への供給のためのディジタルカラー値をそのロケーシ
    ョンから読出すことを含む多段アクセス動作を実行する
    ためのＲＡＭアクセス装置。 ホ）上記ＲＡＭに接続し、そしてマイクロプロセサある
    いは他のコントローラに接続して上記マイクロプロセサ
    あるいは他のコントローラをしてＲＡＭの１以上のロケ
    ーションへの異なったディジタルカラー値の書込みを許
    すように配置されたインターフェース。 ヘ）ＲＡＭロケーションのアドレスづけおよび各ピクセ
    ル値についてのディジタルカラー値の読出し用の１以上
    のピクセルペリオドからなるサイクル時間でパイプライ
    ン効果が達成されるようにＲＡＭのアクセスの各段階を
    制御するようになった上記タイミング装置。 ２、前記タイミング装置は夫々のアクセス動作が２つの
    連続するピクセルペリオドにわたるようにＲＡＭのアク
    セスを制御するように構成されるごとくなった特許請求
    の範囲第１項記載の制御装置。 ３、前記ＲＡＭの各ロケーションが赤、青、緑のカラー
    値を表わすビット群を有する多ビットデータ値を記憶し
    、前記ディジタル−アナログ変換装置が、並列動作して
    同時に赤、青および緑のアナログ信号を与えるように夫
    々のビット群を別々に受けるように構成された３個のデ
    ィジタル−アナログ変換器からなる特許請求の範囲第１
    項記載の制御装置。 ４、前記インターフェースは上記ＲＡＭへの書込に用い
    るマイクロプロセサまたは他のコントローラからデータ
    を受けるための一時記憶装置と、この一時記憶装置への
    データそう入制御のためのアクセス装置とを含み、この
    アクセス装置がピクセル周波数とは無関係に動作可能で
    あってマイクロプロセサまたは他のコントローラからイ
    ンターフェースへのデータの同期そう入を可能にするご
    とくなった特許請求の範囲第１項記載の制御装置。 ５、前記一時記憶装置はＲＡＭアドレスを保持する装置
    と、ＲＡＭアドレスに書込まれるべきディジタルカラー
    値を保持する装置を含むごとくなった特許請求の範囲第
    ４項記載の制御装置。 ６、各書込動作後に前記一時記憶装置内の ＲＡＭアドレスを増分させるための装置を有する特許請
    求の範囲第５項記載の制御装置。 ７、前記タイミング装置はピクセル周波数の信号を与え
    るピクセルクロックを含み、前記インターフェースがタ
    イミング装置からタイミング信号を受けるようになった
    同期化装置を含み、インターフェースからＲＡＭへの書
    込動作がピクセルクロックと同期化されるごとくなった
    特許請求の範囲第４項記載の制御装置。 ８、書込動作は１ピクセルペリオド以上のサイクル時間
    を何する多段動作であり、各段はパイプライン効果がピ
    クセル周波数の１以上のペリオドにわたりピクセルクロ
    ックと同期しての書込中達成されるようにタイミング装
    置により制御されるごとくなった特許請求の範囲第７項
    記載の制御装置。 ９、夫々の前記ディジタル−アナログ変換器は共通の基
    準電圧に接続した１％数の並列電流源と、ディジタルカ
    ラー値に応じてアナログ出力をつくるために切換られる
    電流源の数を制御するスイッチ装置と、オン−オフされ
    る並列電流源の数とは無関係になってディジタル−アナ
    ログ変換の非直線性を低減するように各電流源からとり
    出される電流を安定化させる装置とを含むごとくなった
    特許請求の範囲第３項記載の制御装置。 １０、各電流源は前記基準電圧をゲート電圧とする第１
    トランジスタから成り、前記安定化装置はこの第１トラ
    ンジスタを通る電流の変動に応答すると共にこの第１ト
    ランジスタと直列の他のトランジスタのゲートに補償電
    圧を与えるようになった差動増幅回路装置から成る、特
    許請求の範囲第９項記載の制御装置。 １１、各ディジタル−アナログ変換器は複数の電流源と
    、ディジタルカラー値に応じてディジタルカラー値に応
    じて動作しうる電流源の数を制御するスイッチ装置とを
    含み、これら電流源が異なった数の電流源からなる複数
    の群を形成し、各群内のすべての電流源が１個の２進コ
    ード信号により一緒にオン−オフ切換されるようになっ
    た特許請求の範囲第３項記載の制御装置。 １２、前記ディジタル−アナログ変換装置はアナログ信
    号への変換用のディジタルカラー値を表わす多ビット２
    進コード化信号を受ける装置と、この多ビット信号の値
    に対応した選ばれた数の電流源を動作させるためのスイ
    ッチ装置を有する複数の選択的に動作しうる電流源とを
    含み、これら電流源は複数の群にグループ化され、１つ
    の群内のすべての電流源が共に切換えられるようになっ
    ており、これら群は上記多ビット信号の異なった桁のビ
    ットに対応する数の電流源を有し、最大の群が多ビット
    信号の最大桁ビットより小さいビットを表わす数の電流
    源を有しており、この多ビット信号を復号化してその多
    ビット信号内のビット数より大きい多数のスイッチ作動
    信号を与えるための復号装置が設けられ、夫々のスイッ
    チ作動信号は夫々の電流源群について設けられ、それに
    より任意の時点で切換られる必要のある任意の電流源群
    の大きさを減少するごとくなった特許請求の範囲第１項
    記載の制御装置。 １３、電流源群は夫々前記多ビット信号内の連続するビ
    ットロケーションの数値に対応する序々に増加する数の
    電流源を含む第１群と、第２群を含み、少なくともその
    一方が１個の群として切換えられるべき最大数の電流源
    を含み、第２群は多ビット信号の最大桁ビットを表わす
    ように組合されるごとくなった特許請求の範囲第１２項
    記載の制御装置。 １４、前記ＲＡＭ、インターフェースおよびディジタル
    −アナログ変換装置は１個の集積回路装置に形成される
    ごとくなった特許請求の範囲第１項記載の制御装置。 １５、前記ＲＡＭ内の夫々のアドレス可能なロケーショ
    ンは１８ビットワードを記憶するように構成され、この
    ワードは赤、青、緑のカラー値を夫々表わす６ビット３
    群からなる特許請求の範囲第１４項記載の制御装置。 １６、前記ＲＡＭは２５６個のアドレス可能なワードロ
    ケーションを与えるごとくなった特許請求の範囲第１５
    項記載の制御装置。 １７、下記要件からなる走査シーケンス用ピクセル値を
    記憶するピクセルメモリ装置からとり出される一連のピ
    クセル値に応じてラスタ走査カラーディスプレイユニッ
    トへの夫々のカラー入力のための電気信号値を発生する
    ためのカラーグラフィック制御装置。 イ）夫々ディジタルカラー値を記憶する複数のアドレス
    可能なロケーションを有するＲＡＭの形のメモリ装置。 ロ）夫々ＲＡＭから多ビットディジタルカラー値を受け
    るように配置され、各カラー値に応じてラスタ走査ディ
    スプレイ内の各ピクセルについて対応するアナログ電気
    信号を発生する、赤、青および緑の信号用のディジタル
    −アナログ変換器であって、夫々の変換器は多ビット２
    進コード化信号を受ける装置と多ビット信号の値に対応
    する選ばれた数の電流源を動作させるスイッチ装置を備
    えた複数の選択的に動作しうる電流源とを有しており、
    これら電流源は複数の群とされ各群内のすべての電流源
    が共にスイッチされるようになつており、これら群は多
    ビット信号の異なった桁のビットに対応する数の電流源
    を有し最大の群が多ビット信号の最大桁のビットより少
    ない数の電流源を有し、この多ビット信号を復号化し、
    多ビット信号のビットの数より大きい数のスイッチ作動
    信号を与える復号化装置が設けられており、各スイッチ
    作動信号が夫々の電流源群について設けられている。 ハ）ラスタ走査の周波数に対応するピクセル周波数を指
    示し、そのピクセル周波数での上記アナログ信号の発生
    を同期化するためのタイミング制御信号を発生するタイ
    ミング装置。 ニ）ピクセル周波数で上記ピクセルメモリ装置から一連
    のピクセル値を受け、夫々のピクセル値に応じて上記Ｒ
    ＡＭの対応ロケーションのアドレスづけおよび上記変換
    装置への供給のためのディジタルカラー値をそのロケー
    ションから読出すことを含む多段アクセス動作を実行す
    るためのＲＡＭアクセス装置。 ホ）上記ＲＡＭに接続し、そしてマイクロプロセサある
    いは他のコントローラに接続して上記マイクロプロセサ
    あるいは他のコントローラをしてＲＡＭの１以上のロケ
    ーションへの異なったディジタルカラー値の書込みを許
    すように配置されたインターフェース。 ヘ）ＲＡＭロケーションのアドレス付けおよび各ピクセ
    ル値についてのディジタルカラー値の読出し用の１以上
    のピクセルペリオドからなるサイクル時間でパイプライ
    ン効果が達成されるようにＲＡＭのアクセスの各段階を
    制御するようになった上記タイミング装置。
JP62029491A 1986-02-10 1987-02-10 カラ−グラフイツク制御装置 Expired - Fee Related JPH087550B2 (ja)

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