JPS62264096A - カラ−グラフイツク制御装置 - Google Patents

カラ−グラフイツク制御装置

Info

Publication number
JPS62264096A
JPS62264096A JP62029491A JP2949187A JPS62264096A JP S62264096 A JPS62264096 A JP S62264096A JP 62029491 A JP62029491 A JP 62029491A JP 2949187 A JP2949187 A JP 2949187A JP S62264096 A JPS62264096 A JP S62264096A
Authority
JP
Japan
Prior art keywords
pixel
ram
current sources
signal
digital
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP62029491A
Other languages
English (en)
Other versions
JPH087550B2 (ja
Inventor
ゴードン、スターリング、ワーク
ジェラルド、ロバート、トールボット
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Inmos Ltd
Original Assignee
Inmos Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Inmos Ltd filed Critical Inmos Ltd
Publication of JPS62264096A publication Critical patent/JPS62264096A/ja
Publication of JPH087550B2 publication Critical patent/JPH087550B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/02Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
    • G09G5/06Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using colour palettes, e.g. look-up tables

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明はマイクロプロセサスクリーンコントローラある
いはコンピュータの制御によるラスタ走査カラーディス
プレイへの夫々のカラー入力用の電気信号値を発生する
カラーグラフィック制御装置に関する。
(従来の技術) 一般にコンピュータまたはマイクロコンピュータがカラ
ー陰極線管のようなラスタ走査カラーディスプレイユニ
ット上のカラーディスプレイを制御するために必要であ
る。そのようなラスタ走査ディスプレイユニットでは各
走査線は一連のピクセルからなり、各ピクセルについて
正しいカラーコンポジションをつくるためにピクセル周
波数で陰極線管の赤、青、緑のカラー入力にアナログ入
力信号を供給する必要がある。各ピクセルに必要なこの
カラーコンポジションはピクセルメモリまたはと1トマ
ップ内に記憶される数値により示すことが出来る。この
ピクセルメモリからの値はピクセル周波数で読取られそ
して次に陰極線管用の異なったカラー入力の夫々に適し
たアナログ信号値に変換されねばならない。カラールッ
クアップテーブルはこのためのものである。この場合、
赤、青、緑のカラー値の組合せが各ピクセル値について
ルックアップテーブルからとり出される。
(発明が解決しようとする問題点) ラスタ走査に一般に用いられる高ピクセル周波数のため
に集積回路メモリ装置であるカラールックアップテーブ
ルから赤、青、緑のカラー値をとり出す場合に問題が生
じる。高いピクセル周波数で動作しうる従来の装置は比
較的高価で消費電力の大きい多くの要素を必要とする。
〔発明の構成〕 (問題点を解決するための手段) 本発明の目的は記憶されたピクセル値が高いピクセル周
波数でラスタ走査カラーディスプレイユニット用の夫々
のカラー入力を表わす一連の電気信号を発生するために
使用出来るようになった安価な、消費電力の少ない、改
良されたディジタル−アナログ信号変換を備えたカラー
グラフィック制御装置を提供することである。
更に他の目的は1個の集積回路チップに組込むことの出
来るカラーグラフィック制御装置を提供することである
本発明の制御装置は次の要件からなる。
イ) 夫々ディジタルカラー値を記憶する反数のアドレ
ス可能なロケーションを有するRAM形のメモリ装置。
口)  RAMからのディジタルカラー値を受けそして
夫々の異なったカラー値に応じラスタ走査ディスプレイ
内の各ピクセル用の赤、青、緑のカラー値を夫々表わす
アナログ電気信号の異なった組合せを発生するディジタ
ル−アナログ変換器装置。
ハ) ラスタ走査の周波数に対応するピクセル周波数を
指示し、そのピクセル周波数での上記アナログ信号の発
生を同期化するためのタイミング制御信号を発生するタ
イミング装置。
二) ピクセル周波数で上記ピクセルメモリ装置から一
連のピクセル値を受け、夫々のピクセル値に応じてRA
Mの対応ロケーションのアドレスづけおよび変換装置へ
の供給のためのディジタルカラー値をそのロケーション
から読出すためのRAMアクセス装置。
ホ)  RAMに接続し、マイクロプロセサあるいは他
のコントローラをしてRAMの1以上のロケーションへ
の異なったディジタルカラー値の書込みを許すように配
置されたインターフェース。
へ)  RAMロケーションのアドレスづけおよび各ピ
クセル値についてのディジタルカラー値の読出し用の1
以上のピクセルペリオドからなるサイクル時間でパイプ
ライン効果が達成されるようにRA Mのアクセスの各
段階を制御するようになった上記タイミング装置。
また本発明の制御装置は次の要件をもって構成すること
が出来る。
イ) 夫々ディジタルカラー値を記憶する複数のアドレ
ス可能なロケーションを有するRAMの形のメモリ装置
口) 夫々R^Mから多ビットディジタルカラー値を受
けるように配置され、各カラー値に応じてラスタ走査デ
ィスプレイ内の各ピクセルについて対応するアナログ電
気信号を発生する、赤、青、緑の信号用のディジタル−
アナログ変換器であって、夫々の変換器は多ビット2進
コード化信号を受ける装置と多ビット信号の値に対応す
る選ばれた数の電流源を動作させるスイッチ装置を備え
た複数の選択的に動作しうる電流源とを釘しており、こ
れら電流源は複数の群とされ各群内のすべての電流源は
共にスイッチされるようになっており、これら群は多ビ
ット信号の異なった桁のビットに対応する数の電流源を
有し、最大の群が多ビット(K号の最大桁のビットより
少ない数の電流源を有し、この多ビット信号を復号化し
多ビット信号のビットの数より大きい数のスイッチ作動
信号を与える復号化装置が設けてあり、各スイッチ作動
信号が夫々の電流源群について設けられている。
ハ) ラスタ走査の周波数に対応するピクセル周波数を
指示しそのピクセル周波数での上記アナログ信号の発生
を同期化するためのタイミング制御信号を発生するタイ
ミング装置。
二) ピクセル周波数でL記ピクセルメモリ装置から一
連のピクセル値を受け、夫々のピクセル値に応じて上記
RAMの対応ロケーションのアドレスづけおよび変換装
置への供給のためのディジタルカラー値をそのロケーシ
ョンから読出すことを含む多段アクセス動作を実行する
ためのRAMアクセス装置。
ホ)  RAMに接続し、マイクロプロセサあるいは他
のコントローラに接続してマイクロプロセサまたは他の
コントローラをしてRAMの1以上のロケーションへの
異なったディジタルカラー値の書込みを許すインターフ
ェース。
へ)  RAMロケーションのアドレスづけおよび各ピ
クセル値についてのディジタルカラー値の読出し用の1
以」二のピクセルペリオドからなるサイクル時間でパイ
プライン効果が達成されるようにRAMのアクセスの各
段階を制御するようになった上記タイミング装置。
(実施例) この例は走査シーケンス用のピクセル値を記憶するビッ
トマツプメモリ11の形のピクセルメモリ装置からとり
出される一連のディジタルピクセル値に応じてラスタ走
査カラーディスプレイユニットへの夫々のカラー入力用
の電気信号値を発生するためのカラーグラフィック制御
装置を与えるものである。このカラーグラフィック制御
装置はピクセルクロック14によりきまるピクセル周波
数でメモリ11からバス13にピクセル値を受けるよう
になったカラールックアップテーブルチップ12を含む
。チップ12はピクセル値をアナログ電気信号に変換し
て出力ライン15,16゜17に与え、これらラインが
夫々カラー陰極線管21の赤、青、緑の電子銃18.1
9.20に夫々接続する。チップ12はRAMメモリ2
2をHし、これはメモリ11から入るピクセル値の夫々
についてのカラー値をルックアップするために用いられ
、そして制御マイクロプロセサ23が可能なピクセル値
の夫々についてメモリ22に記憶されたカラー値の制御
を可能にする。
この例ではチップ12は複合シリサイド/ドーピングさ
れた多結晶トランジスタゲートと接続材料からなるN−
基体CMOSプロセス内の2タブP形ウエル上につくら
れる1個の!!積回路装置からなる。このチップはRA
M22に加えてマイクロプロセサインターフェース24
、タイミング発生S25および復号化装置29を備えた
3個のディジタル−アナログ変換器26,27.28を
含む。
RAM22は256個のアドレス可能なロケーションを
白°し、各ロケーションはカラー値を表わす18ビット
ワードを保持する。ピクセル値はピクセルクロック14
できまるピクセル周波数をもってバス13に供給される
。各ピクセル値は8ビットワードであり、これはRAM
22へのアドレスとして使用される。各ピクセル値によ
り18ビットワードのデータ値がメモリ22がらデコー
ダ29へのバス3o上に与えられる。18ビットのデー
タ値は6ビット3群がらなり各群が赤、青または緑の強
度値を表わし、そして対応するディジタル−アナログ変
喚器26〜28に送られる。このように各ピクセル値は
メモリ22内の256個のカラー値のいずれかを選ぶこ
とが出来る。タイミング発生器25はアナログ出力信号
が同じピクセル周波数でライン15,16.17に供給
されるようにメモリ22、デコーダ29およびディジタ
ル−アナログ変換2W (D/A変換器)のタイミング
動作を制御する。マイクロプロセサ23はインターフェ
ース24により1以上のメモリロケーション22に異な
ったカラー値を書込むことが出来る。このようにメモリ
22内の256個のロケーションは、マイクロプロセサ
23とインターフェース24の使用により262.14
4個までの異なったカラーを与えることの出来るカラー
パレットを形成するために使用出来る。
場合によっては高いピクセル周波数で動作する必要があ
り、50 M Hz以上までの周波数が必要となる。こ
れは20ns以下の時間インターバルでルックアップ動
作を行なうことである。この例では高速サイクル時間は
RAM用のアドレスデコードおよびRAM内のメモリセ
ルからのデータの読出しが2ピクセルクロツクサイクル
にわたる多段動作として完了するようにパイプライン化
されたRAMアクセスを用いて達成される。これは第2
図について詳述する。インターフェース24はチップ1
2とマイクロプロセサ23間の通信を簡略化しそして全
体としてパイプラインピクセルクロックとは非同期であ
る。
RAM22とメモリアクセス処理を第2図について詳述
する。RAMは夫々36コラム、60列の2個のメモリ
セルアレイを宵するスタティックRAMである。これら
アレイを33と34で示しである。各コラムは一対のビ
ットライン35によりコラムマルチプレクサ36に接続
する。このコラムマルチプレクサは2方向バス37によ
り、データの入力および出力用の2方向バス39を有す
るセンス増幅器38に接続する。各列は列デコーダ40
に接続する。バス13はメモリ11からピクセル値を供
給するものであるが、これもバス40に接続する。バス
40は8ビットの書込アドレス値を与えるためのインタ
ーフェース24に接続する。バス13と40は8ビット
信号を与え、これは4個のプリデコーダ41〜44の夫
々に2ビットを与えるように分割される。3個のプリデ
コーダは列デコーダ40への4本の出力ライン45に夫
々信号を与えるように受入れた2個のビットをデコード
する。1個のプリデコーダ41はコラムマルチプレクサ
36への4本のライン46に信号を与える。それ放列デ
コーダ40は12本のライン45に信号を受け、それら
を64列ラインの1つを選択するようにデコードする。
このコラムマルチプレクサは4本のライン46−ヒの信
号に応じたコラム選択を行なう。18ビットが各アドレ
ス動作についてアクセスされるようにこれが4コラムの
群におけるアクセスされるべきものを選択する。センス
増幅器38はバス13上のピクセル値に応じてメモリア
レイ内のアクセスされたメモリセルの記憶状態を決定し
、あるいはバス401−のインターフェースからのアド
レスに応じてインターフェース24からのデータの書込
みを許す。
RAMのアクセスはタイミング発生器25の制御のもと
て時間制御されたシーケンスで行なわれる。CRT21
内のラスタ走査に必要なピクセル周波数は第6図に示す
パルス列をタイミング発生器25に与えるピクセルクロ
ック14により示される。タイミング発生器25は必要
なシステムクロックパルスを与えそれらを第7図に示し
ている。
第7図において上側のパルスシーケンスはPHIll 
上側のパルスシーケンスをPHIIIで示されている。
クロックパルスPHIIおよびPHIIIは48と49
で示されており、単安定パルス幅を変えるために2相り
ロック発生器を介し内縁でトリガーされる4%安定回路
を用いることにより発生される2相の小段しないクロッ
クを形成する。このようにクロック信号48と49はピ
クセルクロツク列50内の各パルスの立上り縁で決定さ
れるが、ピクセルクロック列内の各パルスの幅には依存
しない。これらシステム用クロックパルスは第2図のメ
モリアレイに加えられる。メモリアクセス動作は2ピク
セルパルスにまたがる多段動作であり、第7図に示すよ
うにアドレスは信号PHI■が低値となりプリデコード
が行なわれる点aでプリデコーダ41〜44にラッチさ
れる。信号PHInが点すで低となると、プリデコード
された列ラインがラッチされ、列デコードがコラム選択
と同様に行なわれる。信号PHIIが点Cで再び低とな
ると、アクセスされた列がラッチされ、メモリアレイ内
のワードラインが駆動される。信号PHInが点dで再
び低となると、センス増幅器49がビットライン35上
の信号値を検知しそしてバス39を通じてデータを出す
。それ故RAMのアクセスは2ピクセルペリオドにまた
がるパイプライン内で連続するステージが行なわれるパ
イプライン動作として行なわれる。
センス増幅器38からのバス39はデコーダ29からの
バス30とインターフェース24からのデータバス51
に接続する。バス30はビットマツプメモリ11からの
ピクセル値に対応するカラー強度値を表わすRAM22
からの18ビットを並列に0(給する。D/A変換を第
4図について詳述する。図示のようにバス30からの1
8並列ビットはデコーダ54に入る赤信号を表わす6ビ
ット、デコーダ55に入る青信号を表わす6ビット、お
よびデコーダ56に入る緑信号を表わす6ビットからな
る。第4図のデコーダ54.55゜56は第1図のデコ
ーダユニット29を形成する。
夫々のデコーダは入来信号をデコードしてD/A変換6
62.63.64に夫々接続する7本の2進信号ライン
59.60.61に出力を発生する。
夫々のD/A変換器は同じであり赤信号を処理するユニ
11・62のみを詳述する。DAC62はitt数の電
流源からなりこれらはディジタル入力に対応するアナロ
グ電圧を発生するように選択的に切換えられる。夫々の
電流源は櫟準電流単位を与える。これら電流源は種々の
大きさの群へとグループ化され、1つの群内のすべての
電流源は一つの単位として切換えられる。第1群65は
1個の電流源からなりオンとなると1単位の電流を与え
る。
群66は2単位の電流を与える。同様に群67は4個の
電流源を含み4単位の電流を、群68は8個の電流源で
8単位、群69は16個の電流源で16単位の電流を夫
々与える。各群はデコーダ54からの7本の出力ライン
59の1個に接続するスイッチ制御装置を有する。これ
らを72〜77で示しており、スイッチ72はデコーダ
54の出力の最小桁のビット、スイッチ77は最大桁の
ビットに対応する。それ故、965.66゜67.68
.69はそらのスイッチを制御する出力ライン59のデ
ィジタル値に対応する序々に増大する電流値をもつこと
がわかる。しかしながら群70と71はこのパターンに
は入らず、デコーダ54の出力の最大桁のディジタル値
より小さい16個の電流源となっている。これはディジ
タル入力の変化を表わすべくアナログ出力を変えるため
に任意の時点で切換えられうる電流源の最大数を制限す
るためである。これについては第5図により詳述する。
第5図は第4図のD/A変換器に用いられるいくつかの
電流源の詳細を示す。特定の基準電流IREFが外部電
源からライン79に与えられる。
これはライン82上に適当な基準電圧を与えるように構
成された複数の並列トランジスタ80〜81のゲートに
加えられる。この基準電圧は次に第1tti流源を形成
するトランジスタ65のゲートに加えられる。第2電流
源66を形成するトランジスタ83.84のような他の
電流源が並列に接続され、夫々のゲートが基僧電圧82
に接続される。他のトランジスタ83,84も同様に接
続されて群として第4図で述べた他の電流源を形成する
。高品質のカラーディスプレイを与えるために、線形の
D/A変換を与えることが大切であり、そして電流源と
して用いるトランジスタの有限のコンダクタンスのため
に安定化回路85が夫々の電流源に設けられる。これは
トランジスタ65と直列にトランジスタ86を入れて形
成される。そのゲートはスイッチ信号72の制御を受け
るトランジスタスイッチ87に接続する。これはトラン
ジスタ86のゲートを電流源がオフとされたとき5ボル
ト給電ライン88に、あるいはオンとなったときに差動
増幅器89の出力に接続する。増幅器89の1方の入力
は基準電圧ライン82に、他方の入力はトランジスタ6
5と86の中間点90に接続する。点90の電位を変え
るように他の電流源をオン−オフする場合には増幅器8
9は点90の電位を所望値に回復するようにトランジス
タ86のゲート電位を変化させる。このように電流源6
5からのライン91−1−の出力である1 111位の
電流が安定化されそしてオンとされる電流源の数には実
質的に無関係となる。トランジスタ83と84のような
以降の電流源の夫々は同様な安定化回路85を角°する
が、この場合にはスイッチ87がリンクされてライン7
3上のスイッチ信号により共に切換えられるようにされ
る。
D/A変換器に加えられるディジタル信号に変化がある
ときにはアナログ出力に望ましくないスパイクが生じる
。これはデータのスキューを生じ゛させるD/A変換器
へのデータ入力の不規則なそう人によるものであり、ま
たこれは電流源を形成するトランジスタの非対称なオン
−オフ特性によっても生じる。上記の構成はそのような
現象を二ニット54.55.56によるデコード並びに
D/A変換器内の電流源群の限られた大きさにより減少
させるものである。第4図の構成ではデコーディングは
第7図の波形PHIIに応じて時間制御される。デコー
ドされた出力は第7図の点eに示すように波形48の値
の降下に応じてライン59.60.61に与えられる。
D/A変換器内の電流源の動作はアナログ出力が信号P
HI■が第7図の点fで示すように低レベルとなるとき
発生されるように信号PHI■により制御される。
それ故り/A変換はメモリへのアクセスとアナログ出力
信号の発生の全パイプライン動作が3ピクセルペリオド
にわたるパイプラインをもってピクセル周波数に同期し
て行なわれるように、メモリアクセスで開始するパイプ
ライン動作を伸長する。
D/A変換器へのライン59,60.61に信号を出す
前にデコードを行なうことにより、D/A変換器のスイ
ッチへのデータ入力はすべての電流源の入力への印加に
よりシステムのクロックに関連して再整合される。更に
、トランジスタの非対称のオン−オフ特性によるスパイ
クはこの例では32である最大桁のビットに対応する1
つの電流源群をスイッチする必要性をなくすことにより
低減される。第4図の例ではデコーダ54は出力ライン
0〜6を有する。ライン0上の出力は1つの電流源を動
作させる。ライン1の出力は2個、ライン2の出力は4
個、ライン3の出力は8個、ライン4の出力は16個を
作動させ、このライン4の出力はデコーダ54のライン
4または5の入力の論理和によるものである。ライン5
の出力はライン5の入力によるものであり16個の電流
源を作動させ、ライン6の出力はデコーダ54のライン
4または5の入力の論理積により発生して16個の電流
源を作動させる。このように非対称のトランジスタ特性
のスパイク現象へ影響を少なくするように16より大き
い電流11j位のブロックをス°イッチさせることなく
64個の異なったディジタル入力の1モ愈のものを表わ
すアナログ値を選ぶことが出来る。
RAM22は1時に256色のデータを保持出来るが、
これらはインターフェース24を通じてマイクロプロセ
サ23から異なったカラー値を書込むことにより変える
ことが出来る。マイクロプロセサはピクセル周波数より
かなり低い速度でインターフェースと通信しつるのであ
り、この例はピクセル周波数とは非同期にマイクロプロ
セサをしてインターフェースにデータを入れうるように
する。マイクロプロセサはデータバッファ96に入るデ
ータバス93によりインターフェースに接続する。これ
はまたレジスタセレクトライン94と書込み制御ライン
95にも接続する。書込制御ライン95は書込バッファ
97に接続し、これがインターフェースにマイクロプロ
セサがデータ書込みを許されるペリオドを制御する。書
込バッファ97は信号をレジスタセレクトデコーダ88
に供給し、これはマイクロプロセサ23からデータバッ
ファに送られたデータがアドレスレジスタ99に0(給
されるかデータレジスタ100に供給されるかを選択す
るためにレジスタセレクトライン94により制御される
。RAM22に新しいカラー値を書込む場合にはアドレ
スレジスタ99にRAM22内の第1アドレスが入れら
れ、RAMには新しいカラー値が書込まれる。新しいカ
ラー値は次にデータバッファ96を介してデータレジス
タ100に入れられる。3個のレジスタ100゜101
.102のために3個の連続するバイトが供給される。
レジスタ100,101.102内の夫々のバイトの下
6ビットは18ビットバツフア103に送られる。この
18ビットワードは赤、青、緑のカラー値を表わす6ビ
ット3群で構成される。バイトカウンタ104,105
,106が3バイトの入ったことを示すときは、信号が
同期化装置107に送られる。この装置はタイミング発
生器25からシステムクロック信号108も受ける。装
置107はセンス増幅器38へのライン109に書込信
号を与え、書込アドレスはアドレスレジスタ99からバ
ス40に与えられて次の同期ピクセルペリオドのはじめ
に書込動作がレジスタ99の内容により示されるアドレ
スに行なわれる。RAM22に書込まれるデータはバッ
ファ103からバス110に与えられる。このバスはセ
ンス増幅器38に接続した入力データバス39に接続す
る。装置107はレジスタ99からバス40へのアドレ
スデータの供給を制御するための信号ライン111を有
する。これは更にライン112を有し、これは各書込動
作後のアドレスの増加に使用される。他の3個のカラー
値をこのように新しいアドレスを与えることなく制御マ
イクロプロセサにより与えることが出来る。RAMの次
の更新用のアドレスは新しく増加した値である。
このシーケンスは無限にくり返すことが出来る。
〔発明の効果〕
第3図のインターフェースを用いることによりマイクロ
プロセサはピクセルクロック信号を参照することなく非
同期的にインターフェースと連絡出来る。しかし、同期
化装置107はピクセルクロツタで制御されるパイプラ
イン作と同期してインターフェースからの書込動作を行
なうようにする。
パイプライン動作の使用により、所望のアナログ信号が
、ビットマツプメモリ11内の元のピクセル値からのア
ナログ信号の発生は3つのピクセルペリオドにわたるが
、所望のピクセル周波数で陰極線管の入力に供給出来る
。メモリ!1と陰極線管210入力との間の遅延は新し
い値が所望のピクセル周波数で供給されるのであれば重
要ではない。これは簡単なカラールックアップテーブル
チップ12の使用を可能にし、1ピクセルペリオド内で
1つの動作でアクセス可能なメモリを必要としない。こ
の実施例はまた600mW未満の低消費電力のものであ
る。
【図面の簡単な説明】
〜        第1図は本発明のカラーグラフィッ
ク制御装置のブロック図、第2図は第1図のメモリの詳
細ブロック図、第3図は第1図のマイクロプロセサイン
ターフェースの詳細ブロック図、第4図は第1図のD/
A’&換器の詳細図、m5図は第4図のD/A変換器に
用いられる電流源群を示す図、第6図はピクセル周波数
パルス列を示す図、第7図は第1図の構成に用いるため
のピクセル周波数からとり出された2つのタイミング信
号を示す図である。 11・・・ビットマツプメモリ、12・・・チップ、2
1・・・カラー陰極線管、22・・・RAM、23・・
・マイクロプロセサ、24・・・インターフェース、2
5・・・タイミング発生器1.26,27.28・・・
D/A変換器、29・・・デコーダ。 出願人代理人  佐  藤  −雄 エ                      −一
   :J                 (LC
L手続補正書坊式) %式% 1、事件の表示 昭和62年特許願第29491号 2、発明の名称 カラーグラフィック制御装置 3、補正をする者 事件との関係  特許出願人 インモス、リミテッド 4、代 理 人(郵便番号100) 東京都千代田区丸の内三丁目2番3号 電話東京(211)2321大代表 昭和62年3月31日 (発送日 昭和62年4月28日) 6、補正の対象 願書の特許出願人の欄、委任状、図面   、 ・針軸
−1

Claims (1)

  1. 【特許請求の範囲】 1、下記要件から成る、走査シーケンスについてのピク
    セル値を記憶するピクセルメモリ装置からとり出される
    一連のピクセル値に応じてラスタ走査カラーディスプレ
    イユニットへの夫々のカラー入力についての電気信号を
    発生するためのカラーグラフィック制御装置。 イ)夫々ディジタルカラー値を記憶する複数のアドレス
    可能なロケーションを有するRAMの形のメモリ装置。 ロ)上記RAMからのディジタルカラー値を受けそして
    夫々の異なったカラー値に応じてラスタ走査ディスプレ
    イ内の各ピクセル用の赤、青および緑のカラー値を夫々
    表わすアナログ電気信号の異なった組合せを発生するデ
    ィジタル−アナログ変換器装置。 ハ)ラスタ走査の周波数に対応するピクセル周波数を指
    示し、そのピクセル周波数での上記アナログ信号の発生
    を同期化するためのタイミング制御信号を発生するタイ
    ミング装置。 ニ)ピクセル周波数で上記ピクセルメモリ装置から一連
    のピクセル値を受け、夫々のピクセル値に応じて上記R
    AMの対応ロケーションのアドレづけおよび上記変換装
    置への供給のためのディジタルカラー値をそのロケーシ
    ョンから読出すことを含む多段アクセス動作を実行する
    ためのRAMアクセス装置。 ホ)上記RAMに接続し、そしてマイクロプロセサある
    いは他のコントローラに接続して上記マイクロプロセサ
    あるいは他のコントローラをしてRAMの1以上のロケ
    ーションへの異なったディジタルカラー値の書込みを許
    すように配置されたインターフェース。 ヘ)RAMロケーションのアドレスづけおよび各ピクセ
    ル値についてのディジタルカラー値の読出し用の1以上
    のピクセルペリオドからなるサイクル時間でパイプライ
    ン効果が達成されるようにRAMのアクセスの各段階を
    制御するようになった上記タイミング装置。 2、前記タイミング装置は夫々のアクセス動作が2つの
    連続するピクセルペリオドにわたるようにRAMのアク
    セスを制御するように構成されるごとくなった特許請求
    の範囲第1項記載の制御装置。 3、前記RAMの各ロケーションが赤、青、緑のカラー
    値を表わすビット群を有する多ビットデータ値を記憶し
    、前記ディジタル−アナログ変換装置が、並列動作して
    同時に赤、青および緑のアナログ信号を与えるように夫
    々のビット群を別々に受けるように構成された3個のデ
    ィジタル−アナログ変換器からなる特許請求の範囲第1
    項記載の制御装置。 4、前記インターフェースは上記RAMへの書込に用い
    るマイクロプロセサまたは他のコントローラからデータ
    を受けるための一時記憶装置と、この一時記憶装置への
    データそう入制御のためのアクセス装置とを含み、この
    アクセス装置がピクセル周波数とは無関係に動作可能で
    あってマイクロプロセサまたは他のコントローラからイ
    ンターフェースへのデータの同期そう入を可能にするご
    とくなった特許請求の範囲第1項記載の制御装置。 5、前記一時記憶装置はRAMアドレスを保持する装置
    と、RAMアドレスに書込まれるべきディジタルカラー
    値を保持する装置を含むごとくなった特許請求の範囲第
    4項記載の制御装置。 6、各書込動作後に前記一時記憶装置内の RAMアドレスを増分させるための装置を有する特許請
    求の範囲第5項記載の制御装置。 7、前記タイミング装置はピクセル周波数の信号を与え
    るピクセルクロックを含み、前記インターフェースがタ
    イミング装置からタイミング信号を受けるようになった
    同期化装置を含み、インターフェースからRAMへの書
    込動作がピクセルクロックと同期化されるごとくなった
    特許請求の範囲第4項記載の制御装置。 8、書込動作は1ピクセルペリオド以上のサイクル時間
    を何する多段動作であり、各段はパイプライン効果がピ
    クセル周波数の1以上のペリオドにわたりピクセルクロ
    ックと同期しての書込中達成されるようにタイミング装
    置により制御されるごとくなった特許請求の範囲第7項
    記載の制御装置。 9、夫々の前記ディジタル−アナログ変換器は共通の基
    準電圧に接続した1%数の並列電流源と、ディジタルカ
    ラー値に応じてアナログ出力をつくるために切換られる
    電流源の数を制御するスイッチ装置と、オン−オフされ
    る並列電流源の数とは無関係になってディジタル−アナ
    ログ変換の非直線性を低減するように各電流源からとり
    出される電流を安定化させる装置とを含むごとくなった
    特許請求の範囲第3項記載の制御装置。 10、各電流源は前記基準電圧をゲート電圧とする第1
    トランジスタから成り、前記安定化装置はこの第1トラ
    ンジスタを通る電流の変動に応答すると共にこの第1ト
    ランジスタと直列の他のトランジスタのゲートに補償電
    圧を与えるようになった差動増幅回路装置から成る、特
    許請求の範囲第9項記載の制御装置。 11、各ディジタル−アナログ変換器は複数の電流源と
    、ディジタルカラー値に応じてディジタルカラー値に応
    じて動作しうる電流源の数を制御するスイッチ装置とを
    含み、これら電流源が異なった数の電流源からなる複数
    の群を形成し、各群内のすべての電流源が1個の2進コ
    ード信号により一緒にオン−オフ切換されるようになっ
    た特許請求の範囲第3項記載の制御装置。 12、前記ディジタル−アナログ変換装置はアナログ信
    号への変換用のディジタルカラー値を表わす多ビット2
    進コード化信号を受ける装置と、この多ビット信号の値
    に対応した選ばれた数の電流源を動作させるためのスイ
    ッチ装置を有する複数の選択的に動作しうる電流源とを
    含み、これら電流源は複数の群にグループ化され、1つ
    の群内のすべての電流源が共に切換えられるようになっ
    ており、これら群は上記多ビット信号の異なった桁のビ
    ットに対応する数の電流源を有し、最大の群が多ビット
    信号の最大桁ビットより小さいビットを表わす数の電流
    源を有しており、この多ビット信号を復号化してその多
    ビット信号内のビット数より大きい多数のスイッチ作動
    信号を与えるための復号装置が設けられ、夫々のスイッ
    チ作動信号は夫々の電流源群について設けられ、それに
    より任意の時点で切換られる必要のある任意の電流源群
    の大きさを減少するごとくなった特許請求の範囲第1項
    記載の制御装置。 13、電流源群は夫々前記多ビット信号内の連続するビ
    ットロケーションの数値に対応する序々に増加する数の
    電流源を含む第1群と、第2群を含み、少なくともその
    一方が1個の群として切換えられるべき最大数の電流源
    を含み、第2群は多ビット信号の最大桁ビットを表わす
    ように組合されるごとくなった特許請求の範囲第12項
    記載の制御装置。 14、前記RAM、インターフェースおよびディジタル
    −アナログ変換装置は1個の集積回路装置に形成される
    ごとくなった特許請求の範囲第1項記載の制御装置。 15、前記RAM内の夫々のアドレス可能なロケーショ
    ンは18ビットワードを記憶するように構成され、この
    ワードは赤、青、緑のカラー値を夫々表わす6ビット3
    群からなる特許請求の範囲第14項記載の制御装置。 16、前記RAMは256個のアドレス可能なワードロ
    ケーションを与えるごとくなった特許請求の範囲第15
    項記載の制御装置。 17、下記要件からなる走査シーケンス用ピクセル値を
    記憶するピクセルメモリ装置からとり出される一連のピ
    クセル値に応じてラスタ走査カラーディスプレイユニッ
    トへの夫々のカラー入力のための電気信号値を発生する
    ためのカラーグラフィック制御装置。 イ)夫々ディジタルカラー値を記憶する複数のアドレス
    可能なロケーションを有するRAMの形のメモリ装置。 ロ)夫々RAMから多ビットディジタルカラー値を受け
    るように配置され、各カラー値に応じてラスタ走査ディ
    スプレイ内の各ピクセルについて対応するアナログ電気
    信号を発生する、赤、青および緑の信号用のディジタル
    −アナログ変換器であって、夫々の変換器は多ビット2
    進コード化信号を受ける装置と多ビット信号の値に対応
    する選ばれた数の電流源を動作させるスイッチ装置を備
    えた複数の選択的に動作しうる電流源とを有しており、
    これら電流源は複数の群とされ各群内のすべての電流源
    が共にスイッチされるようになつており、これら群は多
    ビット信号の異なった桁のビットに対応する数の電流源
    を有し最大の群が多ビット信号の最大桁のビットより少
    ない数の電流源を有し、この多ビット信号を復号化し、
    多ビット信号のビットの数より大きい数のスイッチ作動
    信号を与える復号化装置が設けられており、各スイッチ
    作動信号が夫々の電流源群について設けられている。 ハ)ラスタ走査の周波数に対応するピクセル周波数を指
    示し、そのピクセル周波数での上記アナログ信号の発生
    を同期化するためのタイミング制御信号を発生するタイ
    ミング装置。 ニ)ピクセル周波数で上記ピクセルメモリ装置から一連
    のピクセル値を受け、夫々のピクセル値に応じて上記R
    AMの対応ロケーションのアドレスづけおよび上記変換
    装置への供給のためのディジタルカラー値をそのロケー
    ションから読出すことを含む多段アクセス動作を実行す
    るためのRAMアクセス装置。 ホ)上記RAMに接続し、そしてマイクロプロセサある
    いは他のコントローラに接続して上記マイクロプロセサ
    あるいは他のコントローラをしてRAMの1以上のロケ
    ーションへの異なったディジタルカラー値の書込みを許
    すように配置されたインターフェース。 ヘ)RAMロケーションのアドレス付けおよび各ピクセ
    ル値についてのディジタルカラー値の読出し用の1以上
    のピクセルペリオドからなるサイクル時間でパイプライ
    ン効果が達成されるようにRAMのアクセスの各段階を
    制御するようになった上記タイミング装置。
JP62029491A 1986-02-10 1987-02-10 カラ−グラフイツク制御装置 Expired - Fee Related JPH087550B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/828,208 US4769632A (en) 1986-02-10 1986-02-10 Color graphics control system
US828208 1992-01-30

Publications (2)

Publication Number Publication Date
JPS62264096A true JPS62264096A (ja) 1987-11-17
JPH087550B2 JPH087550B2 (ja) 1996-01-29

Family

ID=25251168

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62029491A Expired - Fee Related JPH087550B2 (ja) 1986-02-10 1987-02-10 カラ−グラフイツク制御装置

Country Status (4)

Country Link
US (1) US4769632A (ja)
EP (1) EP0238188B1 (ja)
JP (1) JPH087550B2 (ja)
DE (1) DE3786813T2 (ja)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4965750A (en) * 1987-03-31 1990-10-23 Hitachi, Ltd. Graphic processor suitable for graphic data transfer and conversion processes
US4894653A (en) * 1988-06-24 1990-01-16 Hughes Aircraft Company Method and apparatus for generating video signals
US5038300A (en) * 1988-06-29 1991-08-06 Digital Equipment Corporation Extendable-size color look-up table for computer graphics systems
DE68924737T2 (de) * 1988-08-09 1996-05-02 Seiko Epson Corp Anzeigesignalgenerator.
US4906985A (en) * 1988-11-28 1990-03-06 Digital Equipment Corporation Easily upgradeable video memory system and method
CA2023998A1 (en) * 1989-11-13 1991-05-14 Thomas F. Lewis Apparatus and method for guaranteeing strobe separation timing
US5309551A (en) * 1990-06-27 1994-05-03 Texas Instruments Incorporated Devices, systems and methods for palette pass-through mode
US5717697A (en) * 1990-06-27 1998-02-10 Texas Instruments Incorporated Test circuits and methods for integrated circuit having memory and non-memory circuits by accumulating bits of a particular logic state
US6232955B1 (en) 1990-06-27 2001-05-15 Texas Instruments Incorporated Palette devices, systems and methods for true color mode
US5327159A (en) * 1990-06-27 1994-07-05 Texas Instruments Incorporated Packed bus selection of multiple pixel depths in palette devices, systems and methods
US5270687A (en) * 1990-06-27 1993-12-14 Texas Instruments Incorporated Palette devices, computer graphics systems and method with parallel lookup and input signal splitting
JP3090714B2 (ja) * 1990-06-27 2000-09-25 テキサス インスツルメンツ インコーポレイテツド 集積回路
US5287100A (en) * 1990-06-27 1994-02-15 Texas Instruments Incorporated Graphics systems, palettes and methods with combined video and shift clock control
US5293468A (en) * 1990-06-27 1994-03-08 Texas Instruments Incorporated Controlled delay devices, systems and methods
US5341470A (en) * 1990-06-27 1994-08-23 Texas Instruments Incorporated Computer graphics systems, palette devices and methods for shift clock pulse insertion during blanking
US5546553A (en) * 1990-09-24 1996-08-13 Texas Instruments Incorporated Multifunctional access devices, systems and methods
US5469195A (en) * 1991-01-24 1995-11-21 Texas Instruments Incorporated Integrated circuit capacitors, buffers, systems and methods
US5847700A (en) * 1991-06-14 1998-12-08 Silicon Graphics, Inc. Integrated apparatus for displaying a plurality of modes of color information on a computer output display
US5699087A (en) * 1991-06-24 1997-12-16 Texas Instruments Sequential access memories, systems and methods
US5309173A (en) * 1991-06-28 1994-05-03 Texas Instruments Incorporated Frame buffer, systems and methods
US5596583A (en) * 1991-07-19 1997-01-21 Texas Instruments Incorporated Test circuitry, systems and methods
US5379408A (en) * 1991-11-08 1995-01-03 Texas Instruments Incorporated Color palette timing and control with circuitry for producing an additional clock cycle during a clock disabled time period
US5371517A (en) * 1991-11-08 1994-12-06 Texas Instruments Incorporated Video interface palette, systems and method
US5446482A (en) * 1991-11-13 1995-08-29 Texas Instruments Incorporated Flexible graphics interface device switch selectable big and little endian modes, systems and methods
US5313231A (en) * 1992-03-24 1994-05-17 Texas Instruments Incorporated Color palette device having big/little endian interfacing, systems and methods
EP0618563A1 (en) * 1993-03-31 1994-10-05 Music Semiconducturs, Corp. Color palette and clock combination
US5604518A (en) * 1994-03-30 1997-02-18 International Business Machines Corporation Memory structure with multiple integrated memory array portions
US5696534A (en) * 1995-03-21 1997-12-09 Sun Microsystems Inc. Time multiplexing pixel frame buffer video output
US5940067A (en) * 1995-12-18 1999-08-17 Alliance Semiconductor Corporation Reduced memory indexed color graphics system for rendered images with shading and fog effects
EP1046302A2 (en) * 1997-10-28 2000-10-25 Koninklijke Philips Electronics N.V. Compressing and decompressing an image
US6326958B1 (en) * 1999-05-14 2001-12-04 Zight Corporation Power partitioned miniature display system
JP4762681B2 (ja) * 2005-11-07 2011-08-31 ローム株式会社 Ledドライバ及びこれを用いた表示装置
KR20210109071A (ko) * 2020-02-26 2021-09-06 삼성전자주식회사 디스플레이 구동 회로 및 그것을 포함하는 표시 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6029043A (ja) * 1983-06-20 1985-02-14 Nec Corp 定電流駆動はしご形da変換器
JPS60254190A (ja) * 1984-05-31 1985-12-14 株式会社 アスキ− デイスプレイコントロ−ラ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2536633A1 (de) * 1974-11-15 1976-05-20 Ibm Digital-analogkonverter
JPS5513582A (en) * 1978-07-13 1980-01-30 Sanyo Electric Co Ltd Color television receiver
US4590463A (en) * 1980-09-29 1986-05-20 Rca Corporation Digital control of color in CRT display
US4454593A (en) * 1981-05-19 1984-06-12 Bell Telephone Laboratories, Incorporated Pictorial information processing technique
US4364037A (en) * 1981-06-15 1982-12-14 Cromemco Inc. Transition data image processor
US4484187A (en) * 1982-06-25 1984-11-20 At&T Bell Laboratories Video overlay system having interactive color addressing
JPS60245034A (ja) * 1984-05-18 1985-12-04 Ascii Corp デイスプレイコントロ−ラ
JPS60247692A (ja) * 1984-05-24 1985-12-07 株式会社 アスキ− デイスプレイコントロ−ラ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6029043A (ja) * 1983-06-20 1985-02-14 Nec Corp 定電流駆動はしご形da変換器
JPS60254190A (ja) * 1984-05-31 1985-12-14 株式会社 アスキ− デイスプレイコントロ−ラ

Also Published As

Publication number Publication date
JPH087550B2 (ja) 1996-01-29
US4769632A (en) 1988-09-06
EP0238188B1 (en) 1993-08-04
DE3786813T2 (de) 1994-01-13
EP0238188A2 (en) 1987-09-23
EP0238188A3 (en) 1989-07-12
DE3786813D1 (de) 1993-09-09

Similar Documents

Publication Publication Date Title
JPS62264096A (ja) カラ−グラフイツク制御装置
JP2632845B2 (ja) カラー・パレツト・システム
JP2632844B2 (ja) カラー・パレツト・システム
JPH06231041A (ja) 多重列選択モードを持つ読書き記憶装置
US5652605A (en) Display controller for a flat display apparatus
US8350832B2 (en) Semiconductor integrated circuit device for display controller
JP4631112B2 (ja) コンピュータシステム及び表示制御回路
JPH051946B2 (ja)
US4563677A (en) Digital character display
US6288712B1 (en) System and method for reducing peak current and bandwidth requirements in a display driver circuit
JP3096362B2 (ja) シリアルアクセスメモリ
JP2747583B2 (ja) 液晶パネルの駆動回路及び液晶装置
JPS6251387A (ja) 画像メモリ
JPH04237099A (ja) 画面表示素子
KR100375577B1 (ko) D/a컨버터
JPH07281634A (ja) 液晶ディスプレイ
KR100207781B1 (ko) 해상도 향상을 위한 표시 장치 및 그 방법
JPS648335B2 (ja)
JPH05307505A (ja) メモリアドレス指定法及びその装置
KR100287135B1 (ko) 어드레스 멀티플렉싱 방법을 사용한 사각형 영역 채움 메모리
SU1363297A1 (ru) Устройство дл отображени графической информации на экране цветного телевизионного диспле
JPH0831269B2 (ja) デ−タ選択回路
KR100282191B1 (ko) 그래픽 시스템의 칼라확장회로
JP2924616B2 (ja) 画像データ処理装置
JPH04303887A (ja) 画像信号生成装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees