JP2924616B2 - 画像データ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像データ処理装置に関
し、特にテレビジョンやＶＴＲおよびテレビジョンカメ
ラ等の映像信号をディジタル化して信号処理を行う画像
データ処理装置に関する。

【０００２】

【従来の技術】近年、テレビジョンやＶＴＲおよびテレ
ビジョンカメラ等の放送映像分野では、半導体集積回路
技術の進歩により高品質化、動作の安定化、量産性向
上、メンテナンスフリー化などのメリットを追求して、
映像信号処理回路のディジタル化が進んでいる。

【０００３】特に、これら映像信号の伝送や記録等にお
ける経済性の観点から、ディジタル処理による信号帯域
の圧縮／伸張技術がＮＴＳＣやＰＡＬ規格対応の技術と
して標準化され、民生用としても普及しつつある。これ
らの回路には、ディジタル処理により始めて実現される
３ラインくし型フィルタや動画処理対応の可変係数フィ
ルタなどの高度な画像処理技術が用いられている。

【０００４】この種のディジタル処理の中心的な技術
は、上記映像信号を所定の時間すなわち１水平走査時間
（１ライン）分あるいは１フイールド分遅延させるライ
ンディレイあるいはフイールドディレイ回路である。こ
れらラインあるいはフイールドディレイ回路としては、
各種のメモリ回路が用いられるが、比較的大容量を要す
るので、回路規模や経済性の点から最近ではＤＲＡＭを
用いたものが主流となってきている。しかし、一般的な
ＤＲＡＭはアクセス速度が遅く、この種の映像信号のリ
アルタイム処理に必要な動作速度の確保が困難である。
この問題点を解決して、この種の画像データ処理装置に
ＤＲＡＭを使用可能とするための技術がいくつか提案さ
れている。

【０００５】従来のこの種の画像データ処理装置の一例
である、特開昭６１−１０４４９３号公報（文献１）記
載のメモリー装置は、２群に分割したフレームメモリ用
のＤＲＡＭの各群にサンプリングした画像データを交互
にページモードでリード／ライト（Ｒ／Ｗ）することに
より、上記ＤＲＡＭの動作サイクルを上記サンプリング
の周期の２倍として、アクセス速度の遅い上記ＤＲＡＭ
をリアルタイムの映像信号処理用に使用可能としてい
る。この動作のため、上記各群対応の２つのＳＲＡＭ
と、各ＲＡＭ群にアドレスを供給するアドレス手段とを
備え、上記交互のＲ／Ｗのために、行アドレスストロー
ブ信号（ＲＡＳ）を所定周期でアクティブにし、その間
に互いに逆相の列アドレスストローブ信号（ＣＡＳ）を
上記各群に供給して群交互のアドレス設定を行うととも
に、上記ＲＡＳが非アクティブの間は上記ＳＲＡＭに対
してアドレス設定を行う。

【０００６】文献１記載の従来の画像データ処理装置を
ブロックで示す図７を参照すると、この従来の画像デー
タ処理装置は、映像信号の低域炉波を行なうローパスフ
ィルタ（ＬＰＦ）１０１と、映像信号のアナログディジ
タル変換を行いディジタル映像データを生成するＡ／Ｄ
変換器１０２と、ディジタル映像データを格納する２つ
のＤＲＡＭ群１０３Ａ，１０３Ｂと、２つのＳＲＡＭ１
０４Ａ，１０４Ｂと、ＤＲＡＭ１０３Ａ，１０３Ｂおよ
びＳＲＡＭ１０４Ａ，１０４Ｂの出力をラッチするラッ
チ１０５と、ラッチ１０５の出力画像データをディジタ
ルアナログ変換して出力映像信号を生成するＤ／Ａ変換
器１０６と、出力映像信号の低域炉波用のＬＰＦ１０７
と、２つのアドレスカウンタ１０８Ａ，１０８Ｂと、ゲ
ート回路１０９とを備える。

【０００７】次に、図７を参照して、従来の画像データ
処理装置の動作について説明すると、映像信号ＤＩＮは
ＬＰＦ１０１の通過後、Ａ／Ｄ変換器１０２により、デ
ィジタル化されたディジタル映像データを、アドレスカ
ウンタ１０８Ａ，１０８Ｂとゲート回路１０９とから成
るアドレス手段の制御により交互にＤＲＡＭ１０３Ａと
ＳＲＡＭ１０４Ａの組およびＤＲＡＭ１０３ＢとＳＲＡ
Ｍ１０４Ｂの組に書込む。これらの２組のＤＲＡＭ１０
３，ＳＲＡＭ１０４の書込データは１ラインディレイや
１フイーレドディレイなどの画像処理の内容に対応する
一定の遅延時間の経過後に書込の順序に対応して交互に
読出し、ラッチ回路１０５によりこれを保持しながらＤ
／Ａ変換器１０６によりアナログの出力映像信号に復号
化し、ＬＰＦ１０７により量子化ノイう等の不要信号成
分を除去して出力する。

【０００８】このようにして構成されるディジタル遅延
回路は、アナログ遅延線の場合の信号のＳ／Ｎがその遅
延量に依存するという問題点を解消するという特徴があ
る。

【０００９】ここで、テレビジョン信号の標準規格の一
つであるＮＴＳＣ方式を例にとると、サンプリング周波
数を色副搬送波周波数の４倍すなわちサイクル時間で約
７０ｎｓ、量子化ビット数を８ビット、遅延量を１フイ
ールド分プラス０．５ライン分すなわち２６３走査ライ
ン分とすれば、所要のメモリ容量は約１．９Ｍビット分
となる。したがって、この従来の画像データ処理装置で
は、ＤＲＡＭ１０３Ａ，１０４Ｂとしてアクセスサイク
ル時間１００ｎｓ程度の１２８ビットのＤＲＡＭの８個
から成る構成のＤＲＡＭブロック（群）を２組使用して
ページモディファイライトサイクルで動作させ、この２
組のＤＲＡＭブロックを交互動作させる。（この代りに
１２８ビット×８ビット構成の１ＭビットのＤＲＡＭを
２個用いてもよい。）ここで、ＤＲＡＭ特有の動作上の
制約事項として、アドレスがページ境界にまたがる場合
およびリフレッシュ動作時には、ページモディファイラ
イトサイクルを継続できないという動作制約期間がある
ため、１Ｋ×８ビット程度のＳＲＡＭを付加し、上記動
作制約期間のみ動作させることで、連続した７０μｓサ
イクルの動作を実現している。

【００１０】

【発明が解決しようとする課題】上述した従来の画像デ
ータ処理装置は、リフレッシュ時などのＤＲＡＭ固有の
動作制約期間の動作を補償するためのＳＲＡＭなどの補
助メモリ手段およびそのデータ入出力のためのアクセス
手段を必要とし回路規模が大きくなるという欠点があっ
た。

【００１１】また、１つのクロックのみで動作する単能
型の回路であるため、テレビジョンなどの映像信号処理
において使用頻度が高い１ラインディレイおよび１フイ
ールドディレイの各々を処理するためには、それぞれに
対応する２組の回路を必要とするという欠点があった。

【００１２】

【課題を解決するための手段】本発明の画像データ処理
装置は、テレビジョン映像信号をこのテレビジョン映像
信号の色副搬送波周波数の予め定めた倍数の周波数のサ
ンプリングクロック信号でディジタ化したディジタル映
像信号である画像データをこのテレビジョン映像信号の
１水平同期走査期間対応の１ライン分単位で少なくとも
前記ラインの予め定めた数から成る１フイールド分記憶
するダイナミックメモリ型の記憶手段を有する画像デー
タ処理装置において、前記記憶手段が、複数のメモリセ
ルをそれぞれ予め定めた第１の数の行および第２の数の
列から成るマトリクス状に配列したメモリセルアレイ
と、各々の行方向に配列した前記メモリセルを接続した
前記第１の数のワード線と、各々の列方向に配列した前
記メモリセルを接続した前記第２の数のデジット線と、
行アドレスの供給に応答して前記ワード線を選択するＸ
デコーダと、列アドレスの供給に応答して前記デジット
線を選択するデジット線選択回路と、前記行アドレスと
前記列アドレスとの供給に応答して選択される選択メモ
リセルに対する画像データ書込用の第１の増幅回路およ
び少くとも２つの画像データ読出用の第２の増幅回路を
含むデータ入出力手段とをそれぞれ備える第１〜第４の
メモリセルアレイブロックと、各々予め定めたタイミン
グの水平同期信号および前記サンプリングクロック信号
の供給に応答して前記列アドレスを順次生成する列アド
レス生成手段と、前記列アドレスの供給に応答して前記
第１の数の前記行アドレスを順次生成する行アドレス生
成手段と、第１の制御信号の供給に応答して予め定めた
メモリセルアレイブロックの各々のＸデコーダを選択的
に活性化するブロック選択手段と、前記水平同期信号お
よび前記サンプリングクロック信号にそれぞれ同期する
とともに前記第１の制御信号の供給に応答して予め定め
たメモリセルアレイブロックの各々の第１および第２の
増幅回路のうちの予め定めた増幅回路を選択的に活性化
するデータ入出力手段選択手段とを備え、前記列アドレ
スの先頭から最後尾までの一連の書込読出動作をそれぞ
れ前記 行アドレスの順番に選択した１つの前記ワード線
上のメモリセルに対して順次行い、前記画像データの任
意の１つの書込データに対応する前記１ライン分シフト
した第１のデータと前記１フイールド分プラスまたはマ
イナス０．５ライン分シフトした第２のデータとを読出
し出力することを特徴とするものである。

【００１３】

【実施例】次に、本発明の第１の実施例をブロックで示
す図１を参照すると、この図に示す本実施例の画像デー
タ処理装置は、各々１３２行×４５５列×８ビット構成
のメモリセルアレイと対応するデコーダ回路Ｘ１〜Ｘ４
およびデジット線選択回路Ｓ１〜Ｓ４とを有する４つの
メモリセルアレイのブロック１〜４と、サンプリグクロ
ックＳＣに同期してブロック１〜４の各々のデジット線
を順次選択するためのカラムアドレスＹＡを供給するＹ
アドレスカウンタ７と、カラムアドレスＹＡの供給に応
答して対応のカラム選択信号ＳＷを選択活性化するＹデ
コーダ８と、ライトイネーブル信号ＷＥ１〜ＷＥ４とリ
ードイネーブル信号ＲＥ１Ｈ，ＲＥ１Ｆを供給してライ
トアンプＷ１〜Ｗ４，リードアンプＲ１Ａ〜Ｒ４Ａ，Ｒ
１Ｂ〜Ｒ４Ｂを選択するデータアンプ選択回路９と、そ
れぞれ入力データＤＩＮおよび２チャネルの出力データ
ＲＤＩＨ，ＲＤＩＦの各々をそれぞれ一時保持するデー
タラッチ１０，１１，１２と、カラムアドレスＹＡの供
給を受けＸアドレスＸＡ１を供給するＸアドレスカウン
タ１３と、直列接続されそれぞれＸアドレスＸＡ１，Ｘ
Ａ２，ＸＡ３を保持しＸアドレスＸＡ２，ＸＡ３，ＸＡ
４をそれぞれ供給するＸアドレスラッチ１４，１５，１
６と、ＸデコーダＸ１〜Ｘ４を活性化するイネーブル信
号ＸＥＡ，ＸＥＢを供給するブロック選択回路１７と、
ブロック１〜４の各々にライト信号を供給するライトア
ンプＷ１，Ｗ２，Ｗ３，Ｗ４と、ブロック１〜４の各々
のリードデータ増幅用のラインディレイおよびフイール
ドディレイ対応の２チャネルのリードアンプＲ１Ａ，Ｒ
１Ｂ，Ｒ２Ａ，Ｒ２Ｂ，Ｒ３Ａ，Ｒ３Ｂ，Ｒ４Ａ，Ｒ４
Ｂとを備える。

【００１４】Ｙアドレスカウンタ７は、９ビットのバイ
ナリカウンタから成り、サンプリグクロックＳＣに同期
して０からカウントアップし、ブロック１〜４の各デジ
ット線Ｄ１〜Ｄ４を順次選択するようカラムアドレスＹ
Ａを供給した後は再度０からカウントを繰返す。ここ
で、Ｙアドレスカウンタ７は水平同期信号Ｈの同期タイ
ミングを検出すると、サンプリングクロックＳＣに同期
して出力であるカラムアドレスＹＡを０にクリアしてリ
セットすることにより、水平同期信号Ｈを基準タイミン
グとするサンプリングデータの時間軸上の相対位置とそ
のデータが格納されるメモリセルのアドレスとの対応付
けを行う。

【００１５】カラムアドレスＹＡ（０〜８）は、Ｙデコ
ーダ８に供給され、Ｙデコーダ８はカラムアドレスＹＡ
の供給に応答して、カラムアドレスＹＡ０〜ＹＡ８の値
に対応するカラム選択信号ＳＷを選択活性化して、ブロ
ック１〜４の各々に供給する。さらに、Ｙアドレスカウ
ンタ７は、リセット時にそれ自身を０にクリアするとと
もに、クリア信号ＹＣＬＲをブロック選択回路１７およ
びデータアンプ選択回路９に供給する。

【００１６】ブロック選択回路１７は、クリア信号ＹＣ
ＬＲの供給に応答していずれか一方が選択出力されるイ
ネーブル信号ＸＥＡ，ＸＥＢを供給する。

【００１７】データアンプ選択回路９は、ブロック１〜
４対応のライトアンプＷ１〜Ｗ４およびリードアンプＲ
１Ａ〜Ｒ４Ａ，Ｒ１Ｂ〜Ｒ４Ｂをそれぞれ活性化するラ
イトイネーブル信号ＷＥ１〜ＷＥ４とリードイネーブル
信号ＲＥ１Ｈ，ＲＥ１Ｆを供給する。

【００１８】データラッチ１０〜１２は、本装置と他の
装置とを組合せて使用するときのデータ授受のタイミン
グ調整用のラッチ回路であり、それぞれライトデータバ
スＷＤあるいはリードデータバスＲＤ１Ｈ，ＲＤＩＦを
経由してライトアンプＷ１〜Ｗ４およびリードアンプＲ
１Ａ〜Ｒ４Ａ，Ｒ１Ｂ〜Ｒ４Ｂに接続される。

【００１９】次に、図１および図１の回路の主要なＹア
ドレス系信号のタイムチャートを示す図２を参照して本
実施例の動作について説明する。まず、ブロック１への
書込動作について説明すると、クロック信号ＳＣの立上
り時刻ｔ２０２におけるＹアドレスカウンタ７の出力カ
ラムアドレスＹＡの値は０すなわちＹＡ０とする。時刻
ｔ２０２において、入力データＤＩＮ（Ａ）がデータラ
ッチ１０によりラッチされ、ライトデータバスＷＤに供
給される。その後の時刻ｔ２０３において、データアン
プ選択回路９がライトイネーブル信号ＷＥ１を出力し、
このライトイネーブル信号ＷＥ１の供給に応答してライ
トアンプＷ１が活性化される。これにより、ライトデー
タバスＷＤ上のデータＡがライトアンプＷ１によりブロ
ック１に供給され、ブロック１のデジット線選択回路Ｓ
１はカラムアドレスＹＡ０に対応してＹデコーダ８から
供給されたスイッチ信号ＳＷ０に応答してデータＡを選
択されたデジット線（以下選択デジット線）ＹＤ１に供
給し、後述のようにＸデコーダＸ１で予め選択済のワー
ド線（以下選択ワード線）ＸＷ１との交点にあるメモリ
セルＭ１１にデータＡが書込まれる。他のブロック２〜
４への書込についても、ライトイネーブル信号がＷＥ２
〜ＷＥ４に、ライトアンプがＷ２〜Ｗ４に、デジット線
選択回路がＳ２〜Ｓ４にそれぞれ読替ることにより同様
の動作となることはいうまでもない。

【００２０】次に、ブロック１，３からの読出し動作に
ついて説明すると、クロック信号ＳＣの立上り時刻ｔ２
０２に先立ち、これらブロック１，３のデジット線選択
回路Ｓ１，Ｓ２は時刻ｔ２０１にＹデコーダ８から供給
されたスイッチ信号ＳＷ０に応答してこれらブロック
１，３の各選択ワード線ＸＷ１，ＸＷ３と選択デジット
線ＹＤ１，ＹＤ３の各々の交点のメモリセルＭ１１，Ｍ
３３の各々のデータＰ，ｐをそれぞれリードアンプＲ１
Ａ，Ｒ１ＢおよびＲ３Ａ，Ｒ３Ｂに供給する。データア
ンプ選択回路９はリードイネーブル信号ＲＥ１Ｆ，ＲＥ
１Ｈの供給に応答して所定のリードアンプＲ１Ｂおよび
Ｒ３Ａを活性化し、データＰ，ｐをリードデータバスＲ
Ｄ１Ｆ，ＲＤ１Ｈを経由して対応のデータラッチ１１，
１２に供給する。データラッチ１１，１２は、クロック
信号ＳＣの立上り時刻ｔ２０２に同期してこれらデータ
Ｐ，ｐをそれぞれラッチし、それぞれ１フイールドディ
レイデータ出力ＤＯ１Ｆおよび１ラインディレイデータ
出力ＤＯ１Ｈとして外部に出力する。

【００２１】次に、メモリセルＭ１１，Ｍ３３等への書
込が完了した時刻ｔ２０４において、Ｙアドレスカウン
タ７がカラムアドレスＹＡをインクリメントしＹＡ１と
し、引続きクロック信号ＳＣのタイミングにしたがっ
て、上述と同様の読出書込動作を反復する。最終カラム
アドレスＹＡ（本実施例では４５４）のときのクロック
信号ＳＣの立上り時刻ｔ２０５に、この最終カラムアド
レスＹＡ２５４に対応するメモリセルにデータＪが書込
まれ、Ｙアドレスカウンタ７がカラムアドレスＹＡ０に
リセットされ、同様にカラムアドレスＹＡ０対応のメモ
リセルの読出を開始する。

【００２２】先頭のカラムアドレスＹＡ０から最後のＹ
Ａ４５４までの一連の書込読出動作はそれぞれ１つのワ
ード線上のメモリセルに対して行われる。これは、ＤＲ
ＡＭなどの揮発性メモリの場合には、ワード線の選択動
作に比較的時間がかかることと、一度あるワード線が選
択されるとそのワード線上のメモリセルは全て読書可能
な状態となり、かつデジット線の選択動作はワード線の
選択動作に比較して速いこととから、書込読出動作の高
速化ができるからである。

【００２３】一例として、４Ｍビット級のＤＲＡＭの動
作サイクル時間は、ワード線の選択動作を伴なう場合に
は１５０ｎｓ、上記選択動作を伴なわない場合には５０
ｎｓ程度であるので、上述の方法は本実施例のクロック
時間７０ｎｓに対し有効であるといえる。

【００２４】上述の高速化手法を各ワード線に対して連
続して行うためのＸアドレス系のインタリーブ動作を示
すタイムチャートである図３を参照すると、ブロック選
択回路８がそれぞれ供給するワード線選択信号ＸＥＡは
ブロック１，３の各々のＸデコーダＸ１，Ｘ３を活性化
し、ワード線選択信号ＸＥＢはブロック２，４の各々の
ＸデコーダＸ２，Ｘ４を活性化する。また、ブロック１
〜４の各々へのＸアドレスの供給は以下のように行われ
る。まず、Ｘアドレスカウンタ１３の出力のアドレスＸ
Ａ１がＸデコーダＸ１と直列接続された先頭のＸアドレ
スラッチ１４とに供給され、Ｘアドレスラッチ１４はこ
れを保持してＸアドレスＸＡ２を供給する。このＸアド
レスＸＡ２はＸデコーダＸ２と次のＸアドレスラッチ１
５とに供給され、Ｘアドレスラッチ１５はこれを保持し
てＸアドレスＸＡ３を供給する。このＸアドレスＸＡ３
はＸデコーダＸ３と次のＸアドレスラッチ１６とに供給
され、Ｘアドレスラッチ１６はこれを保持してＸアドレ
スＸＡ４を供給する。ワード選択信号ＸＥＡ，ＸＥＢの
各々は、対応するブロック１，３あるいは２，４のうち
の少くとも１つのブロックのＸアドレスが変化する時刻
を含めて非活性化すなわちロウレベルにされる。

【００２５】図３をさらに参照すると、まず、時刻ｔ３
０１にブロック１のＸアドレスＸＡ１＝０対応のワード
線が選択され（選択ワード線ＸＷ１０）、続く時刻ｔ３
０２でこの選択ワード線上のメモリセルへのアクセスが
上述のようにカラムアドレスの先頭から開始される。こ
のメモリセルのアクセスでは、選択ワード線ＸＷ１０対
応のワード線信号Ｗ１０のＲ／Ｗの部分でメモリセルに
格納されているデータの出力ＤＯ１Ｆ，ＤＯ１Ｈおよび
入力データＤＩＮの書込が行われる。ブロック１のアク
セス中の時刻３０３において、ブロック２のＸアドレス
ＸＡ２＝０対応のワード線が選択される（選択ワード線
ＸＷ２０）。このように、ブロック１の選択ワード線Ｘ
Ｗ１０上の全てのメモリセルに対するアクセスが完了す
る時刻ｔ３０４では、既にブロック２の選択ワード線Ｘ
Ｗ２０の選択動作は完了しており、直ちにこの選択ワー
ド線ＸＷ２０上のメモリセルに対するアクセスに移行す
る。同様にして、ブロック３，４の選択ワード線ＸＷ３
０，ＸＷ４０上のメモリセルを順次アクセスする。時刻
ｔ３０５に、Ｘアドレスカウンタ１３がインクリメント
され、ブロック１〜４の各々の次の選択ワード線ＸＷ１
１，ＸＷ２１，ＸＷ３１，ＸＷ４１上のメモリセルに対
するアクセスへと続く。

【００２６】以上の動作において、各々のワード選択信
号ＸＥＡ，ＸＥＢは、各々対応の２つのブロック１，３
および２，４を選択するため、それぞれ対応の選択ワー
ド線を２回ずつ選択するようＸデコーダＸ１，Ｘ３およ
びＸ２，Ｘ４を活性化する。この２回目の選択のときに
再度読出動作を行い、この読出データＤＯ１Ｈを出力す
る。

【００２７】説明の便宜上、各ワード線の１回目の選択
アクセス動作をＡポートに対するアクセス、２回目の選
択アクセス動作をＢポートに対するアクセスと定義す
る。

【００２８】本実施例のアクセス動作を説明するため、
ブロック１〜４のアクセス対象メモリセルを環状に再配
置した図である図４を参照すると、メモリセルに対する
アクセスはＸ１＝０，Ｙ＝０のアドレスの組合せ対応の
メモリセルから開始し、Ｙ＝１，２，…，４５４に達
し、続いてＸ２＝０，Ｙ＝０，１…，４５４のアドレス
のアクセスを行う。最後にＸ４＝１３０，Ｙ＝４５４ま
でアクセスすると、再度Ｘ１＝０，Ｙ＝０のアドレスか
らのアクセスを反復する。すなわち、Ｘアドレスカウン
タ１３とＹアドレスカウンタ７とは環状配列のメモリセ
ルの円周を時計方向（右廻り）にアクセスすることにな
る。ここで、ポートＡおよびポートＢ対応のアクセスは
相互にワード線選択の２回分、すなわちクロック信号Ｓ
Ｃの４５５×２＝９１０クロック分の時間ずれている。
この時間はＮＴＳＣ方式の映像信号を色副搬送波周波数
の４倍の周波数でサンプリングした場合の１ライン（１
Ｈ）分のデータの時間に相当する。

【００２９】図４の環状配列メモリセル対応のアドレス
目盛をライン単位に直し、本実施例の回路により１ライ
ンディレイ対応の出力データＤＯ１Ｈと、１フイールド
＋０．５ラインディレイ対応の出力データＤＯ１Ｆとの
両方が得られることを説明する図である図５を参照する
と、図５（Ａ）においてＡポートのアクセス時に書込ん
だデータは、図５（Ｂ）に示すように、１Ｈ後のＢポー
トのアクセスにより読出すことができ、出力データＤＯ
１Ｈを生成する。次に、２６１ライン経過後には、再度
図５（Ａ）の状態に戻るが、このとき、Ａポートのアク
セスにより同一データを再度読出すことができ、出力デ
ータＤＯ１Ｆを生成する。また、これら両方の出力デー
タＤＯ１Ｈ，ＤＯ１Ｆが必要な場合には、垂直同期信号
の適当な時刻において、１ライン時間分Ｘアドレスカウ
ンタ１３のカウントアップ動作を停止することにより実
現できる。このとき、Ｘアドレスカウンタ１３が停止し
ても、Ｙアドレスカウンタ７は動作しており、１ライン
時間は同一データを読出すが、垂直同期期間は０．５ラ
イン単位の反復データであるのでその影響を無視でき
る。

【００３０】さらに、１フイールド＋０．５ラインディ
レイ対応の出力データＤＯ１Ｆと１フイールド−０．５
ラインディレイ対応の出力データＤＯ１ｆとが同時に必
要な場合には、Ｂポートのアクセス時にデータを書込
み、垂直同期期間中に１ライン時間分Ｘアドレスカウン
タ１３のカウントアップ動作を停止させた後、Ａポート
のアクセス時にデータＤＯ１ｆが、続くＢポートアクセ
ス時にデータＤＯ１Ｆが得られる。

【００３１】以上、本発明の実施例を説明したが、本発
明は上述の実施例に限られることがなく種々の変形が可
能である。例えば、ＰＡＬ方式の場合は、１フイールド
の走査線数が３１２．５ラインであり、上述したＮＴＳ
Ｃ方式の場合より５０ライン多いので、各ブロックのワ
ード線数を２５本ずつ増加することにより対応すること
ができる。同様に、その他の方式についても、アクセス
対象のメモリセルのアドレスを１フイールド分−０．５
ライン分有するよう構成することにより、本実施例と同
様の効果が得られる。したがって、ワード線数を走査線
数の多いテレビジョン方式に対応するよう準備し、Ｘア
ドレスカウンタの最終アドレスを変更することにより、
同一の処理装置で複数の方式に対応することができる。

【００３２】本発明の第２の実施例をブロックで示す図
６を参照すると、この図で示す本実施例の画像データ処
理装置の前述の第１の実施例との相違点は、ブロック１
〜４に加えて、ブロック２１〜２４と、それぞれ対応の
ライトアンプＷ２１〜Ｗ２４と、リードアンプＲ２１
Ａ，Ｂ〜Ｒ２４Ａ，Ｂとをさらに備えることである。

【００３３】これは、画質改善のためのクロック周波数
の上昇やクロック当りの量子化ビット数の増加のように
情報量が増加すると、Ｘアドレス方向に対しＹアドレス
方向が長くなりこのＹ方向のアクセス時間が制限され
る。この種のＤＲＡＭでは、上述の従来の技術で説明し
たように、メモリセルのリフレシュ周期中のデータ保持
条件の確保のため、ある程度の上記Ｙ方向のアクセス時
間を必要とするが、このような場合にこのＹアドレス方
向を分割する目的でブロックを４個備える代りに８個備
え、ブロック１，２、３，４、２１，２２、および２
３，２４の２個ずつの４つのグループとして第１の実施
例と同様に各グループ単位でアクセスするよう構成する
ことにより、実質的にＸアドレス対応のワード線を倍増
し、上記Ｙアドレス方向のアクセス時間の制限を緩和で
きる。

【００３４】動作については、アクセス対象のワード線
数がブロック数の増加に対応して２倍になるほかは第１
の実施例と同様であるので省略する。

【００３５】

【発明の効果】以上説明したように、本発明の画像デー
タ処理装置は、第１〜第４のメモリセルアレイブロック
と、列アドレス生成手段と、行アドレス生成手段と、ブ
ロック選択手段と、データ入出力手段選択手段とを備
え、列アドレスの先頭から最後尾までの一連の書込読出
動作をそれぞれ行アドレスの順番に選択した１つのワー
ド線上のメモリセルに対して順次行い、１つの回路で１
つの書込データ対応の１ライン分シフトした１ライン遅
延データと１フイールド遅延データとを同時に読出し出
力することにより、ＳＲＡＭなどの補助メモリ手段およ
びそのデータ入出力のためのアクセス手段が不要となる
ので、回路規模を低減できるという効果がある。

【図面の簡単な説明】

【図１】本発明の画像データ処理装置の第１の実施例を
示すブロック図である。

【図２】本実施例の画像データ処理装置におけるＹアド
レス系の動作の一例を示すタイムチャートである。

【図３】本実施例の画像データ処理装置におけるＸアド
レス系の動作の一例を示すタイムチャートである。

【図４】本実施例のアクセス動作の原理を説明する説明
図である。

【図５】本実施例の１ラインディレイおよびフイールド
ディレイ対応の出力データの出力方法の説明図である。

【図６】本発明の画像データ処理装置の第２の実施例を
示すブロック図である。

【図７】従来の画像データ処理装置の一例を示すブロッ
ク図である。

【符号の説明】

１〜４，２１〜２４ ブロック ７ Ｙアドレスカウンタ ８ Ｙデコーダ ９ データアンプ選択回路 １０〜１２ データラッチ １３ Ｘアドレスカウンタ １４〜１６ Ｘアドレスデータラッチ １７ ブロック選択回路 Ｗ１〜Ｗ４，Ｗ２１〜Ｗ２４ ライトアンプ Ｒ１Ａ，Ｂ〜Ｒ４Ａ，Ｂ，Ｒ２１Ａ，Ｂ〜Ｒ２４Ａ，Ｂ
リードアンプ １０１，１０７ ＬＰＦ １０２ Ａ／Ｄ変換器 １０３Ａ，１０３Ｂ ＤＲＡＭ １０４Ａ，１０４Ｂ ＳＲＡＭ １０５ ラッチ １０６ Ｄ／Ａ変換器 １０８Ａ，１０８Ｂ アドレスカウンタ １０９ ゲート回路

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 テレビジョン映像信号をこのテレビジョ
   ン映像信号の色副搬送波周波数の予め定めた倍数の周波
   数のサンプリングクロック信号でディジタ化したディジ
   タル映像信号である画像データをこのテレビジョン映像
   信号の１水平同期走査期間対応の１ライン分単位で少な
   くとも前記ラインの予め定めた数から成る１フイールド
   分記憶するダイナミックメモリ型の記憶手段を有する画
   像データ処理装置において、 前記記憶手段が、複数のメモリセルをそれぞれ予め定め
   た第１の数の行および第２の数の列から成るマトリクス
   状に配列したメモリセルアレイと、各々の行方向に配列
   した前記メモリセルを接続した前記第１の数のワード線
   と、各々の列方向に配列した前記メモリセルを接続した
   前記第２の数のデジット線と、行アドレスの供給に応答
   して前記ワード線を選択するＸデコーダと、列アドレス
   の供給に応答して前記デジット線を選択するデジット線
   選択回路と、前記行アドレスと前記列アドレスとの供給
   に応答して選択される選択メモリセルに対する画像デー
   タ書込用の第１の増幅回路および少くとも２つの画像デ
   ータ読出用の第２の増幅回路を含むデータ入出力手段と
   をそれぞれ備える第１〜第４のメモリセルアレイブロッ
   クと、 各々予め定めたタイミングの水平同期信号および前記サ
   ンプリングクロック信号の供給に応答して前記列アドレ
   スを順次生成する列アドレス生成手段と、 前記列アドレスの供給に応答して前記第１の数の前記行
   アドレスを順次生成する行アドレス生成手段と、 第１の制御信号の供給に応答して予め定めたメモリセル
   アレイブロックの各々のＸデコーダを選択的に活性化す
   るブロック選択手段と、 前記水平同期信号および前記サンプリングクロック信号
   にそれぞれ同期するとともに前記第１の制御信号の供給
   に応答して予め定めたメモリセルアレイブロックの各々
   の第１および第２の増幅回路のうちの予め定めた増幅回
   路を選択的に活性化するデータ入出力手段選択手段とを
   備え、前記列アドレスの先頭から最後尾までの一連の書込読出
   動作をそれぞれ前記行アドレスの順番に選択した１つの
   前記ワード線上のメモリセルに対して順次行い 、前記画
   像データの任意の１ つの書込データに対応する前記１ラ
   イン分シフトした第１のデータと前記１フイールド分プ
   ラスまたはマイナス０．５ライン分シフトした第２のデ
   ータとを読出し出力することを特徴とする画像データ処
   理装置。
2. 【請求項２】 前記記憶手段が、選択した前記ワード線
   に接続されたメモリセルを順次前記列アドレス対応のデ
   ジット線選択信号により選択するページモード動作によ
   りデータの書込読出を行うことを特徴とする請求項１記
   載の画像データ処理装置。
3. 【請求項３】 前記ワード線の選択動作のタイミング
   が、前記第１〜第４のメモリセルアレイブロック間で相
   互にずれているとともに少くとも２つのメモリセルアレ
   イブロックが同時に前記選択メモリセルを含むよう前記
   選択動作のタイミングが重複する期間を有することを特
   徴とする請求項１記載の画像データ処理装置。
4. 【請求項４】 前記列アドレス生成手段が、相互に１ラ
   イン分シフトした時刻位置対応の２つの前記画像データ
   をそれぞれ格納する第１および第２の選択メモリセルの
   列アドレスが等しくなるように列アドレスを生成する列
   アドレスカウンタを備えることを特徴とする請求項１記
   載の画像データ処理装置。
5. 【請求項５】 前記行アドレス生成手段が、相互に前記
   １フイールド分プラスまたはマイナス０．５ライン分シ
   フトした時刻位置対応の２つの前記画像データをそれぞ
   れ格納する第３および第４の選択メモリセルの行および
   列アドレスが等しくなるように行および列アドレスを生
   成する行および列アドレスカウンタをそれぞれ備えるこ
   とを特徴とする請求項１記載の画像データ処理装置。
6. 【請求項６】 前記行アドレス生成手段が、前記１フイ
   ールド分の前記ライン数を予め定めた第１および第２の
   数に選択的に設定するよう行アドレスを調整する行アド
   レスカウンタを備えることを特徴とする請求項５記載の
   画像データ処理装置。
7. 【請求項７】 同一の前記選択メモリセルに格納された
   前記画像データを２回続けて読出すことにより異なる遅
   延時間の第１および第２の出力画像データをそれぞれ供
   給することを特徴とする請求項５記載の画像データ処理
   装置。
8. 【請求項８】 前記第１〜第４のメモリセルブロックと
   同一構成の第５〜第８のメモリセルブロックをさらに備
   え、前記第１〜第４のメモリセルブロックの各々と第５
   〜第８のメモリセルブロックの各々とを前記行アドレス
   を分割供給して動作させるよう１組のメモリセルブロッ
   クを構成し、前記１ライン分の前記画像データ対応の前
   記ワード線数を増加することを特徴とする請求項１記載
   の画像データ処理装置。