JPH05307505A - メモリアドレス指定法及びその装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリ装置からの順次データ読み出しのため
の高速のアドレス指定法を得る。 【構成】 本データ処理システムは直列レジスタタップ
アドレス指定構成（３１４、１２８、１３３、１４５、
１５３、１５５、１５７、１６０）を有する直列レジス
タ（１２０）を備えたビデオランダムアクセスメモリ
（１０５）を含んでおり、開始タップアドレスが２進数
から、１つまたは複数のＭ者択一コードワードで表され
る１つまたは複数の列アドレス因子へ変換されるように
なっている。前記１つまたは複数の因子はそれぞれセッ
ト可能な１つまたは複数のリングカウンタ（１５３，１
５５，１５７）中へセットされる。前記リングカウンタ
はシリアルクロックによって制御されて、前記Ｍ者択一
コードを前記リングカウンタのステージ中で移動させ
る。前記Ｍ者択一コードワードは復号されて、前記開始
タップアドレスから始まるステージシーケンス中の１つ
の直列レジスタステージからのデータにアクセスするた
めのＮ者択一コードワードを生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的にはビデオランダ
ムアクセスメモリ（ＶＲＡＭ）に関するものであり、更
に詳細にはＶＲＡＭからのデータの順次読み出しのため
の直列レジスタを備えたＶＲＡＭに関するものである。

【０００２】

【従来の技術】データ処理システムはしばしば、利用者
のために出力情報の光学的表示を提供するグラフィック
表示装置を備えて構成される。ビデオランダムアクセス
メモリはこのグラフィック表示装置構成の基本部分であ
る。

【０００３】従来技術において、ビデオランダムアクセ
スメモリは直列レジスタを含み、それに対して、順次読
み出し動作の前にランダムアクセスメモリからデータ列
の転送が行われるようになっている。この直列レジスタ
はビデオランダムアクセスメモリ中の列の数と等しい数
のステージを有している。各々の直列レジスタステージ
は１つのタップを有し、それはビデオランダムアクセス
メモリアレイ中の付随する列をアドレス指定するために
用いられるのと同じ２進数アドレスによってアドレス指
定できる。

【０００４】ビデオランダムアクセスメモリアレイの列
と直列レジスタのタップとに関するアドレス復号は、従
来技術の構成では別々に行われている。ビデオランダム
アクセスメモリアレイの列は、与えられる２進数アドレ
スをＸ者択一（Ｘ個のうちから１つを選ぶ）コードに復
号することによって選択される。ここで、Ｘはアレイ中
の列数に等しい。望みの１つの列は、Ｘ者択一コード中
の能動的な信号によって選択される。直列レジスタのタ
ップは、与えられた最初のタップ２進数アドレスを２進
数カウンタへ与えられる１つのコードに復号することに
よって選択される。直列レジスタから順次的読み出しを
行うべき時には、２進数カウンタ中の開始タップアドレ
スとそれに続くアドレスが増分されて、それらのレジス
タタップに関する一連の引き続くアドレスを生成させ
る。２進数アドレスのシーケンスがＸ者択一コードへ復
号されて、それが直列レジスタタップ中の望みのシーケ
ンスを選択する。各々の望みのタップはＸ者択一コード
中の能動的信号によって選択される。

【０００５】後者の直列レジスタタップ選択コードのシ
ーケンスを生成する方式は特定のビデオ応用において必
要とされるほど高速でないという問題点がある。２進数
カウンタが増分される毎に、キャリアは２進数カウンタ
のステージすべてを通って伝搬することを許容されなけ
ればならない。この従来の直列レジスタタップアドレス
指定構成の２進数カウンタに固有な信号遅延を待つこと
なしに、直列レジスタタップアドレスを生成、復号する
ことがより望ましい。

【０００６】

【発明の概要】ビデオランダムアクセスメモリを含むデ
ータ処理システムに関するこの問題やその他の問題は、
開始レジスタタップアドレスが２進数からＭ者択一コー
ドワード（code word ）へ変換されるようになった直列
レジスタタップアドレス指定構成によって解決する。こ
のＭ者択一コードワードはセット可能な同期式リングカ
ウンタ中へセットされる。このカウンタはシリアルクロ
ックによって制御され、Ｍ者択一コードワードはリング
カウンタのステージを通って移動させられる。Ｍ者択一
コードワードは復号されて、直列レジスタに対するタッ
プアドレスを表すＮ者択一コードを発生する。引き続く
直列レジスタステージにアクセスするための一連のタッ
プアドレスは開始タップアドレスから始まるシーケンス
の形に生成される。

【０００７】直列レジスタタップアドレスのシーケンス
は、リングカウンタ中の内容がステージからステージ
へ、カウンタの長さをキャリアが伝搬するのを待つこと
なくシフトされるので非常の高速に作られる。

【０００８】本発明の実施例の構成と動作については以
下の図面を参照した詳細な説明を読むことによってより
良く理解されるであろう。

【０００９】

【実施例】まず、図１を参照すると、情報を提示するた
めのグラフィック表示構成を含むデータ処理システム１
００のブロック図が示されている。図１のシステムの構
成と動作のより詳細に関しては、ここに参考のために引
用する、１９８６年１月２３日付けの米国特許出願第８
２１，６４１号に述べられている。

【００１０】データ処理システム１００は、ホストの処
理システム１０２、テキサスインスツルメンツ社製のＴ
ＭＳ３４０１０やＴＭＳ３４０２０のグラフィックシス
テムプロセッサのようなグラフィックプロセッサ１０
３、ビデオランダムアクセスメモリ１０５、データレジ
スタ１０７、ビデオパレット１０８、デジタルからビデ
オへの変換器１０９、そしてビデオ表示装置１１１を含
んでいる。

【００１１】ホストの処理システム１０２はデータ処理
システム１００に対して主要な計算能力を提供する。ホ
スト処理システム１０２には、プロセッサ、入力デバイ
ス、長期記憶デバイス、読み出し専用メモリ、ランダム
アクセスメモリ、そしてコンピュータシステムを構成す
るための付随する周辺デバイスが含まれている。このホ
スト処理システムの構成と動作とについては従来のもの
と同じと考えてよい。この処理機能の結果として、ホス
ト処理システム１０２は利用者に対してスクリーン上へ
提示すべきグラフィック表示の情報内容を決定する。

【００１２】グラフィックプロセッサ１０３はスクリー
ン上へ提示すべき特定のグラフィック表示を生成するた
めのデータ処理の主要部分を提供する。グラフィックプ
ロセッサ１０３はホストバス１０１によってホスト処理
システムとの間に双方向的に接続されている。図１の構
成において、グラフィックプロセッサ１０３はホスト処
理システム１０２とは独立して動作する。しかし、グラ
フィックプロセッサ１０３はホスト処理システム１０２
からの要求には応答する。グラフィックプロセッサ１０
３はまた、メモリバス１０４を介してビデオランダムア
クセスメモリ１０５およびビデオパレット１０８とも通
信する。ビデオランダムアクセスメモリ１０５中へ記憶
すべきデータはグラフィックプロセッサ１０３によって
制御される。他方、このグラフィックプロセッサは部分
的あるいは全体的にランダムアクセスメモリ１０６ある
いは読み出し専用メモリ１１３中に蓄えられているプロ
グラムによって制御される。読み出し専用メモリ１１３
は各種の型のグラフィック画像データを蓄えている。

【００１３】更に、グラフィックプロセッサ１０３はビ
デオパレット１０８中に納められているデータを制御
し、ビデオ制御バス１１５を介してデジタルからビデオ
への変換器１０９の動作を制御する。デジタルからビデ
オへの変換器を通して、グラフィックプロセッサ１０３
はビデオグラフィック画像のライン長およびフレーム当
たりのライン数を制御することができる。特に、グラフ
ィックプロセッサ１０３は、ビデオランダムアクセスメ
モリ１０５中のどこへグラフィック情報を記憶しておく
べきかを決定し、制御する。その後、ビデオランダムア
クセスメモリ１０５からの読み出し時には、グラフィッ
クプロセッサはビデオランダムアクセスメモリからの読
み出しシーケンス、アクセスすべきアドレス、そしてビ
デオ表示装置１１１上へ望みのグラフィック画像を生成
するために必要な制御情報を決定する。

【００１４】ビデオランダムアクセスメモリ１０５は利
用者に提示すべきグラフィック画像を定義するビットマ
ップのグラフィックデータを記憶する。ビデオランダム
アクセスメモリ１０５から、データレジスタ１０７、ビ
デオパレット１０８、そしてデジタルからビデオへの変
換器１０９を経てビデオ表示へ至るデータの転送はグラ
フィックプロセッサ１０３によって制御される。ビデオ
ランダムアクセスメモリ１０５からのビデオデータ出力
はビデオ出力バス１１７のリードを経てデータレジスタ
１０７へ送られ、そこで表示ビットストリームへ組み立
てられる。

【００１５】データレジスタ１０７の記憶要素はダイナ
ミック電子回路またはスタティック電子回路で構成され
る。記憶要素の別の選択には十分な動作速度を有する任
意の双安定電子回路、磁気的デバイス、光学的デバイ
ス、あるいは光電子デバイスが含まれる。

【００１６】ビデオランダムアクセスメモリ１０５の典
型的な構成に従えば、いくつかの別々に分かれたランダ
ムアクセスメモリ集積回路のバンクが用いられる。ビデ
オランダムアクセスメモリ１０５の記憶セルはダイナミ
ック電子回路としてあるいはスタティック電子回路とし
て作製される。単一の読み出しアクセス動作に関して、
集積回路の各々のうちの選ばれた１つの記憶要素から１
つのデータビットだけが読み出される。こうして、いく
つかの別々になった集積回路のそれぞれからの１ビット
を含む一群のビットが同時に読み出される。データレジ
スタ１０７は表示ビットストリームを組み立てて、リー
ド１１９を経てビデオパレット１０８へ送信する。以
上、ビデオランダムアクセスメモリ１０５を電子回路と
して説明してきたが、本発明は十分な速度を有する任意
の双安定電子回路、磁気的回路、光学的回路、あるいは
光電子回路として作製されたメモリによっても実施でき
る。

【００１７】グラフィックプロセッサ１０３からの情報
での制御下で、テキサスインスツルメンツ社製のＴＭＳ
３４０７０ビデオパレットのようなビデオパレット１０
８はデータレジスタ１０７から受信したデータをバス１
３０上のビデオレベル信号へ変換する。この変換は参照
表を用いて行われる。ビデオパレット１０８からのビデ
オレベル信号出力は色、飽和度、輝度の情報を含み得
る。

【００１８】デジタルからビデオへの変換器１０９はビ
デオパレット１０８からのデジタルビデオ信号を受信
し、ビデオ制御バス１１５を経て受信した信号での制御
下で、デジタルビデオ信号をアナログレベルへ変換し、
それを出力ライン１２７を経てビデオ表示装置１１１へ
供給する。水平ライン当たりの画素数および表示当たり
のライン数はグラフィックプロセッサ１０３によって決
定される。また、同期、再トレース、そしてブランキン
グの信号もグラフィックプロセッサ１０３によって決定
される。これら信号が一緒になってビデオ表示装置１１
１への望みのビデオ出力を特定する。

【００１９】ビデオ表示装置１１１は利用者が目で見ら
れるように、特定されたビデオ画像を作り出す。広く利
用されている方法が２つある。第１の方法は各画素につ
いて、色、色相、輝度、そして飽和度の各項目に関して
ビデオデータを指定する。第２の方法では、各画素につ
いて、赤、青、緑の色のレベルを指定する。ビデオパレ
ット１０８、デジタルからビデオへの変換器１０９、そ
してビデオ表示装置は選ばれた方法に適合するように設
計、製作される。

【００２０】さて、図２を参照すると、行と列のアドレ
スでアドレス指定できる記憶セルのアレイ１１２を含む
ビデオランダムアクセスメモリ１０５の構造が示されて
いる。行と列のアドレスは図１のグラフィックプロセッ
サ１０３からバス１０４を経て受信される。これもグラ
フィックプロセッサ１０３からバス１０４を経て受信さ
れる複数の信号に応答して、制御回路１１０はアレイ１
１２の記憶セルへのアクセスのタイミングと動作とを制
御するためのいくつかの信号を発生する。行アドレスの
指定構成は行アドレス変換器回路１２１と行アドレス復
号器回路１２３とによって表されている。制御回路１１
０はバス１０４からの２進数アドレスを行アドレス変換
器１２１中へラッチする信号を生成し、その後、行アド
レス変換器１２１から行復号器１２３へ行アドレス因子
（ｆａｃｔｏｒ）を転送する別の信号を生成する。行ア
ドレス復号器回路１２３は行アドレス因子を復号し、ラ
ンダムアクセスあるいは順次アクセス動作のいずれかの
ために記憶セルの１つの行を選択する信号を生成する。
アレイの記憶セルの個々の列を選択的にアドレス指定す
るための構成は列アドレス変換器回路１１４と列アドレ
ス復号器回路１１６とによって表されている。制御回路
１１０はバス１０４からの２進数アドレスを列アドレス
変換器１１４中へラッチする信号を生成し、その後、列
アドレス変換器１１４から列アドレス復号器回路１１６
へ列アドレス因子を転送するための別の信号を生成す
る。列アドレス復号器回路１１６は、メモリアレイ１１
２の１つの記憶セルとの間でデータのランダムアクセス
書き込みあるいはランダムアクセス読み出しを行うため
の、列の１つを選択するための信号を発生する。そのよ
うなデータは、バス１０４、リード９８、そして列復号
器１１６を介して図１のグラフィックプロセッサ１０３
との間で送信または受信される。

【００２１】ビデオランダムアクセスメモリ１０５はま
た、メモリアレイ１１２からのデータの順次読み出し用
に構成されている。そのような順次データ読み出し動作
中には、図１のグラフィックプロセッサ１０３からバス
１０４および行アドレス変換器１２１を経て行アドレス
復号器１２３へ行アドレスが供給される。選ばれた行ア
ドレスに応答して、メモリアレイ１１２中の記憶セルの
選ばれた行から転送ゲート１１８を通って、いくつかの
データビットが直列レジスタ１２０へ同時に転送され
る。１つの好適実施例では、１つの行の半分からのビッ
トが同時に直列レジスタへ転送される。制御回路１１０
からの信号が転送ゲート１１８を使用可能にする。直列
レジスタ１２０にはメモリアレイ１１２中の列の数の半
分に等しい数Ｎのステージが含まれる。転送動作中に、
メモリアレイ１１２中の記憶セルの選ばれた行から１ビ
ットのデータが、メモリアレイの半分の列ラインのそれ
ぞれと転送ゲート１１８を通って直列レジスタ１２０の
ステージの付随する１つへ伝搬する。そこで、データは
制御回路１１０からの信号の制御下でラッチされる。

【００２２】直列レジスタ１２０の各ステージは、その
ステージからのデータにアクセスするためのタップアド
レスを有している。前に述べた順次読み出し動作に関連
して、メモリアレイ１１２の１つの列アドレスに対応す
る任意の望みの直列レジスタ開始タップアドレスから始
まる直列レジスタステージの区分からデータビットのシ
ーケンスを読み出すことができる。そのような直列レジ
スタ開始タップアドレスは、列アドレスがランダムアク
セス動作のためにメモリアレイ１１２へ供給されるよう
に、図１のグラフィックプロセッサ１０３からバス１０
４の複数個のリードを経て、列アドレス変換器１１４の
入力へ供給される。列アドレス変換器１１４は入力の２
進数アドレスを、その入力２進数アドレスを表す１つま
たは複数個のコードワードへ変換する。そのような変換
動作は、以下で図４に関連して説明する。結果のデジタ
ルコードは因子と呼ばれるコードワードの形式になって
いる。

【００２３】ビデオランダムアクセス１０５の順次読み
出し動作を説明するために、１つのコードワードが列ア
ドレス変換器１１４によって作られると仮定する。その
コードワードはバス１２４上を前方へ送られ、開始タッ
プアドレスラッチ回路１２５中へラッチされる。制御回
路１１０からの制御信号が直列レジスタ１２０からの順
次アクセスのタイミングと動作とを決定する。最初、制
御回路１１０からの信号はカウンタ制御回路１３３とタ
ップアドレスロード制御回路１２８とをリセットする。
その後、バス１２４上のコードワードはタップアドレス
ロード制御回路１２８からリード１２６上へ供給される
信号ＬＡＴＣＨに応答して、回路１２５中へラッチされ
る。続いて、タップアドレスロード制御１２８からのリ
ード１２９上の信号ＬＯＡＤに応答して、以前に開始タ
ップアドレスラッチ１２５中へラッチされたコードワー
ドがバス１３１を通ってリングカウンタ１３２中へロー
ドされる。制御回路１１０からのクロック信号がカウン
タ制御回路１３３によってゲートを与えられて、リング
カウンタ１３２のステージを通してデータをシフトさせ
るためのシリアルクロック信号をリード１３５上へ発生
する。

【００２４】制御回路１１０からの信号が直列レジスタ
タップアドレス復号器１４０を使用可能にして、リング
カウンタ１３２中にある因子データを復号させ、直列レ
ジスタ１２０のステージにアクセスするためのタップア
ドレスを表すＮ者択一コードを生成させる。直列レジス
タ１２０の一連のステージからアクセスされるデータ
は、バス１１７のリードを通って図１のレジスタ１０７
へ直列的に送信される。

【００２５】次に、図３を参照すると、ビデオランダム
アクセスメモリ１０５の別の構造が示されている。図３
において、構造の大部分は図２の構造と同様なものであ
って、従って、同様な部品には同じ符号が付されてい
る。図２では、バス１２４上の開始タップアドレスを表
すために１つのコードワードまたは因子が用いられた
が、開始タップアドレスを表すためには複数のコードワ
ードあるいは因子を用いるのが望ましい。このため、受
信された２進数列アドレスを３つの因子へ変換するため
に、３区分の列アドレス変換器３１４が用いられてい
る。

【００２６】開始タップアドレスラッチ１４５は、因子
の各々に関して別々になったラッチ回路を含んでいる。
バス１５１は別々の因子を別々のリングカウンタ回路へ
供給するのに十分なリードを含んでいる。各因子は、な
んらかの非常に多数の信号のうちから１つ、すなわちＭ
者択一の能動信号を含んでいる。ここで、Ｍは異なる値
を取る。

【００２７】図３の例では３つの因子がある。最初の１
つの因子はバス１０４を介して受信された開始タップア
ドレスの最下位のビットを表す。この最初の因子は、以
下で低因子あるいは低部因子と名付けることにする。第
２と第３の因子はそれぞれ、開始タップアドレスの中間
の３ビットと、最上位の３ビットを表す。中間部と最上
部とは以下で、中間部または中間因子と高部または高因
子と名付ける。

【００２８】３つの因子はそれぞれ、３つのリングカウ
ンタ１５３、１５５、１５７の各１つへラッチされる。
リード１２９上の信号ＬＯＡＤによって低因子はリング
カウンタ１５３中へラッチされ、中間因子はリングカウ
ンタ１５５中へラッチされ、そして高因子はリングカウ
ンタ１５７中へラッチされる。リード１３５上のシリア
ルクロック信号に応答したリングカウンタ１５３、１５
５、１５７の制御については図５の説明に関して後に詳
細に述べる。

【００２９】直列レジスタの開始タップアドレスおよび
その後作られる順次的アドレスの中間因子および高因子
は直列レジスタタップアドレス復号器１６０へ与えら
れ、そこにおいて中間因子および高因子は、図５の説明
に関連して後に詳細に説明するように、一群の直列レジ
スタタップアドレスを同時に選択するためのＮ／４者択
一コードヘ復号される。

【００３０】直列レジスタタップアドレス復号器１６０
からのＮ／４者択一コードによって一群の直列レジスタ
タップアドレスがアドレス指定された時は、直列レジス
タ１２０から４ビットデータが最終の復号器ステージ１
６５へ向けて別々のリード上へ読み出される。最終の復
号器ステージ１６５はマルチプレクサとして構成されて
おり、低部リングカウンタ１５３へ供給されるシリアル
クロックによってタイミングを与えられて一時に４ビッ
トのうちから１ビットを順次的に送出する。直列レジス
タタップアドレス復号器１６０と最終の復号器ステージ
１６５から供給される引き続く順次的直列レジスタタッ
プアドレスに応答して、データビットの順次的シーケン
スが図１のビデオランダムアクセスメモリ１０５からバ
ス１１７の出力リードを通ってデータレジスタ１０７へ
伝送される。

【００３１】次に、図４を参照すると、図３の列アドレ
ス変換器３１４の詳細な論理回路図が示されている。図
示の都合で、供給される２進数アドレスは８ビットを含
むと仮定している。列アドレス変換器３１４への入力に
おいて、供給される２進数アドレスは３つの部分に分離
される。最下位（ＬＳＢ）の２ビットは低部変換器１７
２の制御端子へ供給され、中間の３ビットは中間部変換
器１７４の制御端子へ供給され、最上位（ＭＳＢ）の３
ビットは高部変換器１７６へ供給される。低部、中間
部、そして高部の変換器１７２、１７４、そして１７６
は同様な論理木構造回路であって、入力の２進数コード
をＭ者択一コードの３つの別々のワードあるいは因子へ
変換する。数値Ｍは因子毎に異なる値を取る。回路１７
４と１７６とで論理構成が同様であるため、詳細は高部
変換器１７６についてのみ示してある。低部変換器１７
２は高部変換器１７６について示したような３レベルの
木構造でなく、２レベルの木構造である。

【００３２】図４において、高部変換器１７６の論理木
構造を通る伝搬経路は、供給される２進数アドレスの最
上部３ビットによって制御される。この木構造の分岐の
選択が完了したときは、この木構造へ供給される電圧Ｖ
が８者択一出力リードへ導かれる。その他の７本の出力
リードは低レベルに留まる。図４はスイッチコンタクト
を備えた木構造分岐を示しているが、論理ゲートに等価
なもので直接置き換えてもよい。

【００３３】列アドレス変換器３１４の低、中間、高の
各部へ２進数アドレス情報が同時に供給される時は、変
換された列アドレスまたは直列レジスタの開始タップア
ドレスの低、中間、高の各因子が同時に生成される。順
次読み出し動作に関して、列アドレスの低、中間、高の
各因子が図３の低部、中間部、高部の直列レジスタタッ
プアドレスリングカウンタ１５３、１５５、１５７へ同
時に供給される。既に述べたように、これらのリングカ
ウンタはセット可能であり、従って直列レジスタの開始
タップアドレスの低、中間、高の因子によってセットさ
れる。

【００３４】ここで、図５を参照すると、図３の直列レ
ジスタタップアドレス復号器１６０の低、中間、高の各
リングカウンタ１５３、１５５、１５７の詳細な論理ブ
ロック図が示されている。直列レジスタの開始タップア
ドレスの中間と高部の両因子に関しては、リード１２９
上の制御信号ＬＯＡＤに応答して、８ビット択一コード
ワードがそれぞれ、中間部と高部の８ステージリングカ
ウンタ１５５と１５７中へラッチされる。直列レジスタ
の開始タップアドレスの低因子に関しては、リード１２
９上の制御信号ＬＯＡＤに応答して、４者択一コードワ
ードが低部４ステージリングカウンタ１５３中へラッチ
される。各リングカウンタ１５３、１５５、１５７で
は、１つのステージが高レベル信号を蓄え、その他のス
テージは低レベル信号を蓄える。各リングカウンタ中の
唯一の高レベル信号の位置は、リード１３５を介して供
給されるシリアルクロック信号に応答して、特定の論理
体系に従ってそれぞれ低部、中間部、そして高部リング
カウンタ１５３、１５５、そして１５７に沿って、ステ
ージからステージへシフトされる。リード１３５上へ供
給される各シリアルクロックパルスは、低部直列レジス
タタップアドレスリングカウンタ１５３中に蓄えられて
いるすべてのビットを左から右へすなわち左側の最下位
ビット位置から右側の最上位ビット位置へ１ステージ分
シフトさせる。

【００３５】リングカウンタ１５３の右側端の最上位ビ
ット位置から出力信号が取り出されて、リード１８２を
介して制御ＡＮＤゲート１８４の１つの入力へ供給され
る。リード１３５上のシリアルクロック信号がＡＮＤゲ
ート１８４の第２の入力へ供給されて、ＡＮＤゲート１
８４はシリアルクロック信号が高レベルの時のみ高レベ
ルの出力信号を生成する。但し、唯一の１ビットはリン
グカウンタ１５３の最上位位置に存在する。そのような
時には、リングカウンタ１５５のステージの内容を左か
ら右へ、すなわち左側の最下位ビット位置から右側の最
上位ビット位置へ向かって１ステージ分シフトするため
の第１のカウンタクロック信号がリード１８６上に発生
する。

【００３６】同様に、リングカウンタ１５５の右側端の
最上位ビット位置から出力信号が取り出される。リード
１９２上のこの出力信号は、第１のカウンタクロック信
号と一緒に、入力としてＡＮＤゲート１９４へ供給され
る。その結果リード１９６上に生成された第２のカウン
タクロック信号はリングカウンタ１５７のステージの内
容を各サイクルで１ステージ分、左から右へシフトす
る。高レベルの第２カウンタクロック信号は、第１のカ
ウンタクロック信号が高レベルである時のみ発生する
が、他方、１つだけの１ビットはリングカウンタ１５５
の最上位ビット位置ステージ中に存在する。

【００３７】各々の分離されたリングカウンタ中のリン
グカウンタステージのすべての内容は一遍にシフトされ
るということを注意しておく。各々の適切なクロック信
号に応答して、下位のビット位置からの可能な桁上げ信
号を待つことによって生ずる遅延がない。従って、タッ
プアドレスシーケンスの生成は、可能な桁上げの伝搬を
待つ必要がある２進数カウンタを含む従来技術の構成に
よって従来生成されてきたタップアドレスの生成より
も、数少ない回路でもってより高速に作られる。

【００３８】中間部と高部の両リングカウンタ１５５と
１５７の８個のステージの内容が、望みのタップアドレ
スの一部を生成するための直列レジスタタップアドレス
復号器１６０の入力へ常に供給される。リングカウンタ
１５５と１５７の内容がステージからステージへシフト
すると、Ｎ／４者択一コードによって表されるアドレス
シーケンスの形の新しいタップアドレス群がタップアド
レス復号器１６０によって生成される。タップアドレス
復号器１６０中には６４個のＡＮＤゲートがある。図面
を分かりやすくし、しかも当業者によってパターン全体
を完成することが容易にできるのに十分なだけの論理構
成を示すように、図４にはこれら６４個のＡＮＤゲート
のうちの一部だけが示されている。

【００３９】タップアドレス復号器１６０中では、ＡＮ
Ｄゲートは８個のゲートのグループに区分されている。
各群中のすべてのＡＮＤゲートはそれらの入力の１つを
高部リングカウンタ１５７の同じステージの内容から受
け取っている。例えば、高部シフトレジスタ１５７の最
下位ビットステージの内容が、リード１５８を通して多
重的に、８個のＡＮＤゲート１５９からなる群のそれぞ
れの１つの入力へ供給される。ＡＮＤゲート１５９の各
々の他方の入力は中間部リングカウンタ１５５の異なる
ステージの内容である。

【００４０】直列レジスタタップアドレス復号器１６０
のＡＮＤゲートのすべてが適切に接続された時は、その
復号器１６０はデータビットを読み出すために直列レジ
スタ１２０のステージの望みの群を選択するためのＮ／
４者択一コードを発生する。

【００４１】図５には直列レジスタ１２０の部分的論理
模式図が含まれている。直列レジスタタップアドレス復
号器１６０からの各出力リードには４個の直列レジスタ
ステージ群が付随している。例えば、出力リード１９８
には直列レジスタ１２０の４個の最下位ビット位置であ
る、直列レジスタステージ２００、２０１、２０２、２
０３が付随している。これらのステージは分かりやすく
するために省略されている回路を経由して良く知られた
転送操作で供給されるデータを蓄積するように構成され
ている。リード１９８と直列レジスタステージ２００、
２０１、２０２、２０３との間に挿入されたゲートデバ
イスは、リード１９８上の高レベル信号の存在あるいは
不在に応答して、各ステージ中のデータをそれぞれ付随
のリード２０５、２０６、２０７、２０８へ供給するこ
とを許容するように動作する。４ビットデータは４本の
リード２０５、２０６、２０７、２０８へ同時に供給さ
れる。

【００４２】４データビットの群がリード２０５、２０
６、２０７、２０８へ供給される間、低部リングカウン
タ１５３の出力は最終の復号器ステージ１６５の動作を
制御する。低部リングカウンタ１５３の出力は４者択一
コードであるので、リード２１０、２１１、２１２、２
１３のそれぞれへ逐次的に高レベルの許可信号が供給さ
れる。

【００４３】既に述べたように、順次生成されるタップ
アドレスは、図２のメモリアレイ１１２に付随する直列
レジスタステージから順次的にデータを読み出すための
順次的なタップアドレスを表している。従って、伝送ゲ
ート２１５、２１６、２１７、２１８は一時に１つずつ
逐次的に許可されて、出力バス１１７のリード上へデー
タビットを出力する。シーケンスは最上位ビット位置か
ら最下位ビット位置へ循環する。

【００４４】図３、図４、図５の構成は３因子アドレス
指定を利用する実施例においてアドレス変換とアドレス
復号のために用いられる論理を詳細に示している。因子
アドレス指定方式は与えられた２進数アドレスを効率的
に復号するために選択される。その他の２進数アドレス
復号方式も変換器とリングカウンタの数とリングカウン
タの長さを変更することによって、２進数アドレス復号
を効率的に実行することができる。他方、図２の構成は
すべてのタップアドレス復号が回路１４０中で実行でき
るように配置されている。このような配置は、図５に示
されたような分離された最終の復号器ステージ１６５を
使用していない。

【００４５】特定の長さのコードワードが例として用い
られたが、その他の長さのコードワードおよび比例的な
回路構成を用いて、任意の特定応用に適合させるように
容易にスケールアップまたはダウンさせることができ
る。

【００４６】図２と図３の転送ゲート１１８構造のため
に、メモリアレイ１１２はデータの１つの行がメモリア
レイ１１２から直列レジスタ１２０中へ転送されるとす
ぐに直列レジスタ１２０から切り離される。こうして、
ランダムアクセス読み出しまたは書き込み操作はメモリ
アレイ１１２中で実行でき、一方順次読み出し操作は直
列レジスタ１２０から実行できる。

【００４７】以上の説明は本発明の１つ、または複数個
の実施例についてであった。それらの実施例と、それら
から明らかになるその他の実施例とはいずれも本発明の
範囲内に包含されると解釈されるのである。

【００４８】以上の説明に関して更に以下の項を開示す
る。 (1) メモリからデータを直列的に読み出すための、メ
モリアドレス指定の方法であって：データプロセッサか
ら前記メモリへ２進数符号化直列レジスタ開始タップア
ドレスを供給すること、前記２進数符号化直列レジスタ
開始タップアドレスを、Ｍステージのリングカウンタ中
へラッチされるＭビット択一コードワードへ変換するこ
と、前記Ｍビット択一コードワードをＮビット択一直列
レジスタ開始タップアドレスへ復号すること、シリアル
クロック信号に応答して、前記Ｍ者択一コードワードを
リングカウンタ中を循環シフトさせることによって、前
記直列レジスタ開始タップアドレスを増分させること、
の工程を含む方法。

【００４９】(2) メモリからデータを直列的に読み出
すための、メモリアドレス指定の方法であって：データ
プロセッサから前記メモリへ２進数符号化直列レジスタ
開始タップアドレスを供給すること、前記２進数符号化
直列レジスタ開始タップアドレスを、第１のＭビット択
一コードワードと第２のＭビット択一コードワードとへ
変換することであって、ここでＭはコードワード毎に異
なる値を取り、前記第１と第２のＭビット択一コードワ
ードをＮ／Ｌビット択一直列レジスタ開始タップアドレ
スへ復号することであって、ここでＮとＬは整数であ
り、第１のシリアルクロック信号に応答して、前記第１
のＭ者択一コードワードを第１のリングカウンタ中を循
環シフトさせることによって、また前記第１のリングカ
ウンタの最上位ビットステージ中のデータの状態によっ
てゲート入力を与えられる前記第１のカウンタクロック
信号によって生成される第２のカウンタクロックに応答
して、前記第２のＭビット択一コードワードを第２のリ
ングカウンタ中を循環シフトさせることによって、前記
直列レジスタ開始タップアドレスを増分させること、の
工程を含む方法。

【００５０】(3) 第２項記載のメモリアドレス指定の
方法であって：前記第１と第２のコードワードを復号す
る工程が、前記第１のＭビット択一コードワードのビッ
トと前記第２のＭビット択一コードワードのビットとの
あらゆる組み合わせを論理的に組み合わせる工程を含ん
でいる方法。

【００５１】(4) 第３項記載のメモリアドレス指定の
方法であって、更に：前記２進数符号化直列レジスタ開
始タップアドレスを第３のＭビット択一コードワードへ
変換すること、前記第３のＭビット択一コードワードを
直列レジスタ出力リードのＭ者択一選択へ復号するこ
と、シリアルクロック信号に応答して、前記第３のＭビ
ット択一コードワードを第３のリングカウンタ中を循環
シフトさせることによって、そのワードを増分させるこ
と、前記第３のリングカウンタの最上位ビットステージ
中のデータの状態で前記シリアルクロック信号にゲート
入力を与えることによって前記第１のカウンタクロック
信号を生成すること、の工程を含む方法。

【００５２】(5) データの順次読み出しを行うように
配置されたビデオランダムアクセスメモリであって：各
々、そのステージをアドレス指定するためのタップアド
レスを有するような複数Ｎ個のステージを含む直列レジ
スタ、直列レジスタのタップアドレスシーケンス発生器
であって：少なくとも１つのＭビット択一コードワード
を受信し、記憶するためのリングカウンタ構成、少なく
とも１つのＭビット択一コードワードに応答して、前記
Ｍビット択一コードワードを前記直列レジスタステージ
の望みの１つにアクセスするためのＮビット択一コード
ワードへ復号するための直列レジスタタップアドレス復
号器、前記リングカウンタがそれの内容すべてを、シリ
アルクロック信号に応答して、一時に１ステージずつシ
フトさせるように配置されているリングカウンタ、を含
む発生器、を含むビデオランダムアクセスメモリ。

【００５３】(6) データの順次読み出しを行うように
配置されたビデオランダムアクセスメモリであって：各
々、そのステージをアドレス指定するためのタップアド
レスを有するような複数Ｎ個のステージを含む直列レジ
スタ、直列レジスタのタップアドレスシーケンス発生器
であって：それぞれ第１と第２のＭビット択一コードワ
ードを受信し、記憶するための第１と第２のリングカウ
ンタ、前記第１と第２のコードワードに応答して、前記
第１と第２のＭビット択一コードワードを、前記直列レ
ジスタステージの望みの１つにアクセスするためのＮビ
ット択一コードワードへ復号するための直列レジスタタ
ップアドレス復号器、を含む発生器、を含むビデオラン
ダムアクセスメモリ。

【００５４】(7) 第６項記載のビデオランダムアクセ
スメモリであって：前記第１のリングカウンタがそれの
内容すべてを、クロック信号に応答して、一時に１ステ
ージずつシフトさせるように配置されており、前記第２
のリングカウンタがそれの内容すべてを、前記第１のリ
ングカウンタの最上位ビットステージの内容によってゲ
ート入力を与えられる前記クロック信号に応答して、一
時に１ステージずつシフトさせるように配置されてい
る、ビデオランダムアクセスメモリ。

【００５５】(8) データの順次読み出しを行うように
配置されたビデオランダムアクセスメモリであって：ア
ドレス指定可能なように、行と列に配置された記憶セル
のアレイ、複数Ｎ個のステージと各ステージをアドレス
指定するためのアドレス指定可能なタップを含む直列レ
ジスタ、記憶セルの望みの１行をアドレス指定するため
の構成、記憶セルの望みの１列をアドレス指定するため
の構成、前記アレイと前記直列レジスタとの間に挿入さ
れた転送ゲートであって、転送信号に応答して、前記ア
レイからのデータの選ばれた行の少なくとも一部を列リ
ードを通って前記直列レジスタのステージへ転送するた
めの転送ゲート、直列レジスタタップアドレスシーケン
ス発生器であって：２進数アドレスをＭ者択一コードワ
ードへ変換するための列アドレス変換器、前記Ｍ者択一
コードワードを受信し、記憶するためのリングカウン
タ、前記Ｍ者択一コードワードに応答して、それを前記
直列レジスタステージの望みの１つにアクセスするため
のＮ者択一コードワードへ復号するための直列レジスタ
タップアドレス復号器、前記リングカウンタがそれの内
容すべてを、シリアルクロック信号に応答して一時に１
ステージずつシフトさせるように配置されているリング
カウンタ、を含む発生器、を含むビデオランダムアクセ
スメモリ。

【００５６】(9) データ処理システムであって：デー
タプロセッサ、前記データプロセッサと相互接続された
ランダムアクセスメモリであって、前記ランダムアクセ
スメモリからデータを順次的に読み出すための直列ポー
トを備えて配置されたランダムアクセスメモリ、ビデオ
表示装置であって、前記ビデオ表示装置上へ提示すべき
画像へ変換されるデータを受信するために、前記直列デ
ータポートへつながれたビデオ表示装置、を含み、前記
ランダムアクセスメモリが：直列レジスタであって、前
記直列レジスタの各ステージからデータを読み出すため
の別々になったタップアドレスを有する直列レジスタ、
直列レジスタタップアドレスシーケンス発生構成であっ
て、シリアルクロック信号に応答してＭ者択一コードワ
ードをリングカウンタ中を循環させることによって生成
されるタップアドレス信号のシーケンシャル列を発生さ
せ、また前記直列レジスタステージの順次列からのデー
タにアクセスするためにタップアドレス信号の前記逐次
列を復号するための構成、を含んでいる、データ処理シ
ステム。

【００５７】(10) データ処理システムは直列レジスタ
タップアドレス指定構成３１４、１２８、１３３、１４
５、１５３、１５５、１５７、１６０を有する直列レジ
スタ１２０を備えたビデオランダムアクセスメモリ１０
５を含んでおり、開始タップアドレスが２進数から、１
つまたは複数のＭ者択一コードワードで表される１つま
たは複数の列アドレス因子へ変換されるようになってい
る。前記１つまたは複数の因子はそれぞれセット可能な
１つまたは複数のリングカウンタ１５３，１５５，１５
７中へセットされる。前記リングカウンタはシリアルク
ロックによって制御されて、前記Ｍ者択一コードを前記
リングカウンタのステージ中で移動させる。前記Ｍ者択
一コードワードは復号されて、前記開始タップアドレス
から始まるステージシーケンス中の１つの直列レジスタ
ステージからのデータにアクセスするためのＮ者択一コ
ードワードを生成する。

【００５８】注意 (C) 著作権、テキサスインスツルメンツ社１９９１年。
本特許ドキュメンツの開示部分には著作権保護の対象と
なる材料が含まれている。テキサスインスツルメンツ社
は、発行された特許または特許開示が特許および商標事
務所における特許書類または記録として複写されること
に関しては異議を唱えるものではないが、それ以外に関
してはすべての著作権を保有する。

【００５９】関連特許へのクロスリファレンス 以下の同時譲渡された特許出願をここに参考のために引
用する： 出願番号 出願日付 ＴＩケース番号 第５６３，４６９号 １９９０年８月６日 ＴＩ−１４７５５ 第８２１，６４１号 １９８６年１月２３日 ＴＩ−０９４８４

【図面の簡単な説明】

【図１】データ処理システムのブロック図。

【図２】ビデオランダムアクセスメモリのブロック図。

【図３】別のビデオランダムアクセスメモリのブロック
図。

【図４】列アドレス変換器のブロック図。

【図５】直列レジスタ用のＮ者択一タップアドレスのシ
ーケンスを生成するためのリングカウンタと復号器構造
のブロック図と論理回路図。

【符号の説明】

９８ バス １００ データ処理システム １０１ ホストバス １０２ ホスト処理システム １０３ グラフィックプロセッサ １０４ メモリバス １０５ ビデオランダムアクセスメモリ １０６ ランダムアクセスメモリ １０７ データレジスタ １０８ ビデオパレット １０９ デジタルからビデオへの変換器 １１０ 制御回路 １１１ ビデオ表示装置 １１２ 記憶セルアレイ １１３ 読み出し専用メモリ １１４ 列アドレス変換器回路 １１５ ビデオ制御バス １１６ 列アドレス復号器回路 １１７ ビデオ出力バス １１８ 転送ゲート １１９ リード １２０ 直列レジスタ １２１ 行アドレス変換器回路 １２３ 行アドレス復号器回路 １２４ バス １２５ 開始タップアドレスラッチ回路 １２６ リード １２７ 出力ライン １２８ 制御回路 １２９ リード １３０ バス １３１ バス １３２ リングカウンタ １３３ カウンタ制御回路 １３５ リード １４０ 直列レジスタタップアドレス復号器 １４５ 開始タップアドレスラッチ １５３，１５５，１５７ リングカウンタ １５８ リード １５９ ＡＮＤゲート １６０ 直列レジスタタップアドレス復号器 １６５ 最終復号器ステージ １７２ 低部変換器 １７４ 中間部変換器 １７６ 高部変換器 １８４ 制御ＡＮＤゲート １８６ リード １９２ リード １９４ ＡＮＤゲート １９６ リード ２００，２０１，２０２，２０３ 直列レジスタステー
ジ ２０５，２０６，２０７，２０８ リード ２１０，２１１，２１２，２１３ リード ２１５，２１６，２１７，２１８ 伝送ゲート ３１４ 列アドレス変換器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリからデータを直列的に読み出すた
   めの、メモリアドレス指定の方法であって：データプロ
   セッサから前記メモリへ２進数符号化直列レジスタ開始
   タップアドレスを供給すること、 前記２進数符号化直列レジスタ開始タップアドレスを、
   Ｍステージのリングカウンタ中へラッチされるＭビット
   択一コードワードへ変換すること、 前記Ｎビット択一コードワードをＮビット択一直列レジ
   スタ開始タップアドレスへ復号すること、 シリアルクロック信号に応答して、前記Ｍ者択一コード
   ワードをリングカウンタ中を循環シフトさせることによ
   って、前記直列レジスタ開始タップアドレスを増分させ
   ること、の工程を含む方法。
2. 【請求項２】 データの順次読み出しを行うように配置
   されたビデオランダムアクセスメモリであって：各々、
   そのステージをアドレス指定するためのタップアドレス
   を有するような複数Ｎ個のステージを含む直列レジス
   タ、 直列レジスタのタップアドレスシーケンス発生器であっ
   て：少なくとも１つのＭビット択一コードワードを受信
   し、記憶するためのリングカウンタ構成、 少なくとも１つのＭビット択一コードワードに応答し
   て、前記Ｍビット択一コードワードを前記直列レジスタ
   ステージの望みの１つにアクセスするためのＮビット択
   一コードワードへ復号するための直列レジスタタップア
   ドレス復号器、 前記リングカウンタがそれの内容すべてを、シリアルク
   ロック信号に応答して、一時に１ステージずつシフトさ
   せるように配置されているリングカウンタ、を含む発生
   器、を含むビデオランダムアクセスメモリ。