CN100426421C - 动态移位暂存电路 - Google Patents
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Abstract
一种动态移位暂存电路，是提出一电路的设计，以降低动态移位暂存电路中，二相邻输出脉波的重叠现象；俾当应用在模拟取样和保持(Sample-and-Hold)电路的控制信号时，由于相邻输出脉波的严重重叠而导致的取样数据失真状况，得有效改善。
Description
技术领域
本发明是关于一种动态移位暂存电路，更详细来说，是关于一种可减少二相邻输出脉波的重叠的一种动态移位暂存电路。
背景技术
近年来，薄膜晶体管液晶显示器(Thin-Film Transistor Liquid CrystalDisplay；TFT LCD)已经十分普遍应用于个人计算机显示器、电视、移动电话，以及数字相机等产品上。目前制程技术已能将液晶显示器的像素阵列与其驱动电路，布局在同一硅基底上，以达到降低成本与产品轻量化的目的，其中的像素阵列即包含了多条扫描线以及多条信号线，而驱动电路中则包含了多个电性串接在一起的移位暂存电路，可输出多个水平及垂直扫描时钟信号，以分别驱动该多条扫描线以及该多条信号线，如此可将输入给液晶显示器的显示图像，依序传送至相对的像素阵列中。若该多个水平扫描及/或该多个垂直扫描时钟信号，在相邻输出时钟信号间产生了重叠的现象，则可能让有些像素在该接收图像数据的时机未能正确地接收，或是让有些像素接收到不属于该像素应显示的图像数据，如此可能会使部分的图像数据不正确地被显示于非对应的像素上，造成显示画面不稳定，严重影响了显示质量。
如图1A所示，其显示已知的动态暂存移位电路的电路图，其是摘自美国第6,834,095号专利案，完整的移位缓存器可通过电性串接多个如图1A所示的电路达成，图中CK代表时钟信号输入，而XCK则代表反相时钟信号输入，(N-1)out代表前一串接级的移位缓存器单元的输出端，(N)out代表本串接级的移位缓存器单元的输出端，而(N+1)out代表后一串接级的移位缓存器单元的输出端，这些输出信号即用以驱动该像素阵列中的该多条扫描线以及该多条信号线。请同时参阅图1B以及图1C，其分别显示图1A的已知动态暂存移位电路中，各串接级输出端电压对时间波形图，以及重叠脉波放大波形图，其中该时钟信号以及该反相时钟信号的责任周期为50％，晶体管的临界电压为2伏特，以及输出端负载为10pF，为前述波形的仿真环境。由图1B可见在各个相邻电性串接级间的输出端信号，其信号重叠现象非常明显，由图1C可看出，相邻输出端信号重叠的交会点电压约为10.7伏特。
综上所述，在已知的移位缓存器电路的相邻输出端信号有非常严重的重叠现象，而重叠的交会点电压甚高，使像素阵列产生接收到错误图像数据的误动作，可能性亦非常高，由于图像取样数据的错误，将导致画面严重失真，此一问题必须有效解决才能让液晶显示器相关产品的显示质量提升。
发明内容
本发明的主要目的，在于提供一种动态移位暂存电路，以有效降低相邻输出脉波的交会点电压，减少写入数据的错误。该动态移位暂存电路具有多个串接的移位缓存单元，该多个移位缓存单元受时钟信号及反相时钟信号所控制，各该移位缓存单元包含输入晶体管组、第一输出晶体管、第二输出晶体管、开关晶体管以及开关，其中该输入晶体管组包含第一极、第二极及栅极，该第一输出晶体管包含第一极、第二极及栅极，该第二输出晶体管包含第一极、第二极及栅极，而该输入晶体管组的该栅极接收该反相时钟信号，该输入晶体管组的该第一极接收前一串接级的移位缓存单元的输出信号，该第一输出晶体管的该第一极接收该时钟信号，该第一输出晶体管的该栅极耦接于该输入晶体管组的该第二极，该第一输出晶体管的该第二极耦接于该开关，该开关晶体管的该第一极耦接于该第一输出晶体管的该栅极，该开关晶体管的该第二极耦接于该第二输出晶体管的栅极，该开关晶体管的该栅极接收前一串接级的移位缓存单元的该输出信号的反相信号，该第二输出晶体管的该第一极接收该时钟信号，该第二输出晶体管的该第二极耦接于该移位缓存单元的一输出端。
本发明的另一目的在于提供一种动态移位暂存电路，以有效降低相邻输出脉波的交会点电压，减少写入数据的错误。动态移位暂存电路具有多个串接的移位缓存单元，该多个移位缓存单元受一时钟信号所控制，各该移位缓存单元包含输入晶体管组、第一输出晶体管、第二输出晶体管、开关晶体管以及开关。其中该输入晶体管包含第一极、第二极及栅极。该第一输出晶体管，包含第一极、第二极及栅极。该第二输出晶体管，包含第一极、第二极及栅极。该输入晶体管组的该栅极与该第一极耦接，该输入晶体管组的该第一极接收前一串接级的移位缓存单元的输出信号，该第一输出晶体管的该第一极接收该时钟信号，该第一输出晶体管的该栅极耦接于该输入晶体管组的该第二极，该第一输出晶体管的该第二极耦接于该开关，该开关晶体管的该第一极耦接于该第一输出晶体管的该栅极，该开关晶体管的该第二极耦接于该第二输出晶体管的栅极，该开关晶体管的该栅极接收该前一串接级的移位缓存单元的输出信号的反相信号，该第二输出晶体管的该第一极接收该时钟信号，该第二输出晶体管的该第二极耦接于该移位缓存单元的输出端。
本发明的动态移位暂存电路可有效降低相邻输出脉波的交会点电压，让像素阵列在接收本发明的动态移位暂存电路控制时不会产生误接数据的问题，有效地提升了显示质量以及产品的稳定性。
在参阅图式及随后描述的实施方式后，该技术领域具有通常知识者便可了解本发明的其它目的，以及本发明的技术手段及实施态样。
附图说明
图1A显示已知的动态暂存移位电路的电路图；
图1B显示已知的动态暂存移位电路的各串接级输出端电压对时间波形图；
图1C显示已知的动态暂存移位电路的各串接级输出端电压对时间重叠脉波放大波形图；
图2A显示本发明的一较佳实施例中，动态暂存移位电路的电路图；
图2B显示图2A中各串接级输出端电压对时间波形图；
图2C显示图2A中各串接级输出端电压对时间重叠脉波放大波形图；
图3A显示本发明的另一较佳实施例中，动态暂存移位电路的电路图；
图3B显示图3A各串接级输出端电压对时间波形图；
图3C显示图3A中各串接级输出端电压对时间重叠脉波放大波形图；以及
图4显示本发明的又一较佳实施例中，动态暂存移位电路的电路图。
[主要元件标号说明]
200、300：时钟信号 202、302：反相时钟信号
204、304：前一串接级移位缓存单元的输出信号
206、306：输出端
208：后一串接级移位缓存单元的输出信号
210、310：输入晶体管组 212、312：第一输出晶体管
214、314：第二输出晶体管 216、316：开关晶体管
218、318：第三晶体管 220、320：第一电源
222、322：第二电源 230、330：第四晶体管
232、340：第五晶体管 240、341：第六晶体管
242、342：第七晶体管 250、350：第八晶体管
252、351：第九晶体管 3100：第一输入晶体管
3102：第二输入晶体管 3104：第三输入晶体管
254、352：第十晶体管
具体实施方式
图2A所示为本发明的较佳实施例中，一动态暂存移位电路的电路图，该动态暂存移位电路具有多个串接的移位缓存单元，该多个移位缓存单元受时钟信号200及反相时钟信号202所控制，各该移位缓存单元包含输入晶体管组210、第一输出晶体管212、第二输出晶体管214、开关晶体管216、开关、第四晶体管230、第五晶体管232、第六晶体管240、第七晶体管242、第八晶体管250以及第九晶体管252，其中该输入晶体管组210包含第一极、第二极及栅极，该第一输出晶体管212包含第一极、第二极及栅极，该第二输出晶体管214包含第一极、第二极及栅极，该开关为第三晶体管218，包含第一极、第二极及栅极，该第四晶体管230包含第一极、第二极及栅极，该第五晶体管232包含第一极、第二极及栅极，该第六晶体管240包含第一极、第二极及栅极，该第七晶体管242包含第一极、第二极及栅极，该第八晶体管250包含第一极、第二极及栅极，该第九晶体管252包含第一极、第二极及栅极。
详细接线说明如下，该第三晶体管218的该栅极接收后一串接级的移位缓存单元的输出信号208，该第三晶体管218的该第一极耦接于该第一输出晶体管212的该第二极，该第三晶体管218的该第二极耦接于第一电源220。该输入晶体管组210的该栅极接收该反相时钟信号202，该输入晶体管组210的该第一极接收前一串接级的移位缓存单元的输出信号204，该第一输出晶体管212的该第一极接收该时钟信号200，该第一输出晶体管212的该栅极耦接于该输入晶体管组210的该第二极，该开关晶体管216的该第一极耦接于该第一输出晶体管212的该栅极，该开关晶体管216的该第二极耦接于该第二输出晶体管214的栅极，该开关晶体管216的该栅极接收前一串接级的移位缓存单元的该输出信号204的反相信号，该第二输出晶体管214的该第一极接收该时钟信号200，该第二输出晶体管214的该第二极耦接于该移位缓存单元的输出端206。
该第四晶体管230的该第一极耦接该输出端206，该第四晶体管230的该第二极耦接于该第一电源220，该第五晶体管232的该第一极耦接于该第一输出晶体管212的该第二极，该第五晶体管232的该第二极耦接于该第一电源220，该第五晶体管232的该栅极耦接于该第四晶体管230的该栅极，该第六晶体管240的该栅极与该第一极耦接于第二电源222，该第六晶体管240的该第二极耦接于该开关晶体管216的该栅极，该第七晶体管242的该栅极耦接于前一串接级的移位缓存单元的该输出信号204。
该第七晶体管242的该第一极耦接于该第六晶体管240的该第二极，该第七晶体管242的该第二极耦接于该第一电源220，该第二电源222的信号电平大于该第一电源220的信号电平，该第八晶体管250的该栅极与该第一极耦接于第二电源222，该第八晶体管250的该第二极耦接于该第五晶体管232的该栅极，该第九晶体管252的该栅极耦接于该第一输出晶体管212的该第二极，该第九晶体管252的该第一极耦接于该第五晶体管232的该栅极，该第九晶体管252的该第二极耦接于该第一电源220。
请同时参阅图2B以及图2C，其分别显示本发明的较佳实施例中，动态暂存移位电路的各串接级输出端电压对时间波形图，以及重叠脉波放大波形图。其中波形仿真环境为：该时钟信号以及该反相时钟信号的责任周期为50％，晶体管的临界电压为2伏特以及输出端负载为10pF。由图2B可见在各个相邻电性串接级间输出端的信号重叠现象已经明显降低，由图2C可看出相邻输出端信号重叠的交会点电压约为4.4伏特，相较于前述先前技术的10.7伏特，已经获得了大幅改善。
图3A所示为本发明的一较佳实施例的动态暂存移位电路的电路图，该动态暂存移位电路是相对于图2A的本发明另一较佳实施例，其进一步降低相邻输出端信号重叠的交会点电压值。该动态暂存移位电路具有多个串接的移位缓存单元，该多个移位缓存单元受时钟信号300及反相时钟信号302所控制，各该移位缓存单元包含输入晶体管组310、第一输出晶体管312、第二输出晶体管314、开关晶体管316、开关、第四晶体管330、第五晶体管340、第六晶体管341、第七晶体管342、第八晶体管350、第九晶体管351以及第十晶体管352。
该输入晶体管组310包含第一极、第二极及栅极，该第一输出晶体管312包含第一极、第二极及栅极，该第二输出晶体管314包含第一极、第二极及栅极，该开关为第三晶体管318，包含第一极、第二极及栅极，该第四晶体管330包含第一极、第二极及栅极，该第五晶体管340包含第一极、第二极及栅极，该第六晶体管341包含第一极、第二极及栅极，该第七晶体管342包含第一极、第二极及栅极，该第八晶体管350包含第一极、第二极及栅极，该第九晶体管351包含第一极、第二极及栅极，该第十晶体管352，包含第一极、第二极及栅极，其中该输入晶体管组310包含第一输入晶体管3100、第二输入晶体管3102以及第三输入晶体管3104，其中该第一输入晶体管3100包含第一极、第二极及栅极，该第二输入晶体管3102包含第一极、第二极及栅极，而该第三输入晶体管3104包含第一极、第二极及栅极。
详细接线说明如下，该输入晶体管组310的该栅极接收该反相时钟信号302，该输入晶体管组310的该第一极接收前一串接级的移位缓存单元的输出信号304，该第一输入晶体管3100的该栅极接收该反相时钟信号302，该第一输入晶体管3100的该第一极耦接于该输入晶体管组310的该第一极，该第二输入晶体管3102的该栅极接收该反相时钟信号302，该第二输入晶体管3102的该第一极耦接于该第一输入晶体管3100的该第二极，该第二输入晶体管3102的该第二极耦接于该输入晶体管组310的该第二极，该第三输入晶体管3104的该栅极与该第一极耦接于该第一输出晶体管312的该第二极。
该第三输入晶体管3104的该第二极耦接于该第一输入晶体管3100的该第二极，该第一输出晶体管312的该第一极接收该时钟信号300，该第一输出晶体管312的该栅极耦接于该输入晶体管组310的该第二极，该第一输出晶体管312的该第二极耦接于该开关，该开关晶体管316的该第一极耦接于该第一输出晶体管312的该栅极，该开关晶体管316的该第二极耦接于该第二输出晶体管314的栅极，该开关晶体管316的该栅极接收前一串接级的移位缓存单元的该输出信号304的反相信号，该第二输出晶体管314的该第一极接收该时钟信号300，该第二输出晶体管314的该第二极耦接于该移位缓存单元的输出端306，该第三晶体管318的该第一极耦接于该第一输出晶体管312的第二极，该第三晶体管318的该第二极耦接于耦接于第一电源320。
该第四晶体管330的该栅极耦接于该第三晶体管318的该栅极，该第四晶体管330的该第一极耦接该输出端306，该第四晶体管330的该第二极耦接于该第一电源320，该第五晶体管340的该栅极与该第一极耦接于第二电源322，该第六晶体管341的该栅极耦接于该第五晶体管340的该第二极，该第六晶体管341的该第一极耦接于该第二电源322，该第六晶体管341的该第二极耦接于该开关晶体管316的该栅极，该第七晶体管342的该栅极接收前一串接级的移位缓存单元的该输出信号304，该第七晶体管342的该第一极耦接于该第六晶体管341的该第二极，该第七晶体管342的该第二极耦接于该第一电源320，该第二电源322的信号电平大于该第一电源320的信号电平，该第八晶体管350的该栅极与该第一极耦接于该第二电源322，该第九晶体管351的该栅极耦接于该第八晶体管350的该第二极，该第九晶体管351的该第一极耦接于该第二电源322，该第九晶体管351的该第二极耦接于该第三晶体管318的该栅极，该第十晶体管352的该栅极耦接于该第一输出晶体管312的该第二极，该第十晶体管352的该第一极耦接于该第三晶体管318的该栅极，该第十晶体管352的该第二极耦接于该第一电源320。
请同时参阅图2A以及图3A，除了改良输入晶体管组的设计外，在图2A中由该第六晶体管240与该第七晶体管242所构成的一般反相器也更换为图3A中由该第五晶体管340、该第六晶体管341与该第七晶体管342所构成的靴带式反相器。同样的，在图2A中由该第八晶体管250与该第九晶体管252所构成的一般反相器也更换为图3A中由该第八晶体管350、该第九晶体管351与该第十晶体管352所构成的靴带式反相器。通过应用如此的设计，可更进阶加速该动态暂存移位电路的晶体管交换速度。
请同时参阅图3B以及图3C，分别显示本发明的一较佳实施例中，动态暂存移位电路的各串接级输出端电压对时间波形图，以及重叠脉波放大波形图；其中波形仿真环境为：该时钟信号以及该反相时钟信号的责任周期为50％，晶体管的临界电压为2伏特以及输出端负载为10pF。由图3B可见在各个相邻电性串接级的间输出端的信号重叠现象又更明显降低，由图3C可看出相邻输出端信号重叠的交会点电压约为2.0伏特，相较于前述先前技术的10.7伏特以及图2A的实施例的4.4伏特，又更进阶的获得了相当的改善。在如此低的交会点电压下，像素阵列在接收本发明的动态移位暂存电路控制时已不会产生误接数据的问题，有效地提升了显示的质量以及产品的稳定性。
可予以理解的是，在不违背本发明的技术原理及精神的情况下，对上述实施例可进行修改及变化，例如，如图4所示，此图是相对于前述图2A的另一实施例，其中与图2A不同的是，本例仅使用时钟信号200作为控制第一输出晶体管212与第二输出晶体管214之用，而将原本作为控制第一输入晶体管栅极的反相时钟信号，改由前一串接级的移位缓存单元的输出信号204控制。换言之，将第一输入晶体管210的栅极与其第一极相耦接，以接收前一串接级的移位缓存单元的输出信号204。此外，并以一第十晶体管254跨接在第一电源220与第一输入晶体管210的第二极之间，更明确而言，该第十晶体管254的第一极耦接于第一输入晶体管210的第二极，该第十晶体管254的第二极耦接于第一电源220，而第十晶体管254的栅极则由后一串接级的移位缓存单元的输出信号208所控制。此实施例所揭露的动态移位暂存电路亦可有效降低相邻输出脉波的交会点电压，减少写入数据的错误。
如本领域技术人员所了解的，以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的权利要求范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在下述的权利要求范围内。因此本发明的权利保护范围应如所述的权利要求范围所列。
Claims (17)
1.一种动态移位暂存电路，具有多个串接的移位缓存单元，该多个移位缓存单元受第一时钟信号及第二时钟信号所控制，各该移位缓存单元包含：
输入晶体管组，包含第一极、第二极及栅极；
第一输出晶体管，包含第一极、第二极及栅极；
第二输出晶体管，包含第一极、第二极及栅极；
开关晶体管，包含第一极、第二极及栅极；以及
开关；
其中，该输入晶体管组的该栅极接收该第二时钟信号，该输入晶体管组的该第一极接收前一串接级的移位缓存单元的输出信号，该第一输出晶体管的该第一极接收该第一时钟信号，该第一输出晶体管的该栅极耦接于该输入晶体管组的该第二极，该第一输出晶体管的该第二极耦接于该开关，该开关晶体管的该第一极耦接于该第一输出晶体管的该栅极，该开关晶体管的该第二极耦接于该第二输出晶体管的栅极，该开关晶体管的该栅极接收该前一串接级的移位缓存单元的输出信号的反相信号，该第二输出晶体管的该第一极接收该第一时钟信号，该第二输出晶体管的该第二极耦接于该移位缓存单元的一输出端。
2.根据权利要求1所述的动态移位暂存电路，其中该开关为第三晶体管，包含第一极、第二极及栅极，该第三晶体管的该栅极接收后一串接级的移位缓存单元的输出信号，该第三晶体管的该第一极耦接于该第一输出晶体管的该第二极，该第三晶体管的该第二极耦接于第一电源。
3.根据权利要求2所述的动态移位暂存电路，其中该移位缓存单元还包含：
第四晶体管，包含第一极、第二极及栅极；以及
第五晶体管，包含第一极、第二极及栅极；
其中，该第四晶体管的该第一极耦接该输出端，该第四晶体管的该第二极耦接于该第一电源，该第五晶体管的该第一极耦接于该第一输出晶体管的该第二极，该第五晶体管的该第二极耦接于该第一电源，该第五晶体管的该栅极耦接于该第四晶体管的该栅极。
4.根据权利要求3所述的动态移位暂存电路，其中该移位缓存单元还包含：
第六晶体管，包含第一极、第二极及栅极；以及
第七晶体管，包含第一极、第二极及栅极；
其中，该第六晶体管的该栅极与该第一极耦接于第二电源，该第六晶体管的该第二极耦接于该开关晶体管的该栅极，该第七晶体管的该栅极耦接于前一串接级的移位缓存单元的该输出信号，该第七晶体管的该第一极耦接于该第六晶体管的该第二极，该第七晶体管的该第二极耦接于该第一电源，该第二电源的信号电平大于该第一电源的信号电平。
5.根据权利要求3所述的动态移位暂存电路，其中该移位缓存单元还包含：
第八晶体管，包含第一极、第二极及栅极；以及
第九晶体管，包含第一极、第二极及栅极；
其中，该第八晶体管的该栅极与该第一极耦接于第二电源，该第八晶体管的该第二极耦接于该第五晶体管的该栅极，该第九晶体管的该栅极耦接于该第一输出晶体管的该第二极，该第九晶体管的该第一极耦接于该第五晶体管的该栅极，该第九晶体管的该第二极耦接于该第一电源。
6.根据权利要求1所述的动态移位暂存电路，其中该开关为第三晶体管，包含第一极、第二极及栅极，该移位缓存单元还包含第四晶体管，该第四晶体管包含第一极、第二极及栅极，该第三晶体管的该第一极耦接于该第一输出晶体管的第二极，该第三晶体管的该第二极耦接于耦接于第一电源，该第四晶体管的该栅极耦接于该第三晶体管的该栅极，该第四晶体管的该第一漏极耦接该输出端，该第四晶体管的该第二极耦接于该第一电源。
7.根据权利要求6所述的动态移位暂存电路，其中该移位缓存单元还包含：
第五晶体管，包含第一极、第二极及栅极；
第六晶体管，包含第一极、第二极及栅极；以及
第七晶体管，包含第一极、第二极及栅极；
其中，该第五晶体管的该栅极与该第一极耦接于第二电源，该第六晶体管的该栅极耦接于该第五晶体管的该第二极，该第六晶体管的该第一极耦接于该第二电源，该第六晶体管的该第二极耦接于该开关晶体管的该栅极，该第七晶体管的该栅极接收前一串接级的移位缓存单元的输出信号，该第七晶体管的该第一极耦接于该第六晶体管的该第二极，该第七晶体管的该第二极耦接于该第一电源，该第二电源的信号电平大于该第一电源的信号电平。
8.根据权利要求6所述的动态移位暂存电路，其中该移位缓存单元还包含：
第八晶体管，包含第一极、第二极及栅极；
第九晶体管，包含第一极、第二极及栅极；以及
第十晶体管，包含第一极、第二极及栅极；
其中，该第八晶体管的该栅极与该第一极耦接于第二电源，该第九晶体管的该栅极耦接于该第八晶体管的该第二极，该第九晶体管的该第一极耦接于该第二电源，该第九晶体管的该第二极耦接于该第三晶体管的该栅极，该第十晶体管的该栅极耦接于该第一输出晶体管的该第二极，该第十晶体管的该第一极耦接于该第三晶体管的该栅极，该第十晶体管的该第二极耦接于该第一电源，该第二电源的信号电平大于该第一电源的信号电平。
9.根据权利要求1所述的动态移位暂存电路，其中该输入晶体管组还包含输入晶体管，该输入晶体管包含第一极、第二极及栅极，分别耦接于该输入晶体管组的该第一极、该第二极及该栅极。
10.根据权利要求1所述的动态移位暂存电路，其中该输入晶体管组还包含：
第一输入晶体管，包含第一极、第二极及栅极；以及
第二输入晶体管，包含第一极、第二极及栅极；
其中，该第一输入晶体管的该栅极接收该第二时钟信号，该第一输入晶体管的该第一极耦接于该输入晶体管组的该第一极，该第二输入晶体管的该栅极接收该第二时钟信号，该第二输入晶体管的该第一极耦接于该第一输入晶体管的该第二极，该第二输入晶体管的该第二极耦接于该输入晶体管组的该第二极。
11.根据权利要求10所述的动态移位暂存电路，其中该输入晶体管组还包含第三输入晶体管，该第三输入晶体管包含第一极、第二极及栅极，该第三输入晶体管的该栅极与该第一极耦接于该第一输出晶体管的该第二极，该第三输入晶体管的该第二极耦接于该第一输入晶体管的该第二极。
12.一种动态移位暂存电路，具有多个串接的移位缓存单元，该多个移位缓存单元受时钟信号所控制，各该移位缓存单元包含：
输入晶体管组，包含第一极、第二极及栅极；
第一输出晶体管，包含第一极、第二极及栅极；
第二输出晶体管，包含第一极、第二极及栅极；
开关晶体管，包含第一极、第二极及栅极；以及
开关；
其中，该输入晶体管组的该栅极与该第一极耦接，该输入晶体管组的该第一极接收前一串接级的移位缓存单元的输出信号，该第一输出晶体管的该第一极接收该时钟信号，该第一输出晶体管的该栅极耦接于该输入晶体管组的该第二极，该第一输出晶体管的该第二极耦接于该开关，该开关晶体管的该第一极耦接于该第一输出晶体管的该栅极，该开关晶体管的该第二极耦接于该第二输出晶体管的栅极，该开关晶体管的该栅极接收该前一串接级的移位缓存单元的输出信号的反相信号，该第二输出晶体管的该第一极接收该时钟信号，该第二输出晶体管的该第二极耦接于该移位缓存单元的输出端。
13.根据权利要求12所述的动态移位暂存电路，其中该开关为第三晶体管，包含第一极、第二极及栅极，该第三晶体管的该栅极接收后一串接级的移位缓存单元的输出信号，该第三晶体管的该第一极耦接于该第一输出晶体管的该第二极，该第三晶体管的该第二极耦接于第一电源。
14.根据权利要求13所述的动态移位暂存电路，其中该移位缓存单元还包含：
第四晶体管，包含第一极、第二极及栅极；以及
第五晶体管，包含第一极、第二极及栅极；
其中，该第四晶体管的该第一极耦接该输出端，该第四晶体管的该第二极耦接于该第一电源，该第五晶体管的该第一极耦接于该第一输出晶体管的该第二极，该第五晶体管的该第二极耦接于该第一电源，该第五晶体管的该栅极耦接于该第四晶体管的该栅极。
15.根据权利要求14所述的动态移位暂存电路，其中该移位缓存单元还包含：
第六晶体管，包含第一极、第二极及栅极；以及
第七晶体管，包含第一极、第二极及栅极；
其中，该第六晶体管的该栅极与该第一极耦接于第二电源，该第六晶体管的该第二极耦接于该开关晶体管的该栅极，该第七晶体管的该栅极耦接于前一串接级的移位缓存单元的该输出信号，该第七晶体管的该第一极耦接于该第六晶体管的该第二极，该第七晶体管的该第二极耦接于该第一电源，该第二电源的信号电平大于该第一电源的信号电平。
16.根据权利要求14所述的动态移位暂存电路，其中该移位缓存单元还包含：
第八晶体管，包含第一极、第二极及栅极；以及
第九晶体管，包含第一极、第二极及栅极；
其中，该第八晶体管的该栅极与该第一极耦接于第二电源，该第八晶体管的该第二极耦接于该第五晶体管的该栅极，该第九晶体管的该栅极耦接于该第一输出晶体管的该第二极，该第九晶体管的该第一极耦接于该第五晶体管的该栅极，该第九晶体管的该第二极耦接于该第一电源。
17.根据权利要求14所述的动态移位暂存电路，其中该移位缓存单元还包含第十晶体管，包含第一极、第二极及栅极，其中该第十晶体管的该栅极接收后一串接级的移位缓存单元的该输出信号，该第十晶体管的该第一极耦接于该输入晶体管的该第二极，该第十晶体管的该第二极耦接于该第一电源。
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