KR102485566B1 - 게이트 구동 장치, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널의 구동 방법 - Google Patents

게이트 구동 장치, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널의 구동 방법 Download PDF

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Abstract

게이트 구동 장치는 복수의 스테이지들, 메모리부 및 선택부를 포함한다. 스테이지들은 복수의 게이트 신호들을 복수의 게이트 라인들에 제공한다. 메모리부는 상기 스테이지들 중 적어도 어느 하나에 인가되는 게이트 입력 신호를 수신하고, 게이트 입력 신호를 선택 신호로 출력한다. 선택부는 선택 신호를 기초로 복수의 스테이지 중 스캔 시작 위에 수직 개시 신호를 출력한다.

Description

게이트 구동 장치, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널의 구동 방법 {GATE DRIVER, DISPLAY APPARATUS HAVING THE SAME AND METHOD OF DRIVING DISPLAY PANEL USING THE SAME}
본 발명은 게이트 구동 장치, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널의 구동 방법에 관한 것으로, 게이트 구동 장치의 입력 신호를 이용하여 표시 패널의 스캔 시작 위치를 조절할 수 있는 게이트 구동 장치, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널의 구동 방법에 관한 것이다.
표시 장치는 표시 패널 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러, 게이트 구동부 및 데이터 구동부를 포함한다. 상기 타이밍 컨트롤러는 상기 게이트 구동부 및 상기 데이터 구동부의 구동 타이밍을 조절하고, 상기 게이트 구동부는 게이트 라인에 게이트 신호를 출력하며, 상기 데이터 구동부는 데이터 라인에 데이터 전압을 출력한다.
종래의 게이트 구동부 구조는 동일한 구조를 갖는 복수의 스테이지를 포함하게 된다. 상기 종래의 게이트 구동부는 첫 스테이지의 구동이 시작되면 신호를 분리하지 않는 이상, 각 스테이지의 캐리 신호가 다음 스테이지로 이동하면서 마지막 스테이지까지 구동되게 된다.
따라서, 표시 패널 내의 일부만을 스캔하거나, 특정 위치에서 스캐닝을 시작하기 어려운 문제가 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 패널의 스캔 시작 위치를 조절할 수 있는 게이트 구동 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동 장치를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치를 이용하여 표시 패널을 구동하는 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 게이트 구동 장치는 복수의 스테이지들, 메모리부 및 선택부를 포함한다. 상기 스테이지들은 복수의 게이트 신호들을 복수의 게이트 라인들에 제공한다. 상기 메모리부는 상기 스테이지들 중 적어도 어느 하나에 인가되는 게이트 입력 신호를 수신하고, 상기 게이트 입력 신호를 선택 신호로 출력한다. 상기 선택부는 상기 선택 신호를 기초로 상기 복수의 스테이지 중 스캔 시작 위에 수직 개시 신호를 출력한다.
본 발명의 일 실시예에 있어서, 상기 메모리부는 상기 스테이지들의 비구동 구간 동안 상기 게이트 입력 신호를 수신할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메모리부는 제1 게이트 입력 신호를 저장하고 제1 스캔 시작 위치에 대응하는 제1 시작 스테이지에 연결되는 제1 메모리 및 제2 게이트 입력 신호를 저장하고 제2 스캔 시작 위치에 대응하는 제2 시작 스테이지에 연결되는 제2 메모리를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메모리부는 모드 선택 신호가 인가되는 게이트 전극, 상기 제1 게이트 입력 신호가 인가되는 입력 전극 및 상기 제1 메모리에 연결되는 출력 전극을 포함하는 제1 모드 스위칭 소자 및 상기 모드 선택 신호가 인가되는 게이트 전극, 상기 제2 게이트 입력 신호가 인가되는 입력 전극 및 상기 제2 메모리에 연결되는 출력 전극을 포함하는 제2 모드 스위칭 소자를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 모드 선택 신호는 상기 스테이지의 비구동 구간 내에 상기 제1 모드 스위칭 소자 및 상기 제2 모드 스위칭 소자를 턴 온시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 선택부는 상기 메모리부에 연결되는 제어 전극, 상기 수직 개시 신호가 인가되는 입력 전극 및 상기 스테이지들 중 현재 스테이지에 연결되는 출력 전극을 포함하는 제1 선택 스위칭 소자를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 선택부는 상기 메모리부에 연결되는 제어 전극, 상기 스테이지들 중 이전 스테이지에 연결되는 입력 전극 및 상기 스테이지들 중 상기 현재 스테이지에 연결되는 출력 전극을 포함하는 제2 선택 스위칭 소자를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 선택 스위칭 소자 및 상기 제2 선택 스위칭 소자는 상보적으로 턴 온 및 턴 오프될 수 있다.
본 발명의 일 실시예에 있어서, 상기 선택부는 모드 선택 신호가 인가되는 제어 전극, 상기 수직 개시 신호가 인가되는 입력 전극 및 상기 제1 선택 스위칭 소자에 연결되는 출력 전극을 포함하는 제3 모드 스위칭 소자를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 모드 선택 신호가 인가되는 제어 전극, 상기 게이트 입력 신호가 인가되는 입력 전극 및 상기 스테이지들에 연결되는 출력 전극을 포함하는 제4 모드 스위칭 소자를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메모리부 및 상기 선택부 사이에 배치되어, 상기 메모리부로부터 출력되는 상기 선택 신호를 부호화하여 상기 선택부에 출력하는 디코더를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메모리부는 복수의 게이트 입력 신호들을 수신할 수 있다. 상기 게이트 입력 신호들은 상기 수직 개시 신호, 제1 클럭 신호 및 제2 클럭 신호를 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 게이트 구동부, 데이터 구동부 및 표시 패널을 포함한다. 상기 게이트 구동부는 복수의 게이트 신호들을 복수의 게이트 라인들에 제공하는 복수의 스테이지들, 상기 스테이지들 중 적어도 어느 하나에 인가되는 게이트 입력 신호를 수신하고, 상기 게이트 입력 신호를 선택 신호로 출력하는 메모리부 및 상기 선택 신호를 기초로 상기 복수의 스테이지 중 스캔 시작 위치에 수직 개시 신호를 출력하는 선택부를 포함한다. 상기 데이터 구동부는 복수의 데이터 전압들을 복수의 데이터 라인들에 출력한다. 상기 표시 패널은 상기 게이트 신호들 및 상기 데이터 전압들을 기초로 영상을 표시한다.
본 발명의 일 실시예에 있어서, 상기 메모리부는 상기 스테이지들의 비구동 구간 동안 상기 게이트 입력 신호를 수신할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메모리부는 제1 게이트 입력 신호, 제2 게이트 입력 신호 및 제3 게이트 입력 신호를 입력받을 수 있다. 상기 선택부는 상기 제1 게이트 입력 신호, 상기 제2 게이트 입력 신호 및 상기 제3 게이트 입력 신호를 기초로, 상기 표시 패널의 제1 스캔 시작 위치에 대응하는 제1 시작 스테이지, 상기 표시 패널의 제2 스캔 시작 위치에 대응하는 제2 시작 스테이지 및 상기 표시 패널의 제3 스캔 시작 위치에 대응하는 제3 시작 스테이지 중 어느 하나에 상기 수직 개시 신호를 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메모리부는 제1 게이트 입력 신호, 제2 게이트 입력 신호, 제3 게이트 입력 신호 및 제4 게이트 입력 신호를 입력받을 수 있다. 상기 선택부는 상기 제1 게이트 입력 신호, 상기 제2 게이트 입력 신호, 상기 제3 게이트 입력 신호 및 상기 제4 게이트 입력 신호를 기초로, 상기 표시 패널의 제1 스캔 시작 위치에 대응하는 제1 시작 스테이지, 상기 표시 패널의 제2 스캔 시작 위치에 대응하는 제2 시작 스테이지, 상기 표시 패널의 제3 스캔 시작 위치에 대응하는 제3 시작 스테이지 및 상기 표시 패널의 제4 스캔 시작 위치에 대응하는 제4 시작 스테이지 중 어느 하나에 상기 수직 개시 신호를 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동부는 상기 메모리부 및 상기 선택부 사이에 배치되어, 상기 메모리부로부터 출력되는 상기 선택 신호를 부호화하여 상기 선택부에 출력하는 디코더를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메모리부는 제1 게이트 입력 신호, 제2 게이트 입력 신호 및 제3 게이트 입력 신호를 입력받을 수 있다. 상기 디코더는 상기 제1 게이트 입력 신호, 상기 제2 게이트 입력 신호 및 상기 제3 게이트 입력 신호를 기초로 부호화 선택 신호를 생성할 수 있다. 상기 선택부는 상기 부호화 선택 신호를 기초로, 상기 표시 패널의 제1 스캔 시작 위치에 대응하는 제1 시작 스테이지, 상기 표시 패널의 제2 스캔 시작 위치에 대응하는 제2 시작 스테이지, 상기 표시 패널의 제3 스캔 시작 위치에 대응하는 제3 시작 스테이지, 상기 표시 패널의 제4 스캔 시작 위치에 대응하는 제4 시작 스테이지, 상기 표시 패널의 제5 스캔 시작 위치에 대응하는 제5 시작 스테이지, 상기 표시 패널의 제6 스캔 시작 위치에 대응하는 제6 시작 스테이지, 상기 표시 패널의 제7 스캔 시작 위치에 대응하는 제7 시작 스테이지 및 상기 표시 패널의 제8 스캔 시작 위치에 대응하는 제8 시작 스테이지 중 어느 하나에 상기 수직 개시 신호를 출력할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 구동 방법은 메모리부에 게이트 구동부의 복수의 스테이지들 중 어느 하나에 인가되는 게이트 입력 신호를 수신하고, 상기 게이트 입력 신호를 선택 신호로 출력하는 단계, 상기 선택 신호를 기초로 복수의 스테이지 중 스캔 시작 위치를 설정하는 단계, 상기 스캔 시작 위치로부터 표시 패널에 게이트 신호들을 출력하는 단계, 상기 표시 패널에 데이터 전압들을 출력하는 단계 및 상기 게이트 신호들 및 상기 데이터 전압들을 기초로 영상을 출력하는 단계 포함한다.
본 발명의 일 실시예에 있어서, 상기 메모리부는 상기 스테이지들의 비구동 구간 동안 상기 게이트 입력 신호를 수신할 수 있다.
이와 같은 게이트 구동 장치, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널의 구동 방법에 따르면, 게이트 구동 장치의 입력 신호를 이용하여 표시 패널의 스캔 시작 위치를 조절할 수 있다.
이러한 기술을 이용하여, 저주파 구동에서 데이터가 변하는 부분만 선택적으로 데이터를 업데이트하여 소비 전력을 감소시킬 수 있다.
또한, 표시 패널의 특정 영역에 대해서만 화질 보상 및 수명 보상을 수행하여 표시 패널의 표시 품질을 향상시킬 수 있고, 화질 보상 및 수명 보상을 위한 시간 및 소비 전력을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 게이트 구동부를 나타내는 블록도이다.
도 3은 도 1의 표시 패널의 스캔 시작 위치를 나타내는 개념도이다.
도 4는 도 1의 게이트 구동부를 나타내는 회로도이다.
도 5는 도 4의 게이트 구동부에 인가되는 신호를 나타내는 타이밍도이다.
도 6은 도 4의 제N 스테이지를 나타내는 회로도이다.
도 7은 도 4의 메모리를 나타내는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부를 나타내는 블록도이다.
도 9는 도 8의 표시 패널의 스캔 시작 위치를 나타내는 개념도이다.
도 10은 도 8의 게이트 구동부를 나타내는 회로도이다.
도 11은 도 10의 게이트 구동부에 인가되는 신호를 나타내는 타이밍도이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부를 나타내는 블록도이다.
도 13은 도 12의 디코더를 나타내는 회로도이다.
도 14는 도 12의 표시 패널의 스캔 시작 위치를 나타내는 개념도이다.
도 15는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 메모리를 나타내는 회로도이다.
도 16은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 메모리를 나타내는 회로도이다.
도 17은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 메모리를 나타내는 회로도이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다. 예를 들어, 상기 표시 패널(100)은 유기 발광 다이오드를 포함하는 유기 발광 표시 장치일 수 있다. 이와는 달리, 상기 표시 패널(100)은 액정층을 포함하는 액정 표시 장치일 수 있다.
상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 픽셀들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.
상기 타이밍 컨트롤러(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신한다. 예를 들어, 상기 입력 영상 데이터는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(IMG) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성한다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(IMG)를 근거로 데이터 신호(DATA)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성하여 상기 감마 기준 전압 생성부(400)에 출력한다.
상기 게이트 구동부(300)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 예를 들어, 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력할 수 있다.
상기 게이트 구동부(300)는 상기 표시 패널(100)에 직접 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)의 상기 주변부에 집적(integrated)될 수 있다.
상기 게이트 구동부(300)의 구조 및 동작에 대해서는 도 2 내지 도 7을 참조하여 상세히 후술한다.
상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다.
본 발명의 일 실시예에서, 상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.
상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.
예를 들어, 상기 타이밍 컨트롤러(200), 상기 감마 기준 전압 생성부(400) 및 상기 데이터 구동부(500)는 하나의 칩으로 형성될 수 있다. 예를 들어, 상기 타이밍 컨트롤러(200), 상기 게이트 구동부(300), 상기 감마 기준 전압 생성부(400) 및 상기 데이터 구동부(500)는 하나의 칩으로 형성될 수 있다.
도 2는 도 1의 게이트 구동부(300)를 나타내는 블록도이다. 도 3은 도 1의 표시 패널(100)의 스캔 시작 위치를 나타내는 개념도이다. 도 4는 도 1의 게이트 구동부(300)를 나타내는 회로도이다. 도 5는 도 4의 게이트 구동부(300)에 인가되는 신호를 나타내는 타이밍도이다.
도 1 내지 도 5를 참조하면, 상기 게이트 구동부(300)는 메모리부(320), 선택부(340) 및 복수의 스테이지들(360)을 포함한다.
상기 스테이지들(360)은 복수의 게이트 신호들을 복수의 게이트 라인들(GL)에 제공한다.
상기 메모리부(320)는 상기 스테이지들(360) 중 적어도 어느 하나에 인가되는 게이트 입력 신호를 수신하고, 상기 게이트 입력 신호를 선택 신호(SEL)로서 상기 선택부(340)에 출력한다.
상기 메모리부(320)는 상기 스테이지들(360)의 비구동 구간 동안 상기 게이트 입력 신호를 수신할 수 있다. 상기 메모리부(320)는 상기 모드 선택 신호(MS)에 기초하여 상기 스테이지들(360)의 비구동 구간 동안 상기 게이트 입력 신호를 수신할 수 있다. 상기 메모리부(320)는 상기 스테이지들(360)의 구동 구간 및 비구동 구간과 관계 없이 상기 게이트 입력 신호를 선택 신호(SEL)로서 상기 선택부(340)에 출력할 수 있다.
상기 선택부(340)는 상기 선택 신호(SEL)를 기초로 상기 복수의 스테이지 중 스캔 시작 위치에 수직 개시 신호(FLM)를 출력한다. 상기 선택부(340)는 상기 스테이지들(360)의 구동 구간 동안 상기 복수의 스테이지 중 스캔 시작 위치에 수직 개시 신호(FLM)를 출력할 수 있다. 상기 선택부(340)는 상기 모드 선택 신호(MS)에 기초하여 상기 스테이지들(360)의 구동 구간 동안 상기 복수의 스테이지 중 스캔 시작 위치에 수직 개시 신호(FLM)를 출력할 수 있다.
상기 메모리부(320)는 제1 게이트 입력 신호, 제2 게이트 입력 신호, 제3 게이트 입력 신호 및 제4 게이트 입력 신호를 입력받고, 상기 선택부(360)는 상기 제1 게이트 입력 신호, 상기 제2 게이트 입력 신호, 상기 제3 게이트 입력 신호 및 상기 제4 게이트 입력 신호를 기초로, 상기 표시 패널의 제1 스캔 시작 위치(SP1)에 대응하는 제1 시작 스테이지, 상기 표시 패널의 제2 스캔 시작 위치(SP2)에 대응하는 제2 시작 스테이지, 상기 표시 패널의 제3 스캔 시작 위치(SP3)에 대응하는 제3 시작 스테이지 및 상기 표시 패널의 제4 스캔 시작 위치(SP4)에 대응하는 제4 시작 스테이지 중 어느 하나에 상기 수직 개시 신호(FLM)를 출력할 수 있다.
본 실시예에서, 상기 제1 내지 제4 게이트 입력 신호는 각각 상기 수직 개시 신호(FLM), 제1 클럭 신호(SCLK1), 제2 클럭 신호(SCLK2) 및 제3 클럭 신호(SCLK3)일 수 있다. 상기 메모리부(320)는 상기 수직 개시 신호(FLM), 제1 클럭 신호(SCLK1), 제2 클럭 신호(SCLK2) 및 제3 클럭 신호(SCLK3)를 수신할 수 있다.
본 실시예에서는, 상기 제1 내지 제4 게이트 입력 신호는 각각 상기 수직 개시 신호(FLM), 제1 클럭 신호(SCLK1), 제2 클럭 신호(SCLK2) 및 제3 클럭 신호(SCLK3)인 것을 예시하였으나, 본 발명은 이에 한정되지 않으며, 상기 메모리부(320)는 상기 게이트 구동부(300)에 인가되는 다른 입력 신호들을 저장할 수 있다.
상기 메모리부(320)는 상기 제1 게이트 입력 신호(FLM)를 저장하고 상기 제1 스캔 시작 위치(SP1)에 대응하는 상기 제1 시작 스테이지(ST1)에 연결되는 제1 메모리(MEM1), 상기 제2 게이트 입력 신호(SCLK1)를 저장하고 상기 제2 스캔 시작 위치(SP2)에 대응하는 상기 제2 시작 스테이지(STX)에 연결되는 제2 메모리(MEM2), 상기 제3 게이트 입력 신호(SCLK2)를 저장하고 상기 제3 스캔 시작 위치(SP3)에 대응하는 상기 제3 시작 스테이지(STY)에 연결되는 제3 메모리(MEM3) 및 상기 제4 게이트 입력 신호(SCLK3)를 저장하고 상기 제4 스캔 시작 위치에 대응하는 상기 제4 시작 스테이지(STZ)에 연결되는 제4 메모리(MEM4)를 포함할 수 있다.
상기 메모리부(320)는 모드 선택 신호(MS)가 인가되는 게이트 전극, 상기 제1 게이트 입력 신호(FLM)가 인가되는 입력 전극 및 상기 제1 메모리(MEM1)에 연결되는 출력 전극을 포함하는 제1 모드 스위칭 소자(TM1), 상기 모드 선택 신호(MS)가 인가되는 게이트 전극, 상기 제2 게이트 입력 신호(SCLK1)가 인가되는 입력 전극 및 상기 제2 메모리(MEM2)에 연결되는 출력 전극을 포함하는 제2 모드 스위칭 소자(TM2), 상기 모드 선택 신호(MS)가 인가되는 게이트 전극, 상기 제3 게이트 입력 신호(SCLK2)가 인가되는 입력 전극 및 상기 제3 메모리(MEM3)에 연결되는 출력 전극을 포함하는 제3 모드 스위칭 소자(TM3) 및 상기 모드 선택 신호(MS)가 인가되는 게이트 전극, 상기 제4 게이트 입력 신호(SCLK3)가 인가되는 입력 전극 및 상기 제4 메모리(MEM4)에 연결되는 출력 전극을 포함하는 제4 모드 스위칭 소자(TM4)를 포함할 수 있다.
상기 모드 선택 신호(MS)는 상기 비구동 구간 동안 하이 레벨을 가지며, 상기 모드 선택 신호(MS)의 하이 레벨에 의해 상기 제1 내지 제4 모드 스위칭 소자(TM1, TM2, TM3, TM4)가 턴 온될 수 있다. 상기 제1 내지 제4 모드 스위칭 소자(TM1, TM2, TM3, TM4)가 턴 온되면, 상기 제1 내지 제4 게이트 입력 신호(FLM, SCLK1, SCLK2, SCLK3)가 대응되는 제1 내지 제4 메모리(MEM1, MEM2, MEM3, MEM4)에 저장될 수 있다. 이때, 상기 제1 내지 제4 메모리(MEM1, MEM2, MEM3, MEM4)는 각각 1 bit 메모리일 수 있다.
본 실시예에서, 상기 메모리부(320)는 상기 제1 내지 제4 게이트 입력 신호(FLM, SCLK1, SCLK2, SCLK3)를 저장하기 위한 4개의 1 bit 메모리(MEM1, MEM2, MEM3, MEM4)를 포함하는 것으로 예시하였으나, 본 발명은 이에 한정되지 않는다. 상기 메모리부(320)는 상기 제1 내지 제4 게이트 입력 신호(FLM, SCLK1, SCLK2, SCLK3)를 저장하기 위한 하나의 multi bit 메모리를 포함할 수 있다. 또한, 상기 메모리부(320)는 상기 제1 내지 제4 게이트 입력 신호(FLM, SCLK1, SCLK2, SCLK3)를 저장하기 위한 복수개의 multi bit 메모리를 포함할 수 있다.
상기 선택부(340)는 상기 메모리부(320)에 연결되는 제어 전극, 상기 수직 개시 신호(FLM)가 인가되는 입력 전극 및 상기 스테이지들 중 현재 스테이지(예컨대, ST1, STX, STY, STZ)에 연결되는 출력 전극을 포함하는 제1 선택 스위칭 소자(예컨대, TF1, TF2, TF4, TF6)를 포함한다.
예를 들어, 상기 제1 선택 스위칭 소자(예컨대, TF1, TF2, TF4, TF6)의 출력 전극은 상기 현재 스테이지(예컨대, ST1, STX, STY, STZ)의 캐리 입력단(도 6의 S[N-1])에 연결될 수 있다.
상기 선택부(340)는 상기 메모리부(320)에 연결되는 제어 전극, 상기 스테이지들 중 이전 스테이지(예컨대, STX-1, STY-1, STZ-1)에 연결되는 입력 전극 및 상기 스테이지들 중 상기 현재 스테이지(예컨대, STX, STY, STZ)에 연결되는 출력 전극을 포함하는 제2 선택 스위칭 소자(예컨대, TF3, TF5, TF7)를 더 포함할 수 있다.
예를 들어, 상기 제2 선택 스위칭 소자(예컨대, TF3, TF5, TF7)의 입력 전극은 상기 이전 스테이지(예컨대, STX-1, STY-1, STZ-1)의 출력단(도 6의 S[N])에 연결될 수 있다.
예를 들어, 상기 제2 선택 스위칭 소자(예컨대, TF3, TF5, TF7)의 출력 전극은 상기 현재 스테이지(예컨대, STX, STY, STZ)의 캐리 입력단(도 6의 S[N-1])에 연결될 수 있다.
도 4에서 보듯이, 상기 제2 선택 스위칭 소자는 상기 제1 스테이지에는 형성되지 않을 수 있다.
상기 제1 선택 스위칭 소자(예컨대, TF2, TF4, TF6) 및 상기 제2 선택 스위칭 소자(예컨대, TF3, TF5, TF7)는 상보적으로 턴 온 및 턴 오프될 수 있다.
예를 들어, 상기 메모리부(320)로부터 출력되는 신호가 로우 레벨을 갖는 경우, 상기 제1 선택 스위칭 소자(예컨대, TF2, TF4, TF6) 및 상기 제2 선택 스위칭 소자(예컨대, TF3, TF5, TF7) 중 상기 제1 선택 스위칭 소자(예컨대, TF2, TF4, TF6)가 턴 온되어, 상기 현재 스테이지(예컨대, STX, STY, STZ)에 수직 개시 신호(FLM)를 출력할 수 있다.
예를 들어, 상기 메모리부(320)로부터 출력되는 신호가 하이 레벨을 갖는 경우, 상기 제1 선택 스위칭 소자 및 상기 제2 선택 스위칭 소자 중 상기 제2 선택 스위칭 소자가 턴 온되어, 상기 현재 스테이지에 이전 스테이지의 캐리 신호를 출력할 수 있다.
예를 들어, 상기 제1 메모리(MEM1)의 출력 신호가 로우 레벨이고, 상기 제2 내지 제4 메모리(MEM2, MEM3, MEM4)의 출력 신호가 하이 레벨이면, 상기 제1 메모리(MEM1)에 연결되는 상기 제1 시작 스테이지(ST1)에 상기 수직 개시 신호(FLM)가 인가되고, 나머지 상기 제2 내지 제4 시작 스테이지(STX, STY, STZ)에 이전 스테이지의 캐리 신호가 인가되므로, 상기 표시 패널(100)은 상기 제1 스캔 시작 위치(ST1)로부터 표시 패널(100)의 마지막 스테이지까지 구동된다.
예를 들어, 상기 제2 메모리(MEM2)의 출력 신호가 로우 레벨이고, 상기 제1, 제3 및 제4 메모리(MEM2, MEM3, MEM4)의 출력 신호가 하이 레벨이면, 상기 제2 메모리(MEM2)에 연결되는 상기 제2 시작 스테이지(STX)에 상기 수직 개시 신호(FLM)가 인가되고, 나머지 상기 제3 및 제4 시작 스테이지(STY, STZ)에 이전 스테이지의 캐리 신호가 인가되므로, 상기 표시 패널(100)은 상기 제2 스캔 시작 위치(STX)로부터 표시 패널(100)의 마지막 스테이지까지 구동된다. 이 때, 상기 제1 시작 스테이지(ST1)의 캐리 입력단에는 하이 레벨의 신호를 임의로 인가할 수 있다.
예를 들어, 상기 제3 메모리(MEM3)의 출력 신호가 로우 레벨이고, 상기 제1, 제2 및 제4 메모리(MEM1, MEM2, MEM4)의 출력 신호가 하이 레벨이면, 상기 제3 메모리(MEM3)에 연결되는 상기 제3 시작 스테이지(STY)에 상기 수직 개시 신호(FLM)가 인가되고, 나머지 상기 제2 및 제4 시작 스테이지(STX, STZ)에 이전 스테이지의 캐리 신호가 인가되므로, 상기 표시 패널(100)은 상기 제3 스캔 시작 위치(STY)로부터 표시 패널(100)의 마지막 스테이지까지 구동된다. 이 때, 상기 제1 시작 스테이지(ST1)의 캐리 입력단에는 하이 레벨의 신호를 임의로 인가할 수 있다.
예를 들어, 상기 제4 메모리(MEM4)의 출력 신호가 로우 레벨이고, 상기 제1 내지 제3 메모리(MEM1, MEM2, MEM3)의 출력 신호가 하이 레벨이면, 상기 제4 메모리(MEM4)에 연결되는 상기 제4 시작 스테이지(STZ)에 상기 수직 개시 신호(FLM)가 인가되고, 나머지 상기 제2 및 제3 시작 스테이지(STX, STY)에 이전 스테이지의 캐리 신호가 인가되므로, 상기 표시 패널(100)은 상기 제4 스캔 시작 위치(STZ)로부터 표시 패널(100)의 마지막 스테이지까지 구동된다. 이 때, 상기 제1 시작 스테이지(ST1)의 캐리 입력단에는 하이 레벨의 신호를 임의로 인가할 수 있다.
도 5에서는 제1 비구동 구간 동안에 로우 레벨을 갖는 상기 수직 개시 신호(FLM)가 상기 제1 메모리(MEM1)에 저장되고, 하이 레벨을 갖는 상기 제1 내지 제3 클럭 신호들(SCLK1, SCLK2, SCLK3)이 상기 제2 내지 제4 메모리(MEM2, MEM3, MEM4)에 저장될 수 있다. 상기 제1 비구동 구간 이후의 구동 구간에서는 상기 로우 레벨을 갖는 상기 수직 개시 신호(FLM)에 의해 상기 표시 패널(100)의 상기 제1 스캔 시작 위치(SP1=ST1)로부터 상기 표시 패널(100)이 스캐닝될 수 있다.
반면, 제2 비구동 구간 동안에 로우 레벨을 갖는 상기 제1 클럭 신호(SCLK1)가 상기 제2 메모리(MEM2)에 저장되고, 하이 레벨을 갖는 상기 수직 개시 신호(FLM) 및 상기 제2 및 제3 클럭 신호들(SCLK2, SCLK3)이 상기 제1, 제3 및 제4 메모리(MEM1, MEM3, MEM4)에 저장될 수 있다. 상기 제2 비구동 구간 이후의 구동 구간에서는 상기 로우 레벨을 갖는 상기 제1 클럭 신호(SCLK1)에 의해 상기 표시 패널(100)의 상기 제2 스캔 시작 위치(SP2=STX)로부터 상기 표시 패널(100)이 스캐닝될 수 있다.
도 5의 상기 수직 동기 신호(VSYNC)의 라이징 에지 사이의 시간을 1 프레임으로 정의할 수 있으며, 각 프레임의 비구동 구간마다 상기 제1 내지 제4 게이트 입력 신호(FLM, SCLK1, SCLK2, SCLK3)의 레벨을 조절하는 경우, 각 프레임 마다 상기 표시 패널(100)의 스캔 시작 위치를 변경할 수 있다.
또한, 도 5에서는 상기 제1 내지 제4 게이트 입력 신호(FLM, SCLK1, SCLK2, SCLK3)가 상기 하나의 비구동 구간 내에서 하나의 로우 레벨 또는 하이 레벨을 갖는 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다. 상기 제1 내지 제4 게이트 입력 신호(FLM, SCLK1, SCLK2, SCLK3)가 상기 하나의 비구동 구간 내의 서브 구간 내에서 각각 로우 레벨 또는 하이 레벨을 가질 수 있다. 따라서, 상기 하나의 게이트 입력 신호는 하나의 비구동 구간 내에서 멀티 비트의 선택 신호를 생성할 수 있다. 상기 하나의 게이트 입력 신호가 하나의 비구동 구간 내에서 멀티 비트의 선택 신호를 생성하는 경우, 상기 표시 패널(100)은 4개의 게이트 입력 신호를 이용하여 4개를 초과하는 개수의 스캔 시작 위치를 설정할 수 있다. 이와 같이, 하나의 비구동 구간을 분할하여 멀티 비트의 선택 신호를 생성하는 경우, 상기 표시 패널(100)의 스캔 시작 위치를 게이트 라인 단위로 특정할 수도 있다.
상기 선택부(340)는 상기 모드 선택 신호(MS)가 인가되는 제어 전극, 상기 수직 개시 신호(FLM)가 인가되는 입력 전극 및 상기 제1 선택 스위칭 소자(예컨대, TF1, TF2, TF4, TF6)에 연결되는 출력 전극을 포함하는 제5 모드 스위칭 소자(TM5)를 더 포함할 수 있다.
상기 모드 선택 신호(MS)가 로우 레벨일 때, 상기 제5 모드 스위칭 소자(TM5)가 턴 온되어, 상기 선택부(340)에 상기 수직 개시 신호(FLM)를 인가할 수 있다. 예를 들어, 상기 모드 선택 신호(MS)가 로우 레벨인 경우는 상기 스테이지들의 구동 구간을 의미할 수 있다.
상기 선택부(340)는 상기 제5 모드 스위칭 소자(TM5)가 턴 오프될 때, 상기 수직 개시 신호(FLM)의 전달 라인의 초기값(예컨대, VGH)을 설정하기 위한 저항(R)을 더 포함할 수 있다. 이와는 달리, 상기 선택부(340)는 상기 제5 모드 스위칭 소자(TM5)가 턴 오프될 때, 상기 수직 개시 신호(FLM)의 전달 라인의 초기값(예컨대, VGH)을 설정하기 위한 스위칭 소자(미도시)를 포함할 수도 있다.
상기 게이트 구동부(300)는 상기 모드 선택 신호(MS)가 인가되는 제어 전극, 상기 제1 클럭 신호(SCLK1)가 인가되는 입력 전극 및 상기 스테이지들에 연결되는 출력 전극을 포함하는 제6 모드 스위칭 소자(TM6), 상기 모드 선택 신호(MS)가 인가되는 제어 전극, 상기 제2 클럭 신호(SCLK2)가 인가되는 입력 전극 및 상기 스테이지들에 연결되는 출력 전극을 포함하는 제7 모드 스위칭 소자(TM7) 및 상기 모드 선택 신호(MS)가 인가되는 제어 전극, 상기 제3 클럭 신호(SCLK3)가 인가되는 입력 전극 및 상기 스테이지들에 연결되는 출력 전극을 포함하는 제8 모드 스위칭 소자(TM8)를 더 포함할 수 있다.
상기 모드 선택 신호(MS)가 로우 레벨일 때, 상기 제6 내지 제8 모드 스위칭 소자(TM6 내지 TM8)가 턴 온되어, 상기 스테이지들(360)에 상기 제1 내지 제3 클럭 신호들(SCLK1, SCLK2, SCLK3)을 인가할 수 있다. 예를 들어, 상기 모드 선택 신호(MS)가 로우 레벨인 경우는 상기 스테이지들의 구동 구간을 의미할 수 있다.
자세히 도시하지는 않았으나, 상기 제1 내지 제3 클럭 신호들(SCLK1, SCLK2, SCLK3)은 상기 스테이지들 각각에 인가될 수 있으며, 상기 제1 내지 제3 클럭 신호들(SCLK1, SCLK2, SCLK3)은 상기 스테이지들에 교번적으로 인가될 수 있다.
예를 들어, 상기 제1 스테이지의 제1 클럭 단자, 제2 클럭 단자 및 제3 클럭 단자에는 상기 제1 클럭 신호(SCLK1), 제2 클럭 신호(SCLK2) 및 제3 클럭 신호(SCLK3)가 인가될 수 있다. 예를 들어, 상기 제2 스테이지의 제1 클럭 단자, 제2 클럭 단자 및 제3 클럭 단자에는 상기 제2 클럭 신호(SCLK2), 제3 클럭 신호(SCLK3) 및 제1 클럭 신호(SCLK1)가 인가될 수 있다. 예를 들어, 상기 제3 스테이지의 제1 클럭 단자, 제2 클럭 단자 및 제3 클럭 단자에는 상기 제3 클럭 신호(SCLK3), 제1 클럭 신호(SCLK1) 및 제2 클럭 신호(SCLK2)가 인가될 수 있다. 예를 들어, 상기 제4 스테이지의 제1 클럭 단자, 제2 클럭 단자 및 제3 클럭 단자에는 상기 제1 클럭 신호(SCLK1), 제2 클럭 신호(SCLK2) 및 제3 클럭 신호(SCLK3)가 다시 인가될 수 있다.
도 6은 도 4의 제N 스테이지(STN)를 나타내는 회로도이다.
도 1 내지 도 6을 참조하면, 상기 제N 스테이지(STN)는 6개의 스캔 스위칭 소자(T1 내지 T6) 및 2개의 캐패시터(C1 및 C2)를 포함할 수 있다.
제1 스캔 스위칭 소자(T1)는 제1 노드(QB)에 연결되는 제어 전극, 제1 전원 전압(SVDD)이 인가되는 입력 전극 및 출력단(S[N])에 연결되는 출력 전극을 포함한다.
제2 스캔 스위칭 소자(T2)는 제2 노드(Q)에 연결되는 제어 전극, 상기 출력단(S[N])에 연결되는 입력 전극 및 제2 클럭 입력단(CK2)에 연결되는 출력 전극을 포함한다.
제3 스캔 스위칭 소자(T3)는 상기 제1 노드(QB)에 연결되는 제어 전극, 상기 제1 전원 전압(SVDD)이 인가되는 입력 전극 및 상기 제2 노드(Q)에 연결되는 출력 전극을 포함한다.
제4 스캔 스위칭 소자(T4)는 제3 클럭 입력단(CK3)에 연결되는 제어 전극, 상기 제1 노드(QB)에 연결되는 입력 전극 및 제2 전원 전압(SVSS)이 인가되는 출력 전극을 포함한다.
제5 스캔 스위칭 소자(T5)는 제1 클럭 입력단(CK1)에 연결되는 제어 전극, 캐리 입력단(S[N-1])에 연결되는 입력 전극 및 상기 제2 노드(Q)에 연결되는 출력 전극을 포함한다.
제6 스캔 스위칭 소자(T6)는 상기 캐리 입력단(S[N-1])에 연결되는 제어 전극, 상기 제1 전원 전압(SVDD)이 인가되는 입력 전극 및 상기 제1 노드(QB)에 연결되는 출력 전극을 포함한다.
제1 캐패시터(C1)는 상기 제2 노드(Q) 및 상기 출력단(S[N]) 사이에 배치되고, 제2 캐패시터(C2)는 상기 제1 전원 전압(SVDD) 및 상기 제1 노드(QB) 사이에 배치된다.
본 발명은 상기 게이트 구동부의 스테이지의 회로 구성에 제한되지 않으며, 도 6과 다른 게이트 구동부의 스테이지에도 적용될 수 있다.
도 7은 도 4의 메모리(예컨대, MEM1)를 나타내는 회로도이다.
도 1 내지 도 7을 참조하면, 상기 메모리는 3개의 OR 게이트, 2개의 인버터 및 하나의 RS 래치를 포함한다.
제1 OR 게이트(OR1)는 선택 단자(SELT)에 연결되는 제1 입력 단자, 입력 신호(MIN)가 인가되는 제2 입력 단자, 제2 인버터(INV2)에 연결되는 제3 입력 단자 및 상기 RS 래치의 셋 단자(S)에 연결되는 출력 단자를 포함한다.
제2 OR 게이트(OR2)는 상기 선택 단자(SELT)에 연결되는 제1 입력 단자, 제1 인버터에 연결되는 제2 입력 단자, 상기 제2 인버터(INV2)에 연결되는 제3 입력 단자 및 상기 RS 래치의 리셋 단자(RS)에 연결되는 출력 단자를 포함한다.
제3 OR 게이트(OR3)는 상기 선택 단자(SELT)에 연결되는 제1 입력 단자, 상기 RS 래치의 Q 단자에 연결되는 제2 입력 단자, 상기 read/write 단자(RW)에 연결되는 제3 입력 단자 및 출력 신호(MOUT)를 출력하는 출력 단자를 포함한다.
상기 제1 인버터(INV1)는 상기 제1 OR 게이트(OR1)의 상기 제2 입력 단자 및 상기 제2 OR 게이트(OR2)의 상기 제2 입력 단자 사이에 배치될 수 있다.
상기 제2 인버터(INV2)는 상기 read/write 단자(RW) 및 상기 제2 OR 게이트(OR2)의 상기 제3 입력 단자 사이에 배치될 수 있다.
본 실시예에 따르면, 게이트 구동부(300)의 입력 신호(FLM, SCLK1, SCLK2, SCLK3)를 이용하여 표시 패널(100)의 스캔 시작 위치(SP1, SP2, SP3, SP4)를 조절할 수 있다.
이러한 기술을 이용하여, 저주파 구동에서 데이터가 변하는 부분만 선택적으로 데이터를 업데이트하여 소비 전력을 감소시킬 수 있다.
또한, 표시 패널(100)의 특정 영역에 대해서만 화질 보상 및 수명 보상을 수행하여 표시 패널(100)의 표시 품질을 향상시킬 수 있고, 화질 보상 및 수명 보상을 위한 시간 및 소비 전력을 감소시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부(300A)를 나타내는 블록도이다. 도 9는 도 8의 표시 패널(100)의 스캔 시작 위치를 나타내는 개념도이다. 도 10은 도 8의 게이트 구동부(300A)를 나타내는 회로도이다. 도 11은 도 10의 게이트 구동부(300A)에 인가되는 신호를 나타내는 타이밍도이다.
본 실시예에 따른 표시 장치는 게이트 구동부의 구성 및 게이트 구동부에 인가되는 신호를 제외하고는 도 1 내지 도 7의 표시 장치와 실질적으로 동일하므로, 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 반복되는 설명은 생략한다.
도 1 및 도 8 내지 도 11을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300A), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
상기 게이트 구동부(300A)는 메모리부(320), 선택부(340) 및 복수의 스테이지들(360)을 포함한다.
상기 스테이지들(360)은 복수의 게이트 신호들을 복수의 게이트 라인들(GL)에 제공한다.
상기 메모리부(320)는 상기 스테이지들(360) 중 적어도 어느 하나에 인가되는 게이트 입력 신호를 수신하고, 상기 게이트 입력 신호를 선택 신호(SEL)로서 상기 선택부(340)에 출력한다.
상기 메모리부(320)는 상기 스테이지들(360)의 비구동 구간 동안 상기 게이트 입력 신호를 수신할 수 있다.
상기 선택부(340)는 상기 선택 신호(SEL)를 기초로 상기 복수의 스테이지 중 스캔 시작 위치에 수직 개시 신호(FLM)를 출력한다. 상기 선택부(340)는 상기 스테이지들(360)의 구동 구간 동안 상기 복수의 스테이지 중 스캔 시작 위치에 수직 개시 신호(FLM)를 출력할 수 있다.
상기 메모리부(320)는 제1 게이트 입력 신호, 제2 게이트 입력 신호 및 제3 게이트 입력 신호를 입력받고, 상기 선택부(360)는 상기 제1 게이트 입력 신호, 상기 제2 게이트 입력 신호 및 상기 제3 게이트 입력 신호를 기초로, 상기 표시 패널의 제1 스캔 시작 위치(SP1)에 대응하는 제1 시작 스테이지, 상기 표시 패널의 제2 스캔 시작 위치(SP2)에 대응하는 제2 시작 스테이지 및 상기 표시 패널의 제3 스캔 시작 위치(SP3)에 대응하는 제3 시작 스테이지 중 어느 하나에 상기 수직 개시 신호(FLM)를 출력할 수 있다.
본 실시예에서, 상기 제1 내지 제3 게이트 입력 신호는 각각 상기 수직 개시 신호(FLM), 제1 클럭 신호(SCLK1) 및 제2 클럭 신호(SCLK2)일 수 있다. 상기 메모리부(320)는 상기 수직 개시 신호(FLM), 제1 클럭 신호(SCLK1) 및 제2 클럭 신호(SCLK2)를 수신할 수 있다.
상기 메모리부(320)는 상기 제1 게이트 입력 신호(FLM)를 저장하고 상기 제1 스캔 시작 위치(SP1)에 대응하는 상기 제1 시작 스테이지(ST1)에 연결되는 제1 메모리(MEM1), 상기 제2 게이트 입력 신호(SCLK1)를 저장하고 상기 제2 스캔 시작 위치(SP2)에 대응하는 상기 제2 시작 스테이지(STP)에 연결되는 제2 메모리(MEM2) 및 상기 제3 게이트 입력 신호(SCLK2)를 저장하고 상기 제3 스캔 시작 위치(SP3)에 대응하는 상기 제3 시작 스테이지(STQ)에 연결되는 제3 메모리(MEM3)를 포함할 수 있다.
상기 메모리부(320)는 모드 선택 신호(MS)가 인가되는 게이트 전극, 상기 제1 게이트 입력 신호(FLM)가 인가되는 입력 전극 및 상기 제1 메모리(MEM1)에 연결되는 출력 전극을 포함하는 제1 모드 스위칭 소자(TM1), 상기 모드 선택 신호(MS)가 인가되는 게이트 전극, 상기 제2 게이트 입력 신호(SCLK1)가 인가되는 입력 전극 및 상기 제2 메모리(MEM2)에 연결되는 출력 전극을 포함하는 제2 모드 스위칭 소자(TM2) 및 상기 모드 선택 신호(MS)가 인가되는 게이트 전극, 상기 제3 게이트 입력 신호(SCLK2)가 인가되는 입력 전극 및 상기 제3 메모리(MEM3)에 연결되는 출력 전극을 포함하는 제3 모드 스위칭 소자(TM3)를 포함할 수 있다.
도 11에서는 제1 비구동 구간 동안에 로우 레벨을 갖는 상기 수직 개시 신호(FLM)가 상기 제1 메모리(MEM1)에 저장되고, 하이 레벨을 갖는 상기 제1 및 제2 클럭 신호들(SCLK1, SCLK2)이 상기 제2 및 제3 메모리(MEM2, MEM3)에 저장될 수 있다. 상기 제1 비구동 구간 이후의 구동 구간에서는 상기 로우 레벨을 갖는 상기 수직 개시 신호(FLM)에 의해 상기 표시 패널(100)의 상기 제1 스캔 시작 위치(SP1=ST1)로부터 상기 표시 패널(100)이 스캐닝될 수 있다.
반면, 제2 비구동 구간 동안에 로우 레벨을 갖는 상기 제1 클럭 신호(SCLK1)가 상기 제2 메모리(MEM2)에 저장되고, 하이 레벨을 갖는 상기 수직 개시 신호(FLM) 및 상기 제2 클럭 신호(SCLK, SCLK3)가 상기 제1 및 제3 메모리(MEM1, MEM3)에 저장될 수 있다. 상기 제2 비구동 구간 이후의 구동 구간에서는 상기 로우 레벨을 갖는 상기 제1 클럭 신호(SCLK1)에 의해 상기 표시 패널(100)의 상기 제2 스캔 시작 위치(SP2=STP)로부터 상기 표시 패널(100)이 스캐닝될 수 있다.
본 실시예에 따르면, 게이트 구동부(300A)의 입력 신호(FLM, SCLK1, SCLK2)를 이용하여 표시 패널(100)의 스캔 시작 위치(SP1, SP2, SP3)를 조절할 수 있다.
이러한 기술을 이용하여, 저주파 구동에서 데이터가 변하는 부분만 선택적으로 데이터를 업데이트하여 소비 전력을 감소시킬 수 있다.
또한, 표시 패널(100)의 특정 영역에 대해서만 화질 보상 및 수명 보상을 수행하여 표시 패널(100)의 표시 품질을 향상시킬 수 있고, 화질 보상 및 수명 보상을 위한 시간 및 소비 전력을 감소시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부(300B)를 나타내는 블록도이다. 도 13은 도 12의 디코더(330)를 나타내는 회로도이다. 도 14는 도 12의 표시 패널(100)의 스캔 시작 위치를 나타내는 개념도이다.
본 실시예에 따른 표시 장치는 게이트 구동부의 구성 및 게이트 구동부에 인가되는 신호를 제외하고는 도 1 내지 도 7의 표시 장치와 실질적으로 동일하므로, 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 반복되는 설명은 생략한다.
도 1 및 도 12 내지 도 14를 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300B), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
상기 게이트 구동부(300B)는 메모리부(320), 디코더(330), 선택부(340) 및 복수의 스테이지들(360)을 포함한다.
상기 스테이지들(360)은 복수의 게이트 신호들을 복수의 게이트 라인들(GL)에 제공한다.
상기 메모리부(320)는 상기 스테이지들(360) 중 적어도 어느 하나에 인가되는 게이트 입력 신호를 수신하고, 상기 게이트 입력 신호를 선택 신호(SEL1)로서 상기 디코더(330)에 출력한다.
상기 메모리부(320)는 상기 스테이지들(360)의 비구동 구간 동안 상기 게이트 입력 신호를 수신할 수 있다.
상기 디코더(330)는 상기 메모리부(320) 및 상기 선택부(340) 사이에 배치되어, 상기 메모리부(320)로부터 출력되는 상기 선택 신호(SEL1)를 부호화하여 부호화 선택 신호(SEL2)를 생성한다. 상기 디코더(330)는 상기 부호화 선택 신호(SEL2)를 상기 선택부(340)에 출력한다.
본 실시예에서, 상기 메모리부(320)는 제1 게이트 입력 신호(FLM, a0), 제2 게이트 입력 신호(SCLK1, a1) 및 제3 게이트 입력 신호(SCLK2, a2)를 입력받을 수 있다.
상기 디코더(330)는 상기 제1 게이트 입력 신호(a0), 상기 제2 게이트 입력 신호(a1) 및 상기 제3 게이트 입력 신호(a2)를 기초로 동시에 출력을 내지 않는 8개의 부호화 신호(R0 내지 R7)를 출력할 수 있다. 예를 들어, 상기 디코더(330)는 8개의 OR 게이트 및 3개의 인버터를 포함할 수 있다.
이와는 달리, 상기 게이트 입력 신호의 개수가 4개인 경우에, 상기 디코더는 16개의 부호화 신호를 출력할 수 있다. 이때, 상기 디코더(330)는 16개의 OR 게이트 및 4개의 인버터를 포함할 수 있다.
상기 선택부(340)는 상기 8개의 부호화 신호(R0 내지 R7)를 기초로, 상기 표시 패널(100)의 제1 스캔 시작 위치(SP1)에 대응하는 제1 시작 스테이지, 상기 표시 패널의 제2 스캔 시작 위치(SP2)에 대응하는 제2 시작 스테이지, 상기 표시 패널의 제3 스캔 시작 위치(SP3)에 대응하는 제3 시작 스테이지, 상기 표시 패널의 제4 스캔 시작 위치(SP4)에 대응하는 제4 시작 스테이지, 상기 표시 패널의 제5 스캔 시작 위치(SP5)에 대응하는 제5 시작 스테이지, 상기 표시 패널의 제6 스캔 시작 위치(SP6)에 대응하는 제6 시작 스테이지, 상기 표시 패널의 제7 스캔 시작 위치(SP7)에 대응하는 제7 시작 스테이지 및 상기 표시 패널의 제8 스캔 시작 위치(SP8)에 대응하는 제8 시작 스테이지 중 어느 하나에 상기 수직 개시 신호(FLM)를 출력한다.
상기 메모리부(320)는 상기 제1 게이트 입력 신호(FLM)를 저장하는 제1 메모리(MEM1), 상기 제2 게이트 입력 신호(SCLK1)를 저장하는 제2 메모리(MEM2) 및 상기 제3 게이트 입력 신호(SCLK2)를 저장하는 제3 메모리(MEM3)를 포함할 수 있다.
상기 메모리부(320)는 모드 선택 신호(MS)가 인가되는 게이트 전극, 상기 제1 게이트 입력 신호(FLM)가 인가되는 입력 전극 및 상기 제1 메모리(MEM1)에 연결되는 출력 전극을 포함하는 제1 모드 스위칭 소자(TM1), 상기 모드 선택 신호(MS)가 인가되는 게이트 전극, 상기 제2 게이트 입력 신호(SCLK1)가 인가되는 입력 전극 및 상기 제2 메모리(MEM2)에 연결되는 출력 전극을 포함하는 제2 모드 스위칭 소자(TM2) 및 상기 모드 선택 신호(MS)가 인가되는 게이트 전극, 상기 제3 게이트 입력 신호(SCLK2)가 인가되는 입력 전극 및 상기 제3 메모리(MEM3)에 연결되는 출력 전극을 포함하는 제3 모드 스위칭 소자(TM3)를 포함할 수 있다.
본 실시예에 따르면, 게이트 구동부(300B)의 입력 신호(FLM, SCLK1, SCLK2)를 이용하여 표시 패널(100)의 스캔 시작 위치(SP1, SP2, SP3)를 조절할 수 있다.
이러한 기술을 이용하여, 저주파 구동에서 데이터가 변하는 부분만 선택적으로 데이터를 업데이트하여 소비 전력을 감소시킬 수 있다.
또한, 표시 패널(100)의 특정 영역에 대해서만 화질 보상 및 수명 보상을 수행하여 표시 패널(100)의 표시 품질을 향상시킬 수 있고, 화질 보상 및 수명 보상을 위한 시간 및 소비 전력을 감소시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 메모리를 나타내는 회로도이다.
본 실시예에 따른 표시 장치는 게이트 구동부의 메모리의 구성을 제외하고는 도 1 내지 도 7의 표시 장치와 실질적으로 동일하므로, 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 반복되는 설명은 생략한다.
도 1 내지 도 6 및 도 15를 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
상기 게이트 구동부(300)는 메모리부(320), 선택부(340) 및 복수의 스테이지들(360)을 포함한다.
상기 스테이지들(360)은 복수의 게이트 신호들을 복수의 게이트 라인들(GL)에 제공한다.
상기 메모리부(320)는 상기 스테이지들(360) 중 적어도 어느 하나에 인가되는 게이트 입력 신호를 수신하고, 상기 게이트 입력 신호를 선택 신호(SEL)로서 상기 선택부(340)에 출력한다.
상기 메모리부(320)는 상기 스테이지들(360)의 비구동 구간 동안 상기 게이트 입력 신호를 수신할 수 있다.
상기 선택부(340)는 상기 선택 신호(SEL)를 기초로 상기 복수의 스테이지 중 스캔 시작 위치에 수직 개시 신호(FLM)를 출력한다. 상기 선택부(340)는 상기 스테이지들(360)의 구동 구간 동안 상기 복수의 스테이지 중 스캔 시작 위치에 수직 개시 신호(FLM)를 출력할 수 있다.
예를 들어, 상기 메모리부(320)는 1 bit 메모리를 포함할 수 있다. 상기 1 bit 메모리는 6개의 메모리 스위칭 소자(M1 내지 M6)를 포함할 수 있다.
제1 메모리 스위칭 소자(M1)는 제1 노드(Q1)에 연결되는 제어 전극, 제2 노드(Q2)에 연결되는 입력 전극 및 접지에 연결되는 출력 전극을 포함한다.
제2 메모리 스위칭 소자(M2)는 상기 제1 노드(Q1)에 연결되는 제어 전극, 전원 전압(VDD)이 인가되는 입력 전극 및 상기 제2 노드(Q2)에 연결되는 출력 전극을 포함한다.
제3 메모리 스위칭 소자(M3)는 상기 제2 노드(Q2)에 연결되는 제어 전극, 상기 제1 노드(Q1)에 연결되는 입력 전극 및 접지에 연결되는 출력 전극을 포함한다.
제4 메모리 스위칭 소자(M4)는 상기 제2 노드(Q2)에 연결되는 제어 전극, 상기 전원 전압(VDD)이 인가되는 입력 전극 및 상기 제1 노드(Q1)에 연결되는 출력 전극을 포함한다.
제5 메모리 스위칭 소자(M5)는 워드 라인(WL)에 연결되는 제어 전극, 제2 비트 라인(BL2)에 연결되는 입력 전극 및 상기 제2 노드(Q2)에 연결되는 출력 전극을 포함한다.
제6 메모리 스위칭 소자(M6)는 워드 라인(WL)에 연결되는 제어 전극, 제1 비트 라인(BL1)에 연결되는 입력 전극 및 상기 제1 노드(Q1)에 연결되는 출력 전극을 포함한다.
본 실시예에 따르면, 게이트 구동부(300)의 입력 신호(FLM, SCLK1, SCLK2, SCLK3)를 이용하여 표시 패널(100)의 스캔 시작 위치(SP1, SP2, SP3, SP4)를 조절할 수 있다.
이러한 기술을 이용하여, 저주파 구동에서 데이터가 변하는 부분만 선택적으로 데이터를 업데이트하여 소비 전력을 감소시킬 수 있다.
또한, 표시 패널(100)의 특정 영역에 대해서만 화질 보상 및 수명 보상을 수행하여 표시 패널(100)의 표시 품질을 향상시킬 수 있고, 화질 보상 및 수명 보상을 위한 시간 및 소비 전력을 감소시킬 수 있다.
도 16은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 메모리를 나타내는 회로도이다.
본 실시예에 따른 표시 장치는 게이트 구동부의 메모리의 구성을 제외하고는 도 1 내지 도 7의 표시 장치와 실질적으로 동일하므로, 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 반복되는 설명은 생략한다.
도 1 내지 도 6 및 도 16을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
상기 게이트 구동부(300)는 메모리부(320), 선택부(340) 및 복수의 스테이지들(360)을 포함한다.
상기 스테이지들(360)은 복수의 게이트 신호들을 복수의 게이트 라인들(GL)에 제공한다.
상기 메모리부(320)는 상기 스테이지들(360) 중 적어도 어느 하나에 인가되는 게이트 입력 신호를 수신하고, 상기 게이트 입력 신호를 선택 신호(SEL)로서 상기 선택부(340)에 출력한다.
상기 메모리부(320)는 상기 스테이지들(360)의 비구동 구간 동안 상기 게이트 입력 신호를 수신할 수 있다.
상기 선택부(340)는 상기 선택 신호(SEL)를 기초로 상기 복수의 스테이지 중 스캔 시작 위치에 수직 개시 신호(FLM)를 출력한다. 상기 선택부(340)는 상기 스테이지들(360)의 구동 구간 동안 상기 복수의 스테이지 중 스캔 시작 위치에 수직 개시 신호(FLM)를 출력할 수 있다.
예를 들어, 상기 메모리부(320)는 1 bit 메모리를 포함할 수 있다. 상기 1 bit 메모리는 2개의 메모리 스위칭 소자(TB1 및 TB2)를 포함할 수 있다.
제1 메모리 스위칭 소자(TB1)는 입력 신호(MIN)가 인가되는 제어 전극, 제1 전원 전압(VDD)이 인가되는 입력 전극 및 출력 신호(MOUT)가 출력되는 출력 전극을 포함한다.
제2 메모리 스위칭 소자(TB2)는 상기 입력 신호(MIN)가 인가되는 제어 전극, 제2 전원 전압(VSS)이 인가되는 입력 전극 및 출력 신호(MOUT)가 출력되는 출력 전극을 포함한다.
본 실시예에 따르면, 게이트 구동부(300)의 입력 신호(FLM, SCLK1, SCLK2, SCLK3)를 이용하여 표시 패널(100)의 스캔 시작 위치(SP1, SP2, SP3, SP4)를 조절할 수 있다.
이러한 기술을 이용하여, 저주파 구동에서 데이터가 변하는 부분만 선택적으로 데이터를 업데이트하여 소비 전력을 감소시킬 수 있다.
또한, 표시 패널(100)의 특정 영역에 대해서만 화질 보상 및 수명 보상을 수행하여 표시 패널(100)의 표시 품질을 향상시킬 수 있고, 화질 보상 및 수명 보상을 위한 시간 및 소비 전력을 감소시킬 수 있다.
도 17은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 메모리를 나타내는 회로도이다.
본 실시예에 따른 표시 장치는 게이트 구동부의 메모리의 구성을 제외하고는 도 1 내지 도 7의 표시 장치와 실질적으로 동일하므로, 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 반복되는 설명은 생략한다.
도 1 내지 도 6 및 도 17을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
상기 게이트 구동부(300)는 메모리부(320), 선택부(340) 및 복수의 스테이지들(360)을 포함한다.
상기 스테이지들(360)은 복수의 게이트 신호들을 복수의 게이트 라인들(GL)에 제공한다.
상기 메모리부(320)는 상기 스테이지들(360) 중 적어도 어느 하나에 인가되는 게이트 입력 신호를 수신하고, 상기 게이트 입력 신호를 선택 신호(SEL)로서 상기 선택부(340)에 출력한다.
상기 메모리부(320)는 상기 스테이지들(360)의 비구동 구간 동안 상기 게이트 입력 신호를 수신할 수 있다.
상기 선택부(340)는 상기 선택 신호(SEL)를 기초로 상기 복수의 스테이지 중 스캔 시작 위치에 수직 개시 신호(FLM)를 출력한다. 상기 선택부(340)는 상기 스테이지들(360)의 구동 구간 동안 상기 복수의 스테이지 중 스캔 시작 위치에 수직 개시 신호(FLM)를 출력할 수 있다.
예를 들어, 상기 메모리부(320)는 1 bit 메모리를 포함할 수 있다. 상기 1 bit 메모리는 하나의 메모리 스위칭 소자(TC) 및 하나의 캐패시터(CC)를 포함할 수 있다.
제1 메모리 스위칭 소자(TC)는 워드 라인(WL)에 연결되는 제어 전극, 비트 라인(BL)에 연결되는 입력 전극 및 캐패시터(CC)의 제1 단에 연결되는 출력 전극을 포함한다.
상기 캐패시터(CC)는 상기 제1 메모리 스위칭 소자(TC)의 출력 전극에 연결되는 제1 단 및 접지에 연결되는 제2 단을 포함한다.
본 실시예에 따르면, 게이트 구동부(300)의 입력 신호(FLM, SCLK1, SCLK2, SCLK3)를 이용하여 표시 패널(100)의 스캔 시작 위치(SP1, SP2, SP3, SP4)를 조절할 수 있다.
이러한 기술을 이용하여, 저주파 구동에서 데이터가 변하는 부분만 선택적으로 데이터를 업데이트하여 소비 전력을 감소시킬 수 있다.
또한, 표시 패널(100)의 특정 영역에 대해서만 화질 보상 및 수명 보상을 수행하여 표시 패널(100)의 표시 품질을 향상시킬 수 있고, 화질 보상 및 수명 보상을 위한 시간 및 소비 전력을 감소시킬 수 있다.
이상에서 설명한 본 발명에 따른 게이트 구동부, 표시 장치 및 표시 패널의 구동 방법에 따르면, 표시 패널의 스캔 시작 위치를 조절할 수 있다. 따라서, 표시 장치의 소비 전력을 감소시키고, 표시 패널의 표시 품질을 향상시킬 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 패널 200: 타이밍 컨트롤러
300, 300A, 300B: 게이트 구동부 320: 메모리부
330: 디코더 340: 선택부
400: 감마 기준 전압 생성부 500: 데이터 구동부

Claims (20)

  1. 복수의 게이트 신호들을 복수의 게이트 라인들에 제공하는 복수의 스테이지들;
    상기 스테이지들 중 적어도 어느 하나에 인가되는 게이트 입력 신호를 수신하고, 상기 게이트 입력 신호를 선택 신호로 출력하는 메모리부; 및
    상기 선택 신호를 기초로 상기 복수의 스테이지 내의 복수의 스캔 시작 위치 중 하나에 수직 개시 신호를 출력하는 선택부를 포함하는 게이트 구동 장치.
  2. 제1항에 있어서, 상기 메모리부는 상기 스테이지들의 비구동 구간 동안 상기 게이트 입력 신호를 수신하는 것을 특징으로 하는 게이트 구동 장치.
  3. 제2항에 있어서, 상기 메모리부는
    제1 게이트 입력 신호를 저장하고 제1 스캔 시작 위치에 대응하는 제1 시작 스테이지에 연결되는 제1 메모리; 및
    제2 게이트 입력 신호를 저장하고 제2 스캔 시작 위치에 대응하는 제2 시작 스테이지에 연결되는 제2 메모리를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  4. 제3항에 있어서, 상기 메모리부는
    모드 선택 신호가 인가되는 게이트 전극, 상기 제1 게이트 입력 신호가 인가되는 입력 전극 및 상기 제1 메모리에 연결되는 출력 전극을 포함하는 제1 모드 스위칭 소자; 및
    상기 모드 선택 신호가 인가되는 게이트 전극, 상기 제2 게이트 입력 신호가 인가되는 입력 전극 및 상기 제2 메모리에 연결되는 출력 전극을 포함하는 제2 모드 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  5. 제4항에 있어서, 상기 모드 선택 신호는 상기 스테이지의 비구동 구간 내에 상기 제1 모드 스위칭 소자 및 상기 제2 모드 스위칭 소자를 턴 온시키는 것을 특징으로 하는 게이트 구동 장치.
  6. 제3항에 있어서, 상기 선택부는
    상기 메모리부에 연결되는 제어 전극, 상기 수직 개시 신호가 인가되는 입력 전극 및 상기 스테이지들 중 현재 스테이지에 연결되는 출력 전극을 포함하는 제1 선택 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  7. 제6항에 있어서, 상기 선택부는
    상기 메모리부에 연결되는 제어 전극, 상기 스테이지들 중 이전 스테이지에 연결되는 입력 전극 및 상기 스테이지들 중 상기 현재 스테이지에 연결되는 출력 전극을 포함하는 제2 선택 스위칭 소자를 더 포함하는 것을 특징으로 하는 게이트 구동 장치.
  8. 제7항에 있어서, 상기 제1 선택 스위칭 소자 및 상기 제2 선택 스위칭 소자는 상보적으로 턴 온 및 턴 오프되는 것을 특징으로 하는 게이트 구동 장치.
  9. 제7항에 있어서, 상기 선택부는
    모드 선택 신호가 인가되는 제어 전극, 상기 수직 개시 신호가 인가되는 입력 전극 및 상기 제1 선택 스위칭 소자에 연결되는 출력 전극을 포함하는 제3 모드 스위칭 소자를 더 포함하는 것을 특징으로 하는 게이트 구동 장치.
  10. 제3항에 있어서, 모드 선택 신호가 인가되는 제어 전극, 상기 게이트 입력 신호가 인가되는 입력 전극 및 상기 스테이지들에 연결되는 출력 전극을 포함하는 제4 모드 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  11. 제2항에 있어서, 상기 메모리부 및 상기 선택부 사이에 배치되어, 상기 메모리부로부터 출력되는 상기 선택 신호를 부호화하여 상기 선택부에 출력하는 디코더를 더 포함하는 것을 특징으로 하는 게이트 구동 장치.
  12. 제2항에 있어서, 상기 메모리부는 복수의 게이트 입력 신호들을 수신하고,
    상기 게이트 입력 신호들은 상기 수직 개시 신호, 제1 클럭 신호 및 제2 클럭 신호를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  13. 복수의 게이트 신호들을 복수의 게이트 라인들에 제공하는 복수의 스테이지들, 상기 스테이지들 중 적어도 어느 하나에 인가되는 게이트 입력 신호를 수신하고, 상기 게이트 입력 신호를 선택 신호로 출력하는 메모리부 및 상기 선택 신호를 기초로 상기 복수의 스테이지 내의 복수의 스캔 시작 위치 중 하나에 수직 개시 신호를 출력하는 선택부를 포함하는 게이트 구동부;
    복수의 데이터 전압들을 복수의 데이터 라인들에 출력하는 데이터 구동부; 및
    상기 게이트 신호들 및 상기 데이터 전압들을 기초로 영상을 표시하는 표시 패널을 포함하는 표시 장치.
  14. 제13항에 있어서, 상기 메모리부는 상기 스테이지들의 비구동 구간 동안 상기 게이트 입력 신호를 수신하는 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서, 상기 메모리부는 제1 게이트 입력 신호, 제2 게이트 입력 신호 및 제3 게이트 입력 신호를 입력받고,
    상기 선택부는 상기 제1 게이트 입력 신호, 상기 제2 게이트 입력 신호 및 상기 제3 게이트 입력 신호를 기초로, 상기 표시 패널의 제1 스캔 시작 위치에 대응하는 제1 시작 스테이지, 상기 표시 패널의 제2 스캔 시작 위치에 대응하는 제2 시작 스테이지 및 상기 표시 패널의 제3 스캔 시작 위치에 대응하는 제3 시작 스테이지 중 어느 하나에 상기 수직 개시 신호를 출력하는 것을 특징으로 하는 표시 장치.
  16. 제14항에 있어서, 상기 메모리부는 제1 게이트 입력 신호, 제2 게이트 입력 신호, 제3 게이트 입력 신호 및 제4 게이트 입력 신호를 입력받고,
    상기 선택부는 상기 제1 게이트 입력 신호, 상기 제2 게이트 입력 신호, 상기 제3 게이트 입력 신호 및 상기 제4 게이트 입력 신호를 기초로, 상기 표시 패널의 제1 스캔 시작 위치에 대응하는 제1 시작 스테이지, 상기 표시 패널의 제2 스캔 시작 위치에 대응하는 제2 시작 스테이지, 상기 표시 패널의 제3 스캔 시작 위치에 대응하는 제3 시작 스테이지 및 상기 표시 패널의 제4 스캔 시작 위치에 대응하는 제4 시작 스테이지 중 어느 하나에 상기 수직 개시 신호를 출력하는 것을 특징으로 하는 표시 장치.
  17. 제14항에 있어서, 상기 게이트 구동부는
    상기 메모리부 및 상기 선택부 사이에 배치되어, 상기 메모리부로부터 출력되는 상기 선택 신호를 부호화 하여 상기 선택부에 출력하는 디코더를 더 포함하는 것을 특징으로 하는 표시 장치.
  18. 제17항에 있어서, 상기 메모리부는 제1 게이트 입력 신호, 제2 게이트 입력 신호 및 제3 게이트 입력 신호를 입력받고,
    상기 디코더는 상기 제1 게이트 입력 신호, 상기 제2 게이트 입력 신호 및 상기 제3 게이트 입력 신호를 기초로 부호화 선택 신호를 생성하고,
    상기 선택부는 상기 부호화 선택 신호를 기초로, 상기 표시 패널의 제1 스캔 시작 위치에 대응하는 제1 시작 스테이지, 상기 표시 패널의 제2 스캔 시작 위치에 대응하는 제2 시작 스테이지, 상기 표시 패널의 제3 스캔 시작 위치에 대응하는 제3 시작 스테이지, 상기 표시 패널의 제4 스캔 시작 위치에 대응하는 제4 시작 스테이지, 상기 표시 패널의 제5 스캔 시작 위치에 대응하는 제5 시작 스테이지, 상기 표시 패널의 제6 스캔 시작 위치에 대응하는 제6 시작 스테이지, 상기 표시 패널의 제7 스캔 시작 위치에 대응하는 제7 시작 스테이지 및 상기 표시 패널의 제8 스캔 시작 위치에 대응하는 제8 시작 스테이지 중 어느 하나에 상기 수직 개시 신호를 출력하는 것을 특징으로 하는 표시 장치.
  19. 메모리부는 게이트 구동부의 복수의 스테이지들 중 어느 하나에 인가되는 게이트 입력 신호를 수신하고, 상기 게이트 입력 신호를 선택 신호로 출력하는 단계;
    상기 선택 신호를 기초로 복수의 스테이지 내의 복수의 스캔 시작 위치 중 하나를 설정하는 단계;
    상기 설정된 스캔 시작 위치로부터 표시 패널에 게이트 신호들을 출력하는 단계;
    상기 표시 패널에 데이터 전압들을 출력하는 단계; 및
    상기 게이트 신호들 및 상기 데이터 전압들을 기초로 영상을 출력하는 단계를 포함하는 표시 패널의 구동 방법.
  20. 제19항에 있어서, 상기 메모리부는 상기 스테이지들의 비구동 구간 동안 상기 게이트 입력 신호를 수신하는 것을 특징으로 하는 표시 패널의 구동 방법.
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