KR102108516B1 - MIP(memory inside pixel) 디스플레이를 포함하는 장치 - Google Patents

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장진웅
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Abstract

본 개시(disclosure)는 MIP(memory inside pixel) 디스플레이를 포함하는 전자 장치에 관한 것으로, 전자 장치는 적어도 하나 이상의 비트 값들을 포함하는 제1 비디오 데이터를 수신하고, 상기 적어도 하나 이상의 비트 값들 각각에 대응하는 할당된 기간이 서로 다른 클락(clock) 신호들을 최하위 비트(least significant bit, LSB)부터 최상위 비트(most significant bit, MSB) 순서로 생성하고, 상기 생성된 클락 신호들 각각에 대한 응답으로, 상기 적어도 하나 이상의 비트 값들 각각을 제1 메모리로부터 판독하여 제어 데이터를 결정하도록 구성된 컨트롤러, 상기 제1 비디오 데이터의 적어도 하나 이상의 비트 값들을 저장하는 제1 메모리 및 상기 제어 데이터에 기반하여 화소(pixel, PX)의 발광을 조절하도록 구성된 화소회로를 포함할 수 있다.

Description

MIP(memory inside pixel) 디스플레이를 포함하는 장치{DEVICE WITH MIP(MEMORY INSIDE PIXEL) DISPLAY}
본 개시(disclosure)는 MIP(memory inside pixel) 디스플레이를 포함하는 장치에 관한 것이다.
MIPI®(mobile industry processor interface)는 휴대용 전자 장치를 위한 최근의 디스플레이 표준으로서, 두 개의 디스플레이 표준들, 즉 비디오 모드(video mode)와 명령 모드(command mode)를 지원한다.
비디오 모드에서, 프레임 데이터는 실시간으로 호스트로부터 디스플레이 드라이버 IC로 전송된다. 상기 비디오모드에서, 디스플레이 드라이버 IC로 전송될 영상이 정지 영상인 경우에도, 호스트는 동일한 상기 정지 영상을 계속 상기 디스플레이 드라이버 IC로 전송한다. 따라서, 상기 호스트의 전력 소모는 증가한다.
명령 모드에서 프레임 데이터의 전송 시작은 TE(tearing effect) 신호에 의해 제어된다. 디스플레이에 정지 영상(still image)을 디스플레이하고자 할 때, 디스플레이 드라이버 IC는 상기 디스플레이 드라이버 IC에 내장된 프레임 버퍼에 저장된 상기 정지 영상을 주기적으로 리드하고, 리드된 정지 영상을 상기 디스플레이로 전송한다. 이와 같은 동작을 패널 셀프 리프레쉬(panel self refresh)라고 한다. 다만, 커맨드 모드는 추가적인 프레임 메모리가 있어야 하므로 IC 개발의 사이즈 및 가격에 영향이 있다는 단점이 있다.
한편, 종래의 디스플레이는 상술한 바와 같이, 정지된 이미지의 출력을 유지하기 위해 지속적으로 화면 Refresh 해줘야 하는 반면, MIP(memory inside pixel)　디스플레이는 각 픽셀 안에 메모리를 가지고 있어서 한번 이미지를 표시한 후 화면 Refresh 없이 표시된 이미지를 유지할 수 있다.
MIP 환경에서 비디오 모드 구동 시, 호스트는 계속하여 디스플레이 드라이버 IC로 데이터를 전송하기 때문에 호스트에 부담이 가중되고, 호스트의 전력 소모는 증가한다는 단점이 있다. 또한, MIP 환경에서 커맨드 모드로 구동 시, 전송량을 예측할 수 없으므로 구현하기 위해 추가적인 메모리가 필요하다는 단점이 있을 수 있다.
상술한 바와 같은 논의를 바탕으로, 본 개시(disclosure)는, MIP(memory inside pixel) 디스플레이에서 소비전력을 개선하기 위한 방법 및 그 전자 장치를 제공한다.
본 개시(disclosure)의 다양한 실시 예들에 따르면, 전자 장치는 적어도 하나 이상의 비트 값들을 포함하는 제1 비디오 데이터를 수신하고, 상기 적어도 하나 이상의 비트 값들 각각에 대응하는 할당된 기간이 서로 다른 클락(clock) 신호들을 최하위 비트(least significant bit, LSB)부터 최상위 비트(most significant bit, MSB) 순서로 생성하고, 상기 생성된 클락 신호들 각각에 대한 응답으로, 상기 적어도 하나 이상의 비트 값들 각각을 제1 메모리로부터 판독하여 제어 데이터를 결정하도록 구성된 컨트롤러, 상기 제1 비디오 데이터의 적어도 하나 이상의 비트 값들을 저장하는 제1 메모리 및 상기 제어 데이터에 기반하여 화소(pixel, PX)의 발광을 조절하도록 구성된 화소회로를 포함하는 회로를 포함할 수 있다.
본 개시(disclosure)의 다양한 실시 예들에 따른 방법 및 그 전자 장치는, PWM(pulse width modulation) 구동으로 디스플레이되는 데이터 내 비트열의 최상위 비트(most significant bit, MSB)와 최하위 비트(least significant bit, LSB)의 위치를 조정하고, 비트열 판독에 있어 상대적으로 긴 시간이 배정되는 MSB에 대하여 별도의 저장 장치를 추가함으로써, 장치의 시스템 레벨에서의 소비 전력을 감소할 수 있게 한다. 또한, 본 개시는 메모리에 데이터 쓰기(write) 속도가 빠른 MIPI(mobile industry processor interface) 명령 모드(command mode)에서, MIP(memory inside pixel)회로 내 메모리에 저장된 비트열 판독 시간과 데이터 쓰기 시간 간 차이로 인해 발생할 수 있는 문제(예: 스크린 티어링(screen tearing))를 방지할 수 있게 한다.
본 개시에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 다양한 실시예들에 따른 표시 장치의 제조 공정을 개략적으로 나타낸 도면이다.
도 2은 다양한 실시예들에 따른 전자 장치의 일 예이다.
도 3은 다양한 실시예들에 따른 전자 장치의 다른 예이다.
도 4는 다양한 실시예들에 따른 전자 장치의 전류 공급부, 화소(pixel, PX)을 구동하기 위한 회로도를 설명하는 일 예이다.
도 5는 다양한 실시예들에 따른 일반적인 클락(clock) 신호의 구동 타이밍(timing)을 나타내는 일 예이다.
도 6는 다양한 실시예들에 따른 일반적인 클락 신호의 구동 타이밍을 나타내는 다른 예이다.
도 7은 다양한 실시예들에 따른 클락 신호 구동에 따른 MPIP(mobile industry processor interface) 비디오 모드(video mode)와 명령 모드(command mode)에서의 디스플레이 동작의 일 예이다.
도 8은 다양한 실시 예들에 따른 클락 신호 구동 타이밍 변경에 따른 동작을 나타내는 일 예이다.
도 9는 다양한 실시 예들에 따른 MIP(memory inside pixel)회로 내 추가 메모리를 포함한 전자 장치의 일 예이다.
본 개시에서 사용되는 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 용어들은 본 개시에 기재된 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 본 개시에 사용된 용어들 중 일반적인 사전에 정의된 용어들은, 관련 기술의 문맥상 가지는 의미와 동일 또는 유사한 의미로 해석될 수 있으며, 본 개시에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 개시에서 정의된 용어일지라도 본 개시의 실시 예들을 배제하도록 해석될 수 없다.
이하에서 설명되는 본 개시의 다양한 실시 예들에서 하드웨어적인 접근 방법을 예시로서 설명한다. 하지만, 본 개시의 다양한 실시 예들에서 하드웨어와 소프트웨어를 모두 사용하는 기술을 포함하고 있으므로, 본 개시의 다양한 실시 예들이 소프트웨어 기반의 접근 방법을 제외하는 것은 아니다.
이하 설명에서 사용되는 데이터의 표시에 관련된 변수(예: 파라미터(parameter))을 지칭하는 용어, 발명의 동작을 수행하는데 사용되는 객체(예: 전자 장치, 표시 장치, 디스플레이 장치 등)를 지칭하는 용어, 장치의 구성요소를 지칭하는 용어(예: 회로, 화소회로, 화소, 구동회로, 컨트롤러, 프로세서, 제어부 등) 등은 설명의 편의를 위해 예시된 것이다. 따라서, 본 개시가 후술되는 용어들에 한정되는 것은 아니며, 동등한 기술적 의미를 가지는 다른 용어가 사용될 수 있다.
도 1은 다양한 실시예들에 따른 표시 장치의 제조 공정을 개략적으로 나타낸 도면이다. 도 1을 참고하면, 일 실시예에 따른 표시장치(30)는 발광소자 어레이(10) 및 구동회로 기판(20)을 포함할 수 있다.
발광소자 어레이(10)는 구동회로 기판(20)과 결합될 수 있다. 발광소자 어레이(10)는 복수의 발광소자들을 포함할 수 있다. 발광소자는 발광다이오드(light emitting diode, LED)일 수 있다. 반도체 웨이퍼(silicon wafer, SW) 상에 복수의 발광다이오드들을 성장시킴으로써 적어도 하나의 발광소자 어레이(10)들이 제조될 수 있다. 따라서, 발광다이오드를 개별적으로 구동회로 기판(20)에 이송할 필요없이 발광소자 어레이(10)를 구동회로 기판(20)과 결합함으로써 표시장치(30)가 제조될 수 있다.
구동회로 기판(20)에는 발광소자 어레이(10) 상의 발광다이오드 각각에 대응하는 화소회로가 배열될 수 있다. 발광소자 어레이(10) 상의 발광다이오드와 구동회로 기판(20) 상의 화소회로는 전기적으로 연결되어 화소(pixel, PX)를 구성할 수 있다.
도 2은 다양한 실시예들에 따른 전자 장치의 일 예이다. 도 3은 다양한 실시예들에 따른 전자 장치의 다른 예이다. 도 2 및 도 3을 참고하면, 표시장치(30)는 화소부(110), 구동부(120) 및 병렬 직렬 컨버터(130)를 포함할 수 있다.
화소부(110)는 1 내지 2n 그레이 스케일들을 표시할 수 있는 n 비트 디지털 영상신호를 사용하여 영상을 표시할 수 있다. 화소부(110)는 소정 패턴, 예를 들어, 매트릭스 형, 지그재그 형 등 다양한 패턴으로 배열된 복수의 화소(pixel, PX)들을 포함할 수 있다. 화소(PX)는 하나의 색을 방출하며, 예를 들어, 적색, 청색, 녹색, 백색 중 하나의 색을 방출할 수 있다. 화소(PX)는 적색, 청색, 녹색, 백색 외의 다른 색을 방출할 수도 있다.
화소(PX)는 발광소자를 포함할 수 있다. 발광소자는 자발광소자일 수 있다. 예를 들어, 발광소자는 발광다이오드(LED)일 수 있다. 발광소자는 마이크로 내지 나노 단위 크기의 발광다이오드(LED)일 수 있다. 발광소자는 단일 피크 파장을 발광하거나, 복수의 피크 파장을 발광할 수 있다.
화소(PX)는 발광소자와 연결된 화소회로를 더 포함할 수 있다. 화소회로는 적어도 하나의 박막 트랜지스터 및 적어도 하나의 커패시터 등을 포함할 수 있다. 화소회로는 기판 상의 반도체 적층 구조에 의해 구현될 수 있다.
화소(PX)는 프레임 단위로 동작할 수 있다. 각 프레임은 데이터 기입 기간 및 발광 기간을 포함할 수 있다. 데이터 기입 기간에 소정 비트의 디지털 데이터가 화소(PX)에 인가되어 저장될 수 있다. 발광 기간에 저장된 소정 비트의 디지털 데이터가 클럭 신호에 동기되어 판독되고, 디지털 데이터는 PWM(pulse width modulation) 신호로 변환되어 화소(PX)는 계조를 표현할 수 있다.
한편, 본 발명의 일 실시예에 따르면, 하나의 프레임(frame)은 복수의 서브프레임(subframe)들로 구성될 수 있다. 이 경우에도, 각 서브프레임은 데이터 기입 기간 및 발광 기간을 포함할 수 있고, 서브프레임의 발광 기간은 디지털 데이터의 각 비트에 할당된 시간의 합일 수 있다.
구동부(120)는 화소부(110)를 구동 및 제어할 수 있다. 구동부(120)는 제어부(121), 감마 설정부(123), 데이터 구동부(125), 전류 공급부(127) 및 클락(clock, CK) 생성부(129)를 포함할 수 있다.
제어부(121)는 한 프레임의 입력 영상데이터(DATA1)를 외부(예를 들어, 그래픽 제어기)로부터 제공받고, 감마 설정부(123)로부터 보정 값을 제공받아, 보정 값을 이용하여 입력 영상데이터(DATA1)에 감마 보정을 수행함으로써 보정 영상데이터를 생성할 수 있다.
제어부(121)는 한 프레임의 보정 영상데이터로부터 화소(PX)별로 계조를 추출하고, 추출된 계조를 미리 정해진 일정 비트수(예를 들어, n 비트)의 디지털 데이터(DATA2)로 변환할 수 있다.
제어부(121)는 n 비트 디지털데이터를 데이터구동부(125)로 출력할 수 있다. 프레임의 시간(길이)은 n 비트 디지털데이터의 각 비트에 할당된 시간의 합과 동일할 수 있다. 각 비트에 할당된 시간은 동일 또는 상이할 수 있다.
감마 설정부(123)는 감마 곡선을 이용하여 감마 값을 설정하고, 설정된 감마 값에 의해 영상데이터의 보정 값을 설정하고, 설정된 보정 값을 제어부(121)로 출력할 수 있다. 감마 설정부(123)는 제어부(121)와 별도의 회로로 구비될 수 있고, 제어부(121)에 포함되도록 구비될 수도 있다.
데이터 구동부(125)는 제어부(121)로부터 프레임 단위로 n 비트 디지털데이터를 수신하여 화소부(110)의 각 화소(PX)로 전달할 수 있다. 데이터 구동부(125)는 라인 버퍼 및 쉬프트 레지스터 회로를 포함할 수 있다. 라인 버퍼는 1 라인 버퍼 또는 2 라인 버퍼일 수 있다. 데이터 구동부(125)는 라인 단위(행 단위)로 프레임마다 각 화소에 n 비트 디지털데이터를 제공할 수 있다.
클락 생성부(129)는 한 프레임 동안 n 개의 클락 신호를 생성하여 화소(PX)들로 출력할 수 있다. 일 실시 예에서, 상기 클락 신호를 수직 동기 신호(Vsync)일 수 있다. n 개의 클락 신호는 비트 데이터의 각 비트에 대응하게 출력될 수 있다. 클락 신호의 신호폭(길이 또는 온(ON) 시간)은 n 비트 디지털데이터의 각 비트에 할당된 시간에 따라 결정될 수 있다. 클락 생성부(129)는 프레임마다 n 개의 클락 신호를 클락선(CL)으로 순차 공급할 수 있다.
구동부(120)의 각 구성요소는 각각 별개의 집적 회로 칩 또는 하나의 집적 회로 칩의 형태로 형성되어 화소부(110)가 형성된 기판 위에 직접 장착되거나, 연성인쇄회로필름(flexible printed circuit film) 위에 장착되거나 TCP(tape carrier package)의 형태로 기판에 부착되거나, 기판에 직접 형성될 수도 있다. 일 실시예에서, 제어부(121), 감마 설정부(123), 데이터 구동부(125)는 집적 회로 칩의 형태로 화소부(110)와 연결되고, 전류 공급부(127) 및 클락 생성부(129)는 기판에 직접 형성될 수 있다.
병렬 직렬 컨버터(130)는 클락 생성부(129)에서 비트별(예로, MSB, LSB) 병렬적으로 생성된 n 개의 클락 신호를 직렬 신호로 변환하기 위한 구성이다. 병렬 직렬 컨버터(130)는 OR 게이트를 포함하는 논리회로를 포함하는 구성요소일 수 있다.
도 4는 다양한 실시예들에 따른 전자 장치의 전류 공급부, 화소(pixel, PX)을 구동하기 위한 회로도를 설명하는 일 예이다. 도 4를 참조하면, 회로는 전류 공급부(127), 화소(PX)를 포함할 수 있다.
전류 공급부(127)는 제1 트랜지스터(51), 제2 트랜지스터(53), 연산 증폭기(Operational Amplifier)(55) 및 가변저항(57)을 포함할 수 있다.
제1 트랜지스터(51)는 게이트가 화소(PX)에 연결되고, 제1 단자가 전원전압(VDD) 공급원과 연결되고, 제2 단자가 게이트 및 제2 트랜지스터(55)의 제1 단자에 연결된다.
제2 트랜지스터(53)는 게이트가 연산 증폭기(55)의 출력단에 연결되고, 제1 단자가 제1 트랜지스터(51)의 제2 단자에 연결되고, 제2 단자가 연산 증폭기(55)의 제2 입력단(-)에 연결된다.
연산 증폭기(55)의 제1 입력단(+)은 기준전압(Vref)의 공급원과 연결되고, 제2 입력단(-)은 가변저항(57)과 연결된다. 연산 증폭기(55)의 출력단은 제2 트랜지스터(53)의 게이트에 연결된다. 제1 입력단(+)에 기준전압(Vref)이 인가되면, 제1 입력단(+)과 제2 입력단(-)과 출력단 간의 전압 차에 의한 출력단의 전압에 따라 제2 트랜지스터(53)가 턴온 또는 턴오프될 수 있다.
가변 저항(57)은 제어부(121)로부터의 제어신호(SC)에 따라 저항값이 결정될 수 있다. 가변 저항(57)의 저항값에 따라 연산 증폭기(55)의 출력단 전압이 변경되고, 전원전압(VDD)으로부터 턴온된 제1 트랜지스터(51)와 제2 트랜지스터(53)를 따라 흐르는 전류(Iref)가 결정될 수 있다.
전류 공급부(127)는 화소(PX) 내 트랜지스터와 전류 미러를 구성함으로써 화소(PX)에 전류(Iref)에 대응한 구동전류를 공급할 수 있다. 구동전류는 화소부(110)의 전체 휘도(밝기)를 결정할 수 있다.
전술된 실시예에서 전류 공급부(127)가 P타입 트랜지스터로 구현된 제1 트랜지스터(51) 및 N타입 트랜지스터로 구현된 제2 트랜지스터(53)를 포함하는 예를 도시하였으나, 본 발명의 실시예는 이에 한정되지 않고, 제1 트랜지스터(51) 및 제2 트랜지스터(53)를 다른 타입의 트랜지스터로 구현하고, 그에 대응한 연산 증폭기를 구성하여 전류 공급부(127)를 구성할 수 있다.
도 4의 실시예에서 전류 공급부(127)는 하나의 화소(PX)에 연결되어 있으나, 전류 공급부(127)는 복수의 화소(PX)들에 공유될 수 있다. 예를 들어, 도 4b에 도시된 바와 같이, 전류 공급부(127)의 제1 트랜지스터(51)는 화소부(110)의 모든 화소(PX)들 각각의 제1 트랜지스터(501)와 전기적으로 연결되어 전류 미러 회로를 구성할 수 있다. 다른 실시예에서, 행마다 전류 공급부(127)가 구비되고, 각 행의 전류 공급부(127)를 동일 행의 복수의 화소(PX)들이 공유할 수 있다.
화소(PX)는 발광소자(emitting diode, ED) 및 이에 연결된 제1 화소회로(40)와 제2 화소회로(50)를 포함하는 화소회로를 포함할 수 있다. 제1 화소회로(40)는 저전압 구동 회로이고, 제2 화소회로(50)는 고전압 구동 회로일 수 있다. 제1 화소회로(40)는 복수의 로직 회로로 구현될 수 있다.
발광소자(ED)는 한 프레임마다 데이터 구동부(125)로부터 제공되는 영상데이터의 비트 값(논리 레벨)에 기초하여 선택적으로 발광 또는 비발광됨으로써 한 프레임 내에서 발광 시간이 조절되어 계조를 표시할 수 있다.
제1 화소회로(40)는 프레임마다 데이터 기입 기간에 데이터 구동부(125)로부터 인가되는 n 비트 디지털데이터의 비트 값을 저장하고, 발광 기간에 n 개의 비트 값 및 클락 신호를 기초로 제1 PWM 신호를 생성할 수 있다. 제1 화소회로(40)는 PWM 컨트롤러(401) 및 메모리(403)를 포함할 수 있다. 이때, 클락 신호는 클락 생성부(129)에서 병렬적으로 생성된 n 개의 클락 신호가 병렬 직렬 컨버터(130)를 통해 직렬의 신호로 변환된 직렬 클락 신호일 수 있다. 클락 생성부(129)는 제1 화소회로(40) 내 PWM 컨트롤러(401) 및 메모리(403) 각각에 클락 신호를 송신할 수 있다.
본 발명의 일 실시예에 따르면, 프레임은 서브프레임을 포함할 수 있다. 이때, 발광소자(ED)는 서브프레임마다 제공되는 영상데이터의 비트 값에 기초하여 발광 또는 비발광될 수 있고, 제1 화소회로(40)는 서브프레임마다 데이터 기입 기간에 데이터 구동부(125)로부터 인가되는 데이터의 비트 값을 저장하고, 발광 기간에 비트 값 및 클락 신호를 기초로 제1 PWM 신호를 생성할 수 있다.
PWM 컨트롤러(401)는 발광 기간에 클락 생성부(129)로부터 입력되는 클락 신호(CK)와 메모리(403)로부터 판독된 영상데이터의 비트 값을 기초로 제1 PWM 신호를 생성할 수 있다. PWM 컨트롤러(401)는 클락 생성부(120)로부터 클락 신호가 입력되면, 대응하는 영상데이터 비트 값을 메모리(403)로부터 판독하여 제1 PWM 신호를 생성할 수 있다.
PWM 컨트롤러(401)는 프레임 단위로 디지털데이터의 비트 값 및 클락 신호의 신호 폭을 기초로 제1 PWM 신호의 펄스 폭을 제어할 수 있다. 예를 들어, 영상데이터의 비트 값이 1이면 클락 신호의 신호 폭만큼 PWM 신호의 펄스 출력이 온되고, 영상데이터의 비트 값이 0이면 클락 신호의 신호 폭만큼 PWM 신호의 펄스 출력이 오프될 수 있다. 즉, PWM 신호의 펄스 출력의 온 시간 및 펄스 출력의 오프 시간은 클락 신호의 신호 폭(신호 길이)에 의해 결정될 수 있다.
다만, 이는 일 실시예에 불과하고, PWM 컨트롤러(401)는 클락 신호의 에지(Edge)의 시간 정보를 기초로 PWM 신호의 펄스 출력을 제어할 수 있다. 이때, 클락 신호의 에지는 클락 신호가 하이(high) 레벨에서 로우(low) 레벨 또는 로우(low) 레벨에서 하이(high) 레벨로 전환(transition)이 수행되는 것을 의미한다. 하이(high) 레벨에서 로우(low) 레벨로 전환되는 에지는 폴링 에지(falling edge) 또는 하강 에지일 수 있고, 로우(low) 레벨에서 하이(high) 레벨로 전환되는 에지는 라이징 에지(rising edge) 또는 상승 에지일 수 있다.
본 발명의 다양한 실시예에 따르면, PWM 컨트롤러(401)는 상승 에지 및/또는 하강 에지 중 적어도 하나의 에지를 기초로 PWM 신호의 제어 신호를 생성할 수 있다.
예를 들어, 영상데이터의 비트 값이 1이면 클락 신호의 에지(예로, 상승 에지)가 발생한 시점부터 다음 에지(예로, 하강 에지)가 발생할 때까지 PWM 신호의 펄스 출력이 온되고, 영상데이터의 비트 값이 0이면 클락 신호의 에지가 발생한 시점부터 다음 에지가 발생할 때까지 PWM 신호의 펄스 출력이 오프될 수 있다.
PWM 컨트롤러(401)는 하나 또는 복수의 트랜지스터로 구현되는 하나 또는 복수의 논리회로(예를 들어, OR 게이트 회로 등)를 포함할 수 있다.
메모리(403)는 프레임 개시 신호 또는 서브프레임 개시 신호에 동기되어 프레임마다 또는 서브프레임마다 데이터 기입 기간 동안 데이터 구동부(125)로부터 데이터선(DL)을 통해 인가되는 n 비트의 데이터를 입력 받아 미리 저장할 수 있다. 정지 영상의 경우 영상 업데이트 또는 리프레쉬 전까지 메모리(403)에 기 저장된 영상데이터가 복수의 프레임 동안 연속적으로 영상 표시에 이용될 수 있다. n 비트 데이터의 비트 값(논리 레벨)이 소정 순서에 따라 데이터 구동부(125)로부터 메모리(403)로 입력될 수 있다. 일 실시 예에서, n 비트 데이터의 비트 값이 저장되는 소정 순서는 비트열의 최하위 비트(least significant bit, LSB)부터 최상위 비트(most significant bit, MSB) 순서일 수 있다. 또 다른 실시 예에서, n 비트 데이터의 비트 값이 저장되는 소정 순서는 MSB부터 LSB 순서일 수 있다. 메모리(403)는 적어도 1비트 데이터를 저장할 수 있다. 일 실시예에서, 메모리(403)는 n 비트 메모리일 수 있다. 메모리(403)에는 데이터 기입 기간 동안 n 비트 데이터의 n 개의 비트 값이 기록될 수 있다. 메모리(403)는 하나 또는 복수의 트랜지스터로 구현될 수 있다. 메모리(403)는 랜덤 액세스 메모리(RAM), 예를 들어, SRAM 또는 DRAM으로 구현될 수 있다.
메모리(403)는 발광 기간에 클락 생성부(129)로부터 입력되는 클락 신호(CK)에 대한 응답으로, 데이터 구동부(125)로부터 인가되어 저장되어 있는 n 비트 디지털데이터의 비트 값 중 일부의 비트 값을 추가로 저장하고, 추가 저장된 비트 값은 적어도 하나 이상의 프레임 동안 영상 표시에 이용될 수 있다. 일 실시예에서, 상기 추가로 저장된 비트 값은 n 비트 데이터의 MSB일 수 있다.
일 실시예에서, 데이터 기입 기간 동안 데이터 제1 n 비트의 데이터를 입력 받아 미리 저장하는 쓰기 속도와 메모리로부터 제1 n 비트의 데이터의 비트 값을 판독하는 판독 속도의 차이가 발생할 경우에 있어서, PWM 컨트롤러(401)가 메모리(403)로부터 제1 n 비트의 비트 값을 전부 판독하기 전에 새로운 제2 n 비트의 데이터가 메모리(403)에 저장됨으로써, 제1 n 비트 데이터의 비트 값이 불완전 판독될 수 있고, 디스플레이에 영상 데이터를 표시하는데 장애가 발생할 수 있다. 예를 들어, 전자 장치가 MIPI 명령 모드에서 동작하는 경우, 비디오 데이터가 메모리(403)에 저장되는 쓰기 속도와 PWM컨트롤러(401)가 판독하는 판독 속도에 차이가 발생할 수 있다.
예를 들어, 데이터 기입 기간 동안 데이터 제1 n 비트 데이터가 메모리(403)에 저장되고, PWM 컨트롤러(401)이 (k-1) 번째 클락을 수신하여 제1 n 비트 데이터를 판독하는 중 새로운 제2 n 비트의 데이터가 메모리(403)에 저장되는 경우 제1 n 비트 데이터의 비트 값이 불완전 판독될 수 있다. 이러한 경우, 제1 n 비트의 데이터 중 추가 저장되어있는 일부의 비트 값을 판독하여 기존 저장된 n 비트 데이터의 비트 값 모두를 완전히 판독할 수 있다. 메모리(403)는 발광 기간에 클락 생성부(129)로부터 다른 클락 신호가 입력되더라도 추가 저장된 비트 값을 복수의 프레임 동안 연속적으로 영상 표시에 이용할 수 있다.
일 실시예에서, 메모리(403)는, 저장되어 있는 n 비트 디지털데이터의 비트 값 중 일부의 비트 값을, 데이터 기입 기간 이후 메모리(403)가 클락 신호를 수신하는 시점에, 추가로 저장할 수 있다. 예를 들어, 데이터 기입 기간 동안 데이터 제1 n 비트의 데이터가 메모리(403)에 저장되고, 클락 생성부(129)가 k-1 번째 클락 신호를 메모리(403) 및 PWM컨트롤러(401)에 송신하면 메모리(403)는 제1 n 비트의 데이터의 일부의 비트 값을 추가 저장하고 PWM컨트롤러(401)는 제1 n 비트의 데이터의 비트 값을 판독한다. 이후, 예를 들어 쓰기 속도와 판독 속도의 차이로 인하여, 제1 n 비트의 데이터를 판독하는 중 새로운 제2 n 비트의 데이터가 메모리(403)에 저장되면, PWM컨트롤러(401)는 추가 저장되어 있는 일부의 비트 값을 기반으로 제1 n 비트의 데이터의 비트 값을 전부 판독할 수 있다. 이후 생성부(129)가 k 번째 클락 신호를 메모리(403) 및 PWM컨트롤러(401)에 송신하면 메모리(403)는 제2 n 비트의 데이터의 일부의 비트 값을 추가 저장하고 PWM컨트롤러(401)는 제2 n 비트의 데이터의 비트 값을 판독할 수 있다. 동일한 과정을 통해 쓰기 속도와 판독 속도의 차이가 있음에도 불구하고, 영상데이터의 비트 값들을 장애 없이 완전 판독할 수 있다.
n 비트 디지털데이터가 변환 없이 메모리(403)로 인가되는 경우, 메모리(403)는 n 비트 디지털데이터를 저장하기 위한 용량을 가져야 하므로, 화소의 소형화의 제약 요인이 될 수 있다. 메모리(403)가 1비트 용량인 경우, 화소는 복수의 서브프레임들로 구동해야 하므로 구동 주파수가 증가하고, 구동 주파수의 증가로 인한 소비 전류가 증가하여 배터리 사용 제품의 경우 제약 요인이 될 수 있다. 또한, 서브프레임마다 상이한 시간이 할당되어야 한다. 본 발명의 일 실시예에서는 메모리(403)를 n 비트보다 작은 비트 메모리를 사용함으로써, 메모리 용량을 줄일 수 있어 화소 사이즈를 줄일 수 있다. 또한, n 비트보다 작은 비트 메모리를 사용함으로써 1비트 메모리에 비해 서브프레임 수를 줄일 수 있어 구동 주파수를 적절하게 유지할 수 있다.
제2 화소회로(50)는 한 프레임 단위로 또는 서브프레임 단위로 각각에 제1 화소회로(40)로부터 인가되는 제어신호에 응답하여 발광소자(ED)의 발광 및 비발광을 조절할 수 있다. 제어신호는 PWM 신호일 수 있다. 제2 화소회로(50)는 전류 공급부(127)와 전기적으로 연결된 제1 트랜지스터(501), 제2 트랜지스터(503) 및 레벨 쉬프터(505)를 포함할 수 있다.
제1 트랜지스터(501)는 구동전류를 출력할 수 있다. 제1 트랜지스터(501)는 게이트가 전류 공급부(127)에 연결되고, 제1 단자가 전원전압(VDD) 공급원에 연결되고, 제2 단자가 제2 트랜지스터(503)의 제1 단자에 연결된다. 제1 트랜지스터(501)의 게이트는 전류 공급부(127)의 제1 트랜지스터(51)의 게이트와 연결되어, 전류 공급부(127)와 전류 미러 회로를 구성할 수 있다. 이에 따라 전류 공급부(127)의 제1 트랜지스터(51)가 턴온되면서 전류 공급부(127)에 형성되는 전류(Iref)에 대응하는 구동전류를 턴온된 제1 트랜지스터(501)가 공급할 수 있다. 구동전류는 전류 공급부(127)에 흐르는 전류(Iref)와 동일할 수 있다.
제2 트랜지스터(503)는 PWM 신호에 따라 구동전류를 발광소자(ED)로 전달하거나 차단할 수 있다. 제2 트랜지스터(503)는 게이트가 레벨 쉬프터(505)의 출력단에 연결되고, 제1 단자가 제1 트랜지스터(501)의 제2 단자에 연결되고, 제2 단자가 발광소자(ED)에 연결된다. 제2 트랜지스터(503)는 레벨 쉬프트(505)로부터 출력되는 전압에 따라 턴온 또는 턴오프될 수 있다. 제2 트랜지스터(503)의 턴온 또는 턴오프 시간에 따라 발광소자(ED)의 발광 시간이 조절될 수 있다. 제2 트랜지스터(503)는 게이트 온 레벨의 신호(도 4의 실시예에서는 로우 레벨)가 게이트에 인가되면 턴온되어 제1 트랜지스터(501)가 출력하는 구동전류(Iref)를 발광소자(ED)로 전달하여 발광소자(ED)가 발광하도록 할 수 있다. 제2 트랜지스터(503)는 게이트 오프 레벨의 신호(도 4의 실시예에서는 하이 레벨)가 게이트에 인가되면 턴오프되어 제1 트랜지스터(501)가 출력하는 구동전류(Iref)가 발광소자(ED)로 전달되는 것을 차단하여 발광소자(ED)가 비발광하도록 할 수 있다. 한 프레임 동안 제2 트랜지스터(503)의 턴온 시간 및 턴오프 시간에 의해 발광소자(ED)의 발광시간 및 비발광시간이 제어되어, 화소부(110)의 색심도(Color Depth)가 표현될 수 있다. 제1 PWM 신호의 펄스 폭에 따라 한 프레임 동안 제2 트랜지스터(503)의 턴온 시간 및 턴오프 시간이 결정될 수 있다.
레벨 쉬프터(505)는 제1 화소회로(40)의 PWM 컨트롤러(401)의 출력단에 연결되고, PWM 컨트롤러(401)가 출력하는 제1 PWM 신호의 전압 레벨을 변환하여 제2 PWM 신호를 생성할 수 있다. 레벨 쉬프터(505)는 제1 PWM 신호를 제2 트랜지스터(503)를 턴온시킬 수 있는 게이트 온 전압 레벨 신호와 제2 트랜지스터(503)를 턴오프시킬 수 있는 게이트 오프 레벨 신호로 변환한 제2 PWM 신호를 생성할 수 있다. PWM 컨트롤러(401)가 출력하는 제1 PWM 신호가 제2 트랜지스터(503)의 구동에 충분한 경우 레벨 쉬프터(505)는 생략될 수 있다. 레벨 쉬프터(505)가 출력하는 제2 PWM 신호의 펄스 전압 레벨은 제1 PWM 신호의 펄스 전압 레벨보다 높을 수 있으며, 레벨 쉬프터(505)는 입력 전압을 승압하는 승압 회로를 포함할 수 있다. 레벨 쉬프터(505)는 복수의 트랜지스터로 구현될 수 있다.
전술된 실시예에서는 화소가 P타입 트랜지스터들로 구성된 예를 도시하였으나, 본 발명의 실시예는 이에 한정되지 않고, 화소를 N타입 트랜지스터들로 구성하고, 이 경우 화소는 P타입 트랜지스터들로 인가되는 신호의 레벨이 반전된 신호에 의해 구동할 수 있다.
도 5는 다양한 실시예들에 따른 일반적인 클락(clock) 신호의 구동 타이밍(timing)을 나타내는 일 예이다. 도 5를 참조하면, 수직 동기신호(Vsync)는 비디오 신호의 프레임을 나타내는 신호일 수 있다. 일 실시예에서. 수직 동기신호(Vsync)는 비디오 신호의 서브프레임을 나타내는 신호일 수 있다. 하나의 프레임은 적어도 하나 이상의 스캔 신호들로 구성될 수 있고, 상기 스캔 신호를 클락 생성부(129)에 의해 생성되어 송신될 수 있다. 일 실시예에서, 스캔 신호들은 수평 동기신호(H-sync)에 대응될 수 있다. 상기 프레임은 액티브(active) 구간을 포함하여, 액티브 구간은 비디오 데이터가 실리는 다수개의 스캔 신호들로 구성된다. 일 실시예에서, 상기 프레임은 액티브 구간 전후로 프론트 포취(front porch), 백 포취(back porch) 구간을 포함할 수 있고, 스캔 신호 전후로 스캔 신호의 프론트 포취, 스캔 신호의 백 포취 구간을 포함할 수 있다.
각 스캔 신호는 다수개의 픽셀들로 구성될 수 있고, 실제 비디오 데이터는 PWM컨트롤러가 상기 스캔 신호를 수신하는 것에 기반하여 판독될 수 있다. 예를 들어, 수직 동기신호(Vsync)는 표시 장치의 수직 방향의 화소(PX)들에 데이터를 출력하기 위한 클락(CK) 신호일 수 있고, 스캔 신호는 디스플레이의 수평 방향의 화소(PX)들에 데이터를 출력하기 위한 클락(CK) 신호일 수 있다. 일 실시예에서, 표시 장치는 수직 동기 신호 및 스캔 신호에 기반하여 표시 장치의 아래에서 위로, 좌측에서 우측 방향으로 화소(PX)들이 영상 데이터를 출력할 수 있다. 일 실시예에서, 수직 동기 신호 및 스캔 신호에 기반하여 화소(PX)들에 영상 데이터를 출력함으로써, 표시 장치 화면의 동기를 맞출 수 있다.
도 6는 다양한 실시예들에 따른 일반적인 클락 신호의 구동 타이밍을 나타내는 다른 예이다. 도 6은 표시 장치의 첫 번째 행의 화소 구동 예를 도시한다. 도 6을 참조하면, 화소(PX)는 한 프레임 동안 데이터 기입기간(DT) 및 발광기간(T)을 포함하여 구동할 수 있다. 발광기간(T)은 제1 서브프레임(SF1) 내지 제n 서브프레임(SFn)으로 나누어 구동될 수 있다.
데이터 기입기간(T)에 데이터 구동부(125)로부터의 영상데이터(DATA)의 비트 값이 화소(PX) 내 메모리(403)에 기록될 수 있다.
발광기간(T)의 각 서브프레임에 클락 신호(CK)가 PWM 컨트롤러(401)로 인가되고, PWM 컨트롤러(401)는 메모리(403)에 기록된 영상데이터(DATA)의 비트 값과 클락 신호(CK)를 기초로 PWM 신호를 생성할 수 있다.
제1 서브프레임(SF1) 내지 제n 서브프레임(SFn) 각각에 할당된 시간 길이는 상이할 수 있다. 예를 들어, 제1 서브프레임(SF1)에 제1 길이(T/2)가 할당되고, 제2 서브프레임(SF2)에 제2 길이(T/22)가 할당되고, 제3 서브프레임(SF3)에 제3 길이(T/23)가 할당되고, 제n 서브프레임(SFn)에 제n 길이(T/2n)가 할당될 수 있다.
영상데이터(DATA)는 최상위 비트와 최하위 비트를 포함하여 n 개의 비트로 표현될 수 있다. 예를 들어, 최상위 비트(MSB)부터 최하위 비트(LSB)의 순서는 제1 서브프레임(SF1)부터 제n 서브프레임(SFn)의 순서에 대응할 수 있다.
클락 신호(CK)는 제1 클락 신호(CK1) 내지 제n 클락 신호(CKn)를 포함하고, 제1 클락 신호(CK1) 내지 제n 클락 신호(CKn)는 제1 서브프레임(SF1) 내지 제n 서브프레임(SFn)의 순서에 대응하여 순서대로 출력될 수 있다.
클락 신호(CK)의 길이는 서브프레임마다 상이할 수 있다. 예를 들어, 영상데이터(DATA)의 최상위 비트(MSB)에 할당된 제1 서브프레임(SF1)에 대응하는 제1 클락 신호(CK1)는 제1 길이(T/2)를 갖고, 영상데이터(DATA)의 차상위 비트(MSB-1)에 할당된 제2 서브프레임(SF2)에 대응하는 제2 클락 신호(CK2)는 제2 길이(T/22)를 갖고, 영상데이터(DATA)의 최하위 비트(LSB)에 할당된 제n 서브프레임(SFTn)에 대응하는 제n 클락 신호(CKn)는 제n 길이(T/2n)를 가질 수 있다.
제1 서브프레임(SF1) 내지 제n 서브프레임(SFn)마다, PWM 컨트롤러(401)는 메모리(403)로부터 영상데이터(DATA)의 해당 비트 값을 판독하고, 클락 신호(CK)의 신호 폭 및 영상데이터(DATA)의 비트 값을 기초로 PWM 신호의 펄스 폭을 제어할 수 있다.
PWM 컨트롤러(401)는 제1 서브프레임(SF1) 내지 제n 서브프레임(SFn)에 출력되는 클락 신호(CK)와 영상데이터(DATA)의 비트 값을 기초로 PWM 신호(PWM)를 생성할 수 있다.
예를 들어, 영상데이터(DATA)가 101....1의 n개의 비트 값을 갖는 경우, PWM 컨트롤러(401)는 영상데이터(DATA)의 MSB의 비트 값 1과 제1 클락 신호(CK1)를 기초로 제1 길이(T/2)의 펄스 폭을 갖는 펄스를 출력할 수 있다. PWM 컨트롤러(401)는 영상데이터(DATA)의 MSB-1의 비트 값 0과 제2 클락 신호(CK2)를 기초로 제2 길이(T/22) 동안 펄스 출력을 오프할 수 있다. PWM 컨트롤러(401)는 영상데이터(DATA)의 LSB의 비트 값 1과 제n 클락 신호(CKn)를 기초로 제n 길이(T/2n))의 펄스 폭을 갖는 펄스를 출력할 수 있다.
발광소자(ED)는 한 프레임 동안 PWM 신호의 펄스 출력에 따라 발광 또는 비발광할 수 있다. 발광소자(ED)는 펄스 출력이 온(on)되면 펄스 폭에 대응하는 시간만큼 발광할 수 있다. 발광소자(ED)는 펄스 출력이 오프(off)되는 시간만큼 비발광할 수 있다.
도 7은 다양한 실시예들에 따른 클락 신호 구동에 따른 MPIP(mobile industry processor interface) 비디오 모드(video mode)와 명령 모드(command mode)에서의 디스플레이 동작의 일 예이다.
도 7의 좌측 그림은 MPIP 비디오 모드에서의 디스플레이 동작의 일 예이다. 도 7의 좌측 그림을 참조하면, 비디오 모드에서는 비디오 데이터가 메모리에 저장되는 쓰기 속도와 메모리에 저장된 비디오 데이터가 판독되는 판독 속도의 차이가 무시할 수 있거나, 없을 수 있다. 일 실시예에서, 표시 장치가 수직 동기 신호 및 스캔 신호에 기반하여 표시 장치의 아래에서 위로, 좌측에서 우측 방향으로 화소(PX)들에 비디오 데이터를 저장하고, 출력할 때, 데이터 쓰기 속도와 스캔 신호에 기반한 판독 속도의 차이가 발생하지 않아 비디오 데이터를 호스트로부터 실시간으로 출력할 수 있다.
도 7의 우측 그림은 MPIP 명령 모드에서의 디스플레이 동작의 일 예이다. 도 7의 우측 그림을 참조하면, 명령 모드에서는 비디오 데이터가 메모리에 저장되는 쓰기 속도와 메모리에 저장된 비디오 데이터가 판독되는 판독 속도의 차이가 발생하여 비디오 데이터 판독 중 이후 수신되어야 할 비디오 데이터가 표시 장치에 수신되어 저장될 수 있다. 일 실시예에서, 표시 장치가 수직 동기 신호 및 스캔 신호에 기반하여 표시 장치의 첫번째 행에서 마지막 행으로, 좌측에서 우측 방향으로 화소(PX)들에 비디오 데이터를 저장하고, 출력할 때, 데이터 쓰기 속도와 스캔 신호에 기반한 판독 속도의 차이가 발생함으로써, 표시 장치의 특정 영역의 화소(PX)에서 비디오 데이터가 정상 표시되지 않을 수 있다.
본 발명은 도 8에서 후술할 클락 신호 구동 타이밍을 LSB에서 MSB 방향으로 조정하는 구성 및 도 9에서 설명할 비디오 데이터의 비트 값 중 일부를 화소(PX) 내 메모리(403)에 추가 저장하는 구성을 포함하고, 상기 구성들은 상기 MIPI 명령 모드에서 데이터 쓰기 속도와 스캔 신호에 기반한 판독 속도의 차이가 발생할 수 있는 출력 장애를 해결할 수 있다.
도 8은 다양한 실시 예들에 따른 클락 신호 구동 타이밍 변경에 따른 동작을 나타내는 일 예이다. 도 8을 참조하면, 표시 장치(30)는 일반적인 클락 신호의 구동 타이밍과 다른 클락 신호의 구동 타이밍을 포함할 수 있다. 도 8의 좌측 그림(801)은 도 6에서 설명한 표시 장치(30)의 일반적인 클락 신호의 구동 타이밍을 나타내고, 우측 그림(803)은 도 6에서 설명한 표시 장치(30)의 일반적인 클락 신호의 구동 타이밍과 다른 클락 신호의 구동 타이밍을 나타낸다.
도 8의 우측 그림을 참조하면, 표시 장치(30)의 화소(PX)는 일반적인 클락 신호의 구동 타이밍과 달리 비디오 데이터의 비트 값을 최하위 비트부터 최상위 비트 순서로 판독하기 위해 구동될 수 있다. 일 실시예에서, 표시 장치(30)의 화소(PX)는 다수의 비트 값에 영향을 주는 상황을 방지하기 위하여 MSB에서 LSB 방향의 클락 신호의 구동 타이밍을 LSB에서 MSB 방향으로 조정하여 영향 받는 비트 값의 수를 최소화하도록 변경하여 구동할 수 있다.
예를 들어, 일반적인 클락 신호의 구동 타이밍과 다른 클락 신호의 구동 타이밍을 가지는 표시 장치(30)의 발광기간(T)은 제1 서브프레임(SF1) 내지 제n 서브프레임(SFn)으로 나누어 구동될 수 있고, 제1 서브프레임(SF1) 내지 제n 서브프레임(SFn) 각각에 할당된 시간 길이는 상이할 수 있다. 예를 들어, 제1 서브프레임(SF1)에 제1 길이(T/2n)가 할당되고, 제2 서브프레임(SF2)에 제2 길이(T/2n-1)가 할당되고, 제3 서브프레임(SF3)에 제3 길이(T/2n-2)가 할당되고, 제n 서브프레임(SFn)에 제n 길이(T/2)가 할당될 수 있다.
영상데이터(DATA)는 최하위 비트와 최상위 비트를 포함하여 n개의 비트로 표현될 수 있고, 최하위 비트부터 최상위 비트의 순서로 제1 서브프레임(SF1)부터 제n 서브프레임(SFn)의 순서에 대응할 수 있다.
클락 신호(CK)는 제1 클락 신호(CK1) 내지 제n 클락 신호(CKn)를 포함하고, 제1 클락 신호(CK1) 내지 제n 클락 신호(CKn)는 제1 서브프레임(SF1) 내지 제n 서브프레임(SFn)의 순서에 대응하여 순서대로 출력될 수 있다.
클락 신호(CK)의 길이는 서브프레임마다 상이할 수 있다. 예를 들어, 영상데이터(DATA)의 최하위 비트(LSB)에 할당된 제1 서브프레임(SF1)에 대응하는 제1 클락 신호(CK1)는 제1 길이(T/2n)를 갖고, 영상데이터(DATA)의 차하위 비트(LSB+1)에 할당된 제2 서브프레임(SF2)에 대응하는 제2 클락 신호(CK2)는 제2 길이(T/2n-1)를 갖고, 영상데이터(DATA)의 최상위 비트(MSB)에 할당된 제n 서브프레임(SFTn)에 대응하는 제n 클락 신호(CKn)는 제n 길이(T/2))를 가질 수 있다.
제1 서브프레임(SF1) 내지 제n 서브프레임(SFn)마다, PWM 컨트롤러(401)는 메모리(403)로부터 영상데이터(DATA)의 해당 비트 값을 판독하고, 클락 신호(CK)의 신호 폭 및 영상데이터(DATA)의 비트 값을 기초로 PWM 신호의 펄스 폭을 제어할 수 있다.
PWM 컨트롤러(401)는 제1 서브프레임(SF1) 내지 제n 서브프레임(SFn)에 출력되는 클락 신호(CK)와 영상데이터(DATA)의 비트 값을 기초로 PWM 신호(PWM)를 생성할 수 있다.
예를 들어, 영상데이터(DATA)가 1....101의 n개의 비트 값을 갖는 경우, PWM 컨트롤러(401)는 영상데이터(DATA)의 LSB의 비트 값 1과 제1 클락 신호(CK1)를 기초로 제1 길이(T/2n)의 펄스 폭을 갖는 펄스를 출력할 수 있다. PWM 컨트롤러(401)는 영상데이터(DATA)의 LSB+1의 비트 값 0과 제2 클락 신호(CK2)를 기초로 제2 길이(T/2n-1) 동안 펄스 출력을 오프할 수 있다. PWM 컨트롤러(401)는 영상데이터(DATA)의 MSB의 비트 값 1과 제n 클락 신호(CKn)를 기초로 제n 길이(T/2))의 펄스 폭을 갖는 펄스를 출력할 수 있다.
발광소자(ED)는 한 프레임 동안 PWM 신호의 펄스 출력에 따라 발광 또는 비발광할 수 있다. 발광소자(ED)는 펄스 출력이 온(on)되면 펄스 폭에 대응하는 시간만큼 발광할 수 있다. 발광소자(ED)는 펄스 출력이 오프(off)되는 시간만큼 비발광할 수 있다.
표시 장치(30)는, 일반적인 클락 신호의 구동 타이밍과 달리 비디오 데이터의 비트 값을 최하위 비트부터 최상위 비트 순서로 판독하기 위해 구동함으로써, MIPI 명령 모드와 같이 메모리의 데이터 쓰기 속도와 판독 속도의 차이가 발생하여 데이터의 비트 값이 불완전 판독되고, 디스플레이에 영상 데이터를 표시하는데 장애가 발생하는 경우를 방지할 수 있다. 예를 들어, 일반적인 클락 신호의 구동 타이밍에 있어 메모리의 데이터 쓰기 속도와 판독 속도의 차이가 발생하는 경우, 데이터는 최상위 비트부터 최하위 비트의 순서로 판독되므로 LSB를 포함하는 적어도 하나 이상의 하위 비트를 포함하는 비트 값들의 판독이 완료되기 전에, 이후 수신되어야 할 비디오 데이터가 표시 장치에 수신되어 메모리에 저장될 수 있고, 상위 비트들에 대응하는 서브프레임에 할당된 시간들이 하위 비트들에 대응하는 서브프레임에 할당된 시간들이 보다 길기 때문에 다수의 하위 비트 값들이 판독되지 못할 수 있다. 따라서, 클락 신호의 구동 타이밍을 최하위 비트부터 최상위 비트 순서로 판독하기 위해 조정함으로써, 데이터 쓰기 속도와 판독 속도 차이에 영향을 받을 수 있는 비트 수를 감소시킬 수 있다. 예를 들어, MSB에 대응하는 서브 프레임에 할당된 시간은 발광 기간(T)의 뒤쪽 반에 해당하므로, 데이터 쓰기 속도와 판독 속도 차이에 영향을 받을 수 있는 비트는 MSB 하나일 수 있다. 클락 신호의 구동 타이밍을 최하위 비트부터 최상위 비트 순서로 판독하기 위해 조정하면, 상기 감소한 비트 수를 최소한의 하드웨어 또는 저장 공간을 통해 미리 저장함으로써 데이터의 불완전 판독을 방지할 수 있고, 기존 클락 신호의 구동 타이밍에 비해 최소한의 하드웨어 또는 저장 공간을 이용하므로 표시 장치(30)의 소비 전력을 감소시킬 수 있다.
도 9는 다양한 실시 예들에 따른 MIP(memory inside pixel)회로 내 추가 메모리를 포함한 전자 장치의 일 예이다. 도 9를 참조하면, 제1 화소회로(40)는 PWM 컨트롤러(401) 및 메모리(403)를 포함할 수 있다. 표시 장치(30)는, 비디오 데이터의 비트 값을 최하위 비트부터 최상위 비트 순서로 판독하기 위해 클락 신호의 타이밍을 구동함으로써, 데이터 쓰기 속도와 판독 속도 차이에 영향을 받을 수 있는 비트 수를 제1 화소회로(40)내 메모리(403)를 이용하여 미리 저장할 수 있다.
본 발명의 일 실시예에 따르면, 제1 화소회로(40)내 메모리(403)는 클락 생성부(129)로부터 입력되는 클락 신호(CK)에 대한 응답으로, 데이터 구동부(125)로부터 인가되어 저장되어 있는 n 비트 디지털데이터의 비트 값 중 일부의 비트 값을 추가로 저장하고, 추가 저장된 비트 값은 적어도 하나 이상의 프레임 동안 영상 표시에 이용될 수 있다. 일 실시예에서, 상기 추가로 저장된 비트 값은 n 비트 데이터의 MSB일 수 있다. 예를 들어, 데이터 기입 기간 동안 데이터 제1 n 비트의 데이터가 메모리(403)에 저장되고, PWM 컨트롤러(401)가 m 번째 클락 신호를 수신하여 제1 n 비트 데이터를 판독하는 중 새로운 제2 n 비트의 데이터가 메모리(403)에 저장되는 경우 제1 n 비트 데이터의 비트 값이 불완전 판독될 수 있다. 이러한 경우, 제1 n 비트의 데이터 중 추가 저장되어있는 일부의 비트 값을 판독하여 기존 저장된 n 비트 디지털데이터의 비트 값 모두를 완전히 판독할 수 있다. 메모리(403)는 발광 기간에 클락 생성부(129)로부터 다른 클락 신호가 입력되더라도 추가 저장된 비트 값을 복수의 프레임 동안 연속적으로 영상 표시에 이용할 수 있다.
일 실시예에서, 메모리(403)는, 저장되어 있는 n 비트 디지털데이터의 비트 값 중 MSB를, 데이터 기입 기간 이후 메모리(403)가 클락 신호를 수신하는 시점에, 추가로 저장할 수 있다. 예를 들어, 데이터 기입 기간 동안 데이터 제1 n 비트의 데이터가 메모리(403)에 저장되고, 클락 생성부(129)가 m-1 번째 클락 신호를 메모리(403) 및 PWM컨트롤러(401)에 송신하면 메모리(403)는 제1 n 비트의 데이터의 MSB를 추가 저장하고 PWM컨트롤러(401)는 제1 n 비트의 데이터의 비트 값을 판독한다. 이후, 쓰기 속도와 판독 속도의 차이로 인하여, 제1 n 비트의 데이터를 판독하는 중 새로운 제2 n 비트의 데이터가 메모리(403)에 저장되면, PWM컨트롤러(401)는 추가 저장되어 있는 MSB을 기반으로 제1 n 비트의 데이터의 비트 값을 전부 판독할 수 있다. 이후 생성부(129)가 m 번째 클락 신호를 메모리(403) 및 PWM컨트롤러(401)에 송신하면 메모리(403)는 제2 n 비트의 데이터의 MSB를 추가 저장하고 PWM컨트롤러(401)는 제2 n 비트의 데이터의 비트 값을 판독함으로써, 데이터의 비트 값들을 장애 없이 완전 판독할 수 있다.
다양한 실시예들에 따르면, 전자 장치(예: 표시 장치(30))는 적어도 하나 이상의 비트 값들을 포함하는 제1 비디오 데이터를 수신하고, 상기 적어도 하나 이상의 비트 값들 각각에 대응하는 할당된 기간이 서로 다른 클락(clock) 신호들을 최하위 비트(least significant bit, LSB)부터 최상위 비트(most significant bit, MSB) 순서로 생성하고, 상기 생성된 클락 신호들 각각에 대한 응답으로, 상기 적어도 하나 이상의 비트 값들 각각을 제1 메모리로부터 판독하여 제어 데이터를 결정하도록 구성된 컨트롤러, 상기 제1 비디오 데이터의 적어도 하나 이상의 비트 값들을 저장하는 제1 메모리 및 상기 제어 데이터에 기반하여 화소(pixel, PX)의 발광을 조절하도록 구성된 화소회로를 포함할 수 있다.
다양한 실시예들에 따르면, 전자 장치는 상기 제1 메모리에 저장된 상기 제1 비디오 데이터의 MSB에 대응하는 클락 신호 외 다른 클락 신호를 생성하면, 상기 MSB를 저장하도록 구성된 제2 메모리를 더 포함할 수 있다.
다양한 실시예들에 따르면, 상기 컨트롤러는, 적어도 하나 이상의 비트 값들을 포함하는 제2 비디오 데이터를 수신하면, 상기 제1 메모리의 상기 제1 비디오 데이터의 적어도 하나 이상의 비트 값들을 대응하는 상기 제2 비디오 데이터의 적어도 하나 이상의 비트 값들로 저장하여 변경하도록 더 구성되고, 상기 제2 메모리는, 저장된 MSB 를 상기 제2 메모리로부터 판독하여 제어 데이터를 결정하도록 더 구성될 수 있다.
다양한 실시예들에 따르면, 상기 대응하는 클락 신호 외 다른 클락 신호는 차상위 비트에 대응하는 클락 신호일 수 있다.
다양한 실시예들에 따르면, 상기 할당된 기간은, 상기 대응하는 적어도 하나 이상의 비트 값들의 최하위 비트(least significant bit, LSB)부터 최상위 비트(most significant bit, MSB) 순서로 증가할 수 있다.
다양한 실시예들에 따르면, 상기 증가하는 할당된 기간의 증가분은 하위 비트 대비 두배일 수 있다.
다양한 실시예들에 따르면, 상기 컨트롤러는, 상기 적어도 하나 이상의 비트 값들을 최하위 LSB부터 MSB 순서대로 상기 제1 메모리에 저장하도록 더 구성될 수 있다.
다양한 실시예들에 따르면, 상기 컨트롤러는, MIPI(mobile industry processor interface) 명령 모드(command mode)를 통해 호스트로부터 비디오 데이터를 수신할 수 있다.
본 개시에 다양한 실시 예들에 따른 전자 장치는 다양한 형태의 장치가 될 수 있다. 전자 장치는, 예를 들면, 휴대용 통신 장치 (예: 스마트 폰), 컴퓨터 장치, 휴대용 멀티미디어 장치, 휴대용 의료 기기, 카메라, 웨어러블 장치, 또는 가전 장치를 포함할 수 있다. 본 문서의 실시 예에 따른 전자 장치는 전술한 기기들에 한정되지 않는다.
본 개시의 다양한 실시 예들 및 이에 사용된 용어들은 본 문서에 기재된 기술적 특징들을 특정한 실시 예들로 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 또는 관련된 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 아이템에 대응하는 명사의 단수 형은 관련된 문맥상 명백하게 다르게 지시하지 않는 한, 상기 아이템 한 개 또는 복수 개를 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및 B 중 적어도 하나",“A 또는 B 중 적어도 하나,”"A, B 또는 C," "A, B 및 C 중 적어도 하나,”및 “A, B, 또는 C 중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들 중 어느 하나, 또는 그들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", 또는 "첫째" 또는 "둘째"와 같은 용어들은 단순히 해당 구성요소를 다른 해당 구성요소와 구분하기 위해 사용될 수 있으며, 해당 구성요소들을 다른 측면(예: 중요성 또는 순서)에서 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에, “기능적으로” 또는 “통신적으로”라는 용어와 함께 또는 이런 용어 없이, “커플드” 또는 “커넥티드”라고 언급된 경우, 그것은 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로(예: 유선으로), 무선으로, 또는 제 3 구성요소를 통하여 연결될 수 있다는 것을 의미한다.
본 개시에서 사용된 용어 "모듈" 또는 “-부”는 하드웨어, 소프트웨어 또는 펌웨어로 구현된 유닛을 포함할 수 있으며, 예를 들면, 로직, 논리 블록, 부품, 또는 회로 등의 용어와 상호 호환적으로 사용될 수 있다. 모듈은, 일체로 구성된 부품 또는 하나 또는 그 이상의 기능을 수행하는, 상기 부품의 최소 단위 또는 그 일부가 될 수 있다. 예를 들면, 일 실시 예에 따르면, 모듈은 ASIC(application-specific integrated circuit)의 형태로 구현될 수 있다.
본 개시의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 구현될(implemented) 수 있다.
소프트웨어로 구현하는 경우, 하나 이상의 프로그램(소프트웨어 모듈)을 저장하는 컴퓨터 판독 가능 저장 매체가 제공될 수 있다. 컴퓨터 판독 가능 저장 매체에 저장되는 하나 이상의 프로그램은, 전자 장치(device) 내의 하나 이상의 프로세서에 의해 실행 가능하도록 구성된다(configured for execution). 하나 이상의 프로그램은, 전자 장치로 하여금 본 개시의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들을 실행하게 하는 명령어(instructions)를 포함한다.
이러한 프로그램(소프트웨어 모듈, 소프트웨어)은 랜덤 액세스 메모리 (random access memory), 플래시(flash) 메모리를 포함하는 불휘발성(non-volatile) 메모리, 롬(read only memory, ROM), 전기적 삭제가능 프로그램가능 롬(electrically erasable programmable read only memory, EEPROM), 자기 디스크 저장 장치(magnetic disc storage device), 컴팩트 디스크 롬(compact disc-ROM, CD-ROM), 디지털 다목적 디스크(digital versatile discs, DVDs) 또는 다른 형태의 광학 저장 장치, 마그네틱 카세트(magnetic cassette)에 저장될 수 있다. 또는, 이들의 일부 또는 전부의 조합으로 구성된 메모리에 저장될 수 있다. 또한, 각각의 구성 메모리는 다수 개 포함될 수도 있다.
또한, 프로그램은 인터넷(Internet), 인트라넷(Intranet), LAN(local area network), WAN(wide area network), 또는 SAN(storage area network)과 같은 통신 네트워크, 또는 이들의 조합으로 구성된 통신 네트워크를 통하여 접근(access)할 수 있는 부착 가능한(attachable) 저장 장치(storage device)에 저장될 수 있다. 이러한 저장 장치는 외부 포트를 통하여 본 개시의 실시 예를 수행하는 장치에 접속할 수 있다. 또한, 통신 네트워크상의 별도의 저장장치가 본 개시의 실시 예를 수행하는 장치에 접속할 수도 있다.
상술한 본 개시의 구체적인 실시 예들에서, 개시에 포함되는 구성요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다. 그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 본 개시가 단수 또는 복수의 구성요소에 제한되는 것은 아니며, 복수로 표현된 구성요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성요소라 하더라도 복수로 구성될 수 있다.
한편 본 개시의 상세한 설명에서 구체적인 실시 예에 관해 설명하였으나, 본 개시의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 개시의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (8)

  1. 전자 장치에 있어서,
    적어도 하나 이상의 비트 값들을 포함하는 제1 비디오 데이터를 수신하고, 상기 적어도 하나 이상의 비트 값들 각각에 대응하는 최하위 비트(least significant bit, LSB)부터 최상위 비트(most significant bit, MSB) 순서로 할당된 기간이 증가하는 서로 다른 클락(clock) 신호들을 LSB부터 MSB 순서로 생성하고, 상기 생성된 클락 신호들 각각에 대한 응답으로, 상기 적어도 하나 이상의 비트 값들 중 MSB를 제외한 각각을 제1 메모리로부터, 상기 MSB를 제2 메모리로부터 판독하여 상기 제1 비디오 데이터의 제어 데이터를 결정하도록 구성된 컨트롤러;
    상기 적어도 하나 이상의 비트 값들 각각을 저장하는 속도가 상기 컨트롤러가 상기 적어도 하나 이상의 비트 값들 각각을 판독하는 속도보다 느린, 상기 적어도 하나 이상의 비트 값들을 LSB부터 MSB 순서로 저장하는 제1 메모리;
    상기 제1 비디오 데이터의 MSB에 대응하는 클락 신호 외 다른 클락 신호에 대한 응답으로, 상기 제1 메모리에 저장된 상기 제1 비디오 데이터의 MSB를 추가적으로 저장하도록 구성된 제2 메모리; 및
    상기 제어 데이터에 기반하여 화소(pixel, PX)의 발광을 조절하도록 구성된 화소회로를 포함하는 전자 장치.
  2. 청구항 1에 있어서,
    상기 컨트롤러는, 적어도 하나 이상의 비트 값들을 포함하는 제2 비디오 데이터를 수신하면, 상기 제1 메모리의 상기 제1 비디오 데이터의 적어도 하나 이상의 비트 값들을, 대응하는 상기 제2 비디오 데이터의 적어도 하나 이상의 비트 값들로 저장하여 변경하도록 더 구성된 전자 장치.
  3. 청구항 2에 있어서,
    상기 대응하는 클락 신호 외 다른 클락 신호는 차상위 비트에 대응하는 클락 신호인 전자 장치.
  4. 청구항 3에 있어서,
    상기 할당된 기간은, 상기 대응하는 적어도 하나 이상의 비트 값들의 최하위 비트(least significant bit, LSB)부터 최상위 비트(most significant bit, MSB) 순서로 증가하는 전자 장치.
  5. 청구항 4에 있어서,
    상기 증가하는 할당된 기간의 증가분은 하위 비트 대비 두배인 전자 장치.
  6. 청구항 5에 있어서,
    상기 컨트롤러는, MIPI(mobile industry processor interface) 명령 모드(command mode)를 통해 호스트로부터 비디오 데이터를 수신하는 전자 장치.
  7. 삭제
  8. 삭제
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