WO2022119341A1 - 접점 수가 감소한 픽셀구동회로 - Google Patents

접점 수가 감소한 픽셀구동회로 Download PDF

Info

Publication number
WO2022119341A1
WO2022119341A1 PCT/KR2021/018091 KR2021018091W WO2022119341A1 WO 2022119341 A1 WO2022119341 A1 WO 2022119341A1 KR 2021018091 W KR2021018091 W KR 2021018091W WO 2022119341 A1 WO2022119341 A1 WO 2022119341A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
pixel
data
frequency
driving circuit
Prior art date
Application number
PCT/KR2021/018091
Other languages
English (en)
French (fr)
Inventor
이재훈
김지한
Original Assignee
주식회사 사피엔반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 사피엔반도체 filed Critical 주식회사 사피엔반도체
Priority to CN202180077632.6A priority Critical patent/CN116472576A/zh
Priority to US18/032,461 priority patent/US20230395021A1/en
Publication of WO2022119341A1 publication Critical patent/WO2022119341A1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames

Definitions

  • the present invention relates to a display device, and more particularly, to an operation of a pixel driving circuit having a reduced number of contacts compared to the prior art.
  • Various types of display devices such as a liquid crystal display device, a plasma display device, and an organic light emitting display device, are being used.
  • a display device used in a smart watch or VR (Virtual Reality), AR (Augmented Reality), MR (Mixed Reality) device is small and high resolution is required, and a display using a micro light emitting diode ( ⁇ LED) Interest in the device is growing.
  • ⁇ LED micro light emitting diode
  • FIG. 1 is a circuit diagram schematically illustrating the structure of a general pixel.
  • the pixel 10 includes three light emitting devices R, G, and B and a pixel driving circuit 11 for driving the light emitting devices.
  • Pixels driven by an active matrix method are generally driven digitally using PWM (Pulse Width Modulation) technology. Accordingly, in the pixel 10, two contacts (Vcc, GND) related to power required for driving the pixel and a contact (Row signal, column signal) for inputting two signals for digital driving are essential.
  • video data is maintained for one frame in order to implement the cycle function during PWM driving and mode selection for inputting a set value required for driving a pixel, and before inputting new video data.
  • a contact point (Reset) for inputting a reset signal is required.
  • a method using the existing TFT backplane and a method of configuring a pixel driving circuit on a semiconductor wafer and attaching a micro LED are possible.
  • a plurality of contacts increases the difficulty in the pick & place process due to an increase in the number of pins, causes a problem of increasing the size of the pixel driving circuit, and reduces price competitiveness.
  • An object of the present specification is to provide a pixel driving circuit in which the number of external contacts is reduced.
  • a pixel driving circuit for solving the above problems includes: a pixel built-in memory unit having a plurality of memory cells for storing set values related to pixel driving and video data; a signal detection unit having a row signal input terminal and a column signal input terminal; a first low-frequency filter for outputting a signal having a frequency lower than a preset first cut-off frequency for the signal input from the signal detecting unit; and a second low-frequency filter for outputting a signal having a frequency lower than a preset second cut-off frequency from the signal inputted from the signal sensing unit to the pixel embedded memory unit.
  • the signal output from the first low-frequency filter may be input to a data input terminal of the pixel embedded memory unit for storing data.
  • the signal output from the signal sensing unit may be input to a clock terminal of the pixel embedded memory unit for receiving a clock signal.
  • the signal output from the second low-frequency filter may be input to a reset terminal of the pixel-embedded memory unit for erasing data stored in the memory cell.
  • the pixel embedded memory unit may include: one flag memory cell for storing a mode value; a setting data shift register having a plurality of memory cells for storing setting values related to pixel driving; and K video data shift registers corresponding to the number of light emitting devices to store video data.
  • the flag memory cell according to the exemplary embodiment of the present specification may be disposed on a side farthest from the data input terminal of the embedded pixel memory unit.
  • the pixel embedded memory unit may output the mode value stored in the mode flag memory cell to the signal sensing unit.
  • the signal detector may output the column signal when the mode value is the first mode, and output the row signal when the mode value is the second mode.
  • a pixel driving circuit includes: K output switching elements connected to one end of each of the video data shift registers and outputting stored data to each corresponding light emitting element; and K cycling switching elements connected between one end and the other end of each shift register and re-inputting data output from the one end to the other end.
  • Each of the video data shift registers may further include a plurality of PWM termination memory cells for terminating PWM driving of each light emitting device.
  • Each PWM termination memory cell may be located adjacent to the least significant bit (LSB) of video data of each light emitting device.
  • LSB least significant bit
  • a pixel driving circuit includes: a pixel driving circuit; and a plurality of light emitting devices.
  • a pixel circuit includes: a display panel in which a plurality of pixel circuits are arranged; a scan driving circuit for outputting a row signal through a plurality of scan lines connected to the row signal input terminals of the pixel circuits arranged in the row direction; and a data driving circuit for outputting column signals through a plurality of data lines connected to column signal input terminals of pixel circuits arranged in a column direction.
  • the low signal includes a first scan signal for input to the pixel embedded memory unit, a second scan signal for inputting set value data and video data related to pixel driving, and a clock signal for PWM driving.
  • the first scan signal according to an embodiment of the present specification may be a signal having a lower frequency than a cutoff frequency of the second low frequency filter.
  • the second scan signal may be a signal having a frequency lower than a cutoff frequency of the first low frequency filter and a frequency higher than a cutoff frequency of the second low frequency filter.
  • the clock signal for driving the PWM may be a signal having a higher frequency than a cutoff frequency of the first low frequency filter.
  • the scan driving circuit may output a low signal in which M clock signals are repeated after one second scan signal according to an M-cycling operation mode.
  • the column signal may include a mode value data signal, a set value data signal, and a video data signal.
  • the most significant bit (MSB) of data included in the column signal may be a mode value.
  • the video data according to an embodiment of the present specification may include L-bit grayscale data and 1-bit '0' data corresponding to the grayscale of each light emitting device as PWM end data.
  • the efficiency of a process of configuring the pixel driving circuit on a semiconductor wafer and transferring may be improved.
  • the difficulty of the transfer process is lowered, and the size of the pixel driving circuit is reduced, so that price competitiveness can be improved.
  • FIG. 1 is a circuit diagram schematically illustrating the structure of a general pixel.
  • FIG. 2 is a block diagram schematically illustrating a configuration of a display device according to the present specification.
  • FIG. 3 is a block diagram schematically illustrating the configuration of a pixel driving circuit according to the present specification.
  • FIG. 4 is a block diagram schematically illustrating a configuration of an embedded pixel memory unit according to the present specification.
  • FIG. 5 is a timing reference diagram of a row signal and a column signal according to the present specification.
  • FIG. 6 is a reference diagram of a first operation in mode 1. Referring to FIG.
  • FIG. 7 is a reference diagram for a second operation in mode 1. Referring to FIG.
  • FIG. 9 is a data signal reference diagram of a column signal according to the present specification.
  • FIG. 10 is a reference diagram in which a memory cell according to the present specification stores data '1' and '0'.
  • 11 is a reference diagram for an operation sequence of mode 1 and mode 2 according to the present specification.
  • FIG. 12 is a reference diagram of a PWM terminated memory cell according to the present specification.
  • 13 is a reference diagram for a cycling operation.
  • FIG. 2 is a block diagram schematically illustrating a configuration of a display device according to the present specification.
  • the display apparatus 100 may include a display panel 110 , a scan driving circuit 120 , a data driving circuit 130 , and a controller 140 .
  • the display panel 110 may include a plurality of pixel circuits (pixels, PX) according to the present specification.
  • m X n (m, n is a natural number) of the plurality of pixel circuits PX may be arranged in a matrix form.
  • the pattern in which the plurality of pixels are arranged may be arranged in various patterns according to embodiments, such as a zigzag type.
  • the display panel 110 is a liquid crystal display (LCD), a light emitting diode (LED) display, an organic LED (OLED) display, an active-matrix OLED (AMOLED) display, an electrochromic display (ECD), a digital mirror device (DMD), It can be implemented as one of AMD (Actuated Mirror Device), GLV (Grating Light Valve), PDP (Plasma Display Panel), ELD (Electro Luminescent Display), VFD (Vacuum Fluorescent Display), and other types of flat panel display or flexible display It may be implemented as a display. In this specification, the LED display panel will be described as an example.
  • Each pixel circuit PX may include a plurality of light emitting devices.
  • the light emitting device may be a light emitting diode (LED).
  • the light emitting diode may be a micro LED having a size of 80 ⁇ m or less.
  • One pixel circuit PX may output various colors through a plurality of light emitting devices having different colors.
  • one pixel circuit PX may include a light emitting device composed of red, green, and blue colors.
  • the white light emitting device may replace any one of the red, green, and blue light emitting devices.
  • Each light emitting element included in one pixel circuit PX is called a 'sub pixel'.
  • Each pixel circuit PX may include a pixel driving circuit for driving a plurality of sub-pixels.
  • the pixel driving circuit turns on or turns off the sub-pixels according to a row signal output from the scan driving circuit 120 and/or a column signal control signal output from the data driving circuit 130 . action can be driven.
  • the pixel driving circuit may include at least one thin film transistor and at least one capacitor.
  • the pixel driving circuit may be implemented by a stacked structure on a semiconductor wafer.
  • the display panel 110 may include scan lines SL 1 to SL m arranged in a row direction and data lines DL 1 to DL n arranged in a column direction.
  • Pixel circuits PX may be positioned at intersections of the scan lines SL 1 to SL m and the data lines DL 1 to DL n .
  • Each pixel circuit PX may be connected to any one scan line SL k and any one data line DL k .
  • the scan lines SL 1 to SL m may be connected to the scan driving circuit 120
  • the data lines DL 1 to DL n may be connected to the data driving circuit 130 .
  • the scan driving circuit 120 may output a row signal through a plurality of scan lines SL 1 to SL m connected to the row signal input terminals of the pixel circuits arranged in the row direction. have. Preferably, the scan driving circuit 120 may sequentially output a low signal to the scan lines SL 1 to SL m . For example, pixels connected to the first scan line SL 1 may be driven during the first scan driving period, and pixels connected to the second scan line SL 2 may be driven during the second scan driving period. The operation of the scan driving circuit 120 according to the present specification will be described in more detail later.
  • the data driving circuit 130 may output a column signal through a plurality of data lines DL 1 to DL n connected to column signal input terminals of pixel circuits arranged in a column direction. have.
  • the column signal includes data related to gradation for each pixel circuit. Although one data line is connected to a plurality of pixel circuits in the longitudinal direction, a column signal may be input only to a pixel circuit connected to the scan line selected by the scan driving circuit 120 .
  • the operation of the data driving circuit 130 according to the present specification will be described in more detail later.
  • the control unit 140 may output a control signal to execute the operations of the scan driving circuit 120 and the data driving circuit 130 .
  • the controller 140 may output a control signal corresponding to image data corresponding to one image frame to the scan driving circuit 120 and the data driving circuit 130 , respectively.
  • FIG. 3 is a block diagram schematically illustrating the configuration of a pixel driving circuit according to the present specification.
  • the pixel driving circuit 200 may include a signal sensing unit 210 , a first low frequency filter 220 , a second low frequency filter 230 , and a pixel built-in memory unit 240 .
  • a signal sensing unit 210 may include a signal sensing unit 210 , a first low frequency filter 220 , a second low frequency filter 230 , and a pixel built-in memory unit 240 .
  • the signal detection unit 210 receives a row signal input terminal to which a row signal output from the scan driving circuit 120 is input and a column signal output from the data driving circuit 130 is input. It may have a column signal input terminal that is A row signal or a column signal input to the signal detection unit 210 is output to the first low frequency filter 220 , the second low frequency filter 230 , and the built-in pixel memory unit 240 . can be Which one of a row signal or a column signal input to the signal detecting unit 210 is output may vary according to an operation mode. In order to control the signal output according to the operation mode, the signal sensing unit 210 may be configured using a logic circuit element and a multiplexer, as shown in FIG. 3 .
  • the first low-frequency filter 220 outputs a signal having a lower frequency than a preset first cut-off frequency in the signal input from the signal detecting unit 210 to the first switching unit 240 (Low Pass). filter).
  • the second low-frequency filter 230 outputs a signal having a frequency lower than a preset second cut-off frequency from the signal inputted from the signal detecting unit 210 to the pixel-embedded memory unit 240 (Low Pass). filter).
  • the first cutoff frequency may have a higher frequency value (Hz) than the second cutoff frequency.
  • the second cutoff frequency may have a lower frequency value (Hz) than the first cutoff frequency. Accordingly, a signal having a relatively long logic high retention time may pass through the second low-frequency filter 230 , and a short signal having a logic high retention time relatively short. ) may not pass through the second low-frequency filter 230 and only pass through the first low-frequency filter 220 .
  • the first cut-off frequency and the second cut-off frequency can be designed at the level of a person skilled in the art according to a difference in the retention time of a logic high to be set.
  • the pixel built-in memory unit 240 may have a plurality of memory cells for storing set values related to pixel driving and video data.
  • a memory cell means a circuit device for storing 1-bit data
  • the memory cell according to the present specification can be implemented using various memory devices known to those skilled in the art.
  • this specification presents an example in which a 1-bit memory cell and a shift register are implemented using a flip-flop (FF), the pixel driving circuit according to the present specification is not limited to the above example.
  • the pixel embedded memory unit 240 has a data input terminal (data) for storing data, a clock terminal (clock) for receiving a clock signal, and a reset terminal (reset) for deleting data stored in the memory cell.
  • data data
  • clock clock
  • reset reset
  • a connection may be formed such that the signal output from the first low-frequency filter 220 is input to the data input terminal of the pixel embedded memory unit.
  • a connection may be formed such that the signal output from the signal sensing unit 210 is input to the clock terminal of the pixel embedded memory unit.
  • a connection may be formed such that the signal output from the second low-frequency filter 230 is input to the reset terminal of the pixel embedded memory unit.
  • FIG. 4 is a block diagram schematically illustrating a configuration of an embedded pixel memory unit according to the present specification.
  • the embedded pixel memory unit 240 may include a flag memory cell 241 , a setting data shift register 242 , and a video data shift register 243 .
  • the flag memory cell 241 is one memory cell for storing a mode value.
  • the flag memory cell 262 may store a value corresponding to the first mode or the second mode according to the present specification. As shown in FIG. 4 , the flag memory cell 241 may be disposed on the farthest side from the data input terminal data of the pixel embedded memory unit 240 .
  • the pixel embedded memory unit 240 may output the mode value stored in the mode flag memory cell 241 to the signal sensing unit 210 .
  • the signal output to the signal sensing unit 210 may be a DeMUX Select Signal for selecting an input terminal of the multiplexer MUX.
  • the signal detecting unit 210 may output the column signal when the mode value is the first mode, and output the raw signal when the mode value is the second mode. have. Characteristics of the column signal and the row signal for the above operation will be described in more detail later.
  • the setting data shift register 242 may have a plurality of memory cells for storing setting values related to pixel driving.
  • the size of the set value data may vary according to the size of the set value, such as 19 bits or 12 bits. Accordingly, the number of memory cells included in the data shift register 242 may also vary.
  • the video data shift register 243 may have K shift registers 243 corresponding to the number of light emitting devices to store video data.
  • the video data refers to data related to grayscale expressed by the light emitting device being turned on/off during one frame.
  • the number of light emitting devices in a pixel may vary, and in this specification, three light emitting devices related to RGB are illustrated as examples. In addition, it is shown that each light emitting device has 11 bits of grayscale data. The number of light emitting devices and the size of grayscale data may vary.
  • the row signal is a signal output from the scan driving circuit 120 according to the present specification
  • the column signal is a signal output from the data driving circuit 130 according to the present specification. Output timings of the row signal and the column signal may be controlled by the controller 140 according to the present specification.
  • FIG. 5 is a timing reference diagram of a row signal and a column signal according to the present specification.
  • the POR signal may be input together when power is supplied to continuously maintain a logic high state.
  • the frame sync signal V_sync of the screen may be periodically output according to a preset interval.
  • the row signal and the column signal may be input to the pixel driving circuit 200 according to an output timing of the frame sync signal V_sync.
  • the timing of the signal shown in FIG. 5 is the column signal Col. 1 and the row signal Row 1 input to the pixel driving circuit disposed at the 1x1 position among the plurality of pixel circuits arranged on the display panel.
  • the remaining pixel driving circuits differ only in input timing according to their arrangement positions, and the configuration of each row signal and each column signal is the same.
  • the row signal includes a first scan signal SCAN 1 for inputting a set value related to pixel driving, a second scan signal SCAN 2 for video data input, and a clock signal for PWM driving (PWM clock).
  • PWM clock a clock signal for PWM driving
  • the first scan signal SCAN 1 may be a signal having a lower frequency than a cutoff frequency of the second low frequency filter 230 . Accordingly, the first scan signal SCAN 1 may pass through the second low frequency filter 230 .
  • the second scan signal SCAN 2 may be a signal having a frequency lower than a cut-off frequency of the first low-frequency filter 220 and a frequency higher than a cut-off frequency of the second low-frequency filter 230 . Accordingly, the second scan signal SCAN 2 may not pass through the second low frequency filter 230 , but may pass through the first low frequency filter 220 .
  • the clock signal (PWM clock) for driving the PWM may be a signal having a higher frequency than a cutoff frequency of the first low frequency filter 220 . Therefore, the clock signal (PWM clock) for the PWM driving cannot pass through both the first low frequency filter 220 and the second low frequency filter 230 .
  • the column signal may include a mode value data signal, a set value data signal related to driving a pixel, and a video data signal related to a plurality of light emitting devices.
  • the most significant bit (MSB) of the data included in the column signal may be a mode value.
  • the order in which the pixel driving circuit 200 according to the present specification operates according to the above-described row signal and column signal, that is, the order in which mode 1 and mode 2 operate will be described.
  • a path through which a signal input in each mode is output will be described below with reference to FIGS. 6 to 8 . Since the pixel driving circuit 200 shown in FIGS. 6 to 8 is the same as the pixel driving circuit 200 shown in FIG. 3 , a repetitive description of each configuration will be omitted.
  • the initial driving signal POR Power On Reset, POR
  • the input terminal of the multiplexer MUX included in the signal sensing unit 210 is selected as '0', and data stored in all memory cells included in the pixel embedded memory unit 240 is '0'.
  • the initial driving signal POR may be a signal input together when power is supplied to operate the display device.
  • FIG. 6 is a reference diagram of a first operation in mode 1. Referring to FIG.
  • the first scan signal SCAN 1 output from the scan driving circuit 120 is input to the low signal input terminal.
  • the first scan signal SCAN 1 may be input to a reset terminal of the embedded pixel memory unit 240 through the signal sensing unit 210 and the second low frequency filter 230 .
  • a flip-flop DFF for converting a signal data_l having a long logic high into a pulse signal clear may be connected to an output terminal of the second low frequency filter 230 .
  • the first scan signal SCAN 1 may serve to delete data stored in the pixel built-in memory unit 240 in a previous frame.
  • FIG. 7 is a reference diagram for a second operation in mode 1. Referring to FIG.
  • the second scan signal SCAN 2 output from the scan driving circuit 120 is input to the row signal input terminal, and the column signal 1RRRR ... DDDD) may be input to the column signal input terminal.
  • the column signal is indicated by '1' as a mode value, 'R' as a setting value, and 'D' as video data in the most significant bit MSB.
  • FIG. 9 is a data signal reference diagram of a column signal according to the present specification.
  • video data 'H' and 'L' displayed in a preset time period T may be checked.
  • the length of time T for discriminating 1 bit in the video data signals (data 'H', data 'L') is determined by the frequency of the signal included in the time period being the second of the second low-frequency filter 230 .
  • the length may be set to have a higher frequency than the cutoff frequency. Accordingly, the column signal cannot pass through the second low-frequency filter 230 .
  • FIG. 10 is a reference diagram in which a memory cell according to the present specification stores data '1' and '0'.
  • the video data value according to the present specification is a signal having a lower frequency than the cut-off frequency of the first low-frequency filter 220 within the preset reference time T and the first low-frequency It may include a signal having a higher frequency than the cutoff frequency of the filter 220 . That is, data '1' has a relatively long logic high retention time (A) to have a lower frequency than the cut-off frequency of the first low-frequency filter 220 , and data '0' is the first low-frequency filter 220 .
  • the holding time C of the logic high may be relatively short to have a higher frequency than the cut-off frequency of .
  • FIG. 10 shows a signal waveform after the video data signal having the above characteristics passes through the first low frequency filter 220 .
  • Both '1' and '0' of the video data signal before passing through the first low frequency filter 220 have a logic high, but after passing through the first low frequency filter 220, the video data signal has a logic low ('0') ) and logic high ('1'). Accordingly, video data may be stored as '1' and '0' in the memory cells 241 , 242 , and 243 of the pixel embedded memory unit 240 . Meanwhile, the signal that has not passed through the first low-frequency filter 220 in the signal sensing unit 210 may operate as a clock signal clock_s because the pulse is input as it is without being deformed.
  • the column signals 1RRR...DDDD are generated by the signal detector 210 and the first low-frequency filter 220 while the second scan signal SCAN 2 maintains a logic high. ) may be input to the data input terminal (data) of the pixel embedded memory unit 240 . Also, the signal output from the signal sensing unit 210 is input to a clock terminal of the pixel embedded memory unit 240 and operates as a clock signal clock_s. Accordingly, the column signals 1RRR...DDDD may be stored in all memory cells included in the pixel embedded memory unit 240 .
  • the mode value '1' is stored in the flag memory cell 262 of the pixel embedded memory unit 240 .
  • the mode value '1' is output to the multiplexer (MUX) included in the signal sensing unit 210 , and is changed from mode 1 to mode 2 state.
  • MUX multiplexer
  • a clock signal for PWM driving output from the scan driving circuit 120 is input to the low signal input terminal.
  • Video data signals for other pixel driving circuits arranged in the column direction are input to the column signal input terminal, but the multiplexer MUX included in the signal sensing unit 210 is set to output only the signal input from the row signal input terminal Thus, the signal input to the column signal input terminal has no effect in mode 2.
  • a clock signal for PWM driving in the scan driving circuit 120 may be composed of a pulse signal having a relatively high frequency characteristic compared to a video data signal, and may be blocked by the first low frequency filter 220 . Accordingly, the clock signal for the PWM driving may pass through the signal sensing unit 210 and may be input to the clock terminal Clock_S of the pixel embedded memory unit 240 . Thereafter, the pixel embedded memory unit 240 may perform an operation for PWM driving of the light emitting device (LED) according to the timing of the clock signal with the video data stored in the memory cell 243 .
  • LED light emitting device
  • 11 is a reference diagram for an operation sequence of mode 1 and mode 2 according to the present specification.
  • mode 1 (#1, #2) and mode 2 (#3) are sequentially operated. Thereafter, mode 1 and mode 2 are repeatedly executed according to the video frame.
  • the repeated execution of the mode 1 and the mode 2 may be repeatedly executed according to characteristics of a row signal and a column signal, as described with reference to FIGS. 6 to 8 .
  • an operation mode in which PWM driving is repeatedly performed M times will be referred to as an 'M-cycling operation mode'.
  • the PWM driving can be terminated regardless of the value of the least significant bit LSB of the grayscale data by resetting all shift registers.
  • M-cycling operation mode M times of PWM driving are completed and all shift registers are reset.
  • the pixel embedded memory unit 240 may further include a plurality of PWM termination memory cells for terminating PWM driving of each light emitting device.
  • the pixel embedded memory unit 240 may include K shift registers corresponding to the number of light emitting devices (LEDs). 4 shows three shift registers 243-R, 243-G, and 243-B corresponding to RGB. As described above, each shift register 243 includes L video data memory cells for storing video data of each light emitting device, that is, grayscale data. 4 is an example in which grayscale data of each light emitting device is 11 bits. In addition, each shift register 243 may further include one PWM termination memory cell for terminating PWM driving of the light emitting device.
  • the PWM termination memory cell may be located adjacent to a memory cell that stores the least significant bit (LSB) or the most significant bit (MSB) among grayscale data of each light emitting device.
  • LSB least significant bit
  • MSB most significant bit
  • FIG. 12 is a reference diagram of a PWM terminated memory cell according to the present specification.
  • one PWM end memory cell and four video data memory cells can be identified.
  • the example shown in FIG. 12 shows that one PWM end memory cell is positioned next to the memory cell that stores the least significant bit LSB among grayscale data.
  • an example of input data is also shown.
  • the grayscale data of the light emitting device LED is '0101'
  • '0' of 1 bit is further added and '0101 0 ' may be input.
  • the grayscale data of the light emitting device LED is '1010'
  • '0' of 1 bit is further added and '1010 0 ' may be input.
  • the flag memory cell 241 may output the stored mode value as a selection signal to the K output switching devices and the K cycling switching devices. Accordingly, when '1' is stored as the mode value in the flag memory cell 241, the cycling operation mode may be operated by the output switching device and the cycling switching device.
  • the video data signal output by the data driving circuit 130 may include L-bit grayscale data and 1-bit '0' data corresponding to the grayscale of each light emitting device as PWM end data.
  • the PWM end data is located adjacent to the least significant bit LSB or the most significant bit MSB among the grayscale data of each light emitting device.
  • the scan driving circuit 120 may output a low signal in which M clock signals are repeated for each second scan signal according to the M-cycling operation mode.
  • 13 is a reference diagram for a cycling operation.
  • FIG. 13 it is an example of operating at 50% on-duty using 6-bit PWM.
  • the scan driving circuit 120 , the data driving circuit 130 and the controller 140 are a processor known in the art to which the present invention pertains to execute signal output, calculation and various control logic, ASIC (application-specific integrated circuit), other chipsets, logic circuits, registers, communication modems, data processing devices, and the like.
  • ASIC application-specific integrated circuit
  • the scan driving circuit 120 , the data driving circuit 130 , and the controller 140 may be implemented as a set of program modules.
  • the program module may be stored in the memory device and executed by the processor.
  • the computer program is C/C++, C#, JAVA, Python that a processor (CPU) of the computer can read through a device interface of the computer in order for the computer to read the program and execute the methods implemented as a program , may include code coded in a computer language such as machine language. Such code may include functional code related to a function defining functions necessary for executing the methods, etc., and includes an execution procedure related control code necessary for the processor of the computer to execute the functions according to a predetermined procedure. can do. In addition, the code may further include additional information necessary for the processor of the computer to execute the functions or code related to memory reference for which location (address address) in the internal or external memory of the computer to be referenced. have.
  • the code uses the communication module of the computer to determine how to communicate with any other computer or server remotely. It may further include a communication-related code for whether to communicate and what information or media to transmit and receive during communication.
  • the storage medium is not a medium that stores data for a short moment, such as a register, a cache, a memory, etc., but a medium that stores data semi-permanently and can be read by a device.
  • examples of the storage medium include, but are not limited to, ROM, RAM, CD-ROM, magnetic tape, floppy disk, and an optical data storage device.
  • the program may be stored in various recording media on various servers accessible by the computer or in various recording media on the computer of the user.
  • the medium may be distributed in a computer system connected to a network, and a computer-readable code may be stored in a distributed manner.
  • first low-frequency filter 230 second low-frequency filter

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)

Abstract

본 명세서는 외부 접점 수가 감소된 픽셀구동회로를 개시한다. 종래 디지털 구동 픽셀은 전력과 관련된 2개의 접점(Vcc, GND), 디지털 구동을 위한 2개의 신호를 입력하기 위한 접점(Row signal, Column signal), 픽셀의 구동에 필요한 설정값을 입력하기 위한 접점(Mode selection) 및 PWM 구동 시에 Cycle 기능을 구현하기 위해 한 프레임(Frame)동안 비디오 데이터(video data)를 유지하고, 새로운 비디오 데이터 입력 전에 이전 비디오 데이터를 삭제(clear)하기 위해 리셋 신호를 입력하기 위한 접점(Reset)이 필요했다. 그러나 접점의 개수가 많을 수록 제조 공정에서 전사(Pick & Place)의 효율이 하락한다. 따라서 본 명세서에 따른 픽셀구동회로는 로우 신호와 컬럼 신호의 조합을 통해 접점 수가 감소되어도 디지털 구동이 가능한 픽셀구동회로를 제시한다.

Description

접점 수가 감소한 픽셀구동회로
본 발명은 디스플레이 장치에 관한 것이며, 보다 상세하게는 종래 기술에 비해 접점 수가 감소한 픽셀구동회로의 동작에 관한 것이다.
본 출원은 2020년 12월 04일 대한민국에 출원된 특허출원 제10-2020-0168352호에 기초한 우선권을 주장하며, 해당 출원의 명세서 및 도면에 개시된 모든 내용은 본 출원에 원용된다.
이 부분에 기술된 내용은 단순히 본 명세서에 기재된 실시예에 대한 배경 정보를 제공할 뿐 반드시 종래 기술을 구성하는 것은 아니다.
액정 표시장치(Liquid Crystal Display Device), 플라즈마 표시장치(Plasma Display Device), 유기발광 표시장치(Organic Light Emitting Display Device) 등과 같은 다양한 유형의 디스플레이 장치가 활용되고 있다. 최근, 스마트워치(Smart watch) 또는 VR(Virtual Reality), AR(Augmented Reality), MR(Mixed Reality) 장치에 사용되는 디스플레이 장치는 소형이면서도 고해상도가 요구되는바, 마이크로 발광 다이오드(μLED)를 이용한 디스플레이 장치에 대한 관심이 높아지고 있다. 뿐만 아니라, 대형 디스플레이 장치에도 마이크로 LED가 상용화되고 있다.
한편, 마이크로 LED를 사용한 대형 디스플레이 장치를 패시브 매트릭스(Passive matrix) 방식으로 구동할 경우, 막대한 소비 전력을 필요로 하여, 차세대 디스플레이 장치의 구동 방식으로 적합하지 않다. 따라서, 상대적으로 소비 전력량이 적은 액티브 매트릭스(Active matrix) 방식이 차세대 디스플레이 장치에 보다 적합하다.
도 1은 일반적인 픽셀의 구조를 개략적으로 도시한 회로도이다.
도 1을 참조하면, 3개의 발광소자(R, G, B) 및 발광소자를 구동시키기 위한 픽셀구동회로(11)를 포함된 픽셀(10)을 확인할 수 있다. 액티브 매트릭스(Active matrix) 방식으로 구동하는 픽셀은 PWM(Pulse Width Modulation) 기술을 이용한 디지털 구동이 일반적이다. 따라서, 픽셀(10)은 픽셀의 구동에 필요한 전력과 관련된 2개의 접점(Vcc, GND), 디지털 구동을 위한 2개의 신호를 입력하기 위한 접점(Row signal, Column signal)이 필수적이다. 추가적으로, 픽셀의 구동에 필요한 설정값을 입력하기 위한 접점(Mode selection) 및 PWM 구동 시에 Cycle 기능을 구현하기 위해 한 프레임(Frame)동안 비디오 데이터(video data)를 유지하고, 새로운 비디오 데이터 입력 전에 이전 비디오 데이터를 삭제(clear)하기 위해 리셋 신호를 입력하기 위한 접점(Reset)이 필요하다.
한편, 액티브 매트릭스 방식의 디스플레이 장치를 제조하기 위해서는, 기존 TFT Backplane 사용하는 방식과 반도체 웨이퍼에 픽셀구동회로를 구성하고 마이크로 LED를 부착하는 방식이 가능하다. 특히, 반도체 웨이퍼에 픽셀구동회로를 구성하는 경우에 전사(Pick & Place)의 효율을 향상시키기 위해서 필요한 접점 수를 최소화해야 한다. 그러나 도 1과 같이, 다수의 접점은 핀(Pin) 수 증가로 전사(Pick & Place) 공정에서 난이도를 증가시키고, 픽셀구동회로의 크기를 증가시키는 문제를 야기하고 가격 경쟁력을 감소시키게 된다.
본 명세서는 외부 접점 수가 감소된 픽셀구동회로를 제공하는 것을 목적으로 한다.
본 명세서는 상기 언급된 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한 본 명세서에 따른 픽셀구동회로는, 픽셀 구동과 관련된 설정값 및 비디오 데이터를 저장하기 위한 복수의 메모리셀을 가진 픽셀내장메모리부; 로우 신호 입력단자 및 컬럼 신호 입력단자를 가진 신호 감지부; 상기 신호 감지부로부터 입력된 신호를 미리 설정된 제1 차단 주파수보다 낮은 주파수를 가진 신호를 출력하는 제1 저주파필터; 및 상기 신호 감지부로부터 입력된 신호에서 미리 설정된 제2 차단 주파수보다 낮은 주파수를 가진 신호를 상기 픽셀내장메모리부에 출력하는 제2 저주파필터;를 포함할 수 있다.
본 명세서의 일 실시예에 따라 상기 제1 저주파필터에서 출력된 신호는 데이터를 저장하기 위한 상기 픽셀내장메모리부의 데이터 입력 단자로 입력될 수 있다.
본 명세서의 일 실시예에 따라 상기 신호 감지부에서 출력된 신호는 클럭 신호를 수신하기 위한 상기 픽셀내장메모리부의 클럭 단자로 입력될 수 있다.
본 명세서의 일 실시예에 따라 상기 제2 저주파필터에서 출력된 신호는 메모리셀에 저장된 데이터를 삭제하기 위한 상기 픽셀내장메모리부의 리셋 단자로 입력될 수 있다.
본 명세서의 일 실시예에 따른 상기 픽셀내장메모리부는, 모드값을 저장하기 위한 하나의 플래그 메모리셀; 픽셀 구동과 관련된 설정값을 저장하기 위한 복수의 메모리셀을 가진 설정 데이터 시프트레지스터; 및 비디오 데이터를 저장하기 위해 발광소자의 개수에 대응하는 K개의 비디오 데이터 시프트레지스터;을 포함할 수 있다.
본 명세서의 일 실시예에 따른 상기 플래그 메모리셀은, 상기 픽셀내장메모리부의 데이터 입력 단자에서 가장 먼 쪽에 배치될 수 있다.
본 명세서의 일 실시예에 따른 상기 픽셀내장메모리부는 상기 모드 플래그 메모리셀에 저장된 모드값을 상기 신호 감지부에 출력할 수 있다. 이때, 상기 신호 감지부는, 상기 모드값이 제1 모드일 때 상기 컬럼 신호를 출력하고, 상기 모드값이 제2 모드일 때 상기 로우 신호를 출력할 수 있다.
본 명세서의 일 실시예에 따른 픽셀구동회로는, 상기 각 비디오 데이터 시프트레지스터의 일단에 연결되어 저장된 데이터를 각 대응하는 발광소자에게 출력하는 K개의 출력 스위칭소자; 및 상기 각 시프트레지스터의 일단 및 타단 사이에 연결되어 상기 일단에서 출력된 데이터를 상기 타단으로 재입력하는 K개의 사이클링 스위칭소자;를 더 포함할 수 있다.
본 명세서의 일 실시예에 따른 상기 각 비디오 데이터 시프트레지스터는, 각 발광소자의 PWM 구동 종료를 위한 복수의 PWM 종료 메모리셀;을 더 포함할 수 있다.
본 명세서의 일 실시예에 따른 각 PWM 종료 메모리셀은 각 발광소자의 비디오 데이터 중 가장 작은 자리 비트(LSB)와 인접한 곳에 위치할 수 있다.
본 명세서에 따른 픽셀구동회로는, 픽셀구동회로; 및 복수의 발광 소자;를 포함하는 픽셀 회로의 일 구성요소가 될 수 있다.
본 명세서에 따른 픽셀 회로는, 복수의 픽셀 회로가 배열된 디스플레이 패널; 행 방향으로 배열된 픽셀 회로들의 로우 신호 입력단자들과 연결된 복수의 스캔라인들을 통해 로우 신호를 출력하는 스캔구동회로; 및 열 방향으로 배열된 픽셀 회로들의 컬럼 신호 입력단자들과 연결된 복수의 데이터라인들을 통해 컬럼 신호를 출력하는 데이터구동회로;를 포함하는 디스플레이 장치의 일 구성요소가 될 수 있다.
본 명세서의 일 실시예에 따른 상기 로우 신호는, 상기 픽셀내장메모리부 입력을 위한 제1 스캔 신호, 픽셀 구동과 관련된 설정값 데이터와 비디오 데이터 입력을 위한 제2 스캔 신호 및 PWM 구동을 위한 클럭 신호를 포함할 수 있다.
본 명세서의 일 실시예에 따른 상기 제1 스캔 신호는 상기 제2저주파필터의 차단 주파수보다 낮은 주파수를 가진 신호일 수 있다.
본 명세서의 일 실시예에 따른 상기 제2 스캔 신호는 상기 제1 저주파필터의 차단 주파수보다 낮은 주파수를 가지고, 상기 제2 저주파필터의 차단 주파수보다 높은 주파수를 가진 신호일 수 있다.
본 명세서의 일 실시예에 따른 상기 PWM 구동을 위한 클럭 신호는 상기 제1 저주파필터의 차단 주파수보다 높은 주파수를 가진 신호일 수 있다.
본 명세서의 일 실시예에 따른 상기 스캔구동회로는, M-싸이클링 동작 모드에 따라 하나의 제2 스캔 신호 다음에 M개의 클럭 신호가 반복된 로우 신호를 출력할 수 있다.
본 명세서의 일 실시예에 따른 상기 컬럼 신호는, 모드값 데이터 신호, 설정값 데이터 신호 및 비디오 데이터 신호를 포함할 수 있다.
본 명세서의 일 실시예에 따라 상기 컬럼 신호에 포함된 데이터의 가장 큰 자리 비트(MSB)는 모드값일 수 있다.
본 명세서의 일 실시예에 따른 상기 비디오 데이터는 각 발광소자의 계조에 해당하는 L비트의 계조 데이터와 1비트의 '0' 데이터를 PWM 종료 데이터로 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 일 측면에 따르면, 픽셀구동회로의 외부 접점 수가 감소되어 반도체 웨이퍼에 픽셀구동회로를 구성하고 전사(Pick & Place)하는 공정의 효율이 향상될 수 있다.
본 명세서의 다른 측면에 따르면, 픽셀구동회로의 외부 점점 수가 감소되어 전사 공정의 난이도가 낮아지며, 픽셀구동회로의 사이즈가 감소하여 가격 경쟁력이 향상될 수 있다.
본 발명의 효과들은 이상에서 언급된 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
도 1은 일반적인 픽셀의 구조를 개략적으로 도시한 회로도이다.
도 2는 본 명세서에 따른 디스플레이 장치의 구성을 개략적으로 도시한 블럭도이다.
도 3은 본 명세서에 따른 픽셀구동회로의 구성을 개략적으로 도시한 블럭도이다.
도 4는 본 명세서에 따른 픽셀내장메모리부의 구성을 개략적으로 도시한 블럭도이다.
도 5는 본 명세서에 따른 로우 신호 및 컬럼 신호의 타이밍 참고도이다.
도 6은 모드 1에서 제1 동작 참고도이다.
도 7은 모드 1에서 제2 동작 참고도이다.
도 8은 모드 2에서 동작 참고도이다.
도 9는 본 명세서에 따른 컬럼 신호의 데이터 신호 참고도이다.
도 10은 본 명세서에 따른 메모리셀이 데이터 '1'과 '0'을 저장하는 참고도이다.
도 11은 본 명세서에 따른 모드 1 및 모드 2가 동작하는 순서에 대한 참고도이다.
도 12는 본 명세서에 따른 PWM 종료 메모리셀의 참고도이다.
도 13은 싸이클링 동작에 대한 참고도이다.
본 명세서에 개시된 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서가 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하고, 본 명세서가 속하는 기술 분야의 통상의 기술자(이하 '당업자')에게 본 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 권리 범위는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 명세서의 권리 범위를 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
명세서 전체에 걸쳐 동일한 도면 부호는 동일한 구성 요소를 지칭하며, "및/또는"은 언급된 구성요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 비록 "제1", "제2" 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 명세서는 논리회로 및 전자회로의 소자들을 사용하여 실시예를 설명한다. 이해의 편의를 위해 데이터 '1'은 로직 하이(logic high), '0'은 로직 로우(logic low)에 해당하는 실시예를 이용하여 설명하겠다. 그러나 그 반대의 경우도 가능하며, 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 2는 본 명세서에 따른 디스플레이 장치의 구성을 개략적으로 도시한 블럭도이다.
도 2를 참조하면, 본 명세서에 따른 디스플레이 장치(100)는 디스플레이 패널(110), 스캔구동회로(120), 데이터구동회로(130) 및 제어부(140)를 포함할 수 있다.
상기 디스플레이 패널(110)은 본 명세서에 따른 복수의 픽셀 회로(pixel, PX)를 포함할 수 있다. 상기 복수의 픽셀 회로(PX)들은 m X n(m, n은 자연수)개가 매트릭스(matrix) 형태로 배열될 수 있다. 다만, 상기 복수의 픽셀들이 배열되는 패턴은 지그재그 형 등 실시예에 따라 다양한 패턴으로 배열될 수 있다.
디스플레이 패널(110)은 LCD(liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, ECD(Electrochromic Display), DMD(Digital Mirror Device), AMD(Actuated Mirror Device), GLV(Grating Light Valve), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 중 하나로 구현될 수 있고, 그 밖에 다른 종류의 평판 디스플레이 또는 플렉서블 디스플레이로 구현될 수 있다. 본 명세서에서는 일 예로 LED 디스플레이 패널을 설명하겠다.
각각의 픽셀 회로(PX)는 복수의 발광 소자들을 포함할 수 있다. 발광 소자는 발광다이오드(LED)일 수 있다. 발광다이오드는 80um이하의 크기를 가진 마이크로 엘이디(Micro LED)일 수 있다. 하나의 픽셀 회로(PX)는 서로 다른 색을 가진 복수의 발광 소자를 통해 다양한 색을 출력할 수 있다. 일 예로, 하나의 픽셀 회로(PX)는 적색, 녹색, 청색으로 구성된 발광 소자를 포함할 수 있다. 다른 예로, 백색 발광 소자가 더 포함될 수 있으면, 백색 발광 소자가 적색, 녹색, 청색 발광 소자 중 어느 하나의 발광 소자를 대체할 수도 있다. 하나의 픽셀 회로(PX)에 포함된 각 발광 소자를 '서브픽셀(sub pixel)'이라고 부른다.
각각의 픽셀 회로(PX)는 복수의 서브픽셀들을 구동시키는 픽셀구동회로를 포함할 수 있다. 상기 픽셀구동회로는 상기 스캔구동회로(120)에서 출력된 로우 신호(Row signal) 및/또는 데이터구동회로(130)에서 출력된 컬럼 신호(Cloumn signal)제어 신호에 의해 서브픽셀의 턴온 또는 턴오프 동작을 구동시킬 수 있다. 상기 픽셀구동회로는 적어도 하나의 박막 트랜지스터 및 적어도 하나의 캐패시터 등을 포함할 수 있다. 상기 픽셀구동회로는 반도체 웨이퍼 상에 적층 구조에 의해 구현될 수 있다.
상기 디스플레이 패널(110)은 행(Row) 방향으로 배열된 스캔 라인들(SL1~SLm) 및 열(Column) 방향으로 배열된 데이터 라인들(DL1~DLn)을 포함할 수 있다. 상기 스캔 라인들(SL1~SLm) 및 데이터 라인들(DL1~DLn)의 교차 지점에 픽셀 회로(PX)들이 위치할 수 있다. 각 픽셀 회로(PX)는 어느 하나의 스캔 라인(SLk) 및 어느 하나의 데이터 라인(DLk)과 연결될 수 있다. 상기 스캔 라인들(SL1~SLm)은 상기 스캔구동회로(120)에 연결되고, 상기 데이터 라인들(DL1~DLn)은 상기 데이터구동회로(130)에 연결될 수 있다.
상기 스캔구동회로(120)는 행(Row) 방향으로 배열된 픽셀 회로들의 로우 신호 입력단자들과 연결된 복수의 스캔라인들(SL1~SLm)을 통해 로우 신호(Row signal)를 출력할 수 있다. 바람직하게, 상기 스캔구동회로(120)는 상기 스캔 라인들(SL1~SLm)에 순차적으로 로우 신호를 출력할 수 있다. 예를 들어, 제1 스캔 구동 기간 동안 제1 스캔 라인(SL1)에 연결된 픽셀들이 구동하고, 제2 스캔 구동 기간 동안 제2 스캔 라인(SL2)에 연결된 픽셀들이 구동할 수 있다. 본 명세서에 따른 스캔구동회로(120)의 동작은 이후에 보다 자세히 설명하겠다.
상기 데이터구동회로(130)는 열(Column) 방향으로 배열된 픽셀 회로들의 컬럼 신호 입력단자들과 연결된 복수의 데이터라인들(DL1~DLn)을 통해 컬럼 신호(Column signal)를 출력할 수 있다. 상기 컬럼 신호(Column signal)는 각 픽셀 회로에게 계조(gradation)와 관련된 데이터를 포함하고 있다. 하나의 데이터 라인은 종 방향으로 다수의 픽셀 회로들과 연결되어 있지만, 상기 스캔구동회로(120)에 의해 선택된 스캔 라인과 연결된 픽셀 회로에게만 컬럼 신호가 입력될 수 있다. 본 명세서에 따른 데이터구동회로(130)의 동작은 이후에 보다 자세히 설명하겠다.
상기 제어부(140)는 상기 스캔구동회로(120) 및 데이터구동회로(130)의 동작을 실행하도록 제어 신호를 출력할 수 있다. 상기 제어부(140)는 하나의 영상 프레임에 해당하는 영상 데이터에 대응하는 제어 신호를 상기 스캔구동회로(120) 및 데이터구동회로(130)에 각각 출력할 수 있다.
도 3은 본 명세서에 따른 픽셀구동회로의 구성을 개략적으로 도시한 블럭도이다.
도 3을 참조하면, 본 명세서에 따른 픽셀구동회로(200)는 신호 감지부(210), 제1 저주파필터(220), 제2 저주파필터(230) 및 픽셀내장메모리부(240)를 포함할 수 있다.
상기 신호 감지부(210)는 상기 스캔구동회로(120)에서 출력된 로우 신호(Row signal)이 입력되는 로우 신호 입력단자 및 상기 데이터구동회로(130)에서 출력된 컬럼 신호(Column signal)이 입력되는 컬럼 신호 입력단자를 가질 수 있다. 상기 신호 감지부(210)에 입력된 로우 신호(Row signal) 또는 컬럼 신호(Column signal)는 상기 제1 저주파필터(220), 제2 저주파필터(230) 및 픽셀내장메모리부(240)에 출력될 수 있다. 상기 신호 감지부(210)에 입력된 로우 신호(Row signal) 또는 컬럼 신호(Column signal) 중 어느 신호가 출력될 것인지는 동작 모드에 따라 달라질 수 있다. 상기 동작 모드에 따라 출력되는 신호를 제어하기 위해서 상기 신호 감지부(210)는, 도 3에 도시된 바와 같이, 논리회로소자와 멀티플렉서를 이용하여 구성될 수 있다.
상기 제1 저주파필터(220)는 상기 신호 감지부(210)로부터 입력된 신호에서 미리 설정된 제1 차단 주파수보다 낮은 주파수를 가진 신호를 상기 제1 스위칭부(240)에 출력하는 저주파필터(Low Pass Filter)이다.
상기 제2 저주파필터(230)는 상기 신호 감지부(210)로부터 입력된 신호에서 미리 설정된 제2 차단 주파수보다 낮은 주파수를 가진 신호를 상기 픽셀내장메모리부(240)에 출력하는 저주파필터(Low Pass Filter)이다.
상기 제1 차단 주파수는 상기 제2 차단 주파수에 비해 주파수값(Hz)이 높을 수 있다. 반대로, 제2 차단 주파수는 상기 제1 차단 주파수에 비해 주파수값(Hz)이 낮을 수 있다. 따라서, 로직하이(logic high)의 유지 시간이 상대적으로 긴 신호(long signal)은 제2 저주파필터(230)를 통과할 있고, 로직하이(logic high)의 유지 시간이 상대적으로 짧은 신호(short signal)은 제2 저주파필터(230)를 통과하지 못하고 제1 저주파필터(220)만 통과할 수 있다. 상기 제1 차단 주파수 및 제2 차단 주파수는 설정하고자 하는 로직하이(logic high)의 유지 시간 차이에 따라 당업자 수준에서 설계 가능하다.
상기 픽셀내장메모리부(240)는 픽셀 구동과 관련된 설정값 및 비디오 데이터를 저장하기 위한 복수의 메모리셀을 가질 수 있다. 본 명세서에서 메모리셀이란 1비트 데이터(1bit data)를 저장하기 위한 회로소자를 의미하며, 당업자에게 알려진 다양한 메모리 소자를 이용하여 본 명세서에 따른 메모리셀을 구현할 수 있다. 본 명세서에서는 플립플롭(Flip-Flop, FF)을 이용하여 1비트 메모리셀 및 시프트레지스터를 구현한 예시를 제시하지만, 본 명세서에 따른 픽셀구동회로가 상기 예시에 제한되는 것은 아니다.
한편, 상기 픽셀내장메모리부(240)는 데이터를 저장하기 위한 데이터 입력 단자(data), 클럭 신호를 수신하기 위한 클럭 단자(clock) 및 메모리셀에 저장된 데이터를 삭제하기 위한 리셋 단자(reset)를 가질 수 있다. 상기 제1 저주파필터(220)에서 출력된 신호는 상기 픽셀내장메모리부의 데이터 입력 단자로 입력되도록 연결이 형성될 수 있다. 상기 신호 감지부(210)에서 출력된 신호는 상기 픽셀내장메모리부의 클럭 단자로 입력되도록 연결이 형성될 수 있다. 상기 제2 저주파필터(230)에서 출력된 신호는 상기 픽셀내장메모리부의 리셋 단자로 입력되도록 연결이 형성될 수 있다.
도 4는 본 명세서에 따른 픽셀내장메모리부의 구성을 개략적으로 도시한 블럭도이다.
도 4를 참조하면, 본 명세서에 따른 픽셀내장메모리부(240)는 플래그 메모리셀(241), 설정 데이터 시프트레지스터(242) 및 비디오 데이터 시프트레지스터(243)를 포함할 수 있다.
상기 플래그 메모리셀(241)은 모드값을 저장하기 위한 하나의 메모리셀이다. 상기 플래그 메모리셀(262)은 본 명세서에 따른 제1 모드 또는 제2 모드에 해당하는 값이 저장될 수 있다. 상기 플래그 메모리셀(241)은, 도 4에 도시된 바와 같이, 상기 픽셀내장메모리부(240)의 데이터 입력 단자(data)에서 가장 먼 쪽에 배치될 수 있다.
본 명세서의 일 실시예에 따르면, 상기 픽셀내장메모리부(240)는 상기 모드 플래그 메모리셀(241)에 저장된 모드값을 상기 신호 감지부(210)에 출력할 수 있다. 상기 신호 감지부(210)에 출력된 신호는 멀피플렉서(MUX)의 입력 단자를 선택하는 선택 신호(DeMUX Select Signal)가 될 수 있다. 본 명세서는 상기 플래그 메모리셀(241)에 저장된 모드값이 '0'일 때는 '제1 모드', 상기 플래그 메모리셀(241)에 저장된 모드값이 '1'일 때는 '제2 모드'라 명명하겠다. 이때, 상기 신호 감지부(210)는 상기 모드값이 제1 모드일 때 상기 컬럼 신호(Column signal)를 출력하고, 상기 모드값이 제2 모드일 때 상기 로우 신호(Raw signal)를 출력할 수 있다. 상기와 같은 동작을 위한 상기 컬럼 신호(Column signal) 및 상기 로우 신호(Row signal)의 특성은 이후에 보다 자세히 설명하겠다.
상기 설정 데이터 시프트레지스터(242)는 픽셀 구동과 관련된 설정값을 저장하기 위한 복수의 메모리셀을 가질 수 있다. 설정값 데이터의 크기는 19비트, 12비트 등 설정값의 크기에 따라 다양할 수 있다. 이에 따라 상기 데이터 시프트레지스터(242)에 포함되는 메모리셀의 개수 역시 다양할 수 있다.
상기 비디오 데이터 시프트레지스터(243)는 비디오 데이터를 저장하기 위해 발광소자의 개수에 대응하는 K개의 시프트레지스터(243)를 가질 수 있다. 비디오 데이터란, 1 프레임 동안 발광소자가 턴온/턴오프되어 표현하는 계조와 관련된 데이터를 의미한다. 픽셀 내 발광소자의 개수는 다양할 수 있으며, 본 명세서는 RGB와 관련된 3개의 발광소자를 예시로 도시하였다. 또한, 각 발광소자마다 11비트의 계조 데이터를 가진 것으로 도시하였다. 발광소자의 개수 및 계조 데이터의 크기는 다양할 수 있다.
이하에서는 상기 로우 신호(Row signal) 및 상기 컬럼 신호(Column signal)의 구성과 타이밍에 대해서 설명하겠다. 상기 로우 신호(Row signal)는 본 명세서에 따른 스캔구동회로(120)에서 출력되는 신호이고, 상기 컬럼 신호(Column signal)는 본 명세서에 따른 데이터구동회로(130)에서 출력되는 신호이다. 상기 로우 신호(Row signal) 및 상기 컬럼 신호(Column signal)의 출력 타이밍은 본 명세서에 따른 제어부(140)에 의해 제어될 수 있다.
도 5는 본 명세서에 따른 로우 신호 및 컬럼 신호의 타이밍 참고도이다.
도 5를 참조하면, 우선 POR 신호는 전력이 공급될 때 함께 입력되어 계속 로직 하이 상태로 유지될 수 있다. 그리고 화면의 프레임 싱크 신호(V_sync)가 미리 설정된 간격에 따라 주기적으로 출력될 수 있다. 상기 프레임 싱크 신호(V_sync)의 출력 타이밍에 맞추어 상기 로우 신호(Row signal) 및 상기 컬럼 신호(Column signal)가 픽셀구동회로(200)에 입력될 수 있다.
도 5에 도시된 신호의 타이밍은 디스플레이 패널에 배열된 복수의 픽셀 회로 중 1x1 위치에 배치된 픽셀구동회로에 입력되는 컬럼 신호(Col. 1)와 로우 신호(Row 1)이다. 그 외 나머지 픽셀구동회로들은 배치된 위치에 따라 입력 타이밍에만 차이가 있을 뿐, 각 로우 신호(Row signal) 및 각 컬럼 신호(Column signal)의 구성은 동일하다.
상기 로우 신호(Row signal)는 픽셀 구동과 관련된 설정값 입력을 위한 제1 스캔 신호(SCAN 1), 비디오 데이터 입력을 위한 제2 스캔 신호(SCAN 2) 및 PWM 구동을 위한 클럭 신호(PWM clock)를 포함할 수 있다.
상기 제1 스캔 신호(SCAN 1)는 상기 제2 저주파필터(230)의 차단 주파수보다 낮은 주파수를 가진 신호일 수 있다. 따라서, 상기 제1 스캔 신호(SCAN 1)는 제2 저주파필터(230)를 통과할 수 있다.
상기 제2 스캔 신호(SCAN 2)는 상기 제1 저주파필터(220)의 차단 주파수보다 낮은 주파수를 가지고 상기 제2 저주파필터(230)의 차단 주파수보다 높은 주파수를 가진 신호일 수 있다. 따라서, 상기 제2 스캔 신호(SCAN 2)는 제2 저주파필터(230)를 통과할 수 없고, 제1 저주파필터(220)를 통과할 수 있다.
상기 PWM 구동을 위한 클럭 신호(PWM clock)는 상기 제1 저주파필터(220)의 차단 주파수보다 높은 주파수를 가진 신호일 수 있다. 따라서, 상기 PWM 구동을 위한 클럭 신호(PWM clock)는 제1 저주파필터(220)와 제2 저주파필터(230)를 모두 통과할 수 없다.
상기 컬럼 신호(Column signal)는 모드값 데이터 신호, 픽셀 구동과 관련된 설정값 데이터 신호 및 복수의 발광 소자와 관련된 비디오 데이터 신호를 포함할 수 있다. 이때, 상기 상기 컬럼 신호에 포함된 데이터의 가장 큰 자리 비트(MSB)는 모드값일 수 있다.
이하에서는 상술된 로우 신호(Row signal) 및 컬럼 신호(Column signal)에 의해 본 명세서에 따른 픽셀구동회로(200)가 동작하는 순서 즉, 모드 1 및 모드 2가 동작하는 순서에 대해서 설명하겠다. 각각의 모드에서 입력된 신호가 출력되는 경로를 이하 도 6 내지 도 8을 참조하여 설명하겠다. 도 6 내지 도 8에 도시된 픽셀구동회로(200)는 도 3에 도시된 픽셀구동회로(200)와 동일하므로, 각 구성에 대한 반복적인 설명은 생략한다.
한편, 최초 구동 신호(Power On Reset, POR)가 인가된 상태에서 픽셀구동회로(200)에 포함된 모든 소자는 초기 상태인 것으로 가정하다. 즉, 상기 신호 감지부(210)에 포함된 멀티플랙서(MUX)의 입력 단자는 '0'으로 선택되어 있고, 상기 픽셀내장메모리부(240)에 포함된 모든 메모리셀에 저장된 데이터는 '0'인 것으로 가정한다. 상기 최초 구동 신호(POR)은 디스플레이 장치를 동작시키기 위해 전력이 공급될 때 함께 입력되는 신호일 수 있다.
도 6은 모드 1에서 제1 동작 참고도이다.
도 6을 참조하면, 상기 스캔구동회로(120)에서 출력된 제1 스캔 신호(SCAN 1)가 로우 신호 입력단자에는 입력된다. 상기 제1 스캔 신호(SCAN 1)는 신호 감지부(210)와 제2 저주파필터(230)를 거쳐서 상기 픽셀내장메모리부(240)의 리셋 단자(reset)로 입력될 수 있다. 이를 위해, 상기 제2 저주파필터(230)의 출력단에는 긴 로직하이(logic high)를 가진 신호(data_l)를 펄스 신호(clear)로 변환하는 플립플롭(DFF)이 연결될 수 있다. 상기 제1 스캔 신호(SCAN 1)는 이전 프레임에서 상기 픽셀내장메모리부(240) 저장된 데이터를 삭제하는 역할을 할 수 있다.
도 7은 모드 1에서 제2 동작 참고도이다.
도 7을 참고하면, 상기 스캔구동회로(120)에서 출력된 제2 스캔 신호(SCAN 2)가 로우 신호 입력단자에는 입력되고, 상기 데이터구동회로(130)에 출력된 컬럼 신호(1RRRR...DDDD)가 컬럼 신호 입력단자에 입력될 수 있다. 상기 컬럼 신호는 가장 큰 자리 비트(MSB)에 모드값인 '1', 설정값인 'R', 비디오 데이터인 'D'로 표시되어 있다.
도 9는 본 명세서에 따른 컬럼 신호의 데이터 신호 참고도이다.
도 9를 참조하면, 미리 설정된 시간 구간(T)에 표시된 비디오 데이터 'H'와 'L'을 확인할 수 있다. 상기 비디오 데이터 신호(data 'H', data 'L')에서 1비트를 구분하기 위한 시간(T)의 길이는 그 시간 구간에 포함된 신호의 주파수가 상기 제2 저주파필터(230)의 제2 차단 주파수보다 높은 주파수를 가지도록 길이가 설정될 수 있다. 따라서, 상기 컬럼 신호는 상기 제2 저주파필터(230)는 통과할 수 없다.
도 10은 본 명세서에 따른 메모리셀이 데이터 '1'과 '0'을 저장하는 참고도이다.
도 9와 도 10를 함께 참조하면, 본 명세서에 따른 비디오 데이터값은 상기 미리 설정된 기준 시간(T) 내에서 상기 제1 저주파필터(220)의 차단 주파수보다 낮은 주파수를 가진 신호와 상기 제1 저주파필터(220)의 차단 주파수보다 높은 주파수를 가진 신호를 포함할 수 있다. 즉, 데이터 '1'은 상기 제1 저주파필터(220)의 차단 주파수보다 낮은 주파수를 가지도록 로직 하이의 유지 시간(A)이 상대적으로 길고, 데이터 '0'은 상기 제1 저주파필터(220)의 차단 주파수보다 높은 주파수를 가지도록 로직 하이의 유지 시간(C)이 상대적으로 짧을 수 있다. 도 10에는 상기와 같은 특성을 가진 비디오 데이터 신호가 제1 저주파필터(220)를 지나간 이후 신호 파형이 도시되어 있다. 제1 저주파필터(220)를 통과하기 전 비디오 데이터 신호는'1' 및 '0' 모두 로직 하이를 가지고 있지만, 제1 저주파필터(220)를 통과한 후 비디오 데이터 신호의 로직 로우('0')와 로직 하이('1')로 구분된다. 따라서, 상기 픽셀내장메모리부(240)의 메모리셀(241, 242, 243)에 비디오 데이터가 '1'과 '0'으로 저장될 수 있다. 한편, 상기 신호 감지부(210)에서 제1 저주파필터(220)를 거치지 않은 신호는 펄스가 변형되지 않고 그대로 입력되기 때문에 클럭 신호(clock_s)로 동작할 수 있다.
다시 도 7을 참조하면, 상기 컬럼 신호(1RRR...DDDD)는 상기 제2 스캔 신호(SCAN 2)가 로직하이를 유지하는 시간 동안, 상기 신호 감지부(210)와 제1 저주파필터(220)를 거쳐서 상기 픽셀내장메모리부(240)의 데이터 입력 단자(data)로 입력될 수 있다. 또한, 상기 신호 감지부(210)에서 출력된 신호는 상기 픽셀내장메모리부(240)의 클럭 단자(clock)로 입력되어 클럭 신호(clock_s)로 작동한다. 이로 인해 상기 픽셀내장메모리부(240)에 포함된 모든 메모리셀은 상기 컬럼 신호(1RRR...DDDD)가 저정될 수 있다.
도 8은 모드 2에서 동작 참고도이다.
도 8을 참조하면, 상기 픽셀내장메모리부(240)의 플래그 메모리셀(262)에 모드값 '1'이 저장된 상태이다. 상기 모드값 '1'은 상기 신호 감지부(210)에 포함된 멀티플렉서(MUX)에 출력되고, 모드 1에서 모드 2 상태로 변경된다.
로우 신호 입력단자에는 상기 스캔구동회로(120)에서 출력된 PWM 구동을 위한 클럭 신호가 입력된다. 컬럼 신호 입력단자에는 열 방향으로 배열된 다른 픽셀구동회로를 위한 비디오 데이터 신호가 입력되지만, 상기 신호 감지부(210)에 포함된 멀티플렉서(MUX)가 로우 신호 입력단자에서 입력된 신호만 출력하도록 설정되어 있어서, 상기 컬럼 신호 입력단자에 입력된 신호는 모드 2에서 영향을 주지 않는다.
상기 스캔구동회로(120)에서 PWM 구동을 위한 클럭 신호는 비디오 데이터 신호에 비해 상대적으로 고주파수 특성을 가진 펄스 신호로 구성될 수 있고, 상기 제1 저주파필터(220)에서 차단될 수 있다. 따라서, 상기 PWM 구동을 위한 클럭 신호는 상기 신호 감지부(210)를 지나서, 상기 픽셀내장메모리부(240)의 클럭 단자(Clock_S)에 입력될 수 있다. 이후, 상기 픽셀내장메모리부(240)는 메모리셀(243)에 저장된 비디오 데이터가 클럭 신호의 타이밍에 맞추어 발광소자(LED)의 PWM 구동을 위한 동작을 할 수 있다.
도 11은 본 명세서에 따른 모드 1 및 모드 2가 동작하는 순서에 대한 참고도이다.
도 11을 참조하면, 최초 POR이 입력된 이 후 모드 1(#1, #2) 및 모드 2(#3)가 순차적으로 동작한다. 이후 비디오 프레임에 맞추어 모드 1 및 모드 2가 반복 실행된다. 상기 모드 1 및 모드 2의 반복 실행은 도 6 내지 도 8에 설명한 바와 같이, 로우 신호(Row signal) 및 컬럼 신호(Column signal)의 특성에 의해서 반복 실행될 수 있다. 상기 특성을 통해, 각각의 프레임마다 비디오 데이터 및 설정값 데이터를 함께 전송할 수 있다. 이 경우, 노이즈로 인해 설정값을 저장한 메모리셀에 노이즈가 발생하여 저장된 값이 변동하여도 오직 1 프레임동안에만 오류가 발생하고, 다음 프레임에서 신속하게 복구가 될 수 있는 장점이 있다.
한편, 디스플레이 장치의 동작 설정에 따라 한 프레임 동안 PWM 구동을 1회 실시하는 경우와 PWM 구동을 2회 이상 반복 실시하는 경우가 있을 수 있다. 본 명세서에 PWM 구동을 M회 반복 실시하는 동작 모드를 'M-싸이클링 동작 모드'라고 명명하겠다. 종래 PWM 구동을 1회만 실시하는 경우, 시프트레지스터를 전부 리셋(reset)하여 계조 데이터의 가장 작은 자리 비트(LSB)의 값에 상관없이 PWM 구동을 종료시킬 수 있었다. 반면, M-싸이클링 동작 모드에서 M회의 PWM 구동을 마치고 시프트레지스터를 전부 리셋(reset)시킨다. 그러나 계조 데이터의 가장 작은 자리 비트(LSB)의 값이 '1'인 경우, 다음 PWM 구동을 위한 계조 데이터의 가장 큰 자리 비트(MSB)가 입력되기 전까지 발광소자(LED)를 계속 턴온 상태로 유지시키는 문제가 발생할 수 있다. 따라서, 각각의 PMW 구동은 마지막 계조 데이터를 출력하고 종료되어야 할 필요성이 있다.
본 명세서의 일 실시예에 따르면, 상기 픽셀내장메모리부(240)는 각 발광소자의 PWM 구동 종료를 위한 복수의 PWM 종료 메모리셀을 더 포함할 수 있다.
다시 도 4를 참조하여 본 명세서에 따른 픽셀내장메모리부(240)의 구성에 대해서 보다 자세히 설명하겠다. 본 명세서에 따른 픽셀내장메모리부(240)는 발광소자(LED)의 개수에 대응하는 K개의 시프트레지스터를 포함할 수 있다. 도 4에는 RGB에 대응하는 3개의 시프트레지스터(243-R, 243-G, 243-B)가 도시되어 있다. 상기 각 시프트레지스터(243)는 앞서 설명하였듯이, 각 발광소자의 비디오 데이터 즉, 계조 데이터를 저장하기 위한 L개의 비디오 데이터 메모리셀을 포함한다. 도 4에는 각 발광소자의 계조 데이터가 11비트인 예시이다. 그리고 상기 각 시프트레지스터(243)는 상기 발광소자의 PWM 구동 종료를 위한 1개의 PWM 종료 메모리셀을 더 포함할 수 있다.
상기 PWM 종료 메모리셀은 각 발광소자의 계조 데이터 중 가장 작은 자리 비트(LSB) 또는 가장 큰 자리 비트(MSB)를 저장하는 메모리셀과 인접한 곳에 위치할 수 있다.
도 12는 본 명세서에 따른 PWM 종료 메모리셀의 참고도이다.
도 12를 참조하면, 1개의 PWM 종료 메모리셀과 4개의 비디오 데이터 메모리셀을 확인할 수 있다. 도 12에 도시된 예시에는 1개의 PWM 종료 메모리셀이 계조 데이터 중 가장 작은 자리 비트(LSB)를 저장하는 메모리셀의 다음 자리에 위치한 것을 도시되어 있다. 그리고 입력 데이터에 대한 예시도 함께 도시되어 있다. 발광소자(LED)의 계조 데이터가 '0101'일 때, 1비트의 '0'이 더 추가되어 '0101 0 '이 입력될 수 있다. 또한, 발광소자(LED)의 계조 데이터가 '1010'일 때, 1비트의 '0'이 더 추가되어 '1010 0 '이 입력될 수 있다.
다시 도 4를 참조하여, 본 명세서에 따른 픽셀내장메모리부(240)에 도시된 나머지 구성에 대해서 설명하겠다.
상기 픽셀내장메모리부(240)는, 상기 각 시프트레지스터(243)의 일단에 연결되어 저장된 데이터를 각 대응하는 발광소자에게 출력하는 K개의 출력 스위칭소자 및 상기 각 시프트레지스터(243)의 일단 및 타단 사이에 연결되어 상기 일단에서 출력된 데이터를 상기 타단으로 재입력하는 K개의 사이클링 스위칭소자를 더 포함할 수 있다. 도 4에 도시된 예시에서 'K=3'이다.
상기 플래그 메모리셀(241)은 저장된 모드값을 상기 K개의 출력 스위칭소자와 K개의 사이클링 스위칭소자에게 선택신호로 출력할 수 있다. 따라서, 상기 플래그 메모리셀(241)에 모드값으로 '1'이 저장될 때, 상기 출력 스위칭소자와 사이클링 스위칭소자에 의해 싸이클링 동작 모드가 작동할 수 있다.
한편 싸이클링 동작 모드에서, 상기 데이터구동회로(130)가 출력하는 비디오 데이터 신호는 각 발광소자의 계조에 해당하는 L비트의 계조 데이터와 1비트의 '0' 데이터를 PWM 종료 데이터로 포함할 수 있다. 이때, 상기 PWM 종료 데이터는 각 발광소자의 계조 데이터 중 가장 작은 자리 비트(LSB) 또는 가장 큰 자리 비트(MSB)와 인접한 곳에 위치한다.
한편 싸이클링 동작 모드에서, 상기 스캔구동회로(120)는 M-싸이클링 동작 모드에 따라 하나의 제2 스캔 신호마다 M개의 클럭 신호가 반복된 로우 신호를 출력할 수 있다.
도 13은 싸이클링 동작에 대한 참고도이다.
도 13을 참조하면, 6비트 PWM을 이용하여 50% 온듀티(on-duty)로 동작하는 예시이다.
본 명세서에 따른 상기 스캔구동회로(120), 데이터구동회로(130) 및 제어부(140)는 신호 출력, 산출 및 다양한 제어 로직을 실행하기 위해 본 발명이 속한 기술분야에 알려진 프로세서, ASIC(application-specific integrated circuit), 다른 칩셋, 논리 회로, 레지스터, 통신 모뎀, 데이터 처리 장치 등을 포함할 수 있다. 또한, 상술한 제어 로직이 소프트웨어로 구현될 때, 상기 상기 스캔구동회로(120), 데이터구동회로(130) 및 제어부(140)는 프로그램 모듈의 집합으로 구현될 수 있다. 이 때, 프로그램 모듈은 메모리장치에 저장되고, 프로세서에 의해 실행될 수 있다.
상기 컴퓨터프로그램은, 상기 컴퓨터가 프로그램을 읽어 들여 프로그램으로 구현된 상기 방법들을 실행시키기 위하여, 상기 컴퓨터의 프로세서(CPU)가 상기 컴퓨터의 장치 인터페이스를 통해 읽힐 수 있는 C/C++, C#, JAVA, Python, 기계어 등의 컴퓨터 언어로 코드화된 코드(Code)를 포함할 수 있다. 이러한 코드는 상기 방법들을 실행하는 필요한 기능들을 정의한 함수 등과 관련된 기능적인 코드(Functional Code)를 포함할 수 있고, 상기 기능들을 상기 컴퓨터의 프로세서가 소정의 절차대로 실행시키는데 필요한 실행 절차 관련 제어 코드를 포함할 수 있다. 또한, 이러한 코드는 상기 기능들을 상기 컴퓨터의 프로세서가 실행시키는데 필요한 추가 정보나 미디어가 상기 컴퓨터의 내부 또는 외부 메모리의 어느 위치(주소 번지)에서 참조되어야 하는지에 대한 메모리 참조관련 코드를 더 포함할 수 있다. 또한, 상기 컴퓨터의 프로세서가 상기 기능들을 실행시키기 위하여 원격(Remote)에 있는 어떠한 다른 컴퓨터나 서버 등과 통신이 필요한 경우, 코드는 상기 컴퓨터의 통신 모듈을 이용하여 원격에 있는 어떠한 다른 컴퓨터나 서버 등과 어떻게 통신해야 하는지, 통신 시 어떠한 정보나 미디어를 송수신해야 하는지 등에 대한 통신 관련 코드를 더 포함할 수 있다.
상기 저장되는 매체는, 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 구체적으로는, 상기 저장되는 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있지만, 이에 제한되지 않는다. 즉, 상기 프로그램은 상기 컴퓨터가 접속할 수 있는 다양한 서버 상의 다양한 기록매체 또는 사용자의 상기 컴퓨터상의 다양한 기록매체에 저장될 수 있다. 또한, 상기 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장될 수 있다.
이상, 첨부된 도면을 참조로 하여 본 명세서의 실시예를 설명하였지만, 본 명세서가 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며, 제한적이 아닌 것으로 이해해야만 한다.
<부호의 설명>
100 : 디스플레이 장치
110 : 디스플레이 패널 120 : 스캔구동회로
130 : 데이터구동회로 140 : 제어부
200 : 픽셀구동회로 210 : 신호 감지부
220 : 제1 저주파필터 230 : 제2 저주파필터
240 : 셋팅레지스터부 241 : 플래그 메모리셀
242 : 설정 데이터 시프트레지스터
243 : 비디오 데이터 시프트레지스터

Claims (20)

  1. 픽셀 구동과 관련된 설정값 및 비디오 데이터를 저장하기 위한 복수의 메모리셀을 가진 픽셀내장메모리부;
    로우 신호 입력단자 및 컬럼 신호 입력단자를 가진 신호 감지부;
    상기 신호 감지부로부터 입력된 신호를 미리 설정된 제1 차단 주파수보다 낮은 주파수를 가진 신호를 출력하는 제1 저주파필터; 및
    상기 신호 감지부로부터 입력된 신호에서 미리 설정된 제2 차단 주파수보다 낮은 주파수를 가진 신호를 상기 픽셀내장메모리부에 출력하는 제2 저주파필터;를 포함하는 픽셀구동회로.
  2. 청구항 1에 있어서,
    상기 제1 저주파필터에서 출력된 신호는 데이터를 저장하기 위한 상기 픽셀내장메모리부의 데이터 입력 단자로 입력되는, 픽셀구동회로.
  3. 청구항 1에 있어서,
    상기 신호 감지부에서 출력된 신호는 클럭 신호를 수신하기 위한 상기 픽셀내장메모리부의 클럭 단자로 입력되는, 픽셀구동회로.
  4. 청구항 1에 있어서,
    상기 제2 저주파필터에서 출력된 신호는 메모리셀에 저장된 데이터를 삭제하기 위한 상기 픽셀내장메모리부의 리셋 단자로 입력되는, 픽셀구동회로.
  5. 청구항 1에 있어서,
    상기 픽셀내장메모리부는,
    모드값을 저장하기 위한 하나의 플래그 메모리셀;
    픽셀 구동과 관련된 설정값을 저장하기 위한 복수의 메모리셀을 가진 설정 데이터 시프트레지스터; 및
    비디오 데이터를 저장하기 위해 발광소자의 개수에 대응하는 K개의 비디오 데이터 시프트레지스터;을 포함하는 픽셀구동회로.
  6. 청구항 5에 있어서,
    상기 플래그 메모리셀은, 상기 픽셀내장메모리부의 데이터 입력 단자에서 가장 먼 쪽에 배치된 픽셀구동회로.
  7. 청구항 6에 있어서,
    상기 픽셀내장메모리부는 상기 모드 플래그 메모리셀에 저장된 모드값을 상기 신호 감지부에 출력하고,
    상기 신호 감지부는,
    상기 모드값이 제1 모드일 때 상기 컬럼 신호를 출력하고,
    상기 모드값이 제2 모드일 때 상기 로우 신호를 출력하는, 픽셀구동회로.
  8. 청구항 5에 있어서,
    상기 각 비디오 데이터 시프트레지스터의 일단에 연결되어 저장된 데이터를 각 대응하는 발광소자에게 출력하는 K개의 출력 스위칭소자; 및
    상기 각 시프트레지스터의 일단 및 타단 사이에 연결되어 상기 일단에서 출력된 데이터를 상기 타단으로 재입력하는 K개의 사이클링 스위칭소자;를 더 포함하는 픽셀구동회로.
  9. 청구항 8에 있어서,
    상기 각 비디오 데이터 시프트레지스터는,
    각 발광소자의 PWM 구동 종료를 위한 복수의 PWM 종료 메모리셀;을 더 포함하는, 픽셀구동회로.
  10. 청구항 9에 있어서,
    각 PWM 종료 메모리셀은 각 발광소자의 비디오 데이터 중 가장 작은 자리 비트(LSB)와 인접한 곳에 위치하는, 픽셀구동회로.
  11. 청구항 1 내지 10 중 어느 한 청구항에 따른 픽셀구동회로; 및
    복수의 발광 소자;를 포함하는 픽셀 회로.
  12. 청구항 11에 따른 복수의 픽셀 회로가 배열된 디스플레이 패널;
    행 방향으로 배열된 픽셀 회로들의 로우 신호 입력단자들과 연결된 복수의 스캔라인들을 통해 로우 신호를 출력하는 스캔구동회로; 및
    열 방향으로 배열된 픽셀 회로들의 컬럼 신호 입력단자들과 연결된 복수의 데이터라인들을 통해 컬럼 신호를 출력하는 데이터구동회로;를 포함하는 디스플레이 장치.
  13. 청구항 12에 있어서,
    상기 로우 신호는,
    상기 픽셀내장메모리부 입력을 위한 제1 스캔 신호, 픽셀 구동과 관련된 설정값 데이터와 비디오 데이터 입력을 위한 제2 스캔 신호 및 PWM 구동을 위한 클럭 신호를 포함하는 디스플레이 장치.
  14. 청구항 13에 있어서,
    상기 제1 스캔 신호는 상기 제2저주파필터의 차단 주파수보다 낮은 주파수를 가진 신호인, 디스플레이 장치.
  15. 청구항 13에 있어서,
    상기 제2 스캔 신호는 상기 제1 저주파필터의 차단 주파수보다 낮은 주파수를 가지고, 상기 제2 저주파필터의 차단 주파수보다 높은 주파수를 가진 신호인, 디스플레이 장치.
  16. 청구항 13에 있어서,
    상기 PWM 구동을 위한 클럭 신호는 상기 제1 저주파필터의 차단 주파수보다 높은 주파수를 가진 신호인, 디스플레이 장치.
  17. 청구항 13에 있어서,
    상기 스캔구동회로는,
    M-싸이클링 동작 모드에 따라 하나의 제2 스캔 신호 다음에 M개의 클럭 신호가 반복된 로우 신호를 출력하는, 디스플레이 장치.
  18. 청구항 12에 있어서,
    상기 컬럼 신호는,
    모드값 데이터 신호, 설정값 데이터 신호 및 비디오 데이터 신호를 포함하는 디스플레이 장치.
  19. 청구항 18에 있어서,
    상기 컬럼 신호에 포함된 데이터의 가장 큰 자리 비트(MSB)는 모드값인, 디스플레이 장치.
  20. 청구항 18에 있어서,
    상기 비디오 데이터는 각 발광소자의 계조에 해당하는 L비트의 계조 데이터와 1비트의 '0' 데이터를 PWM 종료 데이터로 포함하는 디스플레이 장치.
PCT/KR2021/018091 2020-12-04 2021-12-02 접점 수가 감소한 픽셀구동회로 WO2022119341A1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202180077632.6A CN116472576A (zh) 2020-12-04 2021-12-02 具有减少的触点数量的像素驱动电路
US18/032,461 US20230395021A1 (en) 2020-12-04 2021-12-02 Pixel driving circuit having reduced number of contacts

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0168352 2020-12-04
KR1020200168352A KR102238445B1 (ko) 2020-12-04 2020-12-04 접점 수가 감소한 픽셀구동회로

Publications (1)

Publication Number Publication Date
WO2022119341A1 true WO2022119341A1 (ko) 2022-06-09

Family

ID=75444004

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2021/018091 WO2022119341A1 (ko) 2020-12-04 2021-12-02 접점 수가 감소한 픽셀구동회로

Country Status (4)

Country Link
US (1) US20230395021A1 (ko)
KR (2) KR102238445B1 (ko)
CN (1) CN116472576A (ko)
WO (1) WO2022119341A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102238445B1 (ko) * 2020-12-04 2021-04-09 주식회사 사피엔반도체 접점 수가 감소한 픽셀구동회로
KR20240056404A (ko) 2022-10-21 2024-04-30 주식회사 사피엔반도체 기판 내장형 픽셀 구동 회로를 포함하는 픽셀 구동 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160114757A (ko) * 2015-03-24 2016-10-06 삼성디스플레이 주식회사 표시 패널 구동 장치 및 이를 포함하는 표시 장치
KR20200026285A (ko) * 2017-07-04 2020-03-10 꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈 Led 디스플레이 장치
KR102108516B1 (ko) * 2019-10-15 2020-05-08 주식회사 사피엔반도체 MIP(memory inside pixel) 디스플레이를 포함하는 장치
KR102137636B1 (ko) * 2019-12-18 2020-07-27 주식회사 사피엔반도체 접점 수가 감소한 픽셀 및 디지털 구동 방법
KR20200097940A (ko) * 2019-02-11 2020-08-20 (주)실리콘인사이드 Led 픽셀 패키지
KR102238445B1 (ko) * 2020-12-04 2021-04-09 주식회사 사피엔반도체 접점 수가 감소한 픽셀구동회로

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102512990B1 (ko) 2016-03-29 2023-03-22 삼성전자주식회사 디스플레이 구동 회로 및 이를 포함하는 디스플레이 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160114757A (ko) * 2015-03-24 2016-10-06 삼성디스플레이 주식회사 표시 패널 구동 장치 및 이를 포함하는 표시 장치
KR20200026285A (ko) * 2017-07-04 2020-03-10 꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈 Led 디스플레이 장치
KR20200097940A (ko) * 2019-02-11 2020-08-20 (주)실리콘인사이드 Led 픽셀 패키지
KR102108516B1 (ko) * 2019-10-15 2020-05-08 주식회사 사피엔반도체 MIP(memory inside pixel) 디스플레이를 포함하는 장치
KR102137636B1 (ko) * 2019-12-18 2020-07-27 주식회사 사피엔반도체 접점 수가 감소한 픽셀 및 디지털 구동 방법
KR102238445B1 (ko) * 2020-12-04 2021-04-09 주식회사 사피엔반도체 접점 수가 감소한 픽셀구동회로

Also Published As

Publication number Publication date
KR20220079383A (ko) 2022-06-13
KR102238445B1 (ko) 2021-04-09
CN116472576A (zh) 2023-07-21
US20230395021A1 (en) 2023-12-07

Similar Documents

Publication Publication Date Title
WO2022119341A1 (ko) 접점 수가 감소한 픽셀구동회로
WO2021158004A1 (en) Led based display panel including common led driving circuit and display apparatus including the same
WO2017209374A1 (en) Module type display apparatus, display apparatus comprising the module type display apparatus, and control method thereof
WO2021201361A1 (ko) 동일한 픽셀 메모리를 이용하여 저화질 모드와 고화질 모드로 동작이 가능한 서브 픽셀 구동 회로 및 이를 포함하는 디스플레이 장치
KR102137636B1 (ko) 접점 수가 감소한 픽셀 및 디지털 구동 방법
WO2020190053A1 (en) Led display panel and repairing method
WO2019098696A1 (en) Display device and method for controlling independently by a group of pixels
WO2020050615A1 (en) Display device and controlling method of display device
KR102137638B1 (ko) 디스플레이 패널의 보다 세분화된 밝기 제어가 가능한 디스플레이 장치
CN108399879A (zh) 有机发光显示测试装置和有机发光显示面板的测试电路
WO2020045800A1 (ko) 디스플레이 장치 및 그 제어 방법
WO2021241970A1 (ko) 디스플레이 밝기 제어 장치
WO2022045421A1 (ko) 디스플레이 장치 및 그 제어 방법
WO2021210741A1 (en) Display apparatus and method for controlling thereof
KR100435114B1 (ko) 액정디스플레이장치
CN101009085A (zh) 用以控制显示装置的时序的装置及方法
WO2020218783A1 (en) Display apparatus and control method thereof
WO2022034953A1 (ko) 전자 장치, 디스플레이 장치 및 그 제어 방법
WO2020204483A1 (en) Display apparatus and controlling method thereof
CN111596780A (zh) 触控显示结构、智能设备及驱动方法
KR102270511B1 (ko) Pwm 구동을 정지시킬 수 있는 픽셀구동회로
KR102289927B1 (ko) 접점 수가 감소한 픽셀구동회로
WO2022050530A1 (ko) 약발광 영역을 포함하는 디스플레이 장치
WO2021125568A1 (ko) 접점 수가 감소한 픽셀 및 디지털 구동 방법
WO2021132884A1 (ko) 데이터구동장치 및 데이터처리장치의 데이터 송수신 방법, 및 데이터 송수신 시스템

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21901029

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202180077632.6

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21901029

Country of ref document: EP

Kind code of ref document: A1