CN113539163B - 显示基板、显示面板和显示装置 - Google Patents

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Abstract

本公开提供了一种显示基板，包括：显示区和位于显示区外侧的周边区，所示显示区包括：多条栅线和多条数据线，多条栅线和多条数据线交叉限定呈阵列排布的多个像素单元，多个像素单元中的至少一个像素单元配置有对应的驱动控制电路和选通控制线，驱动控制电路与栅极驱动电压端耦接；驱动控制电路具有第一输入端、第二输入端和第一输出端，第一输入端与对应像素单元所配置的栅线耦接，第二输入端与对应像素单元所配置的选通控制线耦接，第一输出端与对应像素单元耦接，驱动控制电路配置为响应于栅线所提供的扫描驱动信号和选通控制线所提供的导通控制信号的控制下，将栅极驱动电压端所提供的栅极驱动电压通过第一输出端输出给对应的像素单元。

Description

显示基板、显示面板和显示装置
技术领域
本发明涉及显示领域，特别涉及一种显示基板、显示面板和显示装置。
背景技术
为了降低显示装置的功耗，相关技术提出了一种新型低功耗液晶显示技术：像素存储器(Memory In Pixel，简称MIP)显示技术。具体地，在LCD显示装置的每个像素单元内设置静态随机存取存储器(Static Random Access Memory，SRAM)，SRAM将输入像素单元的数据电压存储一定时间用于显示。此时，显示装置的刷新频率可以降低，有利于降低功耗。
发明内容
第一方面，本公开实施例提供了一种显示基板，包括：显示区和位于显示区外侧的周边区，所示显示区包括：多条栅线和多条数据线，多条所述栅线和多条所述数据线交叉限定呈阵列排布的多个像素单元，多个所述像素单元中的至少一个所述像素单元配置有对应的驱动控制电路和选通控制线，所述驱动控制电路与栅极驱动电压端耦接；
所述驱动控制电路具有第一输入端、第二输入端和第一输出端，所述第一输入端与对应所述像素单元所配置的所述栅线耦接，所述第二输入端与对应所述像素单元所配置的所述选通控制线耦接，所述第一输出端与对应所述像素单元耦接，所述驱动控制电路配置为响应于所述栅线所提供的扫描驱动信号和所述选通控制线所提供的导通控制信号的控制下，将所述栅极驱动电压端所提供的栅极驱动电压通过所述第一输出端输出给对应的所述像素单元。
在一些实施例中，所述周边区包括：
串行外设接口；
串并转换模块，与所述串行外设接口耦接，配置为通过所述串行外设接口接收串行的数据帧，并将其转换为并行的数据帧，所述数据帧包括：选通控制数据；
所述选通控制模块，与所述串并转换模块和所述选通控制线耦接，配置为接收所述串并转换模块所发送的所述选通控制数据，并根据所述选通控制数据向对应的所述选通控制线提供所述导通控制信号。
在一些实施例中，所述数据帧还包括：地址数据和帧显示数据；
所述周边区还包括：地址译码器、行驱动模块和列驱动模块，所述地址译码器与所述串并转换模块和所述行驱动模块耦接，所述列驱动模块与所述串并转换模块和所述数据线耦接；
所述地址译码器配置为接收所述串并转换模块所发送的地址数据，并对所述地址数据进行译码以得到待驱动的栅线的地址；
所述行驱动模块配置为根据所述地址译码器译码得到的待驱动的栅线的地址向对应的所述栅线输出所述扫描驱动信号；
所述列驱动模块配置为接收所述串并转换模块所发送的所述帧显示数据，并根据所述帧显示数据中各显示用数据生成对应数据电压，且向所述数据线输出对应的数据电压。
在一些实施例中，所述选通控制模块设置于所述显示区朝向所述列驱动模块的一侧；
所述选通控制线的延伸方向与所述数据线的延伸方向相同。
在一些实施例中，所述选通控制模块设置于所述列驱动模块与所述串并转换模块之间的区域。
在一些实施例中，全部所述数据线划分为至少一个数据线组，所述串行外设接口包括：时钟链路、片选链路和与所述数据线组一一对应的至少一条从机输入链路，所述串并转换模块包括与所述从机输入链路一一对应的至少一个串并转换电路，所述列驱动模块包括与所述串并转换电路一一对应的至少一个列驱动电路；
所述串并转换电路与所述时钟链路、所述片选链路、对应的所述从机输入链路和对应所述列驱动电路耦接，所述列驱动电路与对应所述数据线组中的数据线耦接；
所述帧显示数据包括：与所述数据线组一一对应的至少一个显示用数据段；
所述串并转换电路配置为通过对应的所述从机输入链路接收对应的所述显示用数据段，并将所述显示用数据段中串行的显示用数据转换为并行的显示用数据；
所述列驱动电路配置为接收对应的所述串并转换电路所发送的并行的显示用数据，并根据各显示用数据生成对应数据电压，且向对应所述数据线组中的各所述数据线输出对应的数据电压。
在一些实施例中，所述串行外设接口包括n条所述从机输入链路，所述串并转换模块包括n个所述串并转换电路，所述列驱动模块包括n个列驱动电路，全部所述数据线划分为n个所述数据线组；
n为正整数且n≥2。
在一些实施例中，n个所述串并转换电路中的一个所述串并转换电路为主串并转换电路；
所述主串并转换电路还配置为通过对应的所述从机输入链路接收所述地址数据；
除所述主串并转换电路之外的其他所述串传并转换电路还配置为在所述主串并转换电路接收所述地址数据时通过各自所对应的所述从机输入链路接收虚拟信号。
在一些实施例中，所述数据帧还包括：模式数据，所述周边区还包括：模式控制电路；
所述主串并转换电路还配置为通过对应的所述从机输入链路接收所述模式数据；
所述模式控制电路配置为接收所述主串并转换电路所发送的所述模式数据，并根据所述模式数据调整所述显示基板的工作模式；
除所述主串并转换电路之外的其他所述传并转换电路还配置为在所述主串并转换电路接收所述模式数据时通过各自所对应的所述从机输入链路接收虚拟信号。
在一些实施例中，n条所述从机输入链路配置为同步向对应的所述串并转换电路传输所述显示用数据段。
在一些实施例中，每个数据线组中的所述数据线的数量相等。
在一些实施例中，所述驱动控制电路包括与门电路。
在一些实施例中，所述与门电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管；
所述第一晶体管的控制极与所述第一输入端耦接，所述第一晶体管的第一极与所述第二晶体管的第二极、所述第四晶体管的第二极、所述第五晶体管的控制极和所述第六晶体管的控制极均耦接，所述第一晶体管的第二极与所述第三晶体管的第一极耦接；
所述第二晶体管的控制极与所述第一输入端耦接，所述第二晶体管的第一极与所述栅极驱动电压端耦接；
所述第三晶体管的控制极与所述第二输入端耦接，所述第三晶体管的第二极与非有效电压端耦接；
所述第四晶体管的控制极与所述第二输入端耦接，所述第四晶体管的第一极与所述栅极驱动电压端耦接；
所述第五晶体管的第一极与所述第一输出端耦接，所述第五晶体管的第二极与所述第一电压端耦接；
所述第六晶体管的第一极与所述栅极驱动电压端耦接，所述第六晶体管的第二极与所述第一输出端耦接；
所述第一晶体管、所述第三晶体管和所述第五晶体管均为N型晶体管，所述第二晶体管、所述第四晶体管和所述第六晶体管均为P型晶体管。
在一些实施例中，多个所述像素单元沿行方向和列方向形成阵列，每行所述像素单元对应同一条所述栅线，每列所述像素单元对应同一条所述数据线；
存在至少一行所述像素单元，该一行所述像素单元划分为至少两个像素单元组，每个像素单元组内包括至少一个像素单元，每个所述像素单元组配置有对应的一个所述驱动控制电路和一条所述选通控制线；
不同所述像素单元组所配置的所述驱动控制电路不同，位于同一行的不同所述像素单元组所配置的所述选通控制线不同；
所述驱动控制电路的所述第一输出端与对应所述像素单元组内每个所述像素单元均耦接。
在一些实施例中，所述像素单元组配置有对应的栅极驱动电压传输线，不同所述像素单元组所配置的所述栅极驱动电压传输线之间绝缘；
所述驱动控制电路的所述第一输出端通过对应所述像素单元组所配置的所述栅极驱动电压传输线与对应所述像素组内每个所述像素单元均耦接。
在一些实施例中，每行所述像素单元按照相同的划分方式均划分为s个像素单元组，s为正整数且s≥2
全部所述像素单元组沿行方向和列方向形成阵列，位于同一列的全部所述像素单元组所配置的所述选通控制线为同一所述选通控制线。
在一些实施例中，每一列所述像素单元组构成一个像素单元集合，所述像素单元集合所配置的全部所述数据线构成一个数据线组，全部所述数据线划分为s个数据线组；
所述周边区还包括：列驱动模块，所述列数据模块包括与所述数据线组一一对应的s个所述列驱动电路，所述列驱动电路与对应所述数据线组内的各所述数据线耦接，所述列驱动电路配置为向对应的所述数据线输出数据电压。
在一些实施例中，所述像素单元包括：数据输入模块和存储模块；
所述数据输入模块与栅极驱动输入端、对应的数据线和第一节点耦接，配置为在所述栅极驱动输入端所提供的栅极驱动电压的控制下，将所述数据线所提供的所述数据电压写入至所述第一节点；
所述存储模块与所述栅极驱动输入端、所述第一节点、第一电压端、第二电压端、第三电压端、第四电压端和像素电极耦接，配置为在所述第一节点处电压和所述栅极驱动输入端所提供的电压、所述第一电压端所提供的第一电压和所述第二电压端所提供的第二电压的控制下，将所述第三电压端的提供的所述第三电压或所述第四电压端所提供的第四电压写入至所述像素电极。
第二方面，本公开实施例还提供了一种显示面板，包括：如第一方面中所提供的所述显示基板，还包括与所述显示基板相对设置的对置基板，所述显示基板和所述对置基板之间设置有显示介质层。
第三方面，本公开实施例还提供了一种显示装置，包括：如上述第二方面中所述显示面板。
附图说明
图1为相关技术所涉及的显示装置的一种结构示意图；
图2A为本公开实施例提供的显示基板的一种结构示意图；
图2B为本公开实施例中一个像素单元及其所配置的驱动控制电路和选通控制线的一种电路结构示意图；
图3为本公开实施例中驱动控制电路的一种电路结构示意图；
图4A为本公开实施例中像素单元的一种电路结构示意图；
图4B为本公开实施例中一个像素单元及其所配置的驱动控制电路的一种电路结构示意图；
图5A为本公开实施例中图4所示像素单元的一种工作时序图；
图5B为本公开实施例中图4所示像素单元的另一种工作时序图；
图6为本公开实施例中串行外设接口的一种工作时序示意图；
图7为本公开实施例提供的显示基板的另一种结构示意图；
图8为本公开实施例中串行外设接口的一种工作时序示意图；
图9为本公开实施例提供的显示基板的又一种结构示意图；
图10A为本公开实施例中一个像素单元组的一种结构示意图；
图10B为本公开实施例中一个像素单元组的另一种结构示意图；
图10C为本公开实施例中一个像素单元组的又一种结构示意图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种显示基板、显示面板和显示装置进行详细描述。
本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的耦接，而是可以包括电性的耦接，不管是直接的还是间接(例如两个耦接的元件之间还可以存在其他电子元件)的。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的耦接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除控制极(即栅极)之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为N型晶体管，也可以为P型晶体管。其中，N型晶体管在其控制极输入有于高电平电压时而导通，在其控制极输入有于低电平电压时而截止；P型晶体管在其控制极输入有于低电平电压时而导通，在其控制极输入有于高电平电压时而截止。
图1为相关技术所涉及的显示装置的一种结构示意图，如图1所示，该显示装置为基于MIP显示技术的显示装置，该显示装置包括：包括：显示区A和周边区B，显示区A内设置有像素单元PIX；其中，每一行像素单元PIX配置有对应的一条栅线G，每一列像素单元PIX配置有对应的数据线D，栅线G用于向对应行的像素单元PIX提供栅极驱动信号，数据线D用于向对应列像素单元PIX提供数据电压。周边区B设置有行驱动模块1和列驱动模块2，行驱动模块1用于为栅线G提供扫描驱动信号，列驱动模块2用于为数据线D提供数据电压。
像素单元PIX内设置有SRAM使得像素单元PIX能够对写入的数据电压进行存储，因此对于一些应用场景(例如，显示静态画面)，可使得显示装置以较低的刷新频率进行工作。
基于该显示装置，相关技术对驱动方式也作了改进；在进行画面刷新时，不再对所有像素单元行进行驱动，而是对某些需要重新写入数据电压的像素单元行进行驱动，而其他无需重新写入数据电压的像素单元行无需进行驱动。此时，显示装置中最小刷新区域为一整行像素单元所对应区域，即在一次画面刷新过程中，行驱动模块仅对某一条栅线提供扫描驱动信号。然而，随着显示装置分辨率的提升，一行像素单元所包含像素单元的数量增多，即便每次画面刷新仅对一整行像素单元进行数据电压写入，其功耗也会偏高。
为有效解决相关技术存在的至少之一的技术问题，本公开提供了相应的解决方案，下面结合具体实施例进行详细描述。
图2A为本公开实施例提供的显示基板的一种结构示意图，图2B为本公开实施例中一个像素单元及其所配置的驱动控制电路和选通控制线的一种电路结构示意图，如图2A和图2B所示，该显示基板包括：显示区A和位于显示区A外侧的周边区B，显示区A包括：多条栅线G和多条数据线D，多条栅线G和多条数据线D交叉限定呈阵列排布的多个像素单元PIX，多个像素单元PIX沿行、列方向构成阵列，可选的，每个象素单元与数据线和栅线一一对应设置；多个像素单元PIX中的至少一个像素单元PIX配置有对应的驱动控制电路7和选通控制线XT，驱动控制电路7与栅极驱动电压端耦接；驱动控制电路7具有第一输入端IN1、第二输入端IN2和第一输出端OUT1，第一输入端IN1与对应像素单元PIX所配置的栅线G耦接，第二输入端IN2与对应像素单元PIX所配置的选通控制线XT耦接，第一输出端OUT1与对应像素单元PIX耦接，驱动控制电路7配置为响应于栅线G所提供的扫描驱动信号和选通控制线XT所提供的导通控制信号的控制下，将栅极驱动电压端所提供的栅极驱动电压通过第一输出端OUT1输出给对应的像素单元PIX。
需要说明的是，本公开实施例中的“扫描驱动信号”为位于周边区B内的行驱动模块1所输出给栅线G的信号，扫描驱动信号输入至像素单元PIX后能够对像素单元PIX实现栅极驱动；具体地，扫描驱动信号输入至像素单元PIX后，像素单元PIX所包括的数据输入模块内的数据输入晶体管(参见后面内容的具体描述)能够导通，以使得数据电压能够通过数据输入模块写入至像素单元PIX的内部。其中，若数据输入模块内的数据输入晶体管为N型晶体管，则扫描驱动信号为能够使得数据输入晶体管导通的高电平电压；若数据输入模块内的数据输入晶体管为P型晶体管，则扫描驱动信号为能够使得数据输入晶体管导通的低电平电压。在后面实施例中，将以扫描驱动信号为高电平电压为例进行示例性描述。
本公开实施例中的“栅极驱动电压”是指：输入至像素单元PIX后能够对像素单元PIX实现栅极驱动的电压。具体地，栅极驱动电压输入至像素单元PIX后，像素单元PIX所包括的数据输入模块内的数据输入晶体管能够导通，以使得数据电压能够通过数据输入模块写入至像素单元PIX的内部。其中，若数据输入模块内的数据输入晶体管为N型晶体管，则栅极驱动电压为能够使得数据输入晶体管导通的高电平电压；若数据输入模块内的数据输入晶体管为P型晶体管，则栅极驱动电压为能够使得数据输入晶体管导通的低电平电压。栅极驱动电压可由电源管理芯片(Power Management IC，简称PMIC)提供。在后面实施例中，将以栅极驱动电压为高电平电压为例进行示例性描述。
在本公开实施例中，栅极驱动电压与扫描驱动信号的电压二者可以相等，也可以不等。可选的，栅极驱动电压与扫描驱动信号的电压绝对值二者相等，且栅极驱动电压是高电平电压。当栅极驱动电压与扫描驱动信号的电压相等，此时显示装置内部仅需配置一种用于对像素单元PIX进行驱动的电压，显示装置内部的信号种类数量减少，有利于降低显示装置内部的信号控制复杂程度。
在本公开实施例中，可选的，每个像素单元PIX配置有对应的一条栅线G和对应的一条数据线D，每一行像素单元PIX对应同一条栅线G，每一列像素单元PIX对应同一条数据线D，每个像素单元PIX与对应的数据线D直接相连。可选的，相邻两行单元像素之间设置有两条栅线G，即双栅结构，此时与同一条数据线D电连接的相邻两个像素电极中，其中一个像素电极与一条栅线G连接，另一个像素电极与另外一条栅线G连接，此时结构可以实现节省一半数据线的效果(图中未示出)。
在本公开中，对于未配置有驱动控制电路7的像素单元PIX，该像素单元PIX如常规的像素单元PIX一样直接与对应的栅线G直接相连；此时，该像素单元PIX的栅极驱动仅受其对应栅线G所提供的扫描驱动信号的控制。具体地，对于未配置有驱动控制电路7的像素单元PIX，在其对应的栅线G提供有扫描驱动信号时，该像素单元PIX可实现栅极驱动(数据电压能够通过该像素单元PIX内的数据输入模块写入至像素单元PIX的内部)。
在本公开中，对于配置有驱动控制电路7的像素单元PIX，该像素单元PIX通过所配置驱动控制电路7与对应的栅线G相连，同时驱动控制电路7还与该像素单元PIX所配置的选通控制线XT相连；此时，该像素单元PIX的栅极驱动受其对应的栅线G所提供的扫描驱动信号和对应的选通控制线XT所提供的导通控制信号的双重控制。具体地，对于配置有驱动控制电路7的像素单元PIX，在其对应的栅线G提供有扫描驱动信号且对应的选通控制线XT提供有导通控制信号时，该像素单元PIX可实现栅极驱动(即数据电压能够通过该像素单元PIX内的数据输入模块写入至像素单元PIX的内部)；当其对应的栅线G未提供有扫描驱动信号和/或对应的选通控制线XT未提供有导通控制信号时，该像素单元PIX无法实现栅极驱动。
在一些实施例中，在某一条栅线G提供有扫描驱动信号且该栅线G所对应的一行像素单元PIX内存在至少一个像素单元PIX配置有驱动控制电路7时，通过控制与驱动控制电路7相连的选通控制线XT不提供导通控制信号(例如，向对应选通控制线XT提供的截止控制信号)，此时驱动控制电路7无法输出栅极驱动电压，配置有驱动控制电路7的无法实现栅极驱动；即，一行像素单元PIX中仅部分像素单元PIX能够实现像素驱动。由此可见，包含本公开所提供的显示基板的显示装置的最小刷新区域小于一整行像素单元PIX所对应区域。
以一行像素单元PIX包括m个像素单元PIX为例；相关技术所提供的显示装置在进行一次画面刷新过程中实现栅极驱动的像素单元PIX的最小数量为m(显示装置的最小刷新区域为一整行像素单元PIX所对应区域)，而包含本公开过所提供的显示基板的显示装置在进行一次画面刷新过程中实现栅极驱动的像素单元PIX的最小数量小于m(显示装置的最小刷新区域为小于一整行像素单元PIX所对应区域)。因此与相关技术相比，本公开所提供的显示基板能够实现更为精确的局部显示控制以及更低功耗。
在一些实施例中，驱动控制电路7包括与门电路。图3为本公开实施例中驱动控制电路的一种电路结构示意图，如图3所示，在一些实施例中，驱动控制电路7包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6。
其中，第一晶体管T1的控制极与第一输入端IN1耦接，第一晶体管T1的第一极与第二晶体管T2的第二极、第四晶体管T4的第二极、第五晶体管T5的控制极和第六晶体管T6的控制极均耦接，第一晶体管T1的第二极与第三晶体管T3的第一极耦接。
第二晶体管T2的控制极与第一输入端IN1耦接，第二晶体管T2的第一极与栅极驱动电压端耦接。
第三晶体管T3的控制极与第二输入端IN2耦接，第三晶体管T3的第二极与非有效电压端耦接。在一些实施例中，非有效电压端提供低电平电压VSS。
第四晶体管T4的控制极与第二输入端IN2耦接，第四晶体管T4的第一极与栅极驱动电压端耦接。其中，栅极驱动电压端提供栅极驱动电压VGate，栅极驱动电压VGate可为高电平电压，可选地，栅极驱动电压和第一输入端电压的绝对值相等。
第五晶体管T5的第一极与第一输出端OUT1耦接，第五晶体管T5的第二极与第一电压端耦接。
第六晶体管T6的第一极与栅极驱动电压端耦接，第六晶体管T6的第二极与第一输出端OUT1耦接。
可选地，第一晶体管T1、第三晶体管T3和第五晶体管T5均为N型晶体管，第二晶体管T2、第四晶体管T4和第六晶体管T6均为P型晶体管。
下述表1为图3所示驱动控制电路7的第一输入端IN1和第二输入端IN2分别输入不同信号时驱动控制电路7内各晶体管以及第一输出端OUT1的工作状态示意表：
IN1 IN2 T1 T2 T3 T4 T5 T6 OUT1
L L 截止 导通 截止 导通 导通 截止 L
L H 截止 导通 导通 截止 导通 截止 L
H L 导通 截止 截止 导通 导通 截止 L
H H 导通 截止 导通 截止 截止 导通 H
表1.图3所示驱动控制电路7的不同工作状态示意图
其中，当前第一输入端IN1输入有扫描驱动信号时用“H”表示，当前第一输入端IN1未输入有扫描驱动信号时用“L”表示；当前第二输入端IN2输入有导通控制信号时用“H”表示，当前第二输入端IN2未输入有导通控制信号时用“L”表示；当第一输出端OUT1输出有栅极驱动电压时用“H”表示，当第一输出端OUT1未输出有栅极驱动电压时用“L”表示；H”可以具体表示高电平电压，“L”可以具体表示低电平电压。
需要说明的是，当驱动控制电路7中的各晶体管可以基于现有的阵列(Array)工艺与像素单元PIX内的各晶体管同时制备于显示基板上，因此无需为驱动控制电路7的制备而新增制备工序。
驱动控制电路7采用图3中所示电路结构的情况仅为本公开实施例中的一种可选实施方案，其不会对本公开的技术方案产生限制。本领域技术人员应该知晓的是，但凡能够实现响应于栅线G所提供的扫描驱动信号和选通控制线XT所提供的导通控制信号的控制，将栅极驱动电压端所提供的栅极驱动电压通过第一输出端OUT1输出给对应的像素单元PIX功能的其他电路结构，均可作为本公开中的驱动控制电路7来使用，此处不再一一举例。
图4A为本公开实施例中像素单元的一种电路结构示意图，图4B为本公开实施例中一个像素单元及其所配置的驱动控制电路的一种电路结构示意图，如图4A和图4B所示，在一些实施例中，像素单元PIX包括：数据输入模块11和存储模块12。其中，数据输入模块11与栅极驱动输入端IN_G、对应的数据线D和第一节点N1耦接，数据输入模块配置为在栅极驱动输入端IN_G所提供的栅极驱动电压的控制下，将数据线D所提供的数据电压写入至第一节点N1；存储模块与栅极驱动输入端IN_G、第一节点N1、第一电压端P1、第二电压端P2、第三电压端P3、第四电压端P4和像素电极PE耦接，存储模块配置为在第一节点N1处电压和栅极驱动输入端IN_G所提供的电压、第一电压端P1所提供的第一电压和第二电压端P2所提供的第二电压的控制下，将第三电压端P3的提供的第三电压或第四电压端P4所提供的第四电压写入至像素电极PE。
需要说明的是，对于未配置有驱动控制电路7的像素单元PIX，该像素单元PIX的栅极驱动输入端IN_G与该像素单元PIX所对应的栅线G直接相连；对于配置有驱动控制电路7的像素单元PIX，该像素单元PIX的栅极驱动输入端IN_G与该像素单元PIX所配置的驱动控制电路7的第一输出端OUT1直接相连。
在一些实施例中，数据输入模块11包括第十一晶体管T11(即前述的数据输入晶体管)，存储模块12包括第十二晶体管T12～第十八晶体管T18。
其中，第十一晶体管T11的控制极与栅极驱动输入端IN_G耦接，第十一晶体管T11的第一极与对应的数据线D耦接，第十一晶体管T11的第二极与第一节点N1耦接。
第十二晶体管T12的控制极与第一节点N1耦接，第十二晶体管T12的第一极与第一电压端P1耦接，第十二晶体管T12的第二极与第二节点N2耦接。
第十三晶体管T13的控制极与第一节点N1耦接，第十三晶体管T13的第一极与第二电压端P2耦接，第十三晶体管T13的第二极与第二节点N2耦接。
第十四晶体管T14的控制极与第二节点N2耦接，第十四晶体管T14的第一极与第一电压端P1耦接，第十四晶体管T14的第二极与第十六晶体管T16的第一极耦接。
第十五晶体管T15的控制极与第二节点N2耦接，第十五晶体管T15的第一极与第二电压端P2耦接，第十五晶体管T15的第二极与第十六晶体管T16的第一极耦接。
第十六晶体管T16的控制极与栅极驱动输入端IN_G耦接，第十六晶体管T16的第二极与第一节点N1耦接。
第十七晶体管T17的控制极与第二节点N2耦接，第十七晶体管T17的第一极与第三电压端P3，第十七晶体管T17的第二极与像素电极PE耦接。
第十八晶体管T18的控制极与第一节点N1耦接，第十八晶体管T18的第一极与第四电压端P4耦接，第十八晶体管T18的第二极与像素电极PE耦接。
其中，第十一晶体管T11和第十六晶体管T16二者中之一为N型晶体管，另一为P型晶体管；第十二晶体管T12和第十三晶体管T13二者中之一为N型晶体管，另一为P型晶体管；第十四晶体管T14和第十五晶体管T15二者中之一为N型晶体管，另一为P型晶体管；第十七晶体管T17与第十五晶体管T15同为N型晶体管或同为P型晶体管，第十八晶体管T18与第十三晶体管T13同为N型晶体管或同为P型晶体管。
为方便描述，以图4A中所示第十一晶体管T11、第十三晶体管T13、第十五晶体管T15、第十七晶体管T17和第十八晶体管T18均为N型晶体管，第十二晶体管T12、第十四晶体管T14和第十六晶体管T16均为P型晶体管为例进行示例性描述。其中，第一电压端P1输入的第一电压为高电平电压VDD，第二电压端P2输入的第二电压为低电平电压VSS或者接地电压，第三电压端P3输入的第三电压与公共电极(未示出)上所加载的电压(即公共电压Vcom)相等(在像素电极PE加载第三电压后，像素电极PE与公共电极之间的电压差为0，像素单元PIX处于暗态)、第四电压端P4输入的第四电压为显示用电压Vd(在像素电极加载第四电压后，像素电极与公共电极之间的电压差不为0，像素单元PIX处于亮态)，其中，不同的像素单元PIX所耦接的第四电压端P4输入的第四电压可以不完全相同。数据线D提供的数据电压包括亮态控制用数据电压Vdata1和暗态控制用数据电压Vdata2，亮态控制用数据电压Vdata1为高电平电压，暗态控制用数据电压Vdata2为低电平电平。
图5A为本公开实施例中图4A所示像素单元的一种工作时序图，如图5A所示，像素单元PIX的工作过程可包括亮态显示过程和暗态显示过程。
在亮态显示过程中包括t1阶段和t2阶段：
在t1阶段，栅极驱动输入端IN_G提供高电平电压，数据线D提供亮态控制用数据电压Vdata1。此时，第十一晶体管T11导通，亮态控制用数据电压Vdata1通过第十一晶体管T11写入至第一节点N1；由于亮态控制用数据电压Vdata1为高电平电压，因此第十三晶体管T13、第十八晶体管T18均导通，第二电压端P2提供的低电平电压VSS通过第十三晶体管T13写入至第二节点N2，第二阶段处于低电平状态，第十五晶体管T15和第十七晶体管T17均截止而第十四晶体管T14导通。与此同时，第四电压端P4提供的第四电压(显示用电压Vd)通过第十八晶体管T18写入至像素电极PE，像素电极PE与公共电极之间的电压差不为0，像素单元PIX处于亮态。
在t2阶段，栅极驱动输入端IN_G提供低电平电压，此时第十一晶体管T11截止而第十六晶体管T16导通，此时第一电压端P1提供的高电平电压VDD通过第十四晶体管T14、第十六晶体管T16写入至第一节点N1，以维持第一节点N1的高电平状态，此时第十八晶体管T18维持导通状态，第四电压端P4提供的第四电压(显示用电压Vd)通过第十八晶体管T18写入至像素电极PE，像素电极PE与公共电极之间的电压差不为0，像素单元PIX维持亮态。
在暗态显示过程中包括t1'阶段和t2'阶段：
在t1'阶段，栅极驱动输入端IN_G提供高电平电压，数据线D提供暗态控制用数据电压Vdata2。此时，第十一晶体管T11导通，暗态控制用数据电压Vdata2通过第十一晶体管T11写入至第一节点N1；由于暗态控制用数据电压Vdata2为低电平电压，因此第十二晶体管T12导通，第一电压端P1提供的高电平电压VDD通过第十二晶体管T12写入至第二节点N2，第二节点N2处于高电平状态，第十五晶体管T15和第十七晶体管T17均导通而第十四晶体管T14截止。与此同时，第三电压端P3提供的第三电压(等于公共电压Vcom)通过第十七晶体管T17写入至像素电极PE，像素电极PE与公共电极之间的电压差为0，像素单元PIX处于暗态。
在t2’阶段，栅极驱动输入端IN_G提供低电平电压，此时第十一晶体管T11截止而第十六晶体管T16导通，此时第二电压端P2提供的低电平电压VSS通过第十五晶体管T15、第十六晶体管T16写入至第一节点N1，以维持第一节点N1的低电平状态，此时第十七晶体管T17维持导通状态，第三电压端P3提供的第三电压(等于公共电压Vcom)通过第十七晶体管T17写入至像素电极PE，像素电极PE与公共电极之间的电压差为0，像素单元PIX维持暗态。
图5B为本公开实施例中图4A所示像素单元的另一种工作时序图，如图5B所示，与图5A中所示第三电压端P3提供的第三电压为恒定电压不同，图5B中所示第三电压端P3提供的第三电压会产生周期性的变化。这是因为在实际应用中，一般会采用极性反转的方式来驱动像素单元PIX，在一些情况中为实现极性反转，会使得公共电极上所加载的公共电压发生周期性变化，因此为保证第三电压端P3提供的第三电压与公共电压始终保持一致，第三电压端P3所提供的第三电压也会产生周期性变化。
需要说明的是，在实际工作过程中对于暗态显示过程和亮态显示过程的先后顺序不作限定。例如，暗态显示过程与亮态显示过程交替进行，或者是连续进行多次暗态显示过程后再进行一次亮态显示过程，或者是连续进行多次亮态显示过程后再进行一次暗态显示过程。
另外，图4A中所示像素单元PIX的具体电路结构以及图5A和图5B所示工作时序仅起到示例性作用，其不会对本公开的保护产生限制；在一些实施例中，本公开中的像素单元PIX还可以采用其他电路结构，此处不再一一举例。
在一些实施例中，周边区B包括：串行外设接口4(Serial Peripheral Interface，简称SPI)、串并转换模块5和选通控制模块3。串并转换模块5与串行外设接口4耦接，串并转换模块5配置为通过串行外设接口4接收串行的数据帧，并将其转换为并行的数据帧，数据帧包括：选通控制数据；选通控制模块3与串并转换模块5和选通控制线XT耦接，选通控制模块3配置为接收串并转换模块5所发送的选通控制数据，并根据选通控制数据向对应的选通控制线XT提供导通控制信号。
需要说明的是，本公开实施例中的选通控制模块3可由薄膜晶体管构成，选通控制模块3内的薄膜晶体管可基于现有阵列(Arrray)工艺直接制备于基底上，因此无需为选通控制模块3的制备而新增制备工序。
在一些实施例中，数据帧还包括：地址数据和帧显示数据；周边区B还包括：地址译码器6、行驱动模块1和列驱动模块2，地址译码器6与串并转换模块5和行驱动模块1耦接，列驱动模块2与串并转换模块5和数据线D耦接；地址译码器6配置为接收串并转换模块5所发送的地址数据，并对地址数据进行译码以得到待驱动的栅线G的地址；行驱动模块1配置为根据地址译码器6译码得到的待驱动的栅线G的地址向对应的栅线G输出扫描驱动信号；列驱动模块2配置为接收串并转换模块5所发送的帧显示数据，并根据帧显示数据中各显示用数据生成对应数据电压，且向数据线D输出对应的数据电压。
图6为本公开实施例中串行外设接口的一种工作时序示意图，如图6所示，串行外设接口包括：时钟(Clock)链路CLK、片选(Chip Select)链路CS和至少一条从机输入(Master Output Slave Input，简称MOSI)链路SI，时钟链路CLK、片选链路CS和从机输入链路均与串并转换模块5耦接；其中，时钟链路CLK用于提供时钟信号，以控制各相关单元(例如，串并转换模块5、从机输入链路等)的工作频率和/或数据传输速率；片选链路CS用于提供片选信号，以对串并转换模块5进行选择控制；从机输入链路用于传输数据帧中的数据。在图6中，A9～A0表示地址数据，Hn～H1表示选通控制数据，D7～Dx表示帧显示数据。
下面将结合具体示例来对，地址译码器6确定待驱动栅线的地址的原理进行详细描述。一般地，可根据实际需要来设定地址数据的位数，例如，地址数据包括10位，例如可用A0～A9来表示，A0～A9中的每一个表示1位(对应一个二进制码)，此时地址数据可表示210个不同地址。示例性地，地址数据为“0000000111”，其对应的十进制数为7，则表示待驱动的栅线为第7条栅线。当然，本公开实施例中的地址数据的位置并不限于10位，其可根据实际需要来进行设计和调整。
需要说明的是，在本公开附图中，CLK&CS表示1条时钟链路和1条片选链路。另外，附图2A中仅示例性画出了1条从机输入链路，此时串行外设接口4为具有3条链路的串行外设接口4(也称为3Lane-SPI)。此种情况仅起到示例性作用，其不会对本公开的技术方案产生性质。在本公开实施例中，从机输入链路数量还可以为2条、3条或甚至更多条，后面将结合具体实施例进行详细描述。
在一些实施例中，选通控制模块3设置于显示区A朝向列驱动模块2的一侧；选通控制线XT的延伸方向与数据线D的延伸方向相同。此时，选通控制线XT可以与数据线D同层设置，即在现有的数据线D制备工序过程中可以同时制备出选通控制信号线，因此无需为选通控制线XT的制备而新增制备工序。
在一些实施例中，选通控制模块3设置于列驱动模块2与串并转换模块5之间的区域。当然，选通控制模块3还可以设置在周边区B的其他位置，此处不再一一举例。
图7为本公开实施例提供的显示基板的另一种结构示意图，如图7所示，在一些实施例中，全部数据线D划分为至少一个数据线组，串行外设接口4包括：时钟链路CLK、片选链路CS和与数据线组一一对应的至少一条从机输入链路SI1～SIn，串并转换模块5包括与从机输入链路SI1～SIn一一对应的至少一个串并转换电路5a_1～5a_n，列驱动模块2包括与串并转换电路5a_1～5a_n一一对应的至少一个列驱动电路2a；串并转换电路5a_1～5a_n与时钟链路CLK、片选链路CS、对应的从机输入链路SI1～SIn和对应列驱动电路2a耦接，列驱动电路2a与对应数据线组中的数据线D耦接；
帧显示数据包括：与数据线组一一对应的至少一个显示用数据段；串并转换电路5a_1～5a_n配置为通过对应的从机输入链路SI1～SIn接收对应的显示用数据段，并将显示用数据段中串行的显示用数据转换为并行的显示用数据；列驱动电路2a配置为接收对应的串并转换电路5a_1～5a_n所发送的并行的显示用数据，并根据各显示用数据生成对应数据电压，且向对应数据线组中的各数据线D输出对应的数据电压。
在一些实施例中，串行外设接口4包括n条从机输入链路SI1～SIn，串并转换模块5包括n个串并转换电路5a_1～5a_n，列驱动模块2包括n个列驱动电路2a，全部数据线D划分为n个数据线组；n为正整数且n≥2。此时，串行外设接口4为具有n+2条链路(1条时钟链路CLK、1条片选链路CS和n条从机输入链路)的串行外设接口4(也称为n+2Lane-SPI)。
在一些实施例中，n个串并转换电路5a_1～5a_n中的一个串并转换电路5a_1为主串并转换电路5a；主串并转换电路5a_1还配置为通过对应的从机输入链路SI1接收地址数据；除主串并转换电路5a_1之外的其他串传并转换电路5a_2～5a_n还配置为在主串并转换电路5a_1接收地址数据时通过各自所对应的从机输入链路SI2～SIn接收虚拟(Dummy)信号。在本公开实施例中，以与从机输入链路SI1相连的第一个串并转换电路5a_1作为主串并转换电路为例进行示例性描述。
在一些实施例中，数据帧还包括：模式数据，周边区B还包括：模式控制电路8；主串并转换电路5a_1还配置为通过对应的从机输入链路SI1接收模式数据；模式控制电路8配置为接收主串并转换电路5a_1所发送的模式数据，并根据模式数据调整显示基板的工作模式；除主串并转换电路5a_1之外的其他传并转换电路5a_2～5a_n还配置为在主串并转换电路5a_1接收模式数据时通过各自所对应的从机输入链路SI2～SIn接收虚拟信号。
在本公开实施例中，显示基板所配置的工作模式可包括：闪黑(Blinking Black)模式、闪白(Blinking White)模式、闪烁关闭(Blinking OFF)模式等。在实际应用中，可根据实际需要来为显示基板配置可实现的工作模式，并为每个工作模式配置对应的模式数据，以供模式控制电路在接收到模式数据后调整显示基板呈现对应的工作模式。
在一些实施例中，n条从机输入链路SI1～SIn配置为同步向对应的串并转换电路5a传输显示用数据段。
图8为本公开实施例中串行外设接口的一种工作时序示意图，如图8所示，主串并转换电路5a_1所对应的从机输入链路SI1在传输模式数据、地址数据和选通控制数据时，其他串并转换电路5a_2～5a_n所对应的从机输入链路SI2～SIn在传输虚拟(Dummy)信号，各串并转换电路5a_1～5a_n所对应的从机输入链路SI1～SIn同步向对应的串并转换电路5a_2～5a_n传输显示用数据段。
在图8中，M0～M5表示模式数据，A9～A0表示地址数据，Hn～H1表示选通控制数据，D7～Da、D7～Db、D7～Dc均表示显示用数据段。
在一些实施例中，每个数据线组中的数据线D的数量相等，此时各显示用数据段的长度也相等，即帧显示数据能够平均地被分配至各串并转换电路5a_2～5a_n中进行数据处理，其一方面能保证各串并转换电路5a_2～5a_n进行串并处理的同步性，另一方面还能实现对完整帧显示数据进行较快的串并转换处理。
在本公开中，每个数据线组中的数据线D的数量相等的情况仅为本公开中的一种优选实施方案，其不会对本公开的技术方案产生限制。当然，也可根据实际需要来对每个数据线组中数据线D的数量进行单独设置，每个数据线组中的数据线D也可以不相等。
需要说明的是，图2A和图7中仅示例性画出了1个像素单元PIX配置有对应的驱动控制电路7和选通控制线XT的情况，该情况仅起到示例性作用，其不会对本公开的技术方案产生限制。
图9为本公开实施例提供的显示基板的又一种结构示意图，如图9所示，在一些实施例中，存在至少一行像素单元PIX，该一行像素单元PIX划分为至少两个像素单元组PG，每个像素单元组PG内包括至少一个像素单元PIX，每个像素单元组PG配置有对应的一个驱动控制电路7和一条选通控制线XT1～XTs；不同像素单元组PG所配置的驱动控制电路7不同，位于同一行的不同像素单元组PG所配置的选通控制线XT1～XTs不同；驱动控制电路7的第一输出端OUT1与对应像素单元组PG内每个像素单元PIX均耦接。
需要说明的是，在图9所示显示基板中选通控制模块3具体可以为具有缓存和并行输出功能的缓存电路，选通控制数据包括多个选通信号H1～Hs，每个选通信号独立选自导通控制信号或截止控制信号。选通控制模块3接收串行的多个选通信号H1～Hs并进行保存，在接收到所有的选通信号H1～Hs后同时向各条选通控制线XT1～XTs输出对应的选通信号。具体地，选通信号Hi输出至选通控制线XTi，其中1≤i≤s且i为正整数。
图10A为本公开实施例中一个像素单元组的一种结构示意图，图10B为本公开实施例中一个像素单元组的另一种结构示意图，图10C为本公开实施例中一个像素单元组的又一种结构示意图，如图10A～10C所示，图10A示例性给出了一个像素单元组PG包括1个像素单元PIX的情况，图10B示例性给出了一个像素单元组PG包括2个像素单元PIX的情况，图10C示例性给出了一个像素单元组PG包括3个像素单元PIX的情况。
需要说明的是，在本公开实施例中，每个像素单元组PG内所包含的像素单元PIX的数量可以为1个、2个或甚至更多，本公开对此不做限定；位于同一行的不同像素单元组PG所包含的像素单元PIX的数量可以相等也可以不等，具体情况可根据实际需要来进行预先设置，本公开对此也不作限定。
在一些实施例中，像素单元组PG配置有对应的栅极驱动电压传输线DT，不同像素组所配置的栅极驱动电压传输线DT之间绝缘；驱动控制电路7的第一输出端OUT1通过对应像素单元组PG所配置的栅极驱动电压传输线DT与对应像素组内每个像素单元PIX均耦接。可选地，栅极驱动电压传输线DT的延伸方向与栅线G的延伸方向相同；在一些实施例中，栅极驱动电压传输线DT与栅线G同层设置；即在现有的栅线G制备工序过程中可以同时制备出栅极驱动电压传输线DT，因此无需为栅极驱动电压传输线DT的制备而新增制备工序。
在一些实施例中，每行像素单元PIX按照相同的划分方式均划分为s个像素单元组PG，s为正整数且s≥2；全部像素单元组PG沿行方向和列方向形成阵列，位于同一列的全部像素单元组PG所配置的选通控制线为同一选通控制线，即显示基板中配置有s条选通控制线XT1～XTs。
以显示基板中包含p列像素单元PIX为例，此时全部像素单元PIX划分为s*p个像素单元组PG，且每个像素单元组PG均配置有对应的驱动控制电路7和选通控制线XT1～XTs，每个像素单元组PG的栅极驱动都可以被独立控制。此时，显示装置中最小刷新区域为一个像素单元组PG所对应区域。
在一些实施例中，每一列像素单元组PG构成一个像素单元PIX集合，像素单元PIX集合所配置的全部数据线D构成一个数据线组，即全部数据线D划分为s个数据线组(即前述的n取值为s)；周边区B还包括：列驱动模块2，列数据模块包括与数据线组一一对应的s个列驱动电路2a，列驱动电路2a与对应数据线组内的各数据线D耦接，列驱动电路2a配置为向对应的数据线D输出数据电压。相应地，串并转换模块5包括与列驱动电路2a一一对应的s个串并转换电路5a_1_5a_s，串行外设接口4包括与串并转换电路5a_1_5a_一一对应的s条从机输入链路SI1～SIs。此时，串行外设接口4为具有s+2条链路(1条时钟链路CLK、1条片选链路CS和s条从机输入链路SI1～SIs)的串行外设接口4(也称为s+2Lane-SPI)。
上述每行像素单元PIX按照相同的划分方式均划分为s个像素单元组PG、全部数据线D划分为s个数据线组以及列数据模块包括与数据线组一一对应的s个列驱动电路2a，可使得每个列驱动电路2a对应一列像素单元组PG，在需要对某一行像素单元PIX中的部分像素单元组PG进行栅极驱动时，仅需控制与需要进行栅极驱动的部分像素单元组PG所对应的列驱动电路2a进行数据电压的输出，而与不需要进行栅极驱动的另一部分像素单元组PG所对应的列驱动电路2a可不进行数据电压的输出，即部分列驱动电路2a可以不工作，有利于进一步降低功耗。当然，上述情况仅为本公开中的一种可选实施方案，其不会对本公开的技术方案产生限制。
下面将结合图9来对周边区内的数据传递过程进行详细描述。首先，串行外设接口所包括的1条时钟链路CLK、1条片选链路CS和s条从机输入链路SI1～SIs同步传输信号，其中时钟链路CLK传输时钟信号，片选链路CS传输片选信号，s条从机输入链路SI1～SIs用于接收数据帧中的数据。
具体地，串并转换电路5a_1通过主从机输入链路SI1先后依次接收模式数据、地址数据和选通控制数据，串并转换电路5a_2～5a_s通过对应的从机输入链路SI2～SIs接收虚拟数据。然后，各串并转换电路5a_1～5a_s通过对应的从机输入链路SI1～SIs同步接收显示用数据段。
此后，串并转换电路5a_1将模式数据发送给模式控制电路8、将地址数据发送给地址译码器、将选通控制数据发送给选通控制模块3，以及将显示用数据段发送给对应的列驱动电路2a；其他各并转换电路5a_2～5a_s同步将显示用数据段发送给对应的选通控制模块3。
地址译码器6对地址数据进行译码以得到待驱动的栅线G的地址，行驱动模块1根据地址译码器6译码得到的待驱动的栅线G的地址向对应的栅线G输出扫描驱动信号；各列驱动电路2a根据显示用数据段中各显示用数据生成对应数据电压，且向数据线D输出对应的数据电压。选通控制模块3根据选通控制数据向各选通控制线XT提供导通控制信号或截止控制信号。
基于同一发明构思，本公开实施例还提供了一种显示面板，该显示面板包括：显示基板和对显示基板相对设置的对置基板，显示基板和对置基板之间设置有显示介质层；其中，显示基板可以采用前面实施例所提供的显示基板，对于该显示基板的具体描述，可参见前面实施例中的内容，此处不再赘述。
在一些实施例中，显示基板具体可以为阵列基板，显示介质层可以包括液晶层。
基于同一发明构思，本公开实施例还提供了一种显示装置，该显示装置包括显示面板；其中，显示面板可以采用前面实施例所提供的显示面板。
本公开实施例所提供的显示装置可以为：液晶显示屏、可穿戴设备、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪、电子标签等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (17)

1.一种显示基板，其特征在于，包括：显示区和位于显示区外侧的周边区，所示显示区包括：多条栅线和多条数据线，多条所述栅线和多条所述数据线交叉限定呈阵列排布的多个像素单元，多个所述像素单元中的至少一个所述像素单元配置有对应的驱动控制电路和选通控制线，所述驱动控制电路与栅极驱动电压端耦接；
所述驱动控制电路具有第一输入端、第二输入端和第一输出端，所述第一输入端与对应所述像素单元所配置的所述栅线耦接，所述第二输入端与对应所述像素单元所配置的所述选通控制线耦接，所述第一输出端与对应所述像素单元耦接，所述驱动控制电路配置为响应于所述栅线所提供的扫描驱动信号和所述选通控制线所提供的导通控制信号的控制下，将所述栅极驱动电压端所提供的栅极驱动电压通过所述第一输出端输出给对应的所述像素单元；
所述周边区包括：
串行外设接口；
串并转换模块，与所述串行外设接口耦接，配置为通过所述串行外设接口接收串行的数据帧，并将其转换为并行的数据帧，所述数据帧包括：选通控制数据；
选通控制模块，与所述串并转换模块和所述选通控制线耦接，配置为接收所述串并转换模块所发送的所述选通控制数据，并根据所述选通控制数据向对应的所述选通控制线提供所述导通控制信号；
所述数据帧还包括：地址数据和帧显示数据；
所述周边区还包括：地址译码器、行驱动模块和列驱动模块，所述地址译码器与所述串并转换模块和所述行驱动模块耦接，所述列驱动模块与所述串并转换模块和所述数据线耦接；
所述地址译码器配置为接收所述串并转换模块所发送的地址数据，并对所述地址数据进行译码以得到待驱动的栅线的地址；
所述行驱动模块配置为根据所述地址译码器译码得到的待驱动的栅线的地址向对应的所述栅线输出所述扫描驱动信号；
所述列驱动模块配置为接收所述串并转换模块所发送的所述帧显示数据，并根据所述帧显示数据中各显示用数据生成对应数据电压，且向所述数据线输出对应的数据电压；
全部所述数据线划分为至少一个数据线组，所述串行外设接口包括：时钟链路、片选链路和与所述数据线组一一对应的至少一条从机输入链路，所述串并转换模块包括与所述从机输入链路一一对应的至少一个串并转换电路，所述列驱动模块包括与所述串并转换电路一一对应的至少一个列驱动电路；
所述串并转换电路与所述时钟链路、所述片选链路、对应的所述从机输入链路和对应所述列驱动电路耦接，所述列驱动电路与对应所述数据线组中的数据线耦接；
所述帧显示数据包括：与所述数据线组一一对应的至少一个显示用数据段；
所述串并转换电路配置为通过对应的所述从机输入链路接收对应的所述显示用数据段，并将所述显示用数据段中串行的显示用数据转换为并行的显示用数据；
所述列驱动电路配置为接收对应的所述串并转换电路所发送的并行的显示用数据，并根据各显示用数据生成对应数据电压，且向对应所述数据线组中的各所述数据线输出对应的数据电压。
2.根据权利要求1所述的显示基板，其特征在于，所述选通控制模块设置于所述显示区朝向所述列驱动模块的一侧；
所述选通控制线的延伸方向与所述数据线的延伸方向相同。
3.根据权利要求2所述的显示基板，其特征在于，所述选通控制模块设置于所述列驱动模块与所述串并转换模块之间的区域。
4.根据权利要求1所述的显示基板，其特征在于，所述串行外设接口包括n条所述从机输入链路，所述串并转换模块包括n个所述串并转换电路，所述列驱动模块包括n个列驱动电路，全部所述数据线划分为n个所述数据线组；
n为正整数且n≥2。
5.根据权利要求4所述的显示基板，其特征在于，n个所述串并转换电路中的一个所述串并转换电路为主串并转换电路；
所述主串并转换电路还配置为通过对应的所述从机输入链路接收所述地址数据；
除所述主串并转换电路之外的其他所述串并转换电路还配置为在所述主串并转换电路接收所述地址数据时通过各自所对应的所述从机输入链路接收虚拟信号。
6.根据权利要求5所述的显示基板，其特征在于，所述数据帧还包括：模式数据，所述周边区还包括：模式控制电路；
所述主串并转换电路还配置为通过对应的所述从机输入链路接收所述模式数据；
所述模式控制电路配置为接收所述主串并转换电路所发送的所述模式数据，并根据所述模式数据调整所述显示基板的工作模式；
除所述主串并转换电路之外的其他所述串并转换电路还配置为在所述主串并转换电路接收所述模式数据时通过各自所对应的所述从机输入链路接收虚拟信号。
7.根据权利要求4所述的显示基板，其特征在于，n条所述从机输入链路配置为同步向对应的所述串并转换电路传输所述显示用数据段。
8.根据权利要求4所述的显示基板，其特征在于，每个数据线组中的所述数据线的数量相等。
9.根据权利要求1所述的显示基板，其特征在于，所述驱动控制电路包括与门电路。
10.根据权利要求9所述的显示基板，其特征在于，所述与门电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管；
所述第一晶体管的控制极与所述第一输入端耦接，所述第一晶体管的第一极与所述第二晶体管的第二极、所述第四晶体管的第二极、所述第五晶体管的控制极和所述第六晶体管的控制极均耦接，所述第一晶体管的第二极与所述第三晶体管的第一极耦接；
所述第二晶体管的控制极与所述第一输入端耦接，所述第二晶体管的第一极与所述栅极驱动电压端耦接；
所述第三晶体管的控制极与所述第二输入端耦接，所述第三晶体管的第二极与非有效电压端耦接；
所述第四晶体管的控制极与所述第二输入端耦接，所述第四晶体管的第一极与所述栅极驱动电压端耦接；
所述第五晶体管的第一极与所述第一输出端耦接，所述第五晶体管的第二极与第一电压端耦接；
所述第六晶体管的第一极与所述栅极驱动电压端耦接，所述第六晶体管的第二极与所述第一输出端耦接；
所述第一晶体管、所述第三晶体管和所述第五晶体管均为N型晶体管，所述第二晶体管、所述第四晶体管和所述第六晶体管均为P型晶体管。
11.根据权利要求1至10中任一所述的显示基板，其特征在于，多个所述像素单元沿行方向和列方向形成阵列，每行所述像素单元对应同一条所述栅线，每列所述像素单元对应同一条所述数据线；
存在至少一行所述像素单元，该一行所述像素单元划分为至少两个像素单元组，每个像素单元组内包括至少一个像素单元，每个所述像素单元组配置有对应的一个所述驱动控制电路和一条所述选通控制线；
不同所述像素单元组所配置的所述驱动控制电路不同，位于同一行的不同所述像素单元组所配置的所述选通控制线不同；
所述驱动控制电路的所述第一输出端与对应所述像素单元组内每个所述像素单元均耦接。
12.根据权利要求11所述的显示基板，其特征在于，所述像素单元组配置有对应的栅极驱动电压传输线，不同所述像素单元组所配置的所述栅极驱动电压传输线之间绝缘；
所述驱动控制电路的所述第一输出端通过对应所述像素单元组所配置的所述栅极驱动电压传输线与对应所述像素单元组内每个所述像素单元均耦接。
13.根据权利要求12所述的显示基板，其特征在于，每行所述像素单元按照相同的划分方式均划分为s个像素单元组，s为正整数且s≥2
全部所述像素单元组沿行方向和列方向形成阵列，位于同一列的全部所述像素单元组所配置的所述选通控制线为同一所述选通控制线。
14.根据权利要求13所述的显示基板，其特征在于，每一列所述像素单元组构成一个像素单元集合，所述像素单元集合所配置的全部所述数据线构成一个数据线组，全部所述数据线划分为s个数据线组；
所述周边区还包括：列驱动模块，所述列驱动模块包括与所述数据线组一一对应的s个所述列驱动电路，所述列驱动电路与对应所述数据线组内的各所述数据线耦接，所述列驱动电路配置为向对应的所述数据线输出数据电压。
15.根据权利要求1所述的显示基板，其特征在于，所述像素单元包括：数据输入模块和存储模块；
所述数据输入模块与栅极驱动输入端、对应的数据线和第一节点耦接，配置为在所述栅极驱动输入端所提供的栅极驱动电压的控制下，将所述数据线所提供的数据电压写入至所述第一节点；
所述存储模块与所述栅极驱动输入端、所述第一节点、第一电压端、第二电压端、第三电压端、第四电压端和像素电极耦接，配置为在所述第一节点处电压和所述栅极驱动输入端所提供的电压、所述第一电压端所提供的第一电压和所述第二电压端所提供的第二电压的控制下，将所述第三电压端的提供的所述第三电压或所述第四电压端所提供的第四电压写入至所述像素电极。
16.一种显示面板，其特征在于，包括：如上述权利要求1至15中任一所述的显示基板，还包括与所述显示基板相对设置的对置基板，所述显示基板和所述对置基板之间设置有显示介质层。
17.一种显示装置，其特征在于，包括：如上述权利要求16中所述的显示面板。
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