CN105374310B - 显示装置、扫描驱动器及其制造方法 - Google Patents

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Abstract

提供了一种显示装置、扫描驱动器及其制造方法。所述扫描驱动器包括：配置成输出电源和信号的电平移位器；和扫描信号产生电路，所述扫描信号产生电路配置成基于从所述电平移位器提供的电源和信号产生扫描信号，所述扫描信号产生电路包括缓存器，所述缓存器配置成向移位寄存器的级传输时钟信号，所述缓存器包括两个反相器，所述两个反相器中的一个由多重缓存器实现。

Description

显示装置、扫描驱动器及其制造方法
技术领域
本发明涉及一种显示装置、扫描驱动器及其制造方法。
背景技术
信息技术的发展扩大了用作用户与信息之间的连接媒介的显示装置的市场。因此，正越来越多地使用诸如有机发光二极管(OLED)显示器、液晶显示(LCD)装置和等离子体显示面板(PDP)之类的显示装置。
在上述显示装置之中，例如，液晶显示器或OLED显示器包括显示面板和用于驱动显示面板的驱动器，其中显示面板包括以矩阵形式布置的多个子像素。驱动器包括向显示面板提供扫描信号(或栅极信号)的扫描驱动器和向显示面板提供数据信号的数据驱动器。
当向显示装置的子像素提供扫描信号和数据信号时，被选定的子像素发光，因而可显示图像。
输出扫描信号的扫描驱动器可分为以集成电路(IC)形式安装于显示面板的外基板上的外安装型扫描驱动器、以及在制造薄膜晶体管时以面板内栅极(GIP)形式形成在显示面板中的嵌入型扫描驱动器。然而，当制造具有高分辨率的大屏幕显示装置时，由于现有嵌入型扫描驱动器的电路特性，可能产生各种问题。因而，需要解决嵌入型扫描驱动器的问题。
发明内容
因此，本发明旨在提供一种基本上克服了由于现有技术的限制和缺点而导致的一个或多个问题的显示装置、扫描驱动器及其制造方法。
在下面的描述中将列出附加特征和优点，这些特征和优点的一部分从下面的描述将是显而易见的，或者可从本发明的实施领会到。通过说明书、权利要求书以及附图中具体指出的结构可实现和获得本发明的这些目的和其他优点。
为了实现这些和其他优点并根据本发明的意图，如具体化和广义描述的，提供了一种显示装置，包括：显示面板；和扫描驱动器，所述扫描驱动器包括电平移位器和扫描信号产生电路，所述扫描信号产生电路配置成基于从所述电平移位器提供的电源和信号产生待提供给所述显示面板的扫描信号，所述扫描信号产生电路包括缓存器，所述缓存器配置成向移位寄存器的级传输时钟信号，其中所述缓存器包括两个反相器，且所述两个反相器中的一个由多重缓存器实现。
在另一个方面中，提供了一种扫描驱动器，包括：配置成输出电源和信号的电平移位器；和扫描信号产生电路，所述扫描信号产生电路配置成基于从所述电平移位器提供的电源和信号产生扫描信号，所述扫描信号产生电路包括缓存器，所述缓存器配置成向移位寄存器的级传输时钟信号，所述缓存器包括两个反相器，所述两个反相器中的一个包含在多重缓存器中。
在另一个方面中，提供了一种制造扫描驱动器的方法，包括：提供配置成输出电源和信号的电平移位器；和提供扫描信号产生电路，所述扫描信号产生电路配置成基于从所述电平移位器提供的电源和信号产生扫描信号，所述扫描信号产生电路包括缓存器，所述缓存器配置成向移位寄存器的级传输时钟信号，所述缓存器包括两个反相器，所述两个反相器中的一个包含在多重缓存器中。
根据对下文附图和详细描述的研究，其他系统、方法、特征和优点对于本领域技术人员来说将是或将变得显而易见。所有这种附加的系统、方法、特征和优点意在包含在本说明书中，在本发明的范围内并由所附的权利要求书保护。本部分不应解释为对权利要求的限制。下面结合实施方式讨论进一步的方面和优点。应当理解，本发明前面的大体性描述和下面的详细描述都是示例性和解释性的，意在对要求保护的本发明提供进一步的解释。
附图说明
给本发明提供进一步理解并且并入本申请组成本申请一部分的附图图解了本发明的实施方式，并与说明书一起用于解释本发明的原理。
图1是示意性示出显示装置的框图；
图2显示了图1中所示的子像素的构造的示例；
图3是示意性显示根据一实施方式的扫描驱动器的框图；
图4是详细显示图3中所示的反相器的框图；
图5详细显示了图4中所示的反相器的电路构造；
图6是详细显示图3中所示的时钟信号产生电路的框图；
图7显示了关于图6中所示的分割器电路(divider circuit)的逻辑电路的构造；
图8详细显示了图7中所示的NOR电路的构造；
图9是从图6中所示的时钟信号产生电路产生的时钟信号的模拟输出的波形图；
图10是根据一实施方式的缓存器的框图；
图11是详细显示图10中所示的缓存器的框图；
图12是显示根据现有技术的时钟信号产生电路和缓存器的设置的框图；
图13是显示根据一实施方式的时钟信号产生电路和缓存器的设置的框图；
图14是显示关于扫描驱动器的输出端子的传播延迟，现有技术与一实施方式之间的对比的波形图；
图15是图3中所示的电源控制电路中包含的分割器电路的框图；
图16显示了关于图15中所示的分割器电路的逻辑电路的构造；
图17显示了图16中所示的第一NOR电路的详细构造；
图18是显示图15中所示的分割器电路的输入信号和输出信号的波形图；
图19是从电源控制电路产生的第一高电位电源和第二高电位电源的模拟输出的波形图；
图20是应用图19中所示的电源控制电路的移位寄存器的框图。
在整个附图和详细描述中，除非另有说明，否则相同的附图标记应当理解为指代相同的元件、特征和结构。为了清楚、例示和方便起见，可能放大了这些元件的相对尺寸和描绘。
具体实施方式
现在将详细描述本发明的实施方式，附图中图解了这些实施方式的一些例子。在下面的描述中，当确定对与本文相关的公知功能或构造的详细描述会不必要地使本发明的主旨变得不清晰时，将省略其详细描述。描述的处理步骤和/或操作的进程是示例；步骤和/或操作的顺序不限于在本文列出的那些，除了必须按特定顺序发生的步骤和/或操作之外，可如本领域已知的那样进行变化。相似的参考标记通篇表示相似的元件。仅为了便于撰写说明书而选择了下面的描述中使用的各个元件的名称，因而其可能与实际产品中使用的名称不同。
在对实施方式的描述中，当一结构描述为位于另一结构“上或上方”或者“下或下方”时，该描述应当解释为包含其中这些结构彼此接触的情形以及在它们之间设置有第三结构的情形。
将参照图1到20描述示例性实施方式。
图1是示意性示出显示装置的框图。图2显示了图1中所示的子像素的构造的示例。
如图1中所示，显示装置可包括显示面板100、时序控制器110、数据驱动器120和扫描驱动器130，140L和140R。显示面板100可包括分离地连接到数据线DL和与数据线DL交叉的扫描线GL的子像素。显示面板100可包括形成有子像素的显示区域AA、以及位于显示区域AA外侧的其中可形成各种信号线或焊盘的非显示区域LNA和RNA。显示面板100可由例如液晶显示(LCD)面板、有机发光二极管(OLED)显示面板、电泳显示面板等实现。
如图2的示例中所示，一个子像素SP可包括与第一扫描线GL1和第一数据线DL1连接的开关晶体管SW、以及响应于数据信号DATA(图1)进行操作的像素电路PC，数据信号DATA本身是响应于扫描信号而经由开关晶体管SW提供的。根据像素电路PC的构造，子像素SP可包含在包括液晶元件的液晶显示面板中或包括有机发光元件的OLED显示面板中。
当显示面板100配置为液晶显示面板时，显示面板100例如可以以扭曲向列(TN)模式、垂直取向(VA)模式、面内切换(IPS)模式、边缘场切换(FFS)模式或电控双折射(ECB)模式实现。当显示面板100配置为OLED显示面板时，显示面板100例如可实现为顶部发光型、底部发光型或双侧发光型。
时序控制器110可通过与图像板连接的低压差分信令(LVDS)接口接收电路或最小化传输差分信令(TMDS)接口接收电路接收诸如垂直同步信号、水平同步信号、数据使能信号和点时钟之类的时序信号。时序控制器110可基于接收的时序信号产生用于控制数据驱动器120和扫描驱动器130，140L和140R的操作时序的时序控制信号。
数据驱动器120可包括多个源极驱动器集成电路(IC)。源极驱动器IC可从时序控制器110接收数据信号DATA和源极时序控制信号DDC。源极驱动器IC可响应于源极时序控制信号DDC将数据信号DATA从数字信号转换为模拟信号，并可通过显示面板100的数据线DL提供模拟信号。源极驱动器IC可通过玻璃上芯片(COG)工艺或通过带式自动接合(TAB)工艺与显示面板100的数据线DL连接。
扫描驱动器130，140L和140R可包括电平移位器130和扫描信号产生电路140L和140R。可通过其中电平移位器130和扫描信号产生电路140L和140R分离地形成的面板内栅极(GIP)方法形成扫描驱动器130，140L和140R。
电平移位器130可以以IC形式形成在与显示面板100连接的外部基板上。电平移位器130可在时序控制器110的控制下移位通过时钟信号线、起始信号线、高电位电源线和低电位电源线提供的信号和电源的电平，且之后可将它们提供给移位寄存器140L和140R。
扫描信号产生电路140L和140R可通过GIP方法以薄膜晶体管的形式形成在显示面板100的非显示区域LNA和RNA中。扫描信号产生电路140L和140R可分离地形成在显示面板100的非显示区域LNA和RNA中。扫描信号产生电路140L和140R可包括响应于从电平移位器130提供的信号和电源将扫描信号移位并输出的多个级。扫描信号产生电路140L和140R中包括的多个级可通过它们的输出端子依次输出扫描信号。
在其中如上所述可分离地形成有电平移位器130和描信号产生电路140L和140R的嵌入型扫描驱动器中，扫描信号产生电路140L和140R可由氧化物薄膜晶体管或非晶硅薄膜晶体管实现。氧化物薄膜晶体管具有其中电流的转移特性非常出色且其电路可设计为小于非晶硅薄膜晶体管的一些优点。非晶硅薄膜晶体管具有其中即使时间流逝仍可均匀保持其阈值电压的一些优点，因而依赖于偏置应力的阈值电压的恢复特性优于氧化物薄膜晶体管。然而，当显示装置实现为具有高分辨率的大屏幕显示装置时，需要解决由于嵌入型扫描驱动器的电路特性而产生的各种问题。
图3是示意性显示根据本发明实施方式的扫描驱动器的框图。图4是详细显示图3中所示的反相器的框图。图5详细显示了图4中所示的反相器的电路构造。之后，将使用形成在显示面板左侧上的扫描信号产生电路140L作为说明性示例来详细描述实施方式。实施方式不限于此。
如图3的示例中所示，根据一实施方式的扫描驱动器的扫描信号产生电路140L可包括反相器(可称为主反相器，以与缓存器中的反相器区分开)141、时钟信号产生电路143、缓存器145、电源控制电路147和移位寄存器149。在根据一实施方式的扫描驱动器中，反相器141、时钟信号产生电路143、缓存器145、电源控制电路147和移位寄存器149(除电平移位器130之外)可形成在显示面板100上。例如，可通过GIP方法形成反相器141、时钟信号产生电路143、缓存器145、电源控制电路147和移位寄存器149。
电平移位器130可产生时钟信号CLK、起始信号VST、高电位电源VDD和低电位电源VSS并可输出这些信号。时钟信号CLK和起始信号VST可以以不同的相位产生并可帮助移位寄存器149依次输出扫描信号。
时钟信号CLK的数量可根据移位寄存器149的构造而变化，但这里的实施方式包括至少两个时钟信号CLK。起始信号VST可仅提供给移位寄存器149的第一级STG1，通过第一级STG1的输出端子输出的第一扫描信号可用作下一级的起始信号。然而，根据移位寄存器149的构造和时钟信号CLK的波形，第一扫描信号可不用作下一级的起始信号，而是用作该下一级之后的级的起始信号。
现有技术的电平移位器输出多个时钟信号。然而，根据一实施方式的电平移位器130仅输出一个时钟信号CLK。原因是因为一个时钟信号CLK被反相器141和时钟信号产生电路143分割，并可作为多个时钟信号进行输出。
如图4的示例中所示，反相器141可包括被共同输入一个时钟信号CLK的第一输入端子和第二输入端子、将一个时钟信号CLK延迟并将时钟信号CLK作为内部时钟信号InnerCLK输出的第一输出端子、以及将一个时钟信号CLK延迟和反相并将时钟信号CLK作为内部反相时钟信号InnerCLK_B输出的第二输出端子。
反相器141可包括至少五个反相器INV1到INV5。第一反相器INV1和第二反相器INV2可延迟一个时钟信号CLK并可将时钟信号CLK作为内部时钟信号Inner CLK输出。一个时钟信号CLK可经过第一反相器INV1和第二反相器INV2，因而可被反相两次。因此，一个时钟信号CLK可在两次反相之后恢复为原始信号，被延迟并输出。
第三到第五反相器INV3到INV5可将一个时钟信号CLK延迟并反相，并可将时钟信号CLK作为内部反相时钟信号Inner CLK_B输出。一个时钟信号CLK可经过第三到第五反相器INV3到INV5，因而可被反相三次。因此，一个时钟信号CLK可在三次反相之后转换为反相信号，被延迟并输出。
如图5中所示，一个反相器可包括晶体管N1到N7和第一电容器C1。例如，第一到第五反相器INV1到INV5的每一个可具有图5的示例中所示的电路构造。
N1晶体管N1的栅极电极和第一电极可与高电位电源线VDD连接，N1晶体管N1的第二电极可与N3晶体管N3的栅极电极连接。N2晶体管N2的栅极电极可与反相器的输入端子IN连接，N2晶体管N2的第一电极可与N3晶体管N3的第二电极连接，N2晶体管N2的第二电极可与低电位电源线VSS连接。N3晶体管N3的栅极电极可与N1晶体管N1的第二电极连接，N3晶体管N3的第一电极可与高电位电源线VDD连接，N3晶体管N3的第二电极可与N2晶体管N2的第一电极连接。与N3晶体管N3的栅极电极连接的线定义为第一网格节点NET1。
N4晶体管N4的栅极电极可与反相器的输入端子IN连接，N4晶体管N4的第一电极可与N5晶体管N5的第二电极连接，N4晶体管N4的第二电极可与低电位电源线VSS连接。N5晶体管N5的栅极电极可与N3晶体管N3的第二电极连接，N5晶体管N5的第一电极可与高电位电源线VDD连接，N5晶体管N5的第二电极可与N4晶体管N4的第一电极连接。与N5晶体管N5的栅极电极连接的线定义为第二网格节点NET2。
第一电容器C1的一端可与N1晶体管N1的第二电极和N3晶体管N3的栅极电极连接，另一端可与N5晶体管N5的第二电极和N7晶体管N7的栅极电极连接。N6晶体管N6的栅极电极可与反相器的输入端子IN连接，N6晶体管N6的第一电极可与N7晶体管N7的第二电极和反相器的输出端子OUT连接，N6晶体管N6的第二电极可与低电位电源线VSS连接。
N7晶体管N7的栅极电极可与N5晶体管N5的第二电极连接，N7晶体管N7的第一电极可与高电位电源线VDD连接，N7晶体管N7的第二电极可与N6晶体管N6的第一电极和反相器的输出端子OUT连接。与N7晶体管N7的栅极电极连接的线定义为第三网格节点NET3。
当向图5中所示的反相器的输入端子IN提供对应于高逻辑的信号时，N2，N4和N6晶体管N2，N4和N6可导通。在此情形中，通过低电位电源线VSS提供的低电位电源可经由导通的N6晶体管N6输出。因此，响应于提供给反相器的输入端子IN的对应于高逻辑的信号，可向反相器的输出端子OUT输出对应于与高逻辑相反的低逻辑的信号。
相反，当向图5中所示的反相器的输入端子IN提供对应于低逻辑的信号时，N2，N4和N6晶体管N2，N4和N6可截止，且N1，N3，N5和N7晶体管N1，N3，N5和N7可导通。在此情形中，通过高电位电源线VDD提供的高电位电源经由导通的N7晶体管N7输出。因此，当向反相器的输入端子IN提供对应于低逻辑的信号时，可向反相器的输出端子OUT输出对应于与低逻辑相反的高逻辑的信号。
第一电容器C1可保持N3晶体管N3的栅极电极的电压。当N3晶体管N3导通时，N5晶体管N5的节点的电压可升高。因此，N5晶体管N5可导通，并可在N5晶体管N5中产生正反馈。此外，N7晶体管N7的节点可通过第一电容器C1自举。因此，可更平稳地进行图5中所示的反相器的输出端子OUT的充电。
图6是详细显示图3中所示的时钟信号产生电路的框图。图7显示了关于图6中所示的分割器电路的逻辑电路的构造。图8详细显示了图7中所示的NOR电路(或非电路)的构造。图9是从图6中所示的时钟信号产生电路产生的时钟信号的模拟输出的波形图。
如图6的示例中所示，时钟信号产生电路143可包括可输入内部时钟信号InnerCLK和内部反相时钟信号Inner CLK_B这两个时钟信号的输入端子、以及可分割这两个时钟信号Inner CLK和Inner CLK_B并可输出第一到第八时钟信号CLK1到CLK8的第一到第八输出端子。
时钟信号产生电路143可包括至少六个分割器电路DIV1到DIV6。分割器电路DIV1到DIV6的每一个可包括接收信号的第一输入端子I1和第二输入端子I2、以及输出信号的第一输出端子O1和第二输出端子O2。
第一分割器电路DIV1、第三分割器电路DIV3和第四分割器电路DIV4可分割内部时钟信号Inner CLK并可输出第二、第四、第六和第八时钟信号CLK2，CLK4，CLK6，CLK8。一般来说，一个分割器电路可将一个输入信号分割为两个输出信号并可输出这两个输出信号。因此，分别接收从第一分割器电路DIV1输出的第一分割器信号CLK_F和第二分割器信号CLK_F_B的第三分割器电路DIV3和第四分割器电路DIV4可基于第一分割器信号CLK_F和第二分割器信号CLK_F_B产生四个时钟信号。因此，第三分割器电路DIV3和第四分割器电路DIV4可输出第二、第四、第六和第八时钟信号CLK2，CLK4，CLK6，CLK8。
第二分割器电路DIV2、第五分割器电路DIV5和第六分割器电路DIV6可分割内部反相时钟信号Inner CLK_B并可输出第一、第三、第五和第七时钟信号CLK1，CLK3，CLK5，CLK7。一般来说，一个分割器电路可将一个输入信号分割为两个输出信号并可输出这两个输出信号。因此，分别接收从第二分割器电路DIV2输出的第三分割器信号CLK_R和第四分割器信号CLK_R_B的第五分割器电路DIV5和第六分割器电路DIV6可基于第三分割器信号CLK_R和第四分割器信号CLK_R_B产生四个时钟信号。因此，第五分割器电路DIV5和第六分割器电路DIV6可输出第一、第三、第五和第七时钟信号CLK1，CLK3，CLK5，CLK7。第一到第六分割器电路DVI1到DVI6的每一个可向第二输入端子I2反馈从第二输出端子O2输出的信号，并可基于从第一输入端子I1和第二输入端子I2输入的信号产生输出信号。
如图7的示例中所示，每个分割器电路可包括T触发器，T触发器包括六个NOR电路NOR1到NOR6。NOR电路对通过输入端子提供的信号进行OR运算，然后将获得的值反相。NOR电路通过其输出端子输出所反相的值。
第一NOR电路NOR1的第一输入端子A可与第三NOR电路NOR3的第三输入端子C连接，第一NOR电路NOR1的第二输入端子B可与第三NOR电路NOR3的第一输入端子A连接，第一NOR电路NOR1的输出端子D可与第二NOR电路NOR2的第一输入端子A连接。第二NOR电路NOR2的第一输入端子A可与第一NOR电路NOR1的输出端子D连接，第二NOR电路NOR2的第二输入端子B可与分割器电路的输入端子IN连接，第二NOR电路NOR2的输出端子D可与第五NOR电路NOR5的第一输入端子A连接。
第三NOR电路NOR3的第一输入端子A可与第一NOR电路NOR1的第二输入端子B连接，第三NOR电路NOR3的第二输入端子B可与分割器电路的输入端子IN连接，第三NOR电路NOR3的第三输入端子C可与第一NOR电路NOR1的第一输入端子A连接，第三NOR电路NOR3的输出端子D可与第六NOR电路NOR6的第二输入端子B连接。
第四NOR电路NOR4的第一输入端子A可与第三NOR电路NOR3的输出端子D连接，第四NOR电路NOR4的第二输入端子B可与第六NOR电路NOR6的输出端子D连接，第四NOR电路NOR4的输出端子D可与第三NOR电路NOR3的第三输入端子C连接。第五NOR电路NOR5的第一输入端子A可与第二NOR电路NOR2的输出端子D连接，第五NOR电路NOR5的第二输入端子B可与第六NOR电路NOR6的输出端子D连接，第五NOR电路NOR5的输出端子D可与分割器电路的输出端子OUT连接。
第六NOR电路NOR6的第一输入端子A可与第五NOR电路NOR5的输出端子D连接，第六NOR电路NOR6的第二输入端子B可与第三NOR电路NOR3的输出端子D连接，第六NOR电路NOR6的输出端子D可与第五NOR电路NOR5的第二输入端子B连接。
如图8的示例中所示，每个NOR电路可包括晶体管T1到T10和第一电容器C1。T1晶体管T1的栅极电极和第一电极可与高电位电源线VDD连接，T1晶体管T1的第二电极可与T2晶体管T2的栅极电极连接。
T2晶体管T2的栅极电极可与T1晶体管T1的第二电极连接，T2晶体管T2的第一电极可与高电位电源线VDD连接，T2晶体管T2的第二电极可与T3晶体管T3和T4晶体管T4的第一电极共同连接。T3晶体管T3的栅极电极可与NOR电路的第一输入端子A连接，T3晶体管T3的第一电极可与T4晶体管T4的第一电极连接，T3晶体管T3的第二电极可与T4晶体管T4的第二电极和低电位电源线VSS共同连接。
T4晶体管T4的栅极电极可与NOR电路的第二输入端子B连接，T4晶体管T4的第一电极可与T3晶体管T3的第一电极连接，T4晶体管T4的第二电极可与T3晶体管T3的第二电极和低电位电源线VSS共同连接。T5晶体管T5的栅极电极可与T2晶体管T2的第二电极连接，T5晶体管T5的第一电极可与高电位电源线VDD连接，T5晶体管T5的第二电极可与T6晶体管T6和T7晶体管T7的第一电极共同连接。
第一电容器C1的一端可与T1晶体管T1的第二电极和T2晶体管T2的栅极电极连接。第一电容器C1的另一端可与T5晶体管T5的第二电极和T8晶体管T8的栅极电极连接。
T6晶体管T6的栅极电极可与NOR电路的第一输入端子A连接，T6晶体管T6的第一电极可与T7晶体管T7的第一电极连接，T6晶体管T6的第二电极可与T7晶体管T7的第二电极和低电位电源线VSS共同连接。T7晶体管T7的栅极电极可与NOR电路的第二输入端子B连接，T7晶体管T7的第一电极可与T6晶体管T6的第一电极连接，T7晶体管T7的第二电极可与T6晶体管T6的第二电极和低电位电源线VSS共同连接。
T8晶体管T8的栅极电极可与T5晶体管T5的第二电极连接，T8晶体管T8的第一电极可与高电位电源线VDD连接，T8晶体管T8的第二电极可与T9晶体管T9和T10晶体管T10的第一电极以及NOR电路的输出端子OUT共同连接。T9晶体管T9的栅极电极可与NOR电路的第二输入端子B连接，T9晶体管T9的第一电极可与T10晶体管T10的第一电极连接，T9晶体管T9的第二电极可与低电位电源线VSS连接。T10晶体管T10的栅极电极可与NOR电路的第一输入端子A连接，T10晶体管T10的第一电极可与T9晶体管T9的第一电极连接，T10晶体管T10的第二电极可与低电位电源线VSS连接。
从图5的反相器与图8的NOR电路之间的对比能够看出，图8的NOR电路是通过图5的反相器的应用而构建的。当N2，N4和N6晶体管N2，N4，N6未导通时，图5的反相器中的网格节点NET1到NET3的每一个可不被放电并可持续保持在充电状态。
在NOR电路的真值表中，仅当所有输入均为低逻辑时，输出才可为高逻辑。因此，可增加执行与N2，N4和N6晶体管N2，N4，N6相似或相同功能的晶体管。例如，仅当两个输入均为低逻辑时，输出才可为高逻辑，即使两个输入中的一个为高逻辑时，输出就为低逻辑。因此，T3，T4，T6，T7，T9和T10晶体管T3，T4，T6，T7，T9，T10可彼此并联，因而可实现NOR电路。
图9显示了可使用根据一实施方式的反相器141和时钟信号产生电路143将一个时钟信号CLK产生为多个时钟信号CLK1到CLK8。在图9的示例中，CLK_F和CLK_R可以是通过第一分割器电路DIV1和第二分割器电路DIV2的输出端子输出的分割器信号。如上所述，当反相器141和时钟信号产生电路143形成在显示面板中时，可简化形成在显示面板外部的电路。
图10是根据一实施方式的缓存器的框图。图11是详细显示图10中所示的缓存器的框图。图12是显示根据现有技术的时钟信号产生电路和缓存器的设置的框图。图13是显示根据一实施方式的时钟信号产生电路和缓存器的设置的框图。图14是显示关于扫描驱动器的输出端子的传播延迟，现有技术与本发明实施方式之间的对比的波形图。
图3的缓存器145可将时钟信号产生电路143输出的分别具有不同相位的八个时钟信号CLK1到CLK8传输给移位寄存器149的级STG1到STGn。如图10中所示，根据一实施方式的缓存器145可包括两个反相器(也可称为辅助反相器，以与反相器141区分开)：INVA和位于INVA的后一级的INVB。缓存器145可延迟从时钟信号产生电路143输出的时钟信号CLK#，并可输出延迟的时钟信号CLK#_IN。缓存器145可实现为，两个反相器INVA和INVB可延迟一个时钟信号(例如CLK1)并输出。
当缓存器145直接形成在显示面板上时，可能在显示面板的上部和中部中产生由于时钟信号的负载导致的传播延迟。通过数据线输出的数据信号可在预定时间段输入，且由于时钟信号的负载可能产生传播延迟。因此，可能产生信号差异。
根据一实施方式的缓存器145的两个反相器INVA和INVB之一可由多重缓存器(multi-buffer)实现，以减小信号差异。多重缓存器可根据显示面板的面积进行不同地定位。或者，两个反相器INVA和INVB之一可包含在多重缓存器中。
如图11的示例中所示，根据一实施方式的缓存器145的两个反相器INVA和INVB之中的第二反相器INVB可由多重缓存器实现。由多重缓存器实现的第二反相器INVB可被划分为多个反相器，多个反相器可彼此并联。随着第二反相器INVB的电路构造比第一反相器INVA更小且更简单，由多重缓存器实现的第二反相器INVB所划分的反相器的数量可增加。
例如，第二反相器INVB可包括第一到第四小型反相器INVB1到INVB4。第一小型反相器INVB1可形成在显示面板的第一位置AA和AB处(或位于第n行的一侧和另一侧处)。第二小型反相器INVB2可形成在显示面板的第二位置BA和BB处(或位于第(n+1)行的一侧和另一侧处)。第三小型反相器INVB3可形成在显示面板的第三位置CA和CB处(或位于第(n+j)行的一侧和另一侧处)。第四小型反相器INVB4可形成在显示面板的第四位置DA和DB处(或位于第(n+k)行的一侧和另一侧处)。
在一实施方式中，在使用单个缓存器的示例中，显示面板的位置AA可称为最佳情形，显示面板的位置DB可称为最差情形。可基于时钟信号的负载划分以行为基础划分的显示面板的位置，并可基于扫描信号的负载划分以列为基础划分的显示面板的位置。
如图12中所示，现有技术的时钟信号产生电路143和现有技术的缓存器145在显示面板的非显示区域中彼此相邻设置。时钟信号产生电路143在构成显示面板的上侧和下侧的两端处输出时钟信号。缓存器145在显示面板的两端处延迟时钟信号，且之后将时钟信号传输给移位寄存器149。
在现有技术中，从一个位置提供时钟信号，且缓存器145将来自一个位置的时钟信号传输给移位寄存器149。因此，根据显示面板的面积，产生了传播延迟。
在此情形中，时钟信号的上升时间点和下降时间点根据位置或区域而不同地移动。因为移位寄存器149接收根据位置而分别具有不同的上升时间点和不同的下降时间点的时钟信号，所以产生了充电时间的偏差。因此，现有技术的图像质量和显示质量会降低。
如图13的示例中所示，考虑到时钟信号的负载或扫描信号的负载，根据一实施方式的缓存器145可在显示面板的非显示区域中均匀地分配多重缓存器(例如第二反相器)INVB的可彼此并联的小型反相器。
时钟信号产生电路143可在构成显示面板的上侧和下侧的两端处输出时钟信号。然而，缓存器145可在对应于级STG1到STG2160的位置处延迟时钟信号，且之后可将时钟信号传输给移位寄存器149。
如上所述，可考虑到时钟信号的负载将根据一实施方式的由多重缓存器实现的第二反相器INVB分配在显示面板的具体位置处。因此，可改善并防止现有技术的传播延迟。
图14显示了关于扫描驱动器的输出端子的传播延迟，根据现有技术的结构和根据本发明一实施方式的结构的模拟结果。
如图14的部分(a)中所示，在根据现有技术的结构中，在从第一级的输出端子输出的第一扫描信号VOUT1、从第540级的输出端子输出的第540扫描信号VOUT540、和从第1080级的输出端子输出的第1080扫描信号VOUT1080之间存在传播延迟。
另一方面，如图14的部分(b)中所示，在根据一实施方式的结构中，在从第一级的输出端子输出的第一扫描信号VOUT1、从第540级的输出端子输出的第540扫描信号VOUT540、和从第1080级的输出端子输出的第1080扫描信号VOUT1080之间几乎不存在传播延迟。例如，因为本发明可根据显示面板的时钟信号的负载来分配使用多重缓存器电路的缓存器，所以可改善并防止扫描信号之间的传播延迟。
图15是图3中所示的电源控制电路中包含的分割器电路的框图。图16显示了关于图15中所示的分割器电路的逻辑电路的构造。图17详细显示了图16中所示的第一NOR电路的构造。图18是显示图15中所示的分割器电路的输入信号和输出信号的波形图。图19是从电源控制电路产生的第一高电位电源和第二高电位电源的模拟输出的波形图。图20是应用图19中所示的电源控制电路的移位寄存器的框图。
图3的移位寄存器149可响应于从电平移位器130输出的各个信号向第一到第n扫描线GL1到GLn输出扫描信号。移位寄存器149中包含的晶体管在耗尽模式中可具有“阈值电压Vth<0”的状态。
由此，即使当构成移位寄存器149的晶体管的栅极-源极电压Vgs为0V时，晶体管仍未完全截止，可能流动漏电流。例如，因为晶体管未截止且产生漏电流，所以在晶体管的输出端子中会产生故障。在此情形中，当实现电路时可通过设定“晶体管的栅极-源极电压Vgs<0”的条件，晶体管能够完全截止。
为此，近来，已提出并引入了使用两个QB节点(包括共享两个QB节点的结构)、两个下拉晶体管和两个高电位电源的各种方法，使得当移位寄存器中包括QB节点时，存在于移位寄存器内部的QB节点能够进行AC(交流)驱动。
上述示例显示了用于减小移位寄存器的下拉晶体管的应力的结构。在该结构中，两个高电位电源可被划分为奇数高电位电源和偶数高电位电源提供，以减小移位寄存器的下拉晶体管的应力。可每至少一帧交替地提供奇数高电位电源和偶数高电位电源(例如高逻辑和低逻辑)。
之后，本发明的一实施方式可由分割器电路实现用于控制奇数高电位电源和偶数高电位电源的电源控制电路，并可通过GIP方法将分割器电路形成在显示面板上。如图15的示例中所示，根据一实施方式的电源控制电路147可包括具有两个输入端子I1和I2以及两个输出端子O1和O2的分割器电路。
如图16的示例中所示，分割器电路可包括T触发器，T触发器包括六个NOR电路NOR1到NOR6。NOR电路对通过输入端子提供的信号进行OR运算，然后将获得的值反相。NOR电路通过其输出端子输出所反相的值。
第一NOR电路NOR1的第一输入端子A可与第三NOR电路NOR3的第三输入端子C连接，第一NOR电路NOR1的第二输入端子B可与第三NOR电路NOR3的第一输入端子A连接，第一NOR电路NOR1的输出端子D可与第二NOR电路NOR2的第一输入端子A连接。第二NOR电路NOR2的第一输入端子A可与第一NOR电路NOR1的输出端子D连接，第二NOR电路NOR2的第二输入端子B可与分割器电路的输入端子IN连接，第二NOR电路NOR2的输出端子D可与第五NOR电路NOR5的第一输入端子A连接。
第三NOR电路NOR3的第一输入端子A可与第一NOR电路NOR1的第二输入端子B连接，第三NOR电路NOR3的第二输入端子B可与分割器电路的输入端子IN连接，第三NOR电路NOR3的第三输入端子C可与第一NOR电路NOR1的第一输入端子A连接，第三NOR电路NOR3的输出端子D可与第六NOR电路NOR6的第二输入端子B连接。第四NOR电路NOR4的第一输入端子A可与第三NOR电路NOR3的输出端子D连接，第四NOR电路NOR4的第二输入端子B可与第六NOR电路NOR6的输出端子D连接，第四NOR电路NOR4的输出端子D可与第三NOR电路NOR3的第三输入端子C连接。
第五NOR电路NOR5的第一输入端子A可与第二NOR电路NOR2的输出端子D连接，第五NOR电路NOR5的第二输入端子B可与第六NOR电路NOR6的输出端子D连接，第五NOR电路NOR5的输出端子D可与分割器电路的输出端子OUT连接。第六NOR电路NOR6的第一输入端子A可与第五NOR电路NOR5的输出端子D连接，第六NOR电路NOR6的第二输入端子B可与第三NOR电路NOR3的输出端子D连接，第六NOR电路NOR6的输出端子D可与第五NOR电路NOR5的第二输入端子B连接。
如图17的示例中所示，每个NOR电路可包括晶体管T1到T10和第一电容器C1。T1晶体管T1的栅极电极和第一电极可与高电位电源线VDD连接，T1晶体管T1的第二电极可与T2晶体管T2的栅极电极连接。
T2晶体管T2的栅极电极可与T1晶体管T1的第二电极连接，T2晶体管T2的第一电极可与高电位电源线VDD连接，T2晶体管T2的第二电极可与T3晶体管T3和T4晶体管T4的第一电极共同连接。T3晶体管T3的栅极电极可与NOR电路的第一输入端子A连接，T3晶体管T3的第一电极可与T4晶体管T4的第一电极连接，T3晶体管T3的第二电极可与T4晶体管T4的第二电极和低电位电源线VSS共同连接。
T4晶体管T4的栅极电极可与NOR电路的第二输入端子B连接，T4晶体管T4的第一电极可与T3晶体管T3的第一电极连接，T4晶体管T4的第二电极可与T3晶体管T3的第二电极和低电位电源线VSS共同连接。T5晶体管T5的栅极电极可与T2晶体管T2的第二电极连接，T5晶体管T5的第一电极可与高电位电源线VDD连接，T5晶体管T5的第二电极可与T6晶体管T6和T7晶体管T7的第一电极连接。
第一电容器C1的一端可与T1晶体管T1的第二电极和T2晶体管T2的栅极电极连接。第一电容器C1的另一端可与T5晶体管T5的第二电极和T8晶体管T8的栅极电极连接。
T6晶体管T6的栅极电极可与NOR电路的第一输入端子A连接，T6晶体管T6的第一电极可与T7晶体管T7的第一电极连接，T6晶体管T6的第二电极可与T7晶体管T7的第二电极和低电位电源线VSS共同连接。T7晶体管T7的栅极电极可与NOR电路的第二输入端子B连接，T7晶体管T7的第一电极可与T6晶体管T6的第一电极连接，T7晶体管T7的第二电极可与T6晶体管T6的第二电极和低电位电源线VSS共同连接。
T8晶体管T8的栅极电极可与T5晶体管T5的第二电极连接，T8晶体管T8的第一电极可与高电位电源线VDD连接，T8晶体管T8的第二电极可与T9晶体管T9和T10晶体管T10的第一电极以及NOR电路的输出端子OUT共同连接。T9晶体管T9的栅极电极可与NOR电路的第二输入端子B连接，T9晶体管T9的第一电极可与T10晶体管T10的第一电极连接，T9晶体管T9的第二电极可与低电位电源线VSS连接。T10晶体管T10的栅极电极可与NOR电路的第一输入端子A连接，T10晶体管T10的第一电极可与T9晶体管T9的第一电极连接，T10晶体管T10的第二电极可与低电位电源线VSS连接。
如上所述，图17的NOR电路是通过反相器的应用而构建的。当N2，N4和N6晶体管N2，N4，N6未导通时，反相器的电路中的网格节点NET1到NET3的每一个可不被放电并可持续保持在充电状态。
在NOR电路的真值表中，仅当所有输入均为低逻辑时，输出才可为高逻辑。因此，可增加执行与N2，N4和N6晶体管N2，N4，N6相似或相同功能的晶体管。
例如，仅当两个输入均为低逻辑时，输出才可为高逻辑，即使两个输入中的一个为高逻辑时，输出就为低逻辑。因此，T3，T4，T6，T7，T9和T10晶体管T3，T4，T6，T7，T9，T10彼此并联，因而能够实现NOR电路。
如图18的示例中所示，根据一实施方式的电源控制电路147中包含的分割器电路可根据在每帧中提供给第一输入端子I1的具体信号(或称切换信号)切换高电位电源，并可输出奇数高电位电源VDD_O和偶数高电位电源VDD_E。
所述具体信号可以是逻辑状态在每帧中如图18中所示的“IN”那样进行转变的信号。例如，可使用起始信号或复位信号。分割器电路可分割提供给第一输入端子I1的信号IN并可向分割器电路的第一输出端子O1和第二输出端子O2输出反相信号。例如，分割器电路可输出由图18的“OUT”表示的信号作为奇数高电位电源VDD_O，并可通过将奇数高电位电源VDD_O反相来输出偶数高电位电源VDD_E。
如图19的示例中所示，可通过形成根据一实施方式的电源控制电路147中包含的分割器电路并使用复位信号(Reset)，从高电位电源VDD输出奇数高电位电源VDD_O和偶数高电位电源VDD_E。
如图20的示例中所示，从电源控制电路147输出的奇数高电位电源VDD_O和偶数高电位电源VDD_E可提供给移位寄存器149的第一到第六级ST1到ST6。如上所述，通过在显示面板上形成电源控制电路147使得外部电路减少，由此可实现成本降低和电压降低。
如上面参照图3到20所述，当实现扫描驱动器的扫描信号产生电路140L和140R(例如，非电平移位器130)时，本发明的实施方式可通过GIP方法在显示面板上形成反相器141、时钟信号产生电路143、缓存器145、电源控制电路147和移位寄存器149。此外，本发明的实施方式通过解决当通过GIP方法形成扫描驱动器的扫描信号产生电路140L和140R时由于电路的特性而导致的各种问题，可提高显示装置的可靠性和寿命。此外，当显示装置实现为具有高分辨率的大屏幕显示装置时，本发明的实施方式可将传播延迟最小化，且还可通过外部电路的减少来降低成本、功耗和减小边框的尺寸。
在不脱离本发明的精神或范围的情况下，本发明可进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因而，本发明的实施方式意在覆盖落入所附权利要求书范围及其等同范围内的对本发明的所有修改和变化。

Claims (9)

1.一种显示装置，包括：
显示面板；和
扫描驱动器，所述扫描驱动器包括电平移位器和扫描信号产生电路，所述扫描信号产生电路配置成基于从所述电平移位器提供的电源和信号产生待提供给所述显示面板的扫描信号，所述扫描信号产生电路包括缓存器，所述缓存器配置成向移位寄存器的级传输时钟信号，
其中所述缓存器包括两个反相器，且所述两个反相器中的一个由多重缓存器实现，
其中在所述显示面板的非显示区域中均匀地分配彼此并联的小型反相器作为所述多重缓存器，
其中所述两个反相器包括第一反相器和位于所述第一反相器的后一级的第二反相器。
2.根据权利要求1所述的显示装置，其中所述第二反相器由所述多重缓存器实现。
3.根据权利要求2所述的显示装置，其中由所述多重缓存器实现的所述第二反相器的电路构造比所述第一反相器小且简单。
4.根据权利要求1所述的显示装置，其中所述扫描信号产生电路包括时钟信号产生电路，所述时钟信号产生电路配置成将从所述电平移位器提供的一个时钟信号分割为多个时钟信号，且所述时钟信号产生电路形成在所述显示面板的非显示区域中。
5.根据权利要求4所述的显示装置，其中所述时钟信号产生电路包括多个分割器电路，且
所述多个分割器电路的每一个包括由第一到第六NOR电路构成的T触发器。
6.根据权利要求5所述的显示装置，其中所述第一NOR电路的第一输入端子与所述第三NOR电路的第三输入端子连接，所述第一NOR电路的第二输入端子与所述第三NOR电路的第一输入端子连接，所述第一NOR电路的输出端子与所述第二NOR电路的第一输入端子连接，
其中所述第二NOR电路的第一输入端子与所述第一NOR电路的输出端子连接，所述第二NOR电路的第二输入端子与所述分割器电路的输入端子连接，所述第二NOR电路的输出端子与所述第五NOR电路的第一输入端子连接，
其中所述第三NOR电路的第一输入端子与所述第一NOR电路的第二输入端子连接，所述第三NOR电路的第二输入端子与所述分割器电路的输入端子连接，所述第三NOR电路的第三输入端子与所述第一NOR电路的第一输入端子连接，所述第三NOR电路的输出端子与所述第六NOR电路的第二输入端子连接，
其中所述第四NOR电路的第一输入端子与所述第三NOR电路的输出端子连接，所述第四NOR电路的第二输入端子与所述第六NOR电路的输出端子连接，所述第四NOR电路的输出端子与所述第三NOR电路的第三输入端子连接，
其中所述第五NOR电路的第一输入端子与所述第二NOR电路的输出端子连接，所述第五NOR电路的第二输入端子与所述第六NOR电路的输出端子连接，所述第五NOR电路的输出端子与所述分割器电路的输出端子连接，且
其中所述第六NOR电路的第一输入端子与所述第五NOR电路的输出端子连接，所述第六NOR电路的第二输入端子与所述第三NOR电路的输出端子连接，所述第六NOR电路的输出端子与所述第五NOR电路的第二输入端子连接。
7.根据权利要求4所述的显示装置，其中所述扫描信号产生电路包括主反相器，所述主反相器配置成将所述一个时钟信号提供给所述时钟信号产生电路，且所述主反相器形成在所述显示面板的非显示区域中，且
其中所述主反相器将所述一个时钟信号延迟，以输出内部时钟信号，并且所述主反相器将所述一个时钟信号延迟并反相，以输出内部反相时钟信号。
8.根据权利要求7所述的显示装置，其中所述主反相器包括N1到N7晶体管和第一电容器，
其中所述N1晶体管的栅极电极和第一电极与高电位电源线连接，所述N1晶体管的第二电极与所述N3晶体管的栅极电极连接，
其中所述N2晶体管的栅极电极与所述主反相器的输入端子连接，所述N2晶体管的第一电极与所述N3晶体管的第二电极连接，所述N2晶体管的第二电极与低电位电源线连接，
其中所述N3晶体管的栅极电极与所述N1晶体管的第二电极连接，所述N3晶体管的第一电极与所述高电位电源线连接，所述N3晶体管的第二电极与所述N2晶体管的第一电极连接，
其中所述N4晶体管的栅极电极与所述主反相器的输入端子连接，所述N4晶体管的第一电极与所述N5晶体管的第二电极连接，所述N4晶体管的第二电极与所述低电位电源线连接，
其中所述N5晶体管的栅极电极与所述N3晶体管的第二电极连接，所述N5晶体管的第一电极与所述高电位电源线连接，所述N5晶体管的第二电极与所述N4晶体管的第一电极连接，
所述第一电容器的一端与所述N1晶体管的第二电极以及所述N3晶体管的栅极电极连接，另一端与所述N5晶体管的第二电极以及所述N7晶体管的栅极电极连接，
其中所述N6晶体管的栅极电极与所述主反相器的输入端子连接，所述N6晶体管的第一电极与所述N7晶体管的第二电极以及所述主反相器的输出端子连接，所述N6晶体管的第二电极与所述低电位电源线连接，且
其中所述N7晶体管的栅极电极与所述N5晶体管的第二电极连接，所述N7晶体管的第一电极与所述高电位电源线连接，所述N7晶体管的第二电极与所述N6晶体管的第一电极以及所述主反相器的输出端子连接。
9.根据权利要求1所述的显示装置，其中所述扫描信号产生电路包括电源控制电路，所述电源控制电路配置成根据切换信号来切换高电位电源，并交替输出奇数高电位电源和偶数高电位电源，其中该切换信号的逻辑状态在每帧中进行转变。
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