KR102036641B1 - 표시 장치 및 그것의 동작 방법 - Google Patents

표시 장치 및 그것의 동작 방법 Download PDF

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Abstract

표시 장치는, 클럭 신호 및 데이터 신호들을 영상 데이터 신호, 수평 동기 신호, 수직 동기 신호 및 데이터 인에이블 신호로 변환하는 타이밍 컨트롤러를 포함하며, 상기 수평 동기 신호 및 상기 수직 동기 신호 각각의 펄스 폭은 상기 데이터 신호들의 표시 비율에 대응하고, 상기 타이밍 컨트롤러는, 상기 영상 데이터 신호, 상기 데이터 인에이블 신호 그리고 상기 수평 동기 신호 및 상기 수직 동기 신호 각각의 펄스 폭에 따라서 복수의 제어 신호들을 발생한다.

Description

표시 장치 및 그것의 동작 방법{DISPLAY DEVICE AND METHOD OF OPERATING THE SAME}
본 발명은 표시 장치에 관한 것으로, 좀 더 구체적으로는 다양한 표시 비율의 영상 신호를 표시할 수 있는 표시 장치 및 그것의 동작 방법을 제공하는데 있다.
표시 장치에 구비되는 표시 패널의 가로 방향 길이와 세로 방향 길이의 비율(이하, 표시 비율(aspect ratio))은 사용자의 편의를 위하여 4:3, 5:4, 16:9, 16:10, 21:9와 같이 다양하다. 이와 같이 다양한 비율의 표시 패널에 영상을 표시하기 위해서는 외부로부터 제공되는 영상 신호의 포맷도 표시 패널의 표시 비율과 일치하는 것이 바람직하다.
그러나, 외부로부터 제공되는 영상 신호의 포맷이 표시 장치의 표시 비율과 다르더라도 영상 신호를 표시 패널에 표시할 수 있도록 해야 한다. 예컨대, 4:3 비율의 영상 신호가 16:9 표시 비율의 표시 장치에 제공되더라도 표시 장치는 표시 패널의 일부에만 영상을 표시하는 방법으로 4:3 비율의 영상 신호를 표시할 수 있다. 이러한 경우, 16:9 표시 비율의 표시 패널의 일부 영역에만 영상이 표시되고, 나머지 영역은 블랙 영상 신호에 대응하는 영상이 표시되는 것이 일반적이다.
표시 패널의 표시 비율뿐만 아니라 영상 신호의 표시 비율이 다양해짐에 따라서 입력된 영상 신호의 표시 비율을 감지하고, 그에 적합한 표시 모드로 동작하는 표시 장치의 필요성이 증대되고 있다.
한편, 최근 에너지 자원 절약 및 환경 문제 등을 고려하여 가전 제품의 전력 소모 감소를 위한 제품 설계가 중요한 문제로 다뤄지고 있다. 그러므로, 불필요한 전력 소모를 최소화할 수 있는 표시 장치의 설계가 요구된다.
따라서 본 발명의 목적은 입력 영상 신호의 표시 비율을 감지할 수 있는 표시 장치 및 그것의 구동 방법을 제공하는데 있다.
본 발명의 목적은 표시 패널의 표시 비율과 다른 표시 비율의 영상 신호가 입력될 때 전력 소모를 감소시킬 수 있는 표시 장치 및 그것의 구동 방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 표시 장치는, 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과, 상기 복수의 게이트 라인들을 구동하는 게이트 구동부와, 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버, 그리고 외부로부터 수신되는 클럭 신호 및 데이터 신호들에 응답해서 상기 게이트 구동부 및 상기 데이터 드라이버를 제어하기 위한 복수의 제어 신호들을 발생하는 타이밍 컨트롤러를 포함한다. 상기 타이밍 컨트롤러는, 상기 클럭 신호 및 상기 데이터 신호들을 영상 데이터 신호, 수평 동기 신호, 수직 동기 신호 및 데이터 인에이블 신호로 변환하되, 상기 수평 동기 신호 및 상기 수직 동기 신호 각각의 펄스 폭은 상기 데이터 신호들의 표시 비율에 대응하고, 상기 타이밍 컨트롤러는, 상기 영상 데이터 신호, 상기 데이터 인에이블 신호 그리고 상기 수평 동기 신호 및 상기 수직 동기 신호 각각의 펄스 폭에 따라서 상기 복수의 제어 신호들을 발생한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 클럭 신호 및 상기 데이터 신호들을 상기 영상 데이터 신호, 상기 수평 동기 신호, 상기 수직 동기 신호 및 상기 데이터 인에이블 신호로 변환하는 수신부, 그리고 상기 영상 데이터 신호, 상기 데이터 인에이블 신호 그리고 상기 수평 동기 신호 및 상기 수직 동기 신호 각각의 펄스 폭에 따라서 상기 복수의 제어 신호들을 발생하는 제어 신호 발생부를 포함한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러에 의해서 발생되는 상기 복수의 제어 신호들은, 상기 게이트 구동부로 제공되는 게이트 펄스 신호 및 상기 데이터 드라이버로 제공될 모드 신호 및 영상 신호를 포함한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 데이터 신호들의 표시 비율이 미리 설정된 표시 비율과 다를 때 상기 게이트 펄스 신호 및 상기 모드 신호 중 적어도 하나를 변경한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 데이터 신호들의 표시 비율이 상기 표시 패널의 표시 비율보다 작을 때 상기 모드 신호를 제1 레벨로 설정한다.
이 실시예에 있어서, 상기 데이터 드라이버는, 상기 모드 신호가 상기 제1 레벨일 때 상기 표시 패널의 일부 영역에 위치한 픽셀들과 연결된 데이터 라인으로 상기 영상 신호를 제공하지 않는다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 데이터 신호들의 표시 비율이 상기 표시 패널의 표시 비율과 다를 때 상기 게이트 펄스 신호의 소정 구간을 턴 오프 레벨로 설정한다.
이 실시예에 있어서, 상기 게이트 구동부는, 상기 게이트 펄스 신호에 응답해서 게이트 클럭 신호를 출력하는 레벨 쉬프터, 및 상기 게이트 클럭 신호에 응답해서 상기 복수의 게이트 라인들을 순차적으로 구동하는 게이트 드라이버를 포함한다. 상기 게이트 드라이버는, 상기 게이트 클럭 신호가 상기 턴 오프 레벨인 동안 대응하는 게이트 라인을 구동하지 않는다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 데이터 신호들의 표시 비율에 대응하는 상기 수평 동기 신호 및 상기 수직 동기 신호에 대응하는 펄스 폭 설정 신호를 저장하는 메모리를 더 포함한다.
이 실시예에 있어서, 상기 펄스 폭 설정 신호는, 상기 수평 동기 신호 및 상기 수직 동기 신호 중 적어도 하나의 펄스 폭을 변경하기 위한 신호이다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 펄스 폭 설정 신호에 응답해서 상기 수평 동기 신호가 활성화되는 시점을 변경한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 펄스 폭 설정 신호에 응답해서 상기 수직 동기 신호가 활성화되는 시점을 변경한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 펄스 폭 설정 신호에 응답해서 상기 수직 동기 신호가 비활성화되는 시점을 변경한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 펄스 폭 설정 신호에 응답해서 상기 수평 동기 신호가 활성화되는 시점 및 상기 수직 동기 신호가 활성화되는 시점을 변경한다.
본 발명의 다른 특징에 따른 표시 패널의 구동 방법은, 외부로부터 클럭 신호 및 데이터 신호들을 수신하는 단계와, 상기 클럭 신호 및 상기 데이터 신호들을 영상 데이터 신호, 수평 동기 신호, 수직 동기 신호 및 데이터 인에이블 신호로 변환하는 단계, 그리고 상기 영상 데이터 신호, 상기 수평 동기 신호, 상기 수직 동기 신호 및 상기 데이터 인에이블 신호에 응답해서 표시 패널에 영상이 표시되도록 제어하는 단계를 포함한다. 상기 수평 동기 신호 및 상기 수직 동기 신호 각각의 펄스 폭은 상기 데이터 신호들의 표시 비율에 대응한다.
이와 같은 구성을 갖는 본 발명의 표시 장치는 입력 영상 신호의 표시 비율을 감지하고, 감지된 표시 비율에 대응하는 펄스 폭을 갖는 수평 동기 신호 및 수직 동기 신호를 생성할 수 있다.
또한, 본 발명의 표시 장치는 표시 패널의 표시 비율과 다른 표시 비율의 영상 신호가 입력될 때 영상 신호가 표시되지 않는 비표시 영역으로 데이터 신호 및/또는 게이트 신호를 제공하지 않음으로써 전력 소모를 감소시킬 수 있다.
더욱이, 표시 장치의 동작 중 외부로부터 입력되는 영상 신호의 표시 비율이 변경되더라도 영상 신호의 표시 비율을 실시간으로 감지하고, 감지된 표시 비율에 따라서 영상을 표시 패널에 표시할 수 있다.
도 1은 본 발명의 실시예에 따른 표시 장치의 회로 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 게이트 드라이버의 구성 예 및 표시 패널 내 픽셀들의 배치 예를 상세히 보여주는 도면이다.
도 3 내지 도 6은 외부로부터 입력된 영상 신호의 표시 비율과 도 1에 도시된 표시 패널의 표시 비율 간의 관계에 따른 영상 표시 방법의 예를 보여주는 도면들이다.
도 4는 도 1에 도시된 표시 패널의 표시 영역의 제2 방향의 길이보다 작은 영상 신호가 입력된 경우 영상 표시 방법의 예를 보여준다.
도 5는 도 1에 도시된 표시 패널의 표시 영역의 제1 방향의 길이보다 작은 영상 신호가 입력된 경우 영상 표시 방법의 예를 보여준다.
도 7은 도 1에 도시된 호스트와 타이밍 컨트롤러의 연결 관계를 구체적으로 보여주는 도면이다.
도 8은 도 7에 도시된 호스트로부터 타이밍 컨트롤러로 전송하는 신호를 보여주는 도면이다.
도 9는 본 발명의 다른 실시예에 따른 호스트와 타이밍 컨트롤러의 구성을 보여주는 도면이다.
도 10 내지 도 14는 호스트로부터 수신된 영상 신호의 표시 비율에 따라서 수직 동기 신호 및 수평 동기 신호의 펄스 폭을 변경한 예를 보여주는 도면들이다.
도 15는 노말 모드동안 도 9에 도시된 제어 신호 발생부로부터 출력되는 제1 및 제2 게이트 펄스 신호 및 그에 따른 게이트 라인의 신호 변화를 보여주는 도면이다.
도 16은 다운-사이징 모드동안 도 9에 도시된 제어 신호 발생부로부터 출력되는 제1 및 제2 게이트 펄스 신호 및 그에 따른 게이트 라인의 신호 변화를 보여주는 도면이다.
도 17은 도 1에 도시된 데이터 드라이버의 상세한 구성을 보여주는 블록도이다.
도 18은 표시 비율 감지 기능을 갖는 표시 장치의 예를 보여주는 평면도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 표시 장치의 회로 구성을 보여주는 도면이다.
도 1을 참조하면, 표시 장치(100)는 호스트(102)로부터 클럭 신호(CK) 및 데이터 신호들(DA)을 수신한다. 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 게이트 구동부(130), 데이터 드라이버(140) 및 감마 전압 발생기(150)를 포함한다. 게이트 구동부(130)은 레벨 쉬프터(132) 및 게이트 드라이버(134)를 포함한다.
표시 패널(110)은 제1 방향(X1)으로 신장된 복수의 데이터 라인들(DL1-DLm) 및 데이터 라인들(DL1-DLm)에 교차하여 제2 방향(X2)으로 신장된 복수의 게이트 라인들(GL1-GLn) 그리고 그들의 교차 영역에 행렬의 형태로 배열된 복수의 픽셀들(PX)을 포함한다.
각 픽셀(PX)은 도면에 도시되지 않았으나, 대응하는 데이터 라인 및 게이트 라인에 연결된 스위칭 트랜지스터와 이에 연결된 액정 커패시터(crystal capacitor) 및 스토리지 커패시터(storage capacitor)를 포함한다.
타이밍 컨트롤러(120)는 외부 호스트(102)로부터 클럭 신호(CK) 및 데이터 신호(DA)를 수신한다. 데이터 신호(DA)는 영상 신호 및 이의 표시를 제어하기 위한 제어 신호들 예를 들면, 수직 동기 신호, 수평 동기 신호 및 데이터 인에이블 신호 등을 포함할 수 있다. 타이밍 컨트롤러(120)는 수신된 클럭 신호(CK) 및 데이터 신호(DA)를 영상 신호(RGB), 메인 클럭 신호(MCLK), 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC) 및 데이터 인에이블 신호(DE)로 변환한다. 타이밍 컨트롤러(120)는 메인 클럭 신호(MCLK), 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC) 및 데이터 인에이블 신호(DE)에 기초하여 영상 신호(RGB)를 표시 패널(110)의 동작 조건에 맞게 처리한 데이터 신호(DATA) 및 제1 제어 신호(CONT1)를 데이터 드라이버(140)로 제공하고, 제2 제어 신호(CONT2)를 게이트 드라이버(134)로 제공한다. 제1 제어 신호(CONT1)는 수평 동기 시작 신호(STH), 클럭 신호(HCLK) 및 라인 래치 신호(TP)를 포함하고, 제2 제어 신호(CONT2)는 수직 동기 시작 신호(STV1) 및 출력 인에이블 신호(OE)를 포함할 수 있다.
감마 전압 발생기(150)는 복수의 감마 전압들(VGMA1-VGMAz)을 발생한다.
데이터 드라이버(140)는 타이밍 컨트롤러(120)로부터의 데이터 신호(DATA) 및 제1 제어 신호(CONT1)에 따라서 복수의 감마 전압들(VGMA1-VGMAz)을 이용하여 데이터 라인들(DL1-DLm) 각각을 구동하기 위한 계조 전압들을 출력한다.
레벨 쉬프터(132)는 타이밍 컨트롤러(120)로부터의 제1 및 제2 게이트 펄스 신호(CPV1, CPV2)에 응답해서 제1 및 제2 게이트 클럭 신호(CKV1, CKV2)를 출력한다.
게이트 드라이버(134)는 타이밍 컨트롤러(120)로부터의 제2 제어 신호(CONT2) 및 레벨 쉬프터(140)로부터의 제1 및 제2 게이트 클럭 신호(CKV1, CKV2)에 응답해서 게이트 라인들(GL1-GLn)을 구동한다. 게이트 드라이버(134)는 비정질-실리콘 박막 트랜지스터(amorphous Silicon Thin Film Transistor a-Si TFT)를 이용한 ASG(Amorphous silicon gate), 산화물 반도체, 결정질 반도체, 다결정 반도체 등을 이용한 회로로 구현되거나 또는 게이트 구동 IC(Integrated circuit)로 구현될 수 있다.
하나의 게이트 라인에 게이트 온 전압(VON)이 인가된 동안 이에 연결된 한 행의 스위칭 트랜지스터가 턴 온되고, 이때 데이터 드라이버(140)는 데이터 신호(DATA)에 대응하는 계조 전압들을 데이터 라인들(DL1-DLm)로 제공한다. 데이터 라인들(DL1-DLm)에 공급된 계조 전압들은 턴 온된 스위칭 트랜지스터를 통해 해당 서브 픽셀에 인가된다. 여기서, 한 행의 스위칭 트랜지스터가 턴 온 되어 있는 기간 즉, 데이터 인에이블 신호(DE) 및 제1 및 제2 게이트 클럭 신호(CKV1, CKV2)의 한 주기를‘1 수평 주기(horizontal period)' 또는‘1H'라고 한다.
도 2는 도 1에 도시된 게이트 드라이버의 구성 예 및 표시 패널 내 픽셀들의 배치 예를 상세히 보여주는 도면이다.
도 2를 참조하면, 게이트 드라이버(134)는 게이트 라인들(GL1-GLn)에 각각 대응하는 복수의 ASG(Amorphous silicon gate) 회로들(201-211)을 포함한다. 레벨 쉬프터(132)로부터의 제1 게이트 클럭 신호(CKV1)는 홀수 번째 게이트 라인들(GL1, GL3, GL5, …, GLn)에 각각 대응하는 ASG 회로들(201, 203, 205, …, 209)로 제공된다. 레벨 쉬프터(132)로부터의 제2 게이트 클럭 신호(CKV2)는 짝수 번째 게이트 라인들(GL2, GL4, GL6, …, GLn-1)에 각각 대응하는 ASG 회로들(202, 204, 206, …, 211)로 제공된다. 도 2에는 게이트 드라이버(134)가 ASG 회로들(201-211)로 구성된 경우를 일 예로 설명하나, 이에 한정되지 않고 집적 회로로 구현되어서 표시 패널(110)의 일측에 실장될 수 있다.
표시 패널(110) 내 하나의 픽셀(PX)은 레드, 그린 또는 블루에 대응하는 픽셀 전극(R, G, B) 중 어느 하나와 스위칭 트랜지스터들을 포함한다. 이하 설명에서 레드에 대응하는 픽셀 전극을 포함하는 픽셀은 레드 픽셀, 그린에 대응하는 픽셀 전극을 포함하는 픽셀은 그린 픽셀 그리고 블루에 대응하는 픽셀 전극을 포함하는 픽셀은 블루 픽셀로 칭한다.
스위칭 트랜지스터들 각각은 대응하는 데이터 라인과 대응하는 게이트 라인에 연결된다. 픽셀들(PX)은 게이트 라인의 신장 방향 즉, 제2 방향(X2)으로 순차적으로 배치되고, 데이터 라인의 신장 방향 즉, 제1 방향(X1)으로 동일한 색상의 픽셀들이 순차적으로 배열된다. 예컨대, 데이터 라인(D1)의 우측에는 레드 픽셀들(R)이 배열되고, 데이터 라인들(D2, D3)의 사이에는 그린 픽셀들(G)이 배열되고, 그리고 데이터 라인들(D3, D4)의 사이에는 블루 픽셀들(B)이 배열된다. 이 실시예에서는 레드 픽셀, 그린 픽셀 및 블루 픽셀(R, G, B)이 게이트 라인의 신장 방향인 제2 방향(X2)으로 순차적으로 배치된 것을 도시하고 설명하나, 픽셀들의 배치 순서는 (R, B, G), (G, B, R), (G, R, B), (B, R, G) 및 (B, G, R) 등과 같이 다양하게 변경될 수 있다.
표시 패널(110)에 구성되는 게이트 라인들, 데이터 라인들 및 픽셀들의 배열및 그들의 상호 연결은 도 2에 한정되지 않고 다양하게 변경될 수 있다.
도 3 내지 도 6은 외부로부터 입력된 영상 신호의 표시 비율과 도 1에 도시된 표시 패널의 표시 비율 간의 관계에 따른 영상 표시 방법의 예를 보여주는 도면들이다.
도 3을 참조하면, 도 1에 도시된 표시 패널(110)의 표시 영역의 크기는 가로 방향 즉, 제2 방향(X2)의 길이가 a1이고, 세로 방향 즉, 제1 방향(X1)의 길이가 b1이다. 즉, 표시 비율은 a1:b1이다. 외부로부터 입력된 영상 신호의 표시 비율이 표시 패널(110)의 표시 비율 a1:b1과 일치하는 경우, 표시 패널(110)의 전체 표시 영역에 영상이 표시될 수 있다.
도 4는 도 1에 도시된 표시 패널(110)의 표시 영역의 제2 방향(X2)의 길이보다 작은 영상 신호가 입력된 경우 영상 표시 방법의 예를 보여준다. 표시 패널(110)의 표시 영역의 제2 방향(X2)의 길이 a1보다 영상 신호의 제2 방향(X2)의 길이 a2 (a1>a2)가 작은 경우 표시 장치(100)는 표시 패널(110)의 좌측 및 우측에 블랙 영상을 표시한다. 표시 패널(110)의 좌측 및 우측의 블랙 영상 표시 영역들(BK1, BK2) 각각의 크기는 표시 패널(110)의 표시 영역의 제2 방향(X2)의 길이 a1와 영상 신호의 제2 방향(X2)의 길이 a2에 따라 변경될 수 있다.
도 5는 도 1에 도시된 표시 패널(110)의 표시 영역의 제1 방향(X1)의 길이보다 작은 영상 신호가 입력된 경우 영상 표시 방법의 예를 보여준다. 표시 패널(110)의 표시 영역의 제1 방향(X1)의 길이 b1보다 영상 신호의 제1 방향(X1)의 길이 b2 (b1>b2)가 작은 경우 표시 장치(100)는 표시 패널(110)의 상측 및 하측에 블랙 영상을 표시한다. 표시 패널(110)의 상측 및 하측의 블랙 영상 표시 영역들(BK3, BK4) 각각의 크기는 표시 패널(110)의 표시 영역의 제1 방향(X1)의 길이 b1와 영상 신호의 제1 방향(X1)의 길이 b2에 따라 변경될 수 있다.
도 6은 도 1에 도시된 표시 패널(110)의 표시 영역의 제1 방향(X1) 및 제2 방향(X2)의 길이보다 작은 영상 신호가 입력된 경우 영상 표시 방법의 예를 보여준다. 표시 패널(110)의 표시 영역의 제1 방향(X1)의 길이 b1 및 제2 방향(X2)의 길이 a1보다 영상 신호의 제1 방향(X1)의 길이 b3(b1>b3) 및 제2 방향(X2)의 길이 a3(a1>a3)가 작은 경우 표시 장치(100)는 표시 패널(110)의 좌측 및 우측뿐만 아니라 상측 및 하측에 블랙 영상을 표시한다. 표시 패널(110)에 영상이 표시된 영역의 외곽의 블랙 영상 표시 영역(BK5)의 크기는 표시 패널(110)의 표시 영역의 크기(a1, b1)와 영상 신호의 크기(a3, b3)에 따라 변경될 수 있다.
도 7은 도 1에 도시된 호스트와 타이밍 컨트롤러의 연결 관계를 구체적으로 보여주는 도면이고, 도 8은 도 7에 도시된 호스트로부터 타이밍 컨트롤러로 전송하는 신호를 보여주는 도면이다.
도 7 및 도 8을 참조하면, 호스트(102)와 타이밍 컨트롤러(120)는 LVDS(low voltage differential signaling) 인터페이스 방식으로 연결된다. LVDS 인터페이스는 도 8에 도시된 바와 같이, 송신기에서 서로 다른 2개의 전압을 갖는 한 쌍의 신호를 이용하여 데이터를 전송하고, 수신기에서 한 쌍의 신호를 비교하여 원래의 신호를 복원하는 방식이다. LVDS 인터페이스 방식은 신호의 진폭이 작고 두 연선이 전자기적으로 잘 결합되어 있기 때문에 방사되는 전자기적 잡음과 이에 따른 전력 소모가 작으므로 호스트(102)와 표시 장치(100)의 타이밍 컨트롤러(120)를 연결하기 위한 인터페이스로 많이 사용된다.
호스트(102)는 클럭 신호(LVDS_CLK)와 4 쌍의 데이터 신호(LVDS1_DA, LVDS2_DA, LVDS3_DA, LVDS4_DA)를 타이밍 컨트롤러(120)로 전송한다. 호스트(102)로부터 타이밍 컨트롤러(120)로 제공되는 데이터 신호(LVDS1_DA, LVDS2_DA, LVDS3_DA, LVDS4_DA) 각각의 1주기(T)는 1개의 예비(reserved) 비트와 6 개의 픽셀 데이터 비트를 포함한다. 예컨대, 데이터 신호(LVEDS1_DA)는 1개의 예비 비트(R1)와 6 개의 픽셀 데이터 비트(D11-D16)를 포함한다.
일반적으로 디지털 TV의 표시 비율은 16:9이다. 호스트(102)는 데이터 신호(LVDS1_DA, LVDS2_DA, LVDS3_DA, LVDS4_DA)의 표시 비율이 16:9인 경우, 예비 비트(R1, R2, R3, R4) 각각의 비트값을 0으로 그리고 표시 비율이 16:9이 아닌 경우 (예를 들면, 4:3), 예비 비트(R1, R2, R3, R4) 각각의 비트값을 1로 설정한다.
타이밍 컨트롤러(120)는 호스트(102)로부터 수신된 데이터 신호(LVDS1_DA, LVDS2_DA, LVDS3_DA, LVDS4_DA) 내 예비 비트(R1, R2, R3, R4) 각각의 비트값에 따라서 표시 영상의 크기를 감지할 수 있다. 타이밍 컨트롤러(120)는 데이터 신호(LVDS1_DA, LVDS2_DA, LVDS3_DA, LVDS4_DA) 내 예비 비트(R1, R2, R3, R4)의 비트값이 '0'인 경우 노말 모드로 동작한다. 반면, 타이밍 컨트롤러(120)는 데이터 신호(LVDS1_DA, LVDS2_DA, LVDS3_DA, LVDS4_DA) 내 예비 비트(R1, R2, R3, R4)의 비트값이 '1'인 경우 다운-사이징(down-sizing) 모드로 동작한다. 타이밍 컨트롤러(120)는 수신된 한 프레임 내 일련의 데이터 신호(LVDS1_DA, LVDS2_DA, LVDS3_DA, LVDS4_DA)의 개수에 따라서 앞서 설명한 도 4 내지 도 6 중 어느 하나의 방식으로 영상을 표시 패널(110)에 표시할 수 있다.
이와 같은 방식의 표시 비율 판별 방식은 표시 장치(100)의 표시 비율과 데이터 신호(LVDS1_DA, LVDS2_DA, LVDS3_DA, LVDS4_DA)의 표시 비율이 같은가 또는 다른가 만을 표시할 수 있으므로 표시 장치(100)는 미리 정해진 2 개의 표시 비율 중 어느 하나에 적합한 표시 모드로 동작할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 호스트와 타이밍 컨트롤러의 구성을 보여주는 도면이다.
도 9를 참조하면, 호스트(102)와 타이밍 컨트롤러(120)는 앞서 도 7에서 설명한 바와 같이, LVDS(low voltage differential signaling) 인터페이스 방식으로 연결된다. 즉, 호스트(102)는 클럭 신호(LVDS_CLK)와 4 쌍의 데이터 신호(LVDS1_DATA, LVDS2_DATA, LVDS3_DATA, LVDS4_DATA)를 타이밍 컨트롤러(120)로 전송한다.
타이밍 컨트롤러(120)는 수신부(220) 및 제어 신호 발생부(230)를 포함한다. 수신부(220)는 클럭 신호(LVDS_CLK) 및 데이터 신호(LVDS1_DATA, LVDS2_DATA, LVDS3_DATA, LVDS4_DATA)를 메인 클럭 신호(MCLK), 영상 신호(RGB), 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC) 및 데이터 인에이블 신호(DE)로 변환해서 출력한다.
제어 신호 발생부(230)는 수신부(220)로부터의 메인 클럭 신호(MCLK), 영상 신호(RGB), 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC) 및 데이터 인에이블 신호(DE)에 응답해서 도 1에 도시된 데이터 드라이버(140)로 제공될 데이터 신호(DATA) 및 제1 제어 신호(CONT1), 게이트 드라이버(134)로 제공될 제2 제어 신호(CONT2) 그리고 레벨 쉬프터(132)로 제공될 제1 및 제2 게이트 펄스 신호들(CPV1, CPV2)을 발생한다.
특히 수신부(220)는 호스트(102)로부터 제공된 클럭 신호(LVDS_CLK) 및 데이터 신호(LVDS1_DATA, LVDS2_DATA, LVDS3_DATA, LVDS4_DATA)로부터 영상 신호의 표시 비율을 감지하고 , 감지된 표시 비율에 따라서 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC) 각각의 펄스 폭을 설정한다. 다른 예에서, 수신부(220)는 호스트(102)로부터 제공된 클럭 신호(LVDS_CLK) 및 데이터 신호(LVDS1_DATA, LVDS2_DATA, LVDS3_DATA, LVDS4_DATA)로부터 블랙 영상이 표시되는 영역을 감지하고, 감지된 블랙 영상 표시 영역에 따라서 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC) 각각의 펄스 폭을 설정할 수 있다. 블랙 영상 표시 영역은 블랙 영상에 대응하는 데이터 신호가 연속적으로 입력된 제1 방향(X1)의 라인의 수 또는/그리고 제2 방향(X2)의 라인의 수를 카운트하여 감지될 수 있다. 수신부(220)는 블랙 영상에 대응하는 데이터 신호가 연속적으로 입력된 제1 방향(X1)의 라인의 수 또는/그리고 제2 방향(X2)의 라인의 수에 따라서 블랙 영상 표시 영역의 크기를 감지하고, 감지된 블랙 영상 표시 영역의 크기에 따라서 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC) 각각의 펄스 폭을 설정할 수 있다.
수신부(120)는 룩업 테이블(222)을 포함한다. 수신부(120)는 룩업 테이블(222)을 참조하여, 감지된 표시 비율에 대응하는 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC) 각각의 펄스 폭을 설정할 수 있다.
제어 신호 발생부(230)는 수직 동기 신호(VSYNC) 및 수평 동기 신호(HSYNC) 각각의 펄스 폭에 따라서 데이터 드라이버(140)로 제공될 제1 제어 신호(CONT1) 및 게이트 드라이버(134)로 제공될 제2 제어 신호(CONT2)를 발생한다.
도 10 내지 도 14는 호스트로부터 수신된 영상 신호의 표시 비율에 따라서 수직 동기 신호 및 수평 동기 신호의 펄스 폭을 변경한 예를 보여주는 도면들이다.
도 9 및 도 10을 참조하면, 타이밍 컨트롤러(120) 내 수신부(220)는 호스트(102)로부터 제공된 클럭 신호(LVDS_CLK) 및 데이터 신호(LVDS1_DATA, LVDS2_DATA, LVDS3_DATA, LVDS4_DATA)로부터 데이터 인에이블 신호(DE) 및 영상 신호(RGB)를 생성한다. 수신부(220)는 생성된 영상 신호(RGB)의 표시 비율이 미리 설정된 표시 장치(100)의 표시 비율과 일치하면 데이터 인에이블 신호(DE)가 하이 레벨에서 로우 레벨로 천이할 때 수평 동기 신호(HSYNC)를 하이 레벨로 천이하고, 수평 동기 신호(HSYNC)가 하이 레벨에서 로우 레벨로 천이할 때 수직 동기 신호(VSYNC)를 하이 레벨로 천이한다. 이때, 수평 동기 신호(HSYNC)의 하이 레벨 구간 즉, 펄스 폭(ph1) 및 수직 동기 신호(VSYNC)의 펄스 폭(pv1)은 각각 노말 모드에 대응하는 소정의 값을 갖는다.
도 9 및 도 11 내지 도 14를 참조하면, 수신부(220)는 호스트(102)로부터 제공된 클럭 신호(LVDS_CLK) 및 데이터 신호(LVDS1_DATA, LVDS2_DATA, LVDS3_DATA, LVDS4_DATA)로부터 생성된 영상 신호(RGB)의 표시 비율이 미리 설정된 표시 장치(100)의 표시 비율과 다르면 룩업 테이블(222)에 미리 저장된 바와 같이 수직 동기 신호(VSYNC) 및 수평 동기 신호(HSYNC) 각각의 펄스 폭을 설정한다.
다음 표 1은 영상 신호(RGB)의 표시 비율에 따른 수직 동기 신호(VSYNC) 및 수평 동기 신호(HSYNC) 각각의 펄스 폭을 예시적으로 보여준다. 단, 표시 장치(100)의 표시 비율은 16:9인 것을 일 예로 한다.
표시 비율 수평 동기 신호(HSYNC)의
펄스 폭		 수직 동기 신호(VSYNC)의
펄스 폭
16:9 ph1 pv1
4:3 ph2 pv2
5:4 ph3 pv3
16:10 ph4 pv4
21:9 ph5 pv5
예컨대, 영상 신호(RGB)의 표시 비율이 4:3이면, 수신부(222)는 수직 동기 신호(VSYNC)의 펄스 폭(pv2)을 노말 모드일 때의 펄스 폭(pv1)보다 길게(pv2>pv1) 설정한다. 즉, 데이터 인에이블 신호(DE)가 하이 레벨에서 로우 레벨로 천이하는 폴링 에지에서 수평 동기 신호(HSYNC)와 수직 동기 신호(VSYNC)가 동시에 로우 레벨에서 하이 레벨로 천이하도록 한다.
또 다른 예로, 영상 신호(RGB)의 표시 비율이 5:4이면, 수신부(222)는 수평 동기 신호(HSYNC)의 펄스 폭(ph3)을 노말 모드일 때의 펄스 폭(ph1)보다 길게(ph3>ph1) 설정한다. 즉, 데이터 인에이블 신호(DE)가 로우 레벨에서 하이 레벨로 천이하는 라이징 에지에서 수평 동기 신호(HSYNC)가 로우 레벨에서 하이 레벨로 천이하도록 한다.
이 실시예에서 수평 동기 신호(HSYNC)의 최대 펄스 폭과 수직 동기 신호(VSYNC)의 최대 펄스 폭은 구별 가능한 표시 비율의 총 개수에 따라서 결정된다. 즉, 타이밍 컨트롤러(120)가 구별할 수 있는 표시 비율 및 블랙 영상의 크기에 따라서 수평 동기 신호(HSYNC)의 최대 펄스 폭과 수직 동기 신호(VSYNC)의 최대 펄스 폭이 설정될 수 있다.
도 11에서 도 14에 도시된 바와 같이, 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC) 각각의 펄스 폭의 최대값은 데이터 인에이블 신호(DE)의 라이징 에지부터 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC) 각각의 노말 모드에서의 폴링 에지까지이다.
도 9에 도시된 타이밍 컨트롤러(120) 내 제어 신호 발생부(230)는 수신부(220)로부터 출력되는 데이터 인에이블 신호(DE), 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)에 따라서 노말 모드 또는 다운-사이징 모드로 동작한다.
예컨대, 타이밍 컨트롤러(120) 내 제어 신호 발생부(230)는 수신부(220)로부터 도 10에 도시된 데이터 인에이블 신호(DE), 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)가 수신되면 노말 모드로 동작한다. 다른 예로 타이밍 컨트롤러(120) 내 제어 신호 발생부(230)는 수신부(220)로부터 도 11 내지 도 14 중 어느 하나에 도시된 바와 같은 데이터 인에이블 신호(DE), 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)가 수신되면 다운-사이징 모드로 동작한다.
수평 동기 신호(HSYNC)의
펄스 폭		 수직 동기 신호(VSYNC)의
펄스 폭		 수평 감지 데이터(HDET) 수직 감지 데이터(VDET)
ph1 pv1 00010 00001
ph2 pv2 00010 00011
ph3 pv3 11110 00001
ph4 pv4 00010 11111
ph5 pv5 11110 11111
표 2는 수평 동기 신호(HSYNC)의 펄스 폭 및 수직 동기 신호(VSYNC)의 펄스 폭에 따라서 제어 신호 발생부(230)에서 생성한 수평 감지 데이터(HDET) 및 수직 감지 데이터(VDET)를 예시적으로 보여준다.
제어 신호 발생부(230)는 데이터 인에이블 신호(DE)가 로우 레벨에서 하이 레벨로 천이한 시점부터 수직 동기 신호(VSYNC)가 하이 레벨에서 로우 레벨로 천이할 때까지 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC) 각각을 감지한 수평 감지 데이터(HDET) 및 수직 감지 데이터(VDET)를 생성할 수 있다.
예컨대, 도 10에 도시된 바와 같은 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)가 수신되는 경우, 제어 신호 발생부(230)는 수평 감지 데이터(HDET)를 '00010'으로, 그리고 수직 감지 데이터(VDET)를 '00001'로 생성한다. 제어 신호 발생부(230)는 수평 감지 데이터(HDET)가 '00010'이고, 수직 감지 데이터(VDET)가 '00001'일 때 노말 모드로 동작한다.
다른 예로, 도 11에 도시된 바와 같은 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)가 수신되는 경우, 제어 신호 발생부(230)는 수평 감지 데이터(HDET)를 '00010'으로, 그리고 수직 감지 데이터(VDET)를 '00011'로 생성한다. 제어 신호 발생부(230)는 수평 감지 데이터(HDET)가 '00010'이고, 수직 감지 데이터(VDET)가 '00011'일 때 4:3 표시 비율에 적합한 다운-사이징 모드로 동작한다.
또다른 예로, 도 12에 도시된 바와 같은 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)가 수신되는 경우, 제어 신호 발생부(230)는 수평 감지 데이터(HDET)를 '11110'으로, 그리고 수직 감지 데이터(VDET)를 '00001'로 생성한다. 제어 신호 발생부(230)는 수평 감지 데이터(HDET)가 '11110'이고, 수직 감지 데이터(VDET)가 '00001'일 때 5:4 표시 비율에 적합한 다운-사이징 모드로 동작한다.
이 예에서, 표시 장치(100)는 수평 동기 신호(HSYNC)로부터 5비트 수평 감지 데이터(HDET) 및 수직 동기 신호(VSYNC)로부터 5비트 수직 감지 데이터(VDET)를 생성한다. 수평 감지 데이터(HDET)의 최하위 비트(LSB)는 항상 ‘0’이고, 수직 감지 데이터 (VDET)의 최하위 비트(LSB)는 항상 ‘1’이어야 하므로, 수평 감지 데이터(HDET)의 상위 4비트 및 수직 감지 데이터 (VDET)의 상위 4비트로 표시 비율을 구별할 수 있다. 예컨대, 5비트 수평 감지 데이터(HDET)는 ‘00010’, ‘00110’, ‘01110’ 및 ‘11110’ 중 어느 하나이고, 5비트 수직 감지 데이터(VDET)는 ‘00011’, ‘00111’, ‘01111’ 및 ‘11111’ 중 어느 하나이다. 그러므로 5비트 수평 감지 데이터(HDET) 및 5비트 수직 감지 데이터(VDET)를 이용하여 4ⅹ4=16가지의 표시 비율 또는 블랙 영상 표시 영역의 크기를 구별할 수 있다. 그러므로 표시 장치(100)는 호스트(102)로부터 제공되는 16 가지의 표시 비율을 구별할 수 있다.
수평 감지 데이터(HDET) 및 수직 감지 데이터(VDET)의 비트 폭은 5비트에 한정되지 않고, 데이터 인에이블 신호의 펄스 폭 등을 고려하여 다양하게 변경될 수 있다.
도 15는 노말 모드동안 도 9에 도시된 제어 신호 발생부로부터 출력되는 제1 및 제2 게이트 펄스 신호 및 그에 따른 게이트 라인의 신호 변화를 보여주는 도면이다.
도 9, 도 10 및 도 15를 참조하면, 노말 모드동안 제어 신호 발생부(230)는 데이터 인에이블 신호(DE), 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)에 응답해서 제1 및 제2 게이트 펄스 신호(CPV1, CPV2)를 발생한다. 도 1에 도시된 레벨 쉬프터(132)는 타이밍 컨트롤러(120)로부터의 제1 및 제2 게이트 펄스 신호(CPV1, CPV2)에 응답해서 제1 및 제2 게이트 클럭 신호(CKV1, CKV2)를 출력한다. 게이트 드라이버(133)는 타이밍 컨트롤러(120)로부터의 제2 제어 신호(CONT2)와 제1 및 제2 게이트 클럭 신호(CKV1, CKV2)에 응답해서 게이트 라인들(GL1-GLn)을 순차적으로 구동한다. 그러므로 1 프레임 동안 제1 및 제2 게이트 클럭 신호(CKV1, CKV2)에 동기해서 모든 게이트 라인들(GL1-GLn)이 순차적으로 게이트 온 전압으로 구동될 수 있다.
도 16은 다운-사이징 모드동안 도 9에 도시된 제어 신호 발생부로부터 출력되는 제1 및 제2 게이트 펄스 신호 및 그에 따른 게이트 라인의 신호 변화를 보여주는 도면이다.
예컨대, 표시 장치(100)의 표시 비율을 4:3이고, 호스트(102)로부터 제공되어서 수신부(222)에서 변환된 영상 신호가 16:9인 경우, 도 5에 도시된 바와 같이, 표시 패널(110)의 상측 및 하측에 블랙 영상이 표시된다.
이 실시예에서, 표시 패널(110)의 상측 및 하측의 블랙 영상 표시 영역들(BK3, BK4) 각각에 블랙 영상에 대응하는 데이터를 제공하는 대신 블랙 영상 표시 영역들(BK3, BK4)에 대응하는 게이트 라인들을 게이트 온 전압으로 구동하지 않는다.
즉, 블랙 영상 표시 영역(BK3)에 대응하는 게이트 라인들(GL1-GLi) 및 블랙 영상 표시 영역(BK4)에 대응하는 게이트 라인들(GLj-GLn)은 게이트 온 전압으로 구동되지 않고, 게이트 오프 전압 레벨로 유지되도록 제1 및 제2 게이트 펄스 신호(CPV1, CV2)를 출력한다.
블랙 영상 표시 영역들(BK3, BK4)에 대응하는 게이트 라인들(GL1-GLi, GLj-GLn)을 게이트 온 전압으로 구동되지 않음으로써 게이트 라인들(GL1-GLi, GLj-GLn)과 연결된 픽셀들(PX)은 턴 온되지 않는다. 그러므로 다운-사이징 모드동안 표시 패널(110)에서의 전력 소모를 감소시킬 수 있다.
도 17은 도 1에 도시된 데이터 드라이버의 상세한 구성을 보여주는 블록도이다.
도 17을 참조하면, 데이터 드라이버(140)는 쉬프트 레지스터(310), 래치부(320), 디지털-아날로그 변환기(330) 그리고 출력 버퍼(340)를 포함한다.
도 17에서, 메인 클럭 신호(MCLK), 극성 반전 신호(POL), 라인 래치 신호(LOAD) 및 모드 신호(MODE)는 도 1에 도시된 타이밍 컨트롤러(120)로부터 제공되는 제1 제어 신호(CONT1)에 포함된 신호들이다.
쉬프트 레지스터(310)는 메인 클럭 신호(MCLK)에 동기해서 래치 클럭 신호들(CK1~CKm)을 순차적으로 활성화한다. 래치부(320)는 쉬프트 레지스터(310)로부터의 래치 클럭 신호들(CK1~CKm)에 동기해서 데이터 신호(DATA)를 래치하고, 라인 래치 신호(LOAD)에 응답해서 래치 디지털 영상 신호들(DA1~DAm)을 동시에 디지털-아날로그 변환기(330)로 제공한다.
디지털-아날로그 변환기(330)는 래치부(320)로부터의 래치 디지털 영상 신호들(DA1~DAm)에 대응하는 감마 기준 전압들(VGMA1~VGMAz)을 아날로그 영상 신호들(Y1~Ym)로서 출력 버퍼(340)로 출력한다.
출력 버퍼(340)는 라인 래치 신호(LOAD)에 응답해서 디지털-아날로그 변환기(330)로부터의 아날로그 영상 신호들(Y1-Ym)을 데이터 라인들(DL1-DLm)로 출력한다. 또한 출력 버퍼(340)는 모드 신호(MODE)에 따라서 데이터 라인들(DL1-DLm) 전체 또는 일부에만 아날로그 영상 신호들(Y1-Ym)을 출력할 수 있다.
도 9에 도시된 타이밍 컨트롤러(120) 내 제어 신호 발생부(230)는 수평 동기 신호(HSYNC)와 수직 동기 신호(VSYNC)가 노말 모드를 나타내면 제1 레벨(예를 들면, 로우 레벨)의 모드 신호(MODE)를 출력하고, 다운-사이징 모드를 나타내면 제2 레벨(예를 들면, 하이 레벨)의 모드 신호(MODE)를 출력한다. 출력 버퍼(340)는 모드 신호(MODE)가 노말 모드를 나타내는 제1 레벨이면, 데이터 라인들(DL1-DLm) 전체로 아날로그 영상 신호들(Y1-Ym)을 출력한다. 반면, 출력 버퍼(340)는 모드 신호(MODE)가 다운-사이징 모드를 나타내는 제2 레벨이면, 데이터 라인들(DL1-DLm) 중 블랙 영상이 표시되는 블랙 데이터 표시 영역에는 아날로그 영상 신호들을 출력하지 않는다.
예컨대, 표시 패널(110)의 표시 비율은 16:9이고, 영상 신호(RGB)의 표시 비율은 4:3이면, 도 4에 도시된 바와 같이 표시 패널(110)의 좌측 및 우측에 블랙 영상이 표시된다. 출력 버퍼(340)는 제2 레벨의 모드 신호(MODE)에 응답해서 표시 패널(110)의 좌측 및 우측의 블랙 영상 표시 영역들(BK1, BK2)에 각각 대응하는 데이터 라인들로 블랙 영상에 해당하는 아날로그 영상 신호들을 출력하지 않는다. 그러므로 다운-사이징 모드동안 표시 패널(110)에서 소비되는 전력이 감소한다.
앞서 도 6에서 설명한 바와 같이, 표시 패널(110)의 표시 영역의 제1 방향(X1)의 길이 b1 및 제2 방향(X2)의 길이 a1보다 영상 신호(RGB)의 제1 방향(X1)의 길이 b3(b1>b3) 및 제2 방향(X2)의 길이 a3(a1>a3)가 작은 경우 타이밍 컨트롤러(120) 내 제어 신호 발생부(230)는 제1 및 제2 게이트 펄스 신호(CPV1, CPV2)를 도 16에 도시된 바와 같이 출력할 뿐만 아니라 모드 신호(MODE)도 제2 레벨로 출력한다. 따라서, 표시 패널(110)에 영상이 표시된 영역의 외곽의 블랙 영상 표시 영역(BK5)에 위치한 게이트 라인들은 게이트 온 전압으로 구동되지 않고, 데이터 라인들로는 아날로그 영상 신호들이 출력되지 않는다.
도 18은 표시 비율 감지 기능을 갖는 표시 장치의 예를 보여주는 평면도이다.
도 18을 참조하면, 표시 장치(400)는 표시 패널(410), 회로 기판(420), 타이밍 컨트롤러(430), 그리고 복수의 데이터 구동 회로들(440-445)을 포함한다.
표시 패널(410)은 유리 기판, 실리콘 기판, 또는 필름 기판 등이 채용될 수 있다. 도면에 도시되지 않았으나, 게이트 구동 회로들은 표시 패널(410)의 일측에 산화물 반도체, 결정질 반도체, 다결정 반도체 등을 이용한 회로로 구현될 수 있다. 회로 기판(420)은 표시 패널(410)을 구동하기 위한 다양한 회로를 포함한다. 회로 기판(420)은 타이밍 컨트롤러(430)와 데이터 구동 회로(460)에 연결되기 위한 다수의 배선들을 포함할 수 있다.
타이밍 컨트롤러(430)는 케이블(430)을 통해 회로 기판(430)과 전기적으로 연결된다. 타이밍 컨트롤러(430)는 케이블(432)을 통해 데이터 신호(DATA) 및 제1 제어 신호(CONT1)를 데이터 구동 회로들(440-445)로 제공한다.
복수의 데이터 구동 회로들(440-445) 각각은 테이프 캐리어 패키지(tape carrier package: TCP) 또는 칩 온 필름(chip on film: COF)으로 구현될 수 있으며, 데이터 드라이버 집적 회로(450-455)가 각각 실장된다. 데이터 드라이버 집적 회로들(450-455) 각각은 타이밍 컨트롤러(430)로부터의 데이터 신호(DATA) 및 제1 제어 신호(CONT1)에 응답해서 복수의 데이터 라인들을 구동한다. 데이터 드라이버 집적 회로들(450-455)은 회로 기판(420) 상에 배치되는 것이 아니라 표시 패널(410) 상에 직접 실장 될 수도 있다.
앞서 도 4 및 도 6과 유사하게, 표시 패널(410)의 표시 영역의 제2 방향(X2)의 길이 보다 영상 신호(RGB)의 제2 방향(X2)의 길이가 작은 경우 표시 패널(110)의 좌측 및 우측에 블랙 영상이 표시된다. 예컨대, 표시 패널(410)의 제2 방향(X2)의 길이와 영상 신호(RGB)의 제2 방향(X2)의 길이의 비가 3:2인 경우, 6 개의 데이터 드라이버 집적 회로들(450-455) 중 중심 위치의 4개의 데이터 드라이버 집적 회로들(451-454) 만 아날로그 영상 신호들을 데이터 라인들로 출력하고, 표시 패널(410)의 좌측 및 우측에 위치한 데이터 라인들을 구동하는 데이터 드라이버 집적 회로들(450, 455)은 비동작 상태로 유지될 수 있다. 이 경우, 표시 패널(410)에서의 전력 소비뿐만 아니라 데이터 드라이버 집적 회로들(450, 455)에서의 전력 소비도 감소시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
102: 호스트 100: 표시 장치
110: 표시 패널 120: 타이밍 컨트롤러
130: 게이트 구동부 132: 레벨 쉬프터
134: 게이트 드라이버 140: 데이터 드라이버
150: 감마 전압 발생기 220; 수신부
230; 제어 신호 발생부 310: 쉬프트 레지스터
320: 래치부 330: 디지털-아날로그 변환기
340; 출력 버퍼 400: 표시 장치
410: 표시 패널 420: 회로 기판
430: 타이밍 컨트롤러 440-445: 데이터 구동 회로

Claims (18)

  1. 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과;
    상기 복수의 게이트 라인들을 구동하는 게이트 구동부와;
    상기 복수의 데이터 라인들을 구동하기 위한 아날로그 영상 신호들을 출력하는 데이터 드라이버; 그리고
    외부로부터 수신되는 클럭 신호 및 데이터 신호들에 응답해서 상기 게이트 구동부 및 상기 데이터 드라이버를 제어하기 위한 복수의 제어 신호들을 발생하는 타이밍 컨트롤러를 포함하되;
    상기 타이밍 컨트롤러는 상기 클럭 신호 및 상기 데이터 신호들을 영상 데이터 신호, 수평 동기 신호, 수직 동기 신호 및 데이터 인에이블 신호로 변환하고,
    상기 수평 동기 신호 및 상기 수직 동기 신호 각각의 펄스 폭은 상기 데이터 신호들의 표시 비율 또는 블랙 영상 표시 영역의 크기에 대응하고,
    상기 데이터 신호들의 표시 비율이 상기 표시 패널의 표시 비율과 다를 때, 상기 타이밍 컨트롤러는 상기 수평 동기 신호 및 상기 수직 동기 신호 중 적어도 하나의 펄스 폭을 노말 모드의 펄스 폭보다 길게 설정하고, 제1 레벨의 모드 신호를 출력하며,
    상기 데이터 드라이버는 상기 모드 신호가 상기 제1 레벨일 때, 상기 복수의 데이터 라인들 중 상기 표시 패널의 일부 영역에 위치한 데이터 라인으로 상기 아날로그 영상 신호를 제공하지 않는 것을 특징으로 하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 클럭 신호 및 상기 데이터 신호들을 상기 영상 데이터 신호, 상기 수평 동기 신호, 상기 수직 동기 신호 및 상기 데이터 인에이블 신호로 변환하는 수신부; 그리고
    상기 영상 데이터 신호, 상기 데이터 인에이블 신호 그리고 상기 수평 동기 신호 및 상기 수직 동기 신호 각각의 펄스 폭에 따라서 상기 복수의 제어 신호들을 발생하는 제어 신호 발생부를 포함하되,
    상기 데이터 신호들의 상기 표시 비율이 상기 표시 패널의 상기 표시 비율과 다를 때, 상기 수신부는 상기 수평 동기 신호 및 상기 수직 동기 신호 중 적어도 하나의 상기 펄스 폭을 상기 노말 모드의 상기 펄스 폭보다 길게 설정하는 것을 특징으로 하는 표시 장치.
  3. 제 1 항에 있어서,
    상기 타이밍 컨트롤러에 의해서 발생되는 상기 복수의 제어 신호들은,
    상기 게이트 구동부로 제공되는 게이트 펄스 신호 및 상기 데이터 드라이버로 제공될 상기 모드 신호 및 영상 신호를 포함하는 것을 특징으로 하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 데이터 신호들의 상기 표시 비율이 미리 설정된 표시 비율과 다르거나 또는 블랙 영상 표시 영역이 검출될 때 상기 게이트 펄스 신호 및 상기 모드 신호 중 적어도 하나를 변경하는 것을 특징으로 하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 데이터 신호들의 상기 표시 비율이 상기 표시 패널의 상기 표시 비율보다 작을 때 상기 모드 신호를 상기 제1 레벨로 설정하는 것을 특징으로 하는 표시 장치.
  6. 삭제
  7. 제 4 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 데이터 신호들의 상기 표시 비율이 상기 표시 패널의 상기 표시 비율과 다르거나 또는 블랙 영상 표시 영역이 검출될 때 상기 게이트 펄스 신호의 소정 구간을 턴 오프 레벨로 설정하는 것을 특징으로 하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 게이트 구동부는,
    상기 게이트 펄스 신호에 응답해서 게이트 클럭 신호를 출력하는 레벨 쉬프터; 및
    상기 게이트 클럭 신호에 응답해서 상기 복수의 게이트 라인들을 순차적으로 구동하는 게이트 드라이버를 포함하되,
    상기 게이트 드라이버는, 상기 게이트 클럭 신호가 상기 턴 오프 레벨인 동안 대응하는 게이트 라인을 구동하지 않는 것을 특징으로 하는 표시 장치.
  9. 제 2 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 데이터 신호들의 상기 표시 비율에 대응하는 상기 수평 동기 신호 및 상기 수직 동기 신호에 대응하는 펄스 폭 설정 신호를 저장하는 메모리를 더 포함하는 것을 특징으로 하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 펄스 폭 설정 신호는,
    상기 수평 동기 신호 및 상기 수직 동기 신호 중 적어도 하나의 펄스 폭을 변경하기 위한 신호인 것을 특징으로 하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 펄스 폭 설정 신호에 응답해서 상기 수평 동기 신호가 활성화되는 시점을 변경하는 것을 특징으로 하는 표시 장치.
  12. 제 10 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 펄스 폭 설정 신호에 응답해서 상기 수직 동기 신호가 활성화되는 시점을 변경하는 것을 특징으로 하는 표시 장치.
  13. 제 10 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 펄스 폭 설정 신호에 응답해서 상기 수직 동기 신호가 비활성화되는 시점을 변경하는 것을 특징으로 하는 표시 장치.
  14. 제 10 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 펄스 폭 설정 신호에 응답해서 상기 수평 동기 신호가 활성화되는 시점 및 상기 수직 동기 신호가 활성화되는 시점을 변경하는 것을 특징으로 하는 표시 장치.
  15. 외부로부터 클럭 신호 및 데이터 신호들을 수신하는 단계와;
    상기 클럭 신호 및 상기 데이터 신호들을 영상 데이터 신호, 수평 동기 신호, 수직 동기 신호 및 데이터 인에이블 신호로 변환하는 단계; 그리고
    상기 영상 데이터 신호, 상기 수평 동기 신호, 상기 수직 동기 신호 및 상기 데이터 인에이블 신호에 응답해서 표시 패널의 데이터 라인들로 아날로그 영상 신호를 제공하고, 그리고 상기 표시 패널의 게이트 라인들을 구동하는 단계를 포함하되;
    상기 수평 동기 신호 및 상기 수직 동기 신호 각각의 펄스 폭은 상기 데이터 신호들의 표시 비율 또는 블랙 영상 표시 영역의 크기에 대응하고,
    상기 데이터 신호들의 상기 표시 비율이 상기 표시 패널의 표시 비율과 다를 때, 상기 수평 동기 신호 및 상기 수직 동기 신호 중 적어도 하나의 상기 펄스 폭은 노말 모드의 펄스 폭보다 길게 설정되고, 모드 신호는 제1 레벨로 설정되며,
    상기 표시 패널의 상기 데이터 라인들로 상기 아날로그 영상 신호를 제공하고 그리고 상기 표시 패널의 상기 게이트 라인들을 구동하는 단계는,
    상기 모드 신호가 상기 제1 레벨일 때, 상기 데이터 라인들 중 상기 표시 패널의 일부 영역에 위치한 데이터 라인으로 상기 아날로그 영상 신호를 제공하지 않는 것을 특징으로 하는 표시 장치의 구동 방법.
  16. 제 15 항에 있어서,
    상기 표시 패널에 영상이 표시되도록 제어하는 단계는,
    상기 수평 동기 신호 및 상기 수직 동기 신호 각각의 펄스 폭에 따라서 상기 노말 모드 및 다운-사이징 모드 중 어느 하나의 동작 모드를 설정하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
  17. 제 16 항에 있어서,
    상기 표시 패널에 영상이 표시되도록 제어하는 단계는,
    상기 다운-사이징 모드 동안 상기 표시 패널에 구비된 상기 게이트 라인들 중 일부가 구동되지 않도록 제어하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
  18. 제 16 항에 있어서,
    상기 표시 패널에 영상이 표시되도록 제어하는 단계는,
    상기 다운-사이징 모드 동안 상기 표시 패널에 구비된 상기 데이터 라인들 중 일부가 구동되지 않도록 제어하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
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