JP4432379B2 - 表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、異なるアスペクト比（画面の横と縦の寸法比）を持つ複数の画面表示を切り換え可能なアクティブマトリクス型表示装置に関するものである。
【０００２】
【従来の技術】
近年、高品位（ＨＤ：Ｈｉｇｈ Ｄｉｆｉｎｉｔｉｏｎ）テレビジョン方式、いわゆるハイビジョン方式の開発に伴い、アスペクト比４：３の日本標準テレビジョン方式（ＮＴＳＣ方式）の表示画面を有し、アスペクト比１６：９のハイビジョン方式の画面を表示可能な第１の表示装置、あるいは、アスペクト比１６：９のハイビジョン方式の表示画面を有し、アスペクト比４：３のハイビジョン方式の画面を表示可能な第２の表示装置が実用に供されている。
この種の表示装置としては、薄型で低消費電力であるという特徴をいかして、たとえば液晶セルを画素の表示エレメント（電気光学素子）を表示領域にマトリクス状に配列したアクティブマトリクス型液晶表示装置が適用される。
【０００３】
このアクティブマトリクス型表示装置においては、表示領域に複数の画素がマトリクス状に配列されている。そして、表示装置は、アスペクト比４：３の画面表示（以下、ノーマル表示という）とアスペクト比１６：９の画面表示（以下、ワイド表示という）を切り換え可能に構成されている。
このノーマル表示とワイド表示の切り換えシステムについては、種々の提案がなされている（たとえば、特許文献１、特許文献２参照）。
【０００４】
図１６は、第１の表示装置の構成例を示すブロック図である。
この表示装置１は、表示領域を構成する有効画素部２、垂直駆動回路３、および水平駆動回路４を有する。
【０００５】
有効画素部２は、複数の画素回路が、マトリクス状に配列されている。
各画素回路は、たとえば液晶表示装置の場合、スイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）と、ＴＦＴのドレイン電極（またはソース電極）に画素電極が接続れた液晶セルと、ＴＦＴのドレイン電極に一方の電極が接続された保持容量により構成されている。
これら画素回路の各々に対して、走査ラインが各行ごとにその画素配列方向に沿って配線され信号ラインが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路のＴＦＴのゲート電極が、各行単位で同一の走査ラインにそれぞれ接続されている。また、各画素回路のソース電極（または、ドレイン電極）が、各列単位で同一の信号ラインにそれぞれ接続されている。
そして、各走査ラインは、垂直駆動回路により駆動され、各信号ラインは水平駆動回路４により駆動される。
【０００６】
垂直駆動回路３は、基本的には、１フィールド期間ごとに垂直方向（行方向）に走査して走査ラインに接続された各画素回路を行単位で順次選択する処理を行う。
すなわち、垂直駆動回路３から第１行目の走査ラインに対して走査パルスＳＰ１が与えられたときには第１行目の各列の画素が選択され、第２行目の走査ラインに対して走査パルスＳＰ２が与えられたときには第２行目の各列の画素が選択される。以下同様にして、第３行目の走査ライン，…，第ｍ行目の走査ラインに対して走査パルスＳＰ３，…，ＳＰｍが順に与えられる。
ワイド表示時には、有効画素部２に配線された走査ラインのうち、図１６に示すように、図中の中央部における複数走査ライン、たとえば全２２０本のうち１６４本を除く上下２８本の走査ラインを一括的に駆動して、黒マスク表示を行わせる。この場合、有効画素部２の縦方向の中央部にわたってアスペクト比１６：９のワイド表示が行われる。
【０００７】
垂直駆動回路３は、図１６に示すように、ワイド制御信号生成回路（Ｖ ＷＩＤＥＧｅｎ）３１、垂直シフトレジスタ群（ＶＳ／Ｒ）３２、中央部のゲートバッファ群（ＧＴＢＵＦＣ）３３Ｃ、上部側のゲートバッファ群（ＧＴＢＵＦＵ）３３Ｕ、下部側のゲートバッファ群（ＧＴＢＵＦＢ）３３Ｂ、上部側のワイド制御回路（ＷＤＣＬＵ）３４Ｕ、下部側のワイド制御回路（ＷＤＣＬＢ）３４Ｂ、および垂直スタートパルスＶＳＴを有効画素部２の上部側から伝搬させるか下部側から伝搬させるかを切り換えるためのダウンスイッチ群（ＤＷＮ・ＳＷ）３５を有している。
【０００８】
ワイド制御信号生成回路３１は、ワイド表示時に、図示しない制御系から供給されるワイドパルス信号ＰWIDE、イネーブル信号ＥＮ、および垂直クロックＶＣＫの各パルス信号に基づいてゲート選択タイミング信号Ｓ３１をアクティブにして上部側のワイド制御回路３４Ｕ、および下部側のワイド制御回路３４Ｂに出力する。
ワイド制御信号生成回路３１は、ワイドパルス信号ＰWIDEを受けていないノーマル表示時には、ゲート選択タイミング信号Ｓ３１を非アクティブ状態に保持する。
【０００９】
垂直シフトレジスタ群３２は、画素配列に対応して各行毎に配列された走査ラインが接続されたゲートバッファに対応して設けられた複数のシフトレジスタを有する。各シフトレジスタは、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給される。
たとえばシフトレジスタは、垂直スタ−トパルスＶＳＴを、垂直クロックＶＣＫに同期してシフト動作を行い、対応するゲートバッファに供給する。
また、垂直スタートパルスＶＳＴは、ダウンスイッチ群３４により有効画素部２の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタにより供給された垂直クロックにより各ゲートバッファを通して各走査ラインが順番に駆動されていく。
【００１０】
ＮＡＮＤ回路等により構成される上部側のワイド制御回路３４Ｕ、および下部側のワイド制御回路３４Ｂは、ゲート選択タイミング信号Ｓ３１をアクティブで受けると、ワイド表示であるとして、ゲートバッファ群３３Ｕ，３３Ｂの各ゲートバッファに接続されている走査ラインを一括的に駆動するように制御する。
これにより、水平駆動回路４により映像信号とは別に設定されたプリチャージ黒信号Ｐｓｉｇを、有効画素部２の上部側および下部側にマトリクス状に配列された画素回路に書き込ませる。すなわち、ワイド表示を行うために、黒マスク表示を行わせる。
【００１１】
上部側のワイド制御回路３４Ｕ、および下部側のワイド制御回路３４Ｂは、ゲート選択タイミング信号Ｓ３１を非アクティブで受けると、ノーマル表示であるとして、ゲートバッファ群３３Ｕ，３３Ｂの各ゲートバッファに接続されている走査ラインを通常通り、順番に駆動するように制御する。
この場合、垂直駆動回路３のゲートバッファ群３３Ｕ、３３Ｃ，３３Ｂから第１行目の走査ラインに対して走査パルスＳＰ１が与えられたときには第１行目の各列の画素が選択され、第２行目の走査ラインに対して走査パルスＳＰ２が与えられたときには第２行目の各列の画素が選択される。以下同様にして、第３行目の走査ライン，…，第ｍ行目の走査ラインに対して走査パルスＳＰ３，…，ＳＰｍが順に与えられる。
【００１２】
水平駆動回路４は、水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる水平クロックＨＣＫ（または互いに逆相の垂直クロックＨＣＫ，ＨＣＫＸ）に基づいて、入力される映像信号Ｖｓｉｇを１Ｈ（Ｈは水平走査期間）毎に順次サンプリングし、垂直駆動回路３によって行単位で選択される各画素回路に対して書き込む処理を行う。
また、水平駆動回路４は、ワイド表示時には、映像信号とは別に設定されたプリチャージ黒信号Ｐｓｉｇを、垂直駆動回路３によって選択的に駆動される有効画素部２の上部側および下部側にマトリクス状に配列された画素回路に一括的に書き込ませる。
【００１３】
水平駆動回路４は、図１６に示すように、水平シフトレジスタ群（ＨＳ／Ｒ）４１、ワイド制御スイッチ群（ＰＳＷ）４２、水平サンプリングスイッチ群（ＨＳＷ）４３、および水平スタートパルスＨＳＴを有効画素部２の左部側から伝搬させるか右部側から伝搬させるかを切り換えるための切り換えスイッチ群（ＲＧＴ・ＳＷ）４４を有している。
【００１４】
水平シフトレジスタ群（ＨＳ／Ｒ）４１は、有効画素部２の画素列に対応した複数のシフトレジスタを有し、図示しないクロックジェネレータにより水平スタートパルスＨＳＴが与えられると、水平クロックＨＣＫ（または互いに逆相の水平クロックＨＣＫ，ＸＨＣＫ）に同期してシフト動作を行う。これにより、各シフトレジスタからは水平クロックに同期したサンプルパルスが順次出力される。
【００１５】
ワイド制御スイッチ群４２は、ワイド表示用に映像信号Ｖｓｉｇとは別に設定されたプリチャージ黒信号Ｐｓｉｇの供給ラインと画素部２の画素列に対応して配列された信号ラインとをそれぞれ作動的に接続する複数のスイッチを有する。ワイド制御スイッチ群４２は、ワイド表示時に、ワイドパルスＰWIDEをアクティブで受けると、図１７（Ａ）〜（Ｃ）に示すように、全スイッチを一括的にオンし、プリチャージ黒信号Ｐｓｉｇを垂直駆動回路３によって選択的に駆動される有効画素部２の上部側および下部側にマトリクス状に配列された画素回路に一括的に書き込ませる。
【００１６】
水平サンプリングスイッチ群（ＨＳＷ）４３は、映像信号Ｖｓｉｇと画素部２の画素列に対応して配列された信号ラインとをそれぞれ作動的に接続する複数のスイッチを有する。
そして、水平サンプリングスイッチ群（ＨＳＷ）４３は、水平シフトレジスタ群（ＨＳ／Ｒ）４１により順次に供給されるサンプルパルスを受けて各スイッチを順次にオンさせて、映像信号Ｖｓｉｇを順次サンプリングし、各信号ラインに供給する。
【００１７】
【特許文献１】
特開平２−２４４８８０号公報
【特許文献２】
特許第３３２９００９号公報
【００１８】
【発明が解決しようとする課題】
上述したように、このノーマル表示とワイド表示の切り換えシステムについては、種々の提案がなされているが、特許文献１、および特許文献２に記載された構成では、マスクすべき領域を駆動する回路を専用に設ける必要があり、回路構成が複雑で、制御も煩雑であるという不利益がある。
【００１９】
また、図１６に示す表示装置１では、垂直駆動回路３において、ワイド表示時に、ワイドパルス信号ＰWIDE、イネーブル信号ＥＮ、および垂直クロックＶＣＫの各パルス信号に基づいてゲート選択タイミング信号Ｓ３１を生成するワイド制御信号生成回路３１、並びに、ゲート選択タイミング信号Ｓ３１をアクティブで受けると、ワイド表示であるとして、ゲートバッファ群３３Ｕ，３３Ｂの各ゲートバッファに接続されている走査ラインを一括的に駆動するように制御する専用の上部側のワイド制御回路３４Ｕ、および下部側のワイド制御回路３４Ｂを設ける必要があり、回路構成が複雑になる。
また、ワイド制御回路３４Ｕ，３４Ｂは、上述したようにＮＡＮＤ回路等の複雑な論理回路を必要とすることから、走査ラインの走査部（駆動部）の回路構成が複雑化し、消費電力の増大を招くという不利益がある。
【００２０】
さらに、プリチャージ黒信号Ｐｓｉｇを垂直駆動回路３によって選択的に駆動される有効画素部２の上部側および下部側にマトリクス状に配列された画素回路に一括的に書き込ませることから、走査ラインの駆動と信号Ｐｓｉｇのタイミングに制約があり、ワイド表示時に横筋が入り、画質的に問題があり、等価的には大きな容量を駆動することになることから、消費電力が増大するという不利益がある。
【００２１】
この解決策として、有効画素部２の上部側および下部側にマトリクス状に配列された全画素回路に一括的に書き込ませるのではなく、たとえば図１７（Ｄ），（Ｅ）に示すように、垂直駆動回路３の上部側のワイド制御回路３４Ｕ、および下部側のワイド制御回路３４Ｂにより奇数（ｏｄｄ）番目の走査ラインと偶数（ｅｖｅｎ）番目の走査ラインとに分割し２回に分けて駆動するようにしたシステムも知られている。
この場合は、横筋の発生は防止できるものの、２回に分けたとしても垂直駆動回路３によって複数の走査ラインを一括的に選択駆動し、プリチャージ黒信号Ｐｓｉｇを有効画素部２の上部側および下部側にマトリクス状に配列された画素回路に一括的に書き込ませることから、駆動すべき容量を十分に減少させることは困難で、結果として消費電力が増大するという不利益が依然として残る。
【００２２】
本発明の目的は、専用回路を設ける必要もなく、回路構成および制御の簡単化を図れ、しかも、画質の劣化を招くことなく、低消費電力化を実現することができる表示装置を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、アスペクト比が異なる少なくとも第１の表示モードと第２の表示モードを有する表示装置であって、スイッチング素子を通して画素データを書き込む画素回路がマトリクス状に配置され、所定の複数行が上記第１の表示モード時のマスク領域として割り当てられ、上記第１の表示モード時には、上記マスク領域の各画素回路にマスク用画素データが書き込まれ、当該マスク領域を除く領域の各画素回路に映像用画素データが書き込まれ、上記第２の表示モード時には、上記マスク領域を含む全体の領域における各画素回路に映像用画素データが書き込まれる画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、上記複数の走査ラインが各々接続され、スタートパルスに応答して走査信号を、接続されている走査ラインに印加して当該走査ラインを選択的に走査する複数の走査部を有する垂直駆動回路と、を有し、上記垂直駆動回路は、上記スタートパルスが一方向に正転送される転送ラインと、上記第１の表示モード時には、上記画素部のマスク領域に配列された複数の走査ラインを、当該走査ラインの方向に複数の走査ラインを連続的に含む所定数に分割された複数のグループであって、当該複数のグループのうち、当該所定数から１を引いた数のグループにおける走査ライン数が上記マスク領域における所定の走査ライン数を上記所定数から１を引いた数で除したときの商であり、上記所定数から１を引いた数のグループを除く一つのグループにおける走査ライン数が上記マスク領域における所定の走査ライン数を上記所定数から１を引いた数で除したときの剰余である、複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを転送されるスタートパルスを各走査部に対して、上記所定数から１を引いた数のグループに対しては上記商の分だけ並列的に転送し、かつ、上記一つのグループには上記所定数から１を引いた数のグループに上記スタートパルスが上記商の数の分だけ並列的に転送されている間の当該剰余の数の分のうち上記剰余の数の分までのみ上記スタートパルスが転送されるように、順にシフトインさせ、続いて上記マスク領域を除く領域に配列された複数の走査ラインに接続されている各走査部に対しては、上記転送ラインを転送されるスタートパルスを順にシフトインさせ、上記第２の表示モード時には、全走査部に対して上記転送ラインを転送されるスタートパルスを順にシフトインさせるスイッチ回路と、を含む。
【００２４】
好適には、上記スタートパルスを、上記転送ラインを一方向に転送させる正転送モードに加えて、当該一方向とは逆方向に転送させる反転転送モードを有し、上記スイッチ回路は、上記反転転送モード時において、上記第１の表示モード時には、上記マスク領域を除く領域に配列された複数の走査ラインに接続されている各走査部に対して、上記転送ラインを上記逆方向に転送されるスタートパルスを順にシフトインさせ、続いて上記画素部のマスク領域に配列された複数の走査ラインを複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを上記逆方向に転送されるスタートパルスを各走査部に対して順にシフトインさせ、上記第２の表示モード時には、全走査部に対して上記転送ラインを上記逆方向に転送されるスタートパルスを順にシフトインさせる。
【００２５】
好適には、上記第１の表示モード時には、上記複数の信号ラインに上記マスク用画素データを順に転送して、上記マスク領域の分割グループ毎に選択的に走査されている１または複数の走査ラインに接続されている画素回路に上記マスク用画素データを書き込ませ、上記複数の信号ラインに上記映像用画素データを順に転送して、上記マスク領域を除く領域の順番に走査されている１の走査ラインに接続されている画素回路に上記映像用画素データを書き込ませ、上記第２の表示モード時には、上記複数の信号ラインに上記映像用画素データを順に転送して、上記マスク領域を含む全体の領域領の順番に走査されているの１の走査ラインに接続されている画素回路に上記映像用画素データを書き込ませる水平駆動回路を、有する。
【００２６】
また、好適には、上記第１の表示モード時には、上記マスク領域を除く領域の順番に走査されている１の走査ラインに接続されている画素回路に上記映像用画素データを書き込ませ、上記複数の信号ラインに上記マスク用画素データを順に転送して、上記マスク領域の分割グループ毎に選択的に走査されている１または複数の走査ラインに接続されている画素回路に上記マスク用画素データを書き込ませ、上記第２の表示モード時には、上記複数の信号ラインに上記映像用画素データを順に転送して、上記マスク領域を含む全体の領域領の順番に走査されているの１の走査ラインに接続されている画素回路に上記映像用画素データを書き込ませる水平駆動回路を、有する。
【００２７】
本発明の第２の観点は、アスペクト比が異なる少なくとも第１の表示モードと第２の表示モードを有する表示装置であって、スイッチング素子を通して画素データを書き込む画素回路がマトリクス状に配置され、所定の複数行を含む所定の表示領域を隔てて２つの領域が上記第１の表示モード時の第１のマスク領域および第２のマスク領域として割り当てられ、上記第１の表示モード時には、上記第１および第２のマスク領域の各画素セルにマスク用画素データが書き込まれ、当該第１および第２のマスク領域に挟まれた上記表示領域の各画素回路に映像用画素データが書き込まれ、上記第２の表示モード時には、上記第１および第２のマスク領域を含む全体の領域における各画素回路に映像用画素データが書き込まれる画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、上記複数の走査ラインが各々接続され、スタートパルスに応答して走査信号を、接続されている走査ラインに印加して当該走査ラインを選択的に走査する複数の走査部を有する垂直駆動回路と、を有し、上記垂直駆動回路は、上記スタートパルスが一方向に正転送される転送ラインと、上記第１の表示モード時には、上記画素部の第１のマスク領域に配列された複数の走査ラインを、当該走査ラインの方向に複数の走査ラインを連続的に含む複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを転送されるスタートパルスを各走査部に対して順にシフトインさせ、続いて上記表示領域に配列された複数の走査ラインに接続されている各走査部に対しては、上記転送ラインを転送されるスタートパルスを順にシフトインさせ、続いて上記画素部の第２のマスク領域に配列された複数の走査ラインを、当該走査ラインの方向に複数の走査ラインを連続的に含む所定数に分割された複数のグループであって、当該複数のグループのうち、当該所定数から１を引いた数のグループにおける走査ライン数が上記マスク領域における所定の走査ライン数を上記所定数から１を引いた数で除したときの商であり、上記所定数から１を引いた数のグループを除く一つのグループにおける走査ライン数が上記マスク領域における所定の走査ライン数を上記所定数から１を引いた数で除したときの剰余である、複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを転送されるスタートパルスを各走査部に対して、上記所定数から１を引いた数のグループに対しては上記商の分だけ並列的に転送し、かつ、上記一つのグループには上記所定数から１を引いた数のグループに上記スタートパルスが上記商の数の分だけ並列的に転送されている間の当該剰余の数の分のうち上記剰余の数の分までのみ上記スタートパルスが転送されるように、順にシフトインさせ、上記第２の表示モード時には、全走査部に対して上記転送ラインを転送されるスタートパルスを順にシフトインさせるスイッチ回路と、を含む。
【００２８】
好適には、上記スタートパルスを、上記転送ラインを一方向に転送させる正転送モードに加えて、当該一方向とは逆方向に転送させる反転転送モードを有し、上記スイッチ回路は、上記反転転送モード時において、上記第１の表示モード時には、上記画素部の第２のマスク領域に配列された複数の走査ラインを複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを上記逆方向に転送されるスタートパルスを各走査部に対して順にシフトインさせ、続いて上記表示領域に配列された複数の走査ラインに接続されている各走査部に対して、上記転送ラインを上記逆方向に転送されるスタートパルスを順にシフトインさせ、続いて上記画素部の第１のマスク領域に配列された複数の走査ラインを複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを上記逆方向に転送されるスタートパルスを各走査部に対して順にシフトインさせ、上記第２の表示モード時には、全走査部に対して上記転送ラインを上記逆方向に転送されるスタートパルスを順にシフトインさせる。
【００２９】
本発明によれば、たとえば第１の表示モード時には、垂直駆動回路により、画素部のマスク領域に配列された複数の走査ラインが複数のグループに分割され、入力されたスタートパルスが各分割グループに属する各走査部に分配される。
そして、各分割グループ内においては、転送ラインを一方向に転送されるスタートパルスが各走査部に対して順にシフトインされ、マスク領域において１または複数の走査ラインが選択的に駆動される。
続いて、マスク領域を除く領域に配列された複数の走査ラインに接続されている各走査部に対しては、転送ラインを転送されるスタートパルスが順にシフトインされ、各走査ラインが順番に駆動されていく。
このとき、水平駆動回路より、複数の信号ラインにマスク用画素データが順に転送されて、マスク領域の分割グループ毎に選択的に走査されている１または複数の走査ラインに接続されている画素回路にマスク用画素データが書き込まれる。
そして、複数の信号ラインに上記映像用画素データが順に転送されて、マスク領域を除く領域の順番に走査されている１の走査ラインに接続されている画素回路に映像用画素データを書き込まれる。
これにより、マスク領域を除く画素部に、第１のアスペクト比の映像が表示される。
また、第２の表示モード時には、垂直駆動回路により、全走査部に対して転送ラインを転送されるスタートパルスを順にシフトインされ、各走査ラインが順番に駆動されていく。
このとき、水平駆動回路により、マスク領域を含む全体の領域領の順番に走査されているの１の走査ラインに接続されている画素回路に映像用画素データを書き込まれる。
これにより、マスク領域を含む全画素部に、第２のアスペクト比の映像が表示される。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３１】
図１は、たとえば液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す図である。
本実施形態に係る表示装置１００は、アスペクト比４：３のＮＴＳＣ方式の表示画面を有し、アスペクト比１６：９のハイビジョン方式の画面を表示可能に構成される。すなわち、表示装置１００は、第２の表示モード時のアスペクト比４：３の画面表示（ノーマル表示）と第１の表示モード時のアスペクト比１６：９の画面表示（ワイド表示）を切り換え可能に構成される。
【００３２】
本表示装置１００は、図１に示すように、有効画素部１０１、垂直駆動回路（ＶＤＲＶ）１０２、および水平駆動回路（ＨＤＲＶ）１０３を有している。
【００３３】
有効画素部１０１は、図２に示すように、複数の画素回路ＰＸＬＣが、ｍ×ｎのマトリクス状に配列されている。具体的には、全体としてノーマル表示が可能なように、たとえば２２０（＝ｍ）×５６０（＝ｎ）個の画素回路が配列されている。
そして、有効画素部１０１は、第１の表示モードであるワイド表示に対応して、中央の表示領域１０１１を挟んで図中上部側および下部側に複数の走査ラインを含む第１のマスク領域１０１２と第２のマスク領域１０１３が割り当てられている。
各画素回路ＰＸＬＣは、図２に示すように、スイッチング素子としてＴＦＴ（薄膜トランジスタ；thin film transistor）１０１と、ＴＦＴ１０１のドレイン電極（またはソース電極）に画素電極が接続れた液晶セルＬＣ１０１と、ＴＦＴ１０１のドレイン電極に一方の電極が接続された保持容量Ｃｓ１０１により構成されている。
これら画素回路ＰＸＬＣの各々に対して、走査ライン１０４−１〜１０４−ｍが各行ごとにその画素配列方向に沿って配線され信号ライン１０５−１〜１０５−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路ＰＸＬＣのＴＦＴ１０１のゲート電極は、各行単位で同一の走査ライン１０４−１〜１０４−ｍにそれぞれ接続されている。また、各画素回路ＰＸＬＣのソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン１０５−１〜１０５−ｎに各々接続されている。
さらに、一般的な液晶表示装置においては、保持容量配線Ｃｓを独立に配線し、この保持容量配線と接続電極との間に保持容量Ｃｓ１０１を形成するが、Ｃｓは、コモン電圧ＶＣＯＭと同相パルスが入力され、保持容量として用いている。
そして、各画素回路ＰＸＬＣの保持容量Ｃｓ１０１の他方の電極は、直流または１水平走査期間（１Ｈ）に極性が反転するコモン電圧ＶＣＯＭの供給ライン１０６に接続されている。
【００３４】
各走査ライン１０４−１〜１０４−ｍは、垂直駆動回路１０２により駆動され、各信号ライン１０５−１〜１０５−ｎは水平駆動回路１０３により駆動される。
【００３５】
垂直駆動回路１０２は、基本的には、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１０４−１〜１０４−ｍに接続された各画素回路ＰＸＬＣを１行単位で順次選択する処理を行う。
すなわち、垂直駆動回路１０２は、走査ライン１０４−１に対して走査パルスＳＰ１を与えて第１行目の各列の画素が選択し、走査ライン１０４−２に対して走査パルスＳＰ２を与えて第２行目の各列の画素を選択する。以下同様にして、走査ライン１０４−３，…，１０４−ｍ対して走査パルスＳＰ３，…，ＳＰｍを順に与える。
ワイド表示時には、有効画素部１０１に配線された走査ラインのうち、図３に示すように、図中の中央部における表示領域１０１１を複数走査ライン、たとえば全２２０本のうち１６４本を除く第１のマスク領域１０１２、および第２のマスク領域１０１３における、上下２８本ずつの走査ラインをそれぞれ複数のグループ（たとえば、１グループは、４あるいは５走査ラインを含む）に分割して、各分割グループに垂直スタートパルスＶＳＴを並列的に分配して、分割グループ毎に走査ラインを順次に駆動して、たとえば８Ｈ期間で２８走査ライン分の黒マスク書き込みを行わせ、黒マスク表示を行わせる。この場合、有効画素部１０１の縦方向の中央部にわたってアスペクト比１６：９のワイド表示が行われる。
このとき、コモン電圧ＶＣＯＭは、一定の直流電圧、または１水平走査期間（１Ｈ）毎に極性が反転する。
【００３６】
本実施形態に係る垂直駆動回路１０２は、図１に示すように、垂直シフトレジスタ群（ＶＳ／Ｒ）１０２１、上部側のダウンおよびワイドスイッチ群（ＤＷＮ＋ＷＩＤＥ ＳＷ）１０２２、中央部のダウンスイッチ群（ＤＷＮ・ＳＷ）１０２３、下部側のダウンおよびワイドスイッチ群（ＤＷＮ＋ＷＩＤＥ ＳＷ）１０２４、およびゲートバッファ群（ＧＴＢＵＦ）１０２５を有している。
これらの構成要素のうち、上部側のダウンおよびワイドスイッチ群（ＤＷＮ＋ＷＩＤＥ ＳＷ）１０２２、中央部のダウンスイッチ群（ＤＷＮ・ＳＷ）１０２３、下部側のダウンおよびワイドスイッチ群（ＤＷＮ＋ＷＩＤＥ ＳＷ）１０２４により本発明に係るスイッチ回路が構成されている。
また、垂直シフトレジスタ群（ＶＳ／Ｒ）１０２１とゲートバッファ群（ＧＴＢＵＦ）１０２５の、それぞれ各走査ラインに対応するシフトレジスタとゲートバッファにより本発明に係る走査部が構成されている。
【００３７】
垂直シフトレジスタ群１０２１は、画素配列に対応して各行毎に配列された走査ラインが接続されたゲートバッファに対応して設けられた複数のシフトレジスタＶＳＲを有する。各シフトレジスタＶＳＲは、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給される。
たとえばシフトレジスタは、垂直スタ−トパルスＶＳＴを、垂直クロックＶＣＫに同期にてシフト動作を行い、対応するゲートバッファに供給する。
また、垂直スタートパルスＶＳＴは、ダウンスイッチ群１０２２〜１０２４により有効画素部１０１の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタＶＳＴにより供給された垂直クロックによりゲートバッファ群１０２５の各ゲートバッファを通して各走査ラインが順番に駆動されていく。
【００３８】
上部側のダウンおよびワイドスイッチ群１０２２は、ワイド信号ｗｄをローレベル（ノーマル表示モードを示すレベル）で受け、ダウン信号ｄｎをハイレベル（正転送モードを示すレベル）で受けると、通常のダウンスイッチとして機能し、垂直スタートパルスＶＳＴを有効画素部１０１の上部側から下部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタに、具体的には第１番目から第２８番目のシフトレジスタＶＳＲ２８に入力させ、最下部側のシフトレジスタ、第２８番面のシフトレジスタＶＳＲ２８に入力させた後、次段のダウンスイッチ群１０２３に転送する。
また、ダウンおよびワイドスイッチ群１０２２は、ワイド信号ｗｄをローレベルで受け、ダウン信号ｄｎをローレベル（上下反転転送モードを示すレベル）で受けると、通常のダウンスイッチとして機能し、ダウンスイッチ群１０２３から伝搬された垂直スタートパルスＶＳＴを有効画素部１０１の下部側から上部側に向かって順番に、同じく下部側から上部側に向かって配列されたシフトレジスタに、具体的には第２８番目から第１番目のシフトレジスタＶＳＲ１に入力させる。
【００３９】
一方、上部側のダウンおよびワイドスイッチ群１０２２は、ワイド信号ｗｄをハイレベル（ワイド表示モードを示すレベル）で受け、ダウン信号ｄｎをハイレベルで受けると、ワイドおよびダウンスイッチとして機能し、垂直スタートパルスＶＳＴを上述した各分割グループに並列的に分配し、たとえば２８本の走査ラインを５つのグループに分割する場合には、第１番目、第３番目、第９番目、第１５番目、および第２１番目に並列的に分配し、各分割グループ毎に、有効画素部１０１の上部側から下部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタＶＳＲに入力させ、第５分割グループに属する最下部側のシフトレジスタ、第２８番面のシフトレジスタＶＳＲ２８に入力させた後、次段のダウンスイッチ群１０２３に転送する。
また、上部側のダウンおよびワイドスイッチ群１０２２は、ワイド信号ｗｄをハイレベル（ワイド表示を示すレベル）で受け、ダウン信号ｄｎをローレベルで受けると、ワイドおよびダウンスイッチとして機能し、垂直スタートパルスＶＳＴを上述した各分割グループに並列的に分配し、たとえば２８本の走査ラインを５つのグループに分割する場合には、第２８番目、第２０番目、第１４番目、第８番目、および第２番目に並列的に分配し、各分割グループ毎に、有効画素部１０１の下部側から上部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタＶＳＲに入力させる。
【００４０】
次に、上部側のダウンおよびワイドスイッチ群１０２２の具体的な構成例について、図４（Ａ）および（Ｂ）に関連付けて説明する。
この例は、走査ラインが２２０本で、上部側の２８本と下部側の２８本をワイド表示時の黒マスク用に割り当てた場合である。そして、図中において、左側から右側に向かうＶＳＴ転送が正転送、右後から左側に向かうＶＳＴ転送が上下反転転送である。また、ワイド表示時には、シフトレジスタＶＳＲ１〜ＶＳＲ２８および図示しないがゲートバッファが５つのグループＧＲＰ１〜ＧＲＰ５に分割される場合の例である。また、上部側にはダミーのシフトレジスタＶＳＲＤ１，ＶＳＲＤ２を２つ設けている。
この例では、第１グループＧＲＰ１には走査線１０４−１および１０４−２が割り当てられ、第２グループＧＲＰ２には走査線１０４−３〜１０４−８が割り当てられ、第３グループＧＲＰ３には走査線１０４−９〜１０４−１４が割り当てられ、第４グループＧＲＰ４には走査線１０４−１５〜１０４−２０が割り当てられ、第５グループＧＲＰ５には走査線１０４−２１〜１０４−２８が割り当てられている。
【００４１】
図４（Ａ）に示すように、ダウンおよびワイドスイッチ群１０２２は、垂直スタートパルスＶＳＴの転送用の第１の転送ラインＴＭＬ１と、第２の転送ラインＴＭＬ２を有する。
【００４２】
第１の転送ラインＴＭＬ１には、基本的に垂直スタートパルスＶＳＴの転送開始側（図中の左側）から転送Ａスイッチ（以下、Ａ−ＳＷ）と転送Ｂスイッチ（以下、Ｂ−ＳＷ）が順番に配置され、各グループ間および次段のダウンスイッチ群１０２３との境界部においてはＡ−ＳＷの代わりに転送Ｃスイッチ（以下、Ｃ−ＳＷ）が配置され、さらに、ダミー部との境界部に配置されたＡ−ＳＷの正転送時の入力側（Ａ−ＳＷの左側入出力端）と各Ｃ−ＳＷの正転送時の出力側（Ｃ−ＳＷの右側入出力端）との間に転送Ｅスイッチ（以下、Ｅ−ＳＷ）が配置されている。
そして、各Ａ−ＳＷ、Ｂ−ＳＷ、Ｃ−ＳＷの図中右側の入出力端、およびＥ−ＳＷの図中下側の入出力端が対応して配置されているシフトレジスタＶＳＲＤ１，ＶＳＲＤ２、ＶＳＲ１〜ＶＳＲ２８の第１入力に接続されている。
【００４３】
第２の転送ラインＴＭＬ２には、基本的に垂直スタートパルスＶＳＴの転送終了側（図中の左側）からＢ−ＳＷとＡ−ＳＷが順番に配置され、各グループ間および次段のダウンスイッチ群１０２３との境界部においてはＢ−ＳＷの代わりに転送Ｄスイッチ（以下、Ｄ−ＳＷ）が配置され、さらに、第５グループＧＲＰ５の第１の転送ラインＴＭＬ１に配置された最終段のＢ−ＳＷの上下反転転送時の出力側（Ｂ−ＳＷの左側入出力端）と各Ｄ−ＳＷの上下反転転送時の出力側（Ｄ−ＳＷの右側入出力端）との間に転送Ｆスイッチ（以下、Ｆ−ＳＷ）が配置されている。
そして、各Ａ−ＳＷ、Ｂ−ＳＷ、Ｄ−ＳＷの図中左側の入出力端、およびＦ−ＳＷの図中下側の入出力端が対応して配置されているシフトレジスタＶＳＲＤ１，ＶＳＲＤ２、ＶＳＲ１〜ＶＳＲ２８の第２入力に接続されている。
【００４４】
次に、Ａ−ＳＷ〜Ｆ−ＳＷの具体的な構成例について、図５（Ａ）〜（Ｆ）に関連付けて説明する。
【００４５】
Ａ−ＳＷは、図５（Ａ）に示すように、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴＡ１とｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴＡ１のソース・ドレイン同士を接続して構成されている。そして、ＮＭＯＳトランジスタＮＴＡ１のゲートがダウン信号ｄｎの供給ラインに接続され、ＰＭＯＳトランジスタＰＴＡ１のゲートがダウン信号の反転信号ｘｄｎの供給ラインに接続されている。
【００４６】
Ｂ−ＳＷは、図５（Ｂ）に示すように、ＰＭＯＳトランジスタＰＴＢ１とＮＭＯＳトランジスタＮＴＢ１のソース・ドレイン同士を接続して構成されている。そして、ＰＭＯＳトランジスタＰＴＢ１のゲートがダウン信号ｄｎの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＢ１のゲートがダウン信号の反転信号ｘｄｎの供給ラインに接続されている。
【００４７】
Ｃ−ＳＷは、図５（Ｃ）に示すように、直列接続されたＰＭＯＳトランジスタＰＴＣ１とＰＴＣ２、並びに、直列接続れたＮＭＯＳトランジスタＮＴＣ１とＮＴＣ２を並列に接続して構成されている。そして、ＰＭＯＳトランジスタＰＴＣ１のゲートがダウン信号の反転信号ｘｄｎの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＣ１のゲートがダウン信号ｄｎの供給ラインに接続され、ＰＭＯＳトランジスタＰＴＣ２のゲートがワイド信号ｗｄの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＣ２のゲートがワイド信号の反転信号ｘｗｄの供給ラインに接続されている。
【００４８】
Ｄ−ＳＷは、図５（Ｄ）に示すように、直列接続されたＰＭＯＳトランジスタＰＴＤ１とＰＴＤ２、並びに、直列接続れたＮＭＯＳトランジスタＮＴＤ１とＮＴＤ２を並列に接続して構成されている。そして、ＰＭＯＳトランジスタＰＴＤ１のゲートがダウン信号ｄｎの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＤ１のゲートがダウン信号の反転信号ｘｄｎの供給ラインに接続され、ＰＭＯＳトランジスタＰＴＤ２のゲートがワイド信号ｗｄの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＤ２のゲートがワイド信号の反転信号ｘｗｄの供給ラインに接続されている。
【００４９】
Ｅ−ＳＷは、図５（Ｅ）に示すように、直列接続されたＰＭＯＳトランジスタＰＴＥ１とＰＴＥ２、並びに、直列接続れたＮＭＯＳトランジスタＮＴＥ１とＮＴＥ２を並列に接続して構成されている。そして、ＰＭＯＳトランジスタＰＴＥ１のゲートがダウン信号の反転信号ｘｄｎの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＥ１のゲートがダウン信号ｄｎの供給ラインに接続され、ＰＭＯＳトランジスタＰＴＥ２のゲートがワイド信号の反転信号ｘｗｄの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＥ２のゲートがワイド信号ｗｄの供給ラインに接続されている。
【００５０】
Ｆ−ＳＷは、図５（Ｆ）に示すように、直列接続されたＰＭＯＳトランジスタＰＴＦ１とＰＴＦ２、並びに、直列接続れたＮＭＯＳトランジスタＮＴＦ１とＮＴＦ２を並列に接続して構成されている。そして、ＰＭＯＳトランジスタＰＴＦ１のゲートがダウン信号ｄｎの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＦ１のゲートがダウン信号の反転信号ｘｄｎの供給ラインに接続され、ＰＭＯＳトランジスタＰＴＦ２のゲートがワイド信号の反転信号ｘｗｄの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＦ２のゲートがワイド信号ｗｄの供給ラインに接続されている。
【００５１】
図６は、４つの表示モードと、ワイド信号およびダウン信号の設定レベル、並びに各Ａ−ＳＷ〜Ｆ−ＳＷのオン（ＯＮ）・オフ（ＯＦＦ）状態を示す図である。
【００５２】
アスペクト比４：３のノーマル表示モードで正転送モードの場合には、ワイド信号ｗｄがローレベル、その反転信号ｘｄｎがハイレベル、ダウン信号ｄｎがハイレベル、その反転信号ｘｄｎがローレベルで供給される。
その結果、Ａ−ＳＷはオン状態、Ｂ−ＳＷはオフ状態、Ｃ−ＳＷはオン状態、Ｄ−ＳＷはオフ状態、Ｅ−ＳＷはオフ状態、Ｆ−ＳＷはオフ状態に保持される。
【００５３】
アスペクト比４：３のノーマル表示モードで上下反転転送モードの場合には、ワイド信号ｗｄがローレベル、その反転信号ｘｄｎがハイレベル、ダウン信号ｄｎがローレベル、その反転信号ｘｄｎがハイレベルで供給される。
その結果、Ａ−ＳＷはオフ状態、Ｂ−ＳＷはオン状態、Ｃ−ＳＷはオフ状態、Ｄ−ＳＷはオン状態、Ｅ−ＳＷはオフ状態、Ｆ−ＳＷはオフ状態に保持される。
【００５４】
アスペクト比１６：９のワイド表示モードで上下反転転送モードの場合には、ワイド信号ｗｄがハイレベル、その反転信号ｘｄｎがローレベル、ダウン信号ｄｎがハイレベル、その反転信号ｘｄｎがローレベルで供給される。
その結果、Ａ−ＳＷはオン状態、Ｂ−ＳＷはオフ状態、Ｃ−ＳＷはオフ状態、Ｄ−ＳＷはオフ状態、Ｅ−ＳＷはオン状態、Ｆ−ＳＷはオフ状態に保持される。
【００５５】
アスペクト比１６：９のワイド表示モードで上下反転転送モードの場合には、ワイド信号ｗｄがハイレベル、その反転信号ｘｄｎがローレベル、ダウン信号ｄｎがローレベル、その反転信号ｘｄｎがハイレベルで供給される。
その結果、Ａ−ＳＷはオフ状態、Ｂ−ＳＷはオン状態、Ｃ−ＳＷはオフ状態、Ｄ−ＳＷはオフ状態、Ｅ−ＳＷはオフ状態、Ｆ−ＳＷはオン状態に保持される。
【００５６】
図４（Ａ），（Ｂ）は、アスペクト比１６：９のワイド表示モードで正転送モードの場合には、ワイド信号ｗｄがハイレベル、その反転信号ｘｄｎがローレベル、ダウン信号ｄｎがハイレベル、その反転信号ｘｄｎがローレベルで供給された場合の上部側ワイドおよびダウンスイッチ群１０２２の状態を示している。
【００５７】
ダウンスイッチ群１０２３は、図４（Ａ）に示すように、ダウンおよびワイドスイッチ群１０２２は、垂直スタートパルスＶＳＴの転送用の第１の転送ラインＴＭＬ１と、第２の転送ラインＴＭＬ２を有する。
【００５８】
第１の転送ラインＴＭＬ１には、基本的に垂直スタートパルスＶＳＴの転送開始側（図中の左側）からＡ−ＳＷとＢ−ＳＷが順番に配置され、第２の転送ラインＴＭＬ２には、基本的に垂直スタートパルスＶＳＴの転送終了側（図中の左側）からＢ−ＳＷとＡ−ＳＷが順番に配置されている。
そして、第１の転送ラインＴＭＬ１の前段、後段のワイドおよびダウンスイッチ群１０２２，１０２４との境界部においては上述したようにＡ−ＳＷの代わりにＣ−ＳＷが配置されている。また、第２の転送ラインＴＭＬ２の前段、後段のワイドおよびダウンスイッチ群１０２２，１０２４との境界部においては上述したようにＡ−ＳＷの代わりにＤ−ＳＷが配置されている。
第１の転送ラインＴＭＬ１の各Ａ−ＳＷ、Ｂ−ＳＷ、Ｃ−ＳＷの図中右側の入出力端、およびＥ−ＳＷの図中下側の入出力端が対応して配置されているシフトレジスタＶＳＲ２９〜ＶＳＲ１９２の第１入力に接続されている。
第２の転送ラインＴＭＬ２の各Ａ−ＳＷ、Ｂ−ＳＷ、Ｄ−ＳＷの図中左側の入出力端、およびＦ−ＳＷの図中下側の入出力端が対応して配置されているシフトレジスタＶＳＲ１９２〜ＶＳＲ２９の第２入力に接続されている。
【００５９】
このような構成を有するダウンスイッチ群１０２３は、ワイド信号ｗｄの供給レベルにかかわりなく、ダウン信号ｄｎの供給レベルに応じて、垂直スタートパルスＶＳＴの正転送または上下反転転送を第１の転送ラインＴＭＬ１と第２の転送ラインＴＭＬ２に配置されたＡ−ＳＷまたはＢ−ＳＷを交互に転送させながら、対応するシフトレジスタＶＳＲ２９〜ＶＳＲ１９２またはＶＳＲ１９２〜ＶＳＲ２９に順にシフトインさせていく。
【００６０】
下部側のダウンおよびワイドスイッチ群１０２４は、ワイド信号ｗｄをローレベル（ノーマル表示モードを示すレベル）で受け、ダウン信号ｄｎをハイレベル（正転送モードを示すレベル）で受けると、通常のダウンスイッチとして機能し、垂直スタートパルスＶＳＴを有効画素部１０１の上部側から下部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタに、具体的には第１９３番目から第２２０番目のシフトレジスタＶＳＲ１９３〜ＶＳＲ２２０に入力させる。なお、下部側のダウンおよびワイドスイッチ群１０２４の後段には、上部側のダウンおよびワイドスイッチ群１０２２の場合と同様に、２段のダミーシフトレジスタが配置される。
また、ダウンおよびワイドスイッチ群１０２４は、ワイド信号ｗｄをローレベルで受け、ダウン信号ｄｎをローレベル（上下反転転送モードを示すレベル）で受けると、通常のダウンスイッチとして機能し、ダウンスイッチ群１０２３から伝搬された垂直スタートパルスＶＳＴを有効画素部１０１の下部側から上部側に向かって順番に、同じく下部側から上部側に向かって配列されたシフトレジスタに、具体的には第２２０番目から第１９３番目のシフトレジスタＶＳＲ２２０〜ＶＳＲ１９３に順次入力させ、次段のダウンスイッチ群１０２３に転送する。
【００６１】
一方、下部側のダウンおよびワイドスイッチ群１０２４は、ワイド信号ｗｄをハイレベル（ワイド表示モードを示すレベル）で受け、ダウン信号ｄｎをハイレベルで受けると、ワイドおよびダウンスイッチとして機能し、垂直スタートパルスＶＳＴを上述した各分割グループに並列的に分配し、たとえば２８本の走査ラインを５つのグループに分割する場合には、第１９３番目、第２０１番目、第２０７番目、第２１３番目、および第２１９番目に並列的に分配し、各分割グループ毎に、有効画素部１０１の上部側から下部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタＶＳＲに入力させ、第５分割グループに属する最下部側のシフトレジスタＶＳＲ２２０に入力させる。
また、下部側のダウンおよびワイドスイッチ群１０２４は、ワイド信号ｗｄをハイレベル（ワイド表示を示すレベル）で受け、ダウン信号ｄｎをローレベルで受けると、ワイドおよびダウンスイッチとして機能し、垂直スタートパルスＶＳＴを上述した各分割グループに並列的に分配し、たとえば２８本の走査ラインを５つのグループに分割する場合には、第２２０番目、第２１８番目、第２１２番目、第２０６番目、および第２００番目に並列的に分配し、各分割グループ毎に、有効画素部１０１の下部側から上部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタＶＳＲに入力させた後、次段のダウンスイッチ群１０２３に転送する。
【００６２】
本実施形態においては、上述したように、走査ラインが２２０本で、上部側の２８本と下部側の２８本をワイド表示時の黒マスク用に割り当てた場合である。そして、ワイド表示時には、シフトレジスタＶＳＲ１９３〜ＶＳＲ２２０および図示しないがゲートバッファが５つのグループＧＲＰ１〜ＧＲＰ５に分割される。
この例では、第１グループＧＲＰ１には走査線１０４−１９３〜１０４−２００が割り当てられ、第２グループＧＲＰ２には走査線１０４−２０１〜１０４−２０６が割り当てられ、第３グループＧＲＰ３には走査線２０７−９〜１０４−２１２が割り当てられ、第４グループＧＲＰ４には走査線１０４−２１３〜１０４−２１８が割り当てられ、第５グループＧＲＰ５には走査線１０４−２１９および１０４−２２０が割り当てられている。
【００６３】
この下部側のダウンおよびワイドスイッチ群１０２４の構成は、図４（Ａ）に示した上部側のダウンおよびワイドスイッチ群１０２２の構成と同様に、第１の転送ラインＴＭＬ１と第２の転送ラインＴＭＬ２に対して、Ａ−ＳＷ、Ｂ−ＳＷ、Ｃ−ＳＷ、Ｄ−ＳＷ、Ｅ−ＳＷ、およびＦ−ＳＷを適宜組み合わせて配置することにより、上述した機能を実現できる。ここでは、その詳細な説明は省略する。本実施形態は、たとえば上部側のダウンおよびワイドスイッチ群１０２２の構成といわゆる線対称となるように構成される。
【００６４】
ゲートバッファ群１０２５は、各走査ライン１０４−１〜１０４−２２０が接続されたゲートバッファＧＢを含み、イネーブル信号ｅｎ、第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号を受けて、走査パルスＳＰを出力し、所定期間だけ接続されている走査ライン１０４−１〜１０４−２２０に印加する。この場合、垂直駆動回路１０２のゲートバッファ群１０２５から第１行目の走査ラインに対して走査パルスＳＰ１が与えられたときには第１行目の各列の画素が選択され、第２行目の走査ラインに対して走査パルスＳＰ２が与えられたときには第２行目の各列の画素が選択される。以下同様にして、第３行目の走査ライン，…，第ｍ行目の走査ラインに対して走査パルスＳＰ３，…，ＳＰｍが順に与えられる。
【００６５】
図７は、ここまで詳述した本実施形態に係る垂直駆動回路１０２の具体的な回路構成を示す図である。
図７において、ＴＭＬ３はワイド信号ｗｄを転送する第３の転送ラインを、ＴＭＬ４はワイド信号の反転信号ｘｗｄを転送する第４の転送ラインを、ＴＭＬ５はダウン信号ｄｎを転送する第５の転送ラインを、ＴＭＬ６はダウン信号の反転信号ｘｄｎを転送する第６の転送ラインを、ＴＭＬ７はイネーブル信号ｅｎの転送ラインをそれぞれ示している。
第１〜第６の転送ラインＴＭＬ１〜ＴＭＬ６と各転送スイッチＡ−ＳＷ、Ｂ−ＳＷ、Ｃ−ＳＷ、Ｄ−ＳＷ、Ｅ−ＳＷ、およびＦ−ＳＷとの接続形態は、図５（Ａ）〜（Ｆ）、および図６に関連付けて説明したので、ここでは詳細な説明は省略する。
また、各ゲートバッファは、シフトレジスタの出力信号と、イネーブル信号ｅｎと、垂直スタートパルスＶＳＴを入力とする３入力ＡＮＤ回路と、入力が３入力ＡＮＤ回路の出力に接続され、出力が各走査ライン１０４−１〜１０４−２２０に接続されたバッファＢにより構成されている。
ただし、偶数段目の３入力ＡＮＤ回路の垂直スタートパルスＶＳＴの入力は負入力となっている。
【００６６】
水平駆動回路１０３は、水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる水平クロックＨＣＫ（または互いに逆相の垂直クロックＨＣＫ，ＨＣＫＸ）に基づいて、入力される映像信号Ｖｓｉｇを１Ｈ（Ｈは水平走査期間）毎に順次サンプリングし、信号ライン１０５−１〜１０５−ｎを介して垂直駆動回路１０２によって行単位で選択される各画素回路に対して書き込む処理を行う。
また、水平駆動回路１０３は、ワイド表示時には、映像信号Ｖｓｉｇを黒信号とし、垂直駆動回路１０２によって選択的に駆動される有効画素部１０１の上部側および下部側にマトリクス状に配列された画素回路に分割グループの４〜５ライン毎に順次に書き込ませる。
【００６７】
水平駆動回路１０３は、図１に示すように、水平シフトレジスタ群（ＨＳ／Ｒ）１０３１、プリチャージスイッチ群（ＰＳＷ）１０３２、水平サンプリングスイッチ群（ＨＳＷ）１０３３、および水平スタートパルスＨＳＴを有効画素部１０１の左部側から伝搬させるか右部側から伝搬させるかを切り換えるための切り換えスイッチ群（ＲＧＴ・ＳＷ）１０３４を有している。
【００６８】
水平シフトレジスタ群（ＨＳ／Ｒ）１０３１は、有効画素部１０１の画素列に対応した複数のシフトレジスタを有し、図示しないクロックジェネレータにより水平スタートパルスＨＳＴが与えられると、水平クロックＨＣＫ（または互いに逆相の水平クロックＨＣＫ，ＸＨＣＫに同期してシフト動作を行う。これにより、各シフトレジスタからは水平クロックに同期したサンプルパルスが順次出力される。
【００６９】
プリチャージスイッチ群１０３２は、プリチャージ信号Ｐｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ラインとをそれぞれ作動的に接続する複数のスイッチを有する。
プリチャージスイッチ群１０３２は、パルス信号ＰＣＧをアクティブで受けると、同時にオンし、プリチャージ信号Ｐｓｉｇを信号ラインに書き込ませる。
【００７０】
水平サンプリングスイッチ群（ＨＳＷ）１０３３は、映像信号Ｖｓｉｇと画素部１０１の画素列に対応して配列された信号ラインとをそれぞれ作動的に接続する複数のスイッチを有する。
そして、水平サンプリングスイッチ群（ＨＳＷ）１０３３は、水平シフトレジスタ群（ＨＳ／Ｒ）１０３１により順次に供給されるサンプルパルスを受けて各スイッチを順次にオンさせて、映像信号Ｖｓｉｇを順次サンプリングし、各信号ライン１０５−１〜１０５−ｎに供給する。またワイド表示時には、垂直ブランキング期間中の映像信号Ｖｓｉｇを黒信号として、同様にこれを順次サンプリングし、各信号ライン１０５−１〜１０５−ｎに供給する。
【００７１】
次に、上記構成によるワイド表示モードおよびノーマル表示モード時の動作を、図面に関連付けて説明する。
【００７２】
まず、ワイド表示モード時であって正転送モード時の動作を図９、図１０（Ａ）〜（Ｆ）、図１１（Ａ），（Ｂ）、および図１２に関連付けて説明する。
図９はワイド表示モード時であって正転送モード時の上部側のワイドおよびダウンスイッチ群１０２２およびダウンスイッチ群１０２３の動作状態を示す図である。
図１０（Ａ）〜（Ｆ）はワイド表示モード時の主要な信号のタイミングチャートであって、（Ａ）は垂直スタートパルスＶＳＴを、（Ｂ）は垂直クロックＶＣＫを、（Ｃ）は映像信号Ｖｓｉｇの反転信号ＦＲＰを、（Ｄ）は水平スタートパルスＨＳＴを、（Ｅ）はワイド信号ｗｄを、（Ｆ）は映像信号Ｖｓｉｇをそれぞれ示している。
図１１はワイド表示モード時であって正転送モード時のワイド黒マスク処理の所定工程を示す図であって、（Ａ）は上部側のワイドおよびダウンスイッチング群１０２２のワイド黒マスク処理の所定工程を示し、（Ｂ）は下部側のワイドおよびダウンスイッチング群１０２４のワイド黒マスク処理の所定工程をそれぞれ示している。
図１２は、ワイド表示モード時であって正転送モード時または上下反転転送モード時の１Ｈ期間毎に駆動される走査ラインを対応付けて示す図である。なお、図１２中に＃で示す符号は、走査ラインの符号（１０４−）の部分を示す。
【００７３】
ワイド表示モードであって正転送モード時には、図１０（Ｅ）に示すように、ワイド信号ｗｄがハイレベルで供給ラインＴＭＬ３から、その反転信号ｘｗｄがローレベルで供給ラインＴＭＬ４から、ダウン信号ｄｎがハイレベルで供給ラインＴＭＬ５から、その反転信号ｘｄｎがローレベルで供給ラインＴＭＬ６から、上部側のワイドおよびダウンスイッチ群１０２２および下部側のワイドおよびダウンスイッチ群１０２２に供給される。
その結果、ワイドおよびダウンスイッチ群１０２２，１０２４における、第１および第２の転送ラインＴＭＬ１，ＴＭＬ２に配置されたＡ−ＳＷはオン状態、Ｂ−ＳＷはオフ状態、Ｃ−ＳＷはオフ状態、Ｄ−ＳＷはオフ状態、Ｅ−ＳＷはオン状態、Ｆ−ＳＷはオフ状態に保持される。
また、第５の転送ラインＴＭＬ５を転送されたハイレベルのダウン信号ｄｎおよび第６の転送ラインＴＭＬ６を転送されたローレベルのダウン信号の反転信号ｘｄｎは、ダウンスイッチ群１０２３に供給される。
その結果、ダウンスイッチ群１０２３における第１および第２の転送ラインＴＭＬ１，ＴＭＬ２に配置されたＡ−ＳＷはオン状態、Ｂ−ＳＷはオフ状態に保持される。
そして、図１０（Ａ）に示すような垂直スタートパルスＶＳＴが上部側ワイドおよびダウンスイッチ群１０２２に対してそのダミー部側から（初段部から）入力される。
【００７４】
このような状態において、上部側のダウンおよびワイドスイッチ群１０２２においては、ワイド信号ｗｄをハイレベルで受け、ダウン信号ｄｎをハイレベルで受けると、ワイドおよびダウンスイッチとして機能し、垂直スタートパルスＶＳＴが第１のグループＧＲＰ１〜第５のグループＧＲＰ５に並列的に分配される。具体的には、図９および図１１（Ａ）に示すように、第１番目、第３番目、第９番目、第１５番目、および第２１番目のシフトレジスタＶＳＴ１、ＶＳＲ３、ＶＳＲ９、ＶＳＲ１５、およびＶＳＲ２１に並列的に分配される。
各分割グループ毎に、図９および図１１（Ａ）に示すように、有効画素部１０１の上部側から下部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタＶＳＲ２、ＶＳＲ４〜ＶＳＲ８、ＶＳＲ１０〜ＶＳＲ１４、ＶＳＲ１６〜ＶＳＲ２０、およびＶＳＲ２２〜ＶＳＲ２８に順次に入力される。第２８番面のシフトレジスタＶＳＲ２８に入力された後、垂直スタートパルスＶＳＴは、次段のダウンスイッチ群１０２３に転送される。
【００７５】
上部側のダウンおよびワイドスイッチ群１０２２に対応したシフトレジスタＶＳＴ１〜ＶＳＴ２８においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【００７６】
ゲートバッファ群１０２５においては、各走査ライン１０４−１〜１０４−２８が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−１〜１０４−２８に印加される。
この場合、ワイド表示モードであり、第１〜第５のグループＧＲＰ１〜ＧＲＰ５により並列的に駆動される。
【００７７】
図１１（Ａ）および図１２に示すように、最初の１Ｈ（Ａ１）期間においては、５本の走査ライン１０４−１、１０４−３、１０４−９、１０４−１５、および１０４−２１に対して走査パルスＳＰ１、ＳＰ３、ＳＰ９、ＳＰ１５、およびＳＰ２１が同時並列的に印加される。すなわち、最初の１Ｈ（Ａ１）期間においては、５本の走査ラインが選択駆動される。
次の１Ｈ（Ａ２）期間においては、５本の走査ライン１０４−２、１０４−４、１０４−１０、１０４−１６、および１０４−２２に対して走査パルスＳＰ２、ＳＰ４、ＳＰ１０、ＳＰ１６、およびＳＰ２２が同時並列的に印加される。すなわち、次の１Ｈ（Ａ２）期間においても、５本の走査ラインが選択駆動される。
次の１Ｈ（Ａ３）期間においては、４本の走査ライン１０４−５、１０４−１１、１０４−１７、および１０４−２３に対して走査パルスＳＰ５、ＳＰ１１、ＳＰ１７、およびＳＰ２３が同時並列的に印加される。すなわち、次の１Ｈ（Ａ３）期間においては、４本の走査ラインが選択駆動される。
次の１Ｈ（Ａ４）期間においては、４本の走査ライン１０４−６、１０４−１２、１０４−１８、および１０４−２４に対して走査パルスＳＰ６、ＳＰ１２、ＳＰ１８、およびＳＰ２４が同時並列的に印加される。すなわち、次の１Ｈ（Ａ４）期間においても、４本の走査ラインが選択駆動される。
次の１Ｈ（Ａ５）期間においては、４本の走査ライン１０４−７、１０４−１３、１０４−１９、および１０４−２５に対して走査パルスＳＰ７、ＳＰ１３、ＳＰ１９、およびＳＰ２５が同時並列的に印加される。すなわち、次の１Ｈ（Ａ５）期間においても、４本の走査ラインが選択駆動される。
次の１Ｈ（Ａ６）期間においては、４本の走査ライン１０４−８、１０４−１４、１０４−２０、および１０４−２６に対して走査パルスＳＰ８、ＳＰ１４、ＳＰ２０、およびＳＰ２６が同時並列的に印加される。すなわち、次の１Ｈ（Ａ６）期間においても、４本の走査ラインが選択駆動される。
次の１Ｈ（Ａ７）期間においては、１本の走査ライン１０４−２７に対して走査パルスＳＰ２７が印加される。すなわち、次の１Ｈ（Ａ７）期間においては、１本の走査ラインが選択駆動される。
次の１Ｈ（Ａ８）期間においては、１本の走査ライン１０４−２８に対して走査パルスＳＰ２８が印加される。すなわち、次の１Ｈ（Ａ８）期間においても、１本の走査ラインが選択駆動される。
【００７８】
このように、垂直駆動回路１０２においては、垂直スタートパルスＶＳＴを複数（本実施形態では５）のグループに分割して、同時に選択駆動する走査ラインを最高５本として、８Ｈ期間で２８ライン分の黒マスク用黒信号を書き込むように駆動制御される。
【００７９】
このとき、水平駆動回路１０３においては、ワイド表示用に映像信号Ｖｓｉｇを黒信号とし、Ｖｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ライン１０５−１〜１０５−ｎとをそれぞれ作動的に接続する複数のスイッチが順番にオンされる。これにより、黒信号Ｖｓｉｇが垂直駆動回路１０２によって選択的に駆動される有効画素部１０１の上部側の複数の画素回路に書き込まれる。
【００８０】
具体的には、最初の１Ｈ（Ａ１）期間に５本の走査ライン１０４−１、１０４−３、１０４−９、１０４−１５、および１０４−２１に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ２）期間に５本の走査ライン１０４−２、１０４−４、１０４−１０、１０４−１６、および１０４−２２に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ３）期間に４本の走査ライン１０４−５、１０４−１１、１０４−１７、および１０４−２３に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ４）期間に４本の走査ライン１０４−６、１０４−１２、１０４−１８、および１０４−２４に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ５）期間に４本の走査ライン１０４−７、１０４−１３、１０４−１９、および１０４−２５に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ６）期間に４本の走査ライン１０４−８、１０４−１４、１０４−２０、および１０４−２６に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ７）期間に１本の走査ライン１０４−２７に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ８）期間に１本の走査ライン１０４−２８に対して接続されている複数の画素回路に黒信号が書き込まれる。
【００８１】
すなわち、図１０（Ｆ）および図１１（Ａ）に示すように、８Ｈ（Ａ１〜Ａ８）期間で２８ライン分の黒マスク領域に対する黒信号の書き込みが行われる。
【００８２】
垂直駆動回路１０２において、垂直スタートパルスＶＳＴがワイドおよびダウンスイッチ群１０２２から転送されたワイドスイッチ群１０２３では、ワイド信号ｗｄの供給レベルにかかわりなく、ハイレベルのダウン信号ｄｎに応じて、垂直スタートパルスＶＳＴが第１の転送ラインＴＭＬ１と第２の転送ラインＴＭＬ２に配置されたＡ−ＳＷを交互に転送させながら正転送され、対応するシフトレジスタＶＳＲ２９〜ＶＳＲ１９２に順にシフトインされ、第１９２番面のシフトレジスタＶＳＲ１９２に入力された後、垂直スタートパルスＶＳＴは、次段の下部側のワイドおよびダウンスイッチ群１０２４に転送される。
【００８３】
ダウンスイッチ群１０２３に対応したシフトレジスタＶＳＴ２９〜ＶＳＴ１９２においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタ−トパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【００８４】
ゲートバッファ群１０２５においては、各走査ライン１０４−２９〜１０４−１９２が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−２９〜１０４−１９２に順次に印加される。
【００８５】
このとき、水平駆動回路１０３においては、水平シフトレジスタ群１０３１に対して、図１０（Ｄ）に示すような水平スタートパルスＨＳＴが与えられると、水平クロックＨＣＫ（または互いに逆相の水平クロックＨＣＫ，ＸＨＣＫ）に同期してシフト動作が行われ、各シフトレジスタからは水平クロックに同期したサンプルパルスが順次出力される。
そして、水平サンプリングスイッチ群１０３３においては、水平シフトレジスタ群１０３１により順次に供給されるサンプルパルスを受けて、映像信号Ｖｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ライン１０５−１〜１０５−ｎとをそれぞれ作動的に接続する複数のスイッチが順にオンされて、映像信号Ｖｓｉｇが順次サンプリングされて、各信号ライン１０５−１〜１０５−ｎに供給される。
そして、図１１（Ｆ）に示すように、各走査ライン１０４−２９〜１０４−１９２に接続されたｎ個の画素回路に対して映像信号が順に書き込まれていき、有効画素部１０１の中央部にアスペクト比が１６：９の映像表示が行われる。
【００８６】
垂直駆動回路１０２において、垂直スタートパルスＶＳＴがダウンスイッチ群１０２３から転送された下部側のワイドおよびダウンスイッチ群１０２４では、ワイド信号ｗｄをハイレベルで受け、ダウン信号ｄｎをハイレベルで受けると、ワイドおよびダウンスイッチとして機能し、垂直スタートパルスＶＳＴが第１のグループＧＲＰ１に供給され、第１９３番目、第１９４番目を順次転送された後、第２のグループＧＲＰ２〜第５のグループＧＲＰ５に並列的に分配される。具体的には、図１１（Ｂ）に示すように、第１９５番目、第２０１番目、第２０７番目、第２１３番目、および第２１９番目のシフトレジスタＶＳＴ１９５、ＶＳＲ２０１、ＶＳＲ２０７、ＶＳＲ２１３、およびＶＳＲ２１９に並列的に分配される。
各分割グループ毎に、図１１（Ｂ）に示すように、有効画素部１０１の上部側から下部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタＶＳＲ１９６〜ＶＳＲ２００、ＶＳＲ２０２〜ＶＳＲ２０６、ＶＳＲ２０８〜ＶＳＲ２１２、ＶＳＲ２１４〜ＶＳＲ２１８、およびＶＳＲ２２０に順次に入力される。
【００８７】
下部側のダウンおよびワイドスイッチ群１０２４に対応したシフトレジスタＶＳＴ１９３〜ＶＳＴ２２０においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われて、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【００８８】
ゲートバッファ群１０２５においては、各走査ライン１０４−１９３〜１０４−２２０が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−１９３〜１０４−２２０に印加される。
この場合、ワイド表示モードであり、第１〜第５のグループＧＲＰ１〜ＧＲＰ５により並列的に駆動される。
【００８９】
図１２に示すように、１Ｈ（Ｂ１）期間においては、１本の走査ライン１０４−１９３に対して走査パルスＳＰ１９３が印加される。すなわち、１Ｈ（Ｂ１）期間においては、１本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ２）期間においては、１本の走査ライン１０４−１９４に対して走査パルスＳＰ１９４が印加される。すなわち、次の１Ｈ（Ｂ２）期間においても、１本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ３）期間においては、５本の走査ライン１０４−１９５、１０４−２０１、１０４−２０７、１０４−２１３、および１０４−２１９に対して走査パルスＳＰ１９５、ＳＰ２０１、ＳＰ２０７、ＳＰ２１３、およびＳＰ２１９が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ３）期間においては、５本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ４）期間においては、５本の走査ライン１０４−１９６、１０４−２０２、１０４−２０８、１０４−２１４、および１０４−２２０に対して走査パルスＳＰ１９６、ＳＰ２０２、ＳＰ２０８、ＳＰ２１４、およびＳＰ２２０が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ４）期間においても、５本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ５）期間においては、４本の走査ライン１０４−１９７、１０４−２０３、１０４−２０９、および１０４−２１５（図１２ではダミーも含めて５本）に対して走査パルスＳＰ１９７、ＳＰ２０３、ＳＰ２０９、およびＳＰ２１５が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ５）期間においては、４本（ダミー分を含めれば５本）の走査ラインが選択駆動される。
次の１Ｈ（Ｂ６）期間においては、４本の走査ライン１０４−１９８、１０４−２０４、１０４−２１０、および１０４−２１６（図１２ではダミーも含めて５本）に対して走査パルスＳＰ１９８、ＳＰ２０４、ＳＰ２１０、およびＳＰ２１６が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ６）期間においては、４本（ダミー分を含めれば５本）の走査ラインが選択駆動される。
次の１Ｈ（Ｂ７）期間においては、４本の走査ライン１０４−１９９、１０４−２０５、１０４−２１１、および１０４−２１７に対して走査パルスＳＰ１９９、ＳＰ２０５、ＳＰ２１１、およびＳＰ２１７が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ７）期間においては、４本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ８）期間においては、４本の走査ライン１０４−２００、１０４−２０６、１０４−２１２、および１０４−２１８に対して走査パルスＳＰ２００、ＳＰ２０６、ＳＰ２１２、およびＳＰ２１８が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ８）期間においては、４本の走査ラインが選択駆動される。
【００９０】
このように、垂直駆動回路１０２においては、垂直スタートパルスＶＳＴを複数（本実施形態では５）のグループに分割して、同時に選択駆動する走査ラインを最高５本として、８Ｈ（Ｂ１〜Ｂ８）期間で２８ライン分の黒マスク用黒信号を書き込むように駆動制御される。
【００９１】
このとき、水平駆動回路１０３においては、ワイド表示用に映像信号Ｖｓｉｇを黒信号とし、Ｖｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ライン１０５−１〜１０５−ｎとをそれぞれ作動的に接続する複数のスイッチが順番にオンされる。これにより、黒信号Ｖｓｉｇが垂直駆動回路１０２によって選択的に駆動される有効画素部１０１の上部側の複数の画素回路に書き込まれる。
【００９２】
具体的には、最初の１Ｈ（Ｂ１）期間に１本の走査ライン１０４−１９３に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ２）期間に１本の走査ライン１０４−１９４に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ３）期間に５本の走査ライン１０４−１９５、１０４−２０１、１０４−２０７、１０４−２１３、および１０４−２１９に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ４）期間に５本の走査ライン１０４−１９６、１０４−２０２、１０４−２０８、１０４−２１４、および１０４−２２０に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ５）期間に４本の走査ライン１０４−１９７、１０４−２０３、１０４−２０９、および１０４−２１５に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ６）期間に４本の走査ライン１０４−１９８、１０４−２０４、１０４−２１０、および１０４−２１６に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ７）期間に４本の走査ライン１０４−１９９、１０４−２０５、１０４−２１１、および１０４−２１７に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ８）期間に４本の走査ライン１０４−２００、１０４−２０６、１０４−２１２、および１０４−２１８に対して接続されている複数の画素回路に黒信号が書き込まれる。
【００９３】
すなわち、図１０（Ｆ）に示すように、８Ｈ（Ｂ１〜Ｂ８）期間で２８ライン分の黒マスク領域に対する黒信号の書き込みが行われる。
【００９４】
以上の動作が繰り返されて、ワイド表示が行われる。
【００９５】
次に、ワイド表示モードであって上下反転転送モード時の動作を、図１２に関連付けて説明する。
【００９６】
ワイド表示モードであって上下反転モード時には、ワイド信号ｗｄがハイレベルで供給ラインＴＭＬ３から、その反転信号ｘｗｄがローレベルで供給ラインＴＭＬ４から、ダウン信号ｄｎがローレベルで供給ラインＴＭＬ５から、その反転信号ｘｄｎがハイレベルで供給ラインＴＭＬ６から、上部側のワイドおよびダウンスイッチ群１０２２および下部側のワイドおよびダウンスイッチ群１０２２に供給される。
その結果、ワイドおよびダウンスイッチ群１０２２，１０２４における、第１および第２の転送ラインＴＭＬ１，ＴＭＬ２に配置されたＡ−ＳＷはオフ状態、Ｂ−ＳＷはオン状態、Ｃ−ＳＷはオフ状態、Ｄ−ＳＷはオフ状態、Ｅ−ＳＷはオフ状態、Ｆ−ＳＷはオン状態に保持される。
また、供給ラインＴＭＬ５のローレベルのダウン信号ｄｎおよび供給ラインＴＭＬ６のハイレベルのダウン信号の反転信号ｘｄｎは、ダウンスイッチ群１０２３に供給される。
その結果、ダウンスイッチ群１０２３における第１および第２の転送ラインＴＭＬ１，ＴＭＬ２に配置されたＡ−ＳＷはオフ状態、Ｂ−ＳＷはオン状態に保持される。
そして、垂直スタートパルスＶＳＴが下部側ワイドおよびダウンスイッチ群１０２４に対してそのダミー部側から（初段部から）入力される。
【００９７】
このような状態において、下部側のダウンおよびワイドスイッチ群１０２４においては、ワイド信号ｗｄをハイレベルで受け、ダウン信号ｄｎをハイレベルで受けると、ワイドおよびダウンスイッチとして機能し、垂直スタートパルスＶＳＴが第１のグループＧＲＰ１〜第５のグループに並列的に分配される。具体的には、図１２に示すように、第２２０番目、第２１８番目、第２１２番目、第２０６番目、および第２００番目のシフトレジスタＶＳＴ２２０、ＶＳＲ２１８、ＶＳＲ２１２、ＶＳＲ２０６、およびＶＳＲ２００に並列的に分配される。
各分割グループ毎に、有効画素部１０１の下部側から上部側に向かって順番に、同じく下部側から上部側に向かって配列されたシフトレジスタＶＳＲ２１９、ＶＳＲ２１７〜ＶＳＲ２１３、ＶＳＲ２１１〜ＶＳＲ２０７、ＶＳＲ２０５〜ＶＳＲ２０１、およびＶＳＲ１９９〜ＶＳＲ１９３に順次に入力される。第１９３番面のシフトレジスタＶＳＲ１９３に入力された後、垂直スタートパルスＶＳＴは、次段のダウンスイッチ群１０２３に転送される。
【００９８】
下部側のダウンおよびワイドスイッチ群１０２４に対応したシフトレジスタＶＳＴ２２０〜ＶＳＴ１９３においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【００９９】
ゲートバッファ群１０２５においては、各走査ライン１０４−２２０〜１０４−１９３が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−２２０〜１０４−１９３に印加される。
この場合、ワイド表示モードであり、第１〜第５のグループＧＲＰ１〜ＧＲＰ５により並列的に駆動される。
【０１００】
図１２に示すように、最初の１Ｈ（Ａ１）期間においては、５本の走査ライン１０４−２２０、１０４−２１８、１０４−２１２、１０４−２０６、および１０４−２００に対して走査パルスＳＰ２２０、ＳＰ２１８、ＳＰ２１２、ＳＰ２０６、およびＳＰ２００が同時並列的に印加される。すなわち、最初の１Ｈ（Ａ１）期間においては、５本の走査ラインが選択駆動される。
次の１Ｈ（Ａ２）期間においては、５本の走査ライン１０４−２１９、１０４−２１７、１０４−２１１、１０４−２０５、および１０４−１９９に対して走査パルスＳＰ２１９、ＳＰ２１７、ＳＰ２１１、ＳＰ２０５、およびＳＰ１９９が同時並列的に印加される。すなわち、次の１Ｈ（Ａ２）期間においても、５本の走査ラインが選択駆動される。
次の１Ｈ（Ａ３）期間においては、４本の走査ライン１０４−２１６、１０４−２１０、１０４−２０４、および１０４−１９８に対して走査パルスＳＰ２１６、ＳＰ２１０、ＳＰ２０４、およびＳＰ１９８が同時並列的に印加される。すなわち、次の１Ｈ（Ａ３）期間においては、４本の走査ラインが選択駆動される。
次の１Ｈ（Ａ４）期間においては、４本の走査ライン１０４−２１５、１０４−２０９、１０４−２０３、および１０４−１９７に対して走査パルスＳＰ２１５、ＳＰ２０９、ＳＰ２０３、およびＳＰ１９７が同時並列的に印加される。すなわち、次の１Ｈ（Ａ４）期間においても、４本の走査ラインが選択駆動される。
次の１Ｈ（Ａ５）期間においては、４本の走査ライン１０４−２１４、１０４−２０８、１０４−２０２、および１０４−１９６に対して走査パルスＳＰ２１４、ＳＰ２０８、ＳＰ２０２、およびＳＰ１９６が同時並列的に印加される。すなわち、次の１Ｈ（Ａ５）期間においても、４本の走査ラインが選択駆動される。
次の１Ｈ（Ａ６）期間においては、４本の走査ライン１０４−２１３、１０４−２０７、１０４−２０１、および１０４−１９５に対して走査パルスＳＰ２１３、ＳＰ２０７、ＳＰ２０１、およびＳＰ１９５が同時並列的に印加される。すなわち、次の１Ｈ（Ａ６）期間においても、４本の走査ラインが選択駆動される。
次の１Ｈ（Ａ７）期間においては、１本の走査ライン１０４−１９４に対して走査パルスＳＰ１９４が印加される。すなわち、次の１Ｈ（Ａ７）期間においては、１本の走査ラインが選択駆動される。
次の１Ｈ（Ａ８）期間においては、１本の走査ライン１０４−１９３に対して走査パルスＳＰ１９３が印加される。すなわち、次の１Ｈ（Ａ８）期間においても、１本の走査ラインが選択駆動される。
【０１０１】
このように、垂直駆動回路１０２においては、垂直スタートパルスＶＳＴを複数（本実施形態では５）のグループに分割して、同時に選択駆動する走査ラインを最高５本として、８Ｈ期間で２８ライン分の黒マスク用黒信号を書き込むように駆動制御される。
【０１０２】
このとき、水平駆動回路１０３においては、ワイド表示用に映像信号Ｖｓｉｇを黒信号とし、Ｖｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ライン１０５−１〜１０５−ｎとをそれぞれ作動的に接続する複数のスイッチが順番にオンされる。これにより、黒信号Ｖｓｉｇが垂直駆動回路１０２によって選択的に駆動される有効画素部１０１の上部側の複数の画素回路に書き込まれる。
【０１０３】
具体的には、最初の１Ｈ（Ａ１）期間に５本の走査ライン１０４−２２０、１０４−２１８、１０４−２１２、１０４−２０６、および１０４−２００に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ２）期間に５本の走査ライン１０４−２１９、１０４−２１７、１０４−２１１、１０４−２０５、および１０４−１９９に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ３）期間に４本の走査ライン１０４−２１６、１０４−２１０、１０４−２０４、および１０４−１９８に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ４）期間に４本の走査ライン１０４−２１５、１０４−２０９、１０４−２０３、および１０４−１９７に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ５）期間に４本の走査ライン１０４−２１４、１０４−２０８、１０４−２０２、および１０４−１９６に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ６）期間に４本の走査ライン１０４−２１３、１０４−２０７、１０４−２０１、および１０４−１９５に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ７）期間に１本の走査ライン１０４−１９４に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ８）期間に１本の走査ライン１０４−１９３に対して接続されている複数の画素回路に黒信号が書き込まれる。
【０１０４】
すなわち、図１２に示すように、８Ｈ（Ａ１〜Ａ８）期間で２８ライン分の黒マスク領域に対する黒信号の書き込みが行われる。
【０１０５】
垂直駆動回路１０２において、垂直スタートパルスＶＳＴがワイドおよびダウンスイッチ群１０２２から転送されたワイドスイッチ群１０２３では、ワイド信号ｗｄの供給レベルにかかわりなく、ローレベルのダウン信号ｄｎに応じて、垂直スタートパルスＶＳＴが第１の転送ラインＴＭＬ１と第２の転送ラインＴＭＬ２に配置されたＢ−ＳＷを交互に転送させながら上下反転転送され、対応するシフトレジスタＶＳＲ１９２〜ＶＳＲ２９に順にシフトインされ、第２９番面のシフトレジスタＶＳＲ２９に入力された後、垂直スタートパルスＶＳＴは、次段の上部側のワイドおよびダウンスイッチ群１０２２に転送される。
【０１０６】
ワイドスイッチ群１０２３に対応したシフトレジスタＶＳＴ１９２〜ＶＳＴ２９においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【０１０７】
ゲートバッファ群１０２５においては、各走査ライン１０４−１９２〜１０４−２９が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−１９２〜１０４−２９に順次に印加される。
【０１０８】
このとき、水平駆動回路１０３においては、水平シフトレジスタ群１０３１に対して、図１０（Ｄ）に示すような水平スタートパルスＨＳＴが与えられると、水平クロックＨＣＫ（または互いに逆相の水平クロックＨＣＫ，ＸＨＣＫ）に同期してシフト動作が行われ、各シフトレジスタからは水平クロックに同期したサンプルパルスが順次出力される。
そして、水平サンプリングスイッチ群１０３３においては、水平シフトレジスタ群１０３１により順次に供給されるサンプルパルスを受けて、映像信号Ｖｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ライン１０５−１〜１０５−ｎとをそれぞれ作動的に接続する複数のスイッチが順にオンされて、映像信号Ｖｓｉｇが順次サンプリングされて、各信号ライン１０５−１〜１０５−ｎに供給される。
そして、各走査ライン１０４−１９２〜１０４−２９に接続されたｎ個の画素回路に対して映像信号が順に書き込まれていき、有効画素部１０１の中央部にアスペクト比が１６：９の映像表示が行われる。
【０１０９】
垂直駆動回路１０２において、垂直スタートパルスＶＳＴがダウンスイッチ群１０２３から転送された上部側のワイドおよびダウンスイッチ群１０２２では、ワイド信号ｗｄをハイレベルで受け、ダウン信号ｄｎをローレベルで受けると、ワイドおよびダウンスイッチとして機能し、垂直スタートパルスＶＳＴが第２８番目のシフトレジスタＶＳＲ２８、次に、第２７番目のシフトレジスタＶＳＲ２７に入力され、次に、第１のグループＧＲＰ１〜第５のグループＧＲＰ５に並列的に分配される。具体的には、図１２に示すように、第２６番目、第２０番目、第１４番目、第８番目、および第２番目のシフトレジスタＶＳＴ２６、ＶＳＲ２０、ＶＳＲ１４、ＶＳＲ８、およびＶＳＲ２に並列的に分配される。
各分割グループ毎に、有効画素部１０１の下部側から上部側に向かって順番に、同じく下部側から上部側に向かって配列されたシフトレジスタＶＳＲ２５〜ＶＳＲ２１、ＶＳＲ１９〜ＶＳＲ１５、ＶＳＲ１３〜ＶＳＲ９、ＶＳＲ７〜ＶＳＲ３、およびＶＳＲ１に順次に入力される。
【０１１０】
上部側のダウンおよびワイドスイッチ群１０２２に対応したシフトレジスタＶＳＴ２８〜ＶＳＴ１においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【０１１１】
ゲートバッファ群１０２５においては、各走査ライン１０４−１９３〜１０４−２２０が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−１９３〜１０４−２２０に印加される。
この場合、ワイド表示モードであり、第１〜第５のグループＧＲＰ１〜ＧＲＰ５により並列的に駆動される。
【０１１２】
図１２に示すように、１Ｈ（Ｂ１）期間においては、１本の走査ライン１０４−２８に対して走査パルスＳＰ２８が印加される。すなわち、１Ｈ（Ｂ１）期間においては、１本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ２）期間においては、１本の走査ライン１０４−２７に対して走査パルスＳＰ２７が印加される。すなわち、次の１Ｈ（Ｂ２）期間においても、１本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ３）期間においては、５本の走査ライン１０４−２６、１０４−２０、１０４−１４、１０４−８、および１０４−２に対して走査パルスＳＰ２６、ＳＰ２０、ＳＰ１４、ＳＰ８、およびＳＰ２が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ３）期間においては、５本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ４）期間においては、５本の走査ライン１０４−２５、１０４−１９、１０４−１３、１０４−７、および１０４−１に対して走査パルスＳＰ２５、ＳＰ１９、ＳＰ１３、ＳＰ７、およびＳＰ１が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ４）期間においても、５本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ５）期間においては、４本の走査ライン１０４−２４、１０４−１８、１０４−１２、および１０４−６（図１２ではダミーも含めて５本）に対して走査パルスＳＰ２４、ＳＰ１８、ＳＰ１２、およびＳＰ６が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ５）期間においては、４本（ダミー分を含めれる５本）の走査ラインが選択駆動される。
次の１Ｈ（Ｂ６）期間においては、４本の走査ライン１０４−２３、１０４−１７、１０４−１１、および１０４−５（図１２ではダミーも含めて５本）に対して走査パルスＳＰ２３、ＳＰ１７、ＳＰ１１、およびＳＰ５が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ６）期間においては、４本（ダミー分を含めれる５本）の走査ラインが選択駆動される。
次の１Ｈ（Ｂ７）期間においては、４本の走査ライン１０４−２２、１０４−１６、１０４−１０、および１０４−４に対して走査パルスＳＰ２２、ＳＰ１６、ＳＰ１０、およびＳＰ４が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ７）期間においては、４本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ８）期間においては、４本の走査ライン１０４−２１、１０４−１５、１０４−９、および１０４−３に対して走査パルスＳＰ２１、ＳＰ１５、ＳＰ９、およびＳＰ３が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ８）期間においては、４本の走査ラインが選択駆動される。
【０１１３】
このように、垂直駆動回路１０２においては、垂直スタートパルスＶＳＴを複数（本実施形態では５）のグループに分割して、同時に選択駆動する走査ラインを最高５本として、８Ｈ（Ｂ１〜Ｂ８）期間で２８ライン分の黒マスク用黒信号を書き込むように駆動制御される。
【０１１４】
このとき、水平駆動回路１０３においては、ワイド表示用に映像信号Ｖｓｉｇを黒信号Ｐとし、Ｖｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ライン１０５−１〜１０５−ｎとをそれぞれ作動的に接続する複数のスイッチが順番にオンされる。これにより、黒信号Ｖｓｉｇが垂直駆動回路１０２によって選択的に駆動される有効画素部１０１の上部側の複数の画素回路に書き込まれる。
【０１１５】
具体的には、最初の１Ｈ（Ｂ１）期間に１本の走査ライン１０４−２８に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ２）期間に１本の走査ライン１０４−２７に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ３）期間に５本の走査ライン１０４−２６、１０４−２０、１０４−１４、１０４−８、および１０４−２に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ４）期間に５本の走査ライン１０４−２５、１０４−１９、１０４−１３、１０４−７、および１０４−１に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ５）期間に４本の走査ライン１０４−２４、１０４−１８、１０４−１２、および１０４−６に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ６）期間に４本の走査ライン１０４−２３、１０４−１７、１０４−１１、および１０４−５に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ７）期間に４本の走査ライン１０４−２２、１０４−１６、１０４−１０、および１０４−４に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ８）期間に４本の走査ライン１０４−２１、１０４−１５、１０４−９、および１０４−３に対して接続されている複数の画素回路に黒信号が書き込まれる。
【０１１６】
すなわち、図１０（Ｆ）に示すように、８Ｈ（Ｂ１〜Ｂ８）期間で２８ライン分の黒マスク領域に対する黒信号の書き込みが行われる。
【０１１７】
以上の動作が繰り返されて、ワイド表示が行われる。
【０１１８】
次に、ノーマル表示モードであって正転送モード時の動作について図１３に関連付けて説明する。
【０１１９】
ノーマル表示モードであって正転送モード時においては、ワイド信号ｗｄがローレベルで供給ラインＴＭＬ３から、その反転信号ｘｗｄがハイレベルで供給ラインＴＭＬ４から、ダウン信号ｄｎがハイレベルで供給ラインＴＭＬ５から、その反転信号ｘｄｎがローレベルで供給ラインＴＭＬ６から、上部側のワイドおよびダウンスイッチ群１０２２および下部側のワイドおよびダウンスイッチ群１０２２に供給される。
その結果、ワイドおよびダウンスイッチ群１０２２，１０２４における、第１および第２の転送ラインＴＭＬ１，ＴＭＬ２に配置されたＡ−ＳＷはオン状態、Ｂ−ＳＷはオフ状態、Ｃ−ＳＷはオン状態、Ｄ−ＳＷはオフ状態、Ｅ−ＳＷはオフ状態、Ｆ−ＳＷはオフ状態に保持される。
また、供給ラインＴＭＬ５のハイレベルのダウン信号ｄｎおよび供給ラインＴＭＬ６のローレベルのダウン信号の反転信号ｘｄｎは、ダウンスイッチ群１０２３に供給される。
その結果、ダウンスイッチ群１０２３における第１および第２の転送ラインＴＭＬ１，ＴＭＬ２に配置されたＡ−ＳＷはオン状態、Ｂ−ＳＷはオフ状態に保持される。
そして、垂直スタートパルスＶＳＴが上部側ワイドおよびダウンスイッチ群１０２２に対してそのダミー部側から（初段部から）入力される。
【０１２０】
このような状態において、上部側のダウンおよびワイドスイッチ群１０２２においては、ワイド信号ｗｄをローレベルで受け、ダウン信号ｄｎをハイレベルで受けると、ダウンスイッチとして機能し、図１３に示すように、垂直スタートパルスＶＳＴが有効画素部１０１の上部側から下部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタＶＳＲ１〜ＶＳＲ２８に順次に入力される。第２８番面のシフトレジスタＶＳＲ２８に入力された後、垂直スタートパルスＶＳＴは、次段のダウンスイッチ群１０２３に転送される。
【０１２１】
上部側のダウンおよびワイドスイッチ群１０２２に対応したシフトレジスタＶＳＴ１〜ＶＳＴ２８においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【０１２２】
ゲートバッファ群１０２５においては、各走査ライン１０４−１〜１０４−２８が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−１〜１０４−２８に印加される。
【０１２３】
垂直駆動回路１０２において、垂直スタートパルスＶＳＴがワイドおよびダウンスイッチ群１０２２から転送されたダウンスイッチ群１０２３では、ワイド信号ｗｄの供給レベルにかかわりなく、ハイレベルのダウン信号ｄｎに応じて、垂直スタートパルスＶＳＴが第１の転送ラインＴＭＬ１と第２の転送ラインＴＭＬ２に配置されたＡ−ＳＷを交互に転送させながら正転送され、対応するシフトレジスタＶＳＲ２９〜ＶＳＲ１９２に順にシフトインされ、第１９２番面のシフトレジスタＶＳＲ１９２に入力された後、垂直スタートパルスＶＳＴは、次段の下部側のワイドおよびダウンスイッチ群１０２４に転送される。
【０１２４】
ダウンスイッチ群１０２３に対応したシフトレジスタＶＳＴ２９〜ＶＳＴ１９２においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【０１２５】
ゲートバッファ群１０２５においては、各走査ライン１０４−２９〜１０４−１９２が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−２９〜１０４−１９２に順次に印加される。
【０１２６】
垂直スタートパルスＶＳＴがダウンスイッチ群１０２３から転送されたワイドおよびダウンスイッチ群１０２４においては、ワイド信号ｗｄをローレベルで受け、ダウン信号ｄｎをハイレベルで受けると、ダウンスイッチとして機能し、垂直スタートパルスＶＳＴが有効画素部１０１の上部側から下部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタＶＳＲ１９３〜ＶＳＲ２２０に順次に入力される。
【０１２７】
下部側のダウンおよびワイドスイッチ群１０２４に対応したシフトレジスタＶＳＴ１９３〜ＶＳＴ２２０においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【０１２８】
ゲートバッファ群１０２５においては、各走査ライン１０４−１９３〜１０４−２２０が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−１９３〜１０４−２２０に印加される。
【０１２９】
このとき、水平駆動回路１０３においては、水平シフトレジスタ群１０３１に対して、図１０（Ｄ）に示すような水平スタートパルスＨＳＴが与えられると、水平クロックＨＣＫ（または互いに逆相の水平クロックＨＣＫ，ＸＨＣＫ）に同期してシフト動作が行われ、各シフトレジスタからは水平クロックに同期したサンプルパルスが順次出力される。
そして、水平サンプリングスイッチ群１０３３においては、水平シフトレジスタ群１０３１により順次に供給されるサンプルパルスを受けて、映像信号Ｖｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ライン１０５−１〜１０５−ｎとをそれぞれ作動的に接続する複数のスイッチが順にオンされて、映像信号Ｖｓｉｇが順次サンプリングされて、各信号ライン１０５−１〜１０５−ｎに供給される。
そして、各走査ライン１０４−１〜１０４−２２０に接続されたｎ個の画素回路に対して映像信号が順に書き込まれていき、有効画素部１０１の全体にアスペクト比が４：３の映像表示が行われる。
【０１３０】
以上の動作が繰り返されて、ノーマル表示が行われる。
【０１３１】
次に、ノーマル表示モードであって上下反転転送モード時の動作について説明する。
【０１３２】
ノーマル表示モードであって上下反転転送モード時においては、ワイド信号ｗｄがローレベルで供給ラインＴＭＬ３から、その反転信号ｘｗｄがハイレベルで供給ラインＴＭＬ４から、ダウン信号ｄｎがローレベルで供給ラインＴＭＬ５から、その反転信号ｘｄｎがハイレベルで供給ラインＴＭＬ６から、上部側のワイドおよびダウンスイッチ群１０２２および下部側のワイドおよびダウンスイッチ群１０２２に供給される。
その結果、ワイドおよびダウンスイッチ群１０２２，１０２４における、第１および第２の転送ラインＴＭＬ１，ＴＭＬ２に配置されたＡ−ＳＷはオフ状態、Ｂ−ＳＷはオン状態、Ｃ−ＳＷはオフ状態、Ｄ−ＳＷはオン状態、Ｅ−ＳＷはオフ状態、Ｆ−ＳＷはオフ状態に保持される。
また、供給ラインＴＭＬ５のローレベルのダウン信号ｄｎおよび供給ラインＴＭＬ６のハイレベルのダウン信号の反転信号ｘｄｎは、ダウンスイッチ群１０２３に供給される。
その結果、ダウンスイッチ群１０２３における第１および第２の転送ラインＴＭＬ１，ＴＭＬ２に配置されたＡ−ＳＷはオフ状態、Ｂ−ＳＷはオン状態に保持される。
そして、垂直スタートパルスＶＳＴが下部側ワイドおよびダウンスイッチ群１０２４に対してそのダミー部側から（初段部から）入力される。
【０１３３】
このような状態において、下部側のダウンおよびワイドスイッチ群１０２４においては、ワイド信号ｗｄをローレベルで受け、ダウン信号ｄｎをローレベルで受けると、ダウンスイッチとして機能し、垂直スタートパルスＶＳＴが有効画素部１０１の下部側から上部側に向かって順番に、同じく下部側から上部側に向かって配列されたシフトレジスタＶＳＲ２２０〜ＶＳＲ１９３に順次に入力される。第１９３番面のシフトレジスタＶＳＲ１９３に入力された後、垂直スタートパルスＶＳＴは、次段のダウンスイッチ群１０２３に転送される。
【０１３４】
上部側のダウンおよびワイドスイッチ群１０２４に対応したシフトレジスタＶＳＴ２２０〜ＶＳＴ１９３においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【０１３５】
ゲートバッファ群１０２５においては、各走査ライン１０４−１〜１０４−２８が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−２２０〜１０４−１９３に印加される。
【０１３６】
垂直駆動回路１０２において、垂直スタートパルスＶＳＴがワイドおよびダウンスイッチ群１０２４から転送されたダウンスイッチ群１０２３では、ワイド信号ｗｄの供給レベルにかかわりなく、ローレベルのダウン信号ｄｎに応じて、垂直スタートパルスＶＳＴが第１の転送ラインＴＭＬ１と第２の転送ラインＴＭＬ２に配置されたＢ−ＳＷを交互に転送させながら正転送され、対応するシフトレジスタＶＳＲ１９２〜ＶＳＲ２９に順にシフトインされ、第２９番面のシフトレジスタＶＳＲ２９に入力された後、垂直スタートパルスＶＳＴは、次段の上部側のワイドおよびダウンスイッチ群１０２２に転送される。
【０１３７】
ダウンスイッチ群１０２３に対応したシフトレジスタＶＳＴ１９２〜ＶＳＴ２９においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【０１３８】
ゲートバッファ群１０２５においては、各走査ライン１０４−１９２〜１０４−２９が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−１９２〜１０４−２９に順次に印加される。
【０１３９】
垂直スタートパルスＶＳＴがダウンスイッチ群１０２３から転送されたワイドおよびダウンスイッチ群１０２２においては、ワイド信号ｗｄをローレベルで受け、ダウン信号ｄｎをハイレベルで受けると、ダウンスイッチとして機能し、垂直スタートパルスＶＳＴが有効画素部１０１の下部側から上部側に向かって順番に、同じく下部側から上部側に向かって配列されたシフトレジスタＶＳＲ２８〜ＶＳＲ１に順次に入力される。
【０１４０】
上部側のダウンおよびワイドスイッチ群１０２２に対応したシフトレジスタＶＳＴ２８〜ＶＳＴ１においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【０１４１】
ゲートバッファ群１０２５においては、各走査ライン１０４−２８〜１０４−１が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−２８〜１０４−１に印加される。
【０１４２】
このとき、水平駆動回路１０３においては、水平シフトレジスタ群１０３１に対して、図１０（Ｄ）に示すような水平スタートパルスＨＳＴが与えられると、水平クロックＨＣＫ（または互いに逆相の水平クロックＨＣＫ，ＸＨＣＫ）に同期してシフト動作が行われ、各シフトレジスタからは水平クロックに同期したサンプルパルスが順次出力される。
そして、水平サンプリングスイッチ群１０３３においては、水平シフトレジスタ群１０３１により順次に供給されるサンプルパルスを受けて、映像信号Ｖｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ライン１０５−１〜１０５−ｎとをそれぞれ作動的に接続する複数のスイッチが順にオンされて、映像信号Ｖｓｉｇが順次サンプリングされて、各信号ライン１０５−１〜１０５−ｎに供給される。
そして、各走査ライン１０４−２２０〜１０４−１に接続されたｎ個の画素回路に対して映像信号が順に書き込まれていき、有効画素部１０１の全体にアスペクト比が４：３の映像表示が行われる。
【０１４３】
以上の動作が繰り返されて、ノーマル表示が行われる。
【０１４４】
以上説明したように、本実施形態によれば、垂直駆動回路１０２に、ノーマル表示時には、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１０４−１〜１０４−ｍに接続された各画素回路ＰＸＬＣを１行単位で順次選択する処理を行い、ワイド表示時には、有効画素部１０１に配線された走査ラインのうち、中央部の複数走査ラインを除く上下複数の走査ラインをそれぞれ複数のグループ（たとえば、１グループは、４あるいは５走査ラインを含む）に分割して、各分割グループに垂直スタートパルスＶＳＴを並列的に分配して、分割グループ毎に走査ラインを順次に駆動し、たとえば８Ｈ期間で２８走査ライン分の黒マスク書き込みを行わせ、黒マスク表示を行わせるワイドおよびダウンスイッチ群１０２２，１０２４を設け、正転送モードと上下反転転送モードとの切り換えは転送スイッチの切り換えのみで対応可能であることから、転送スイッチを付加するのみ、専用回路を設ける必要もなく、回路構成および制御の簡単化を図れ、しかも、画質の劣化を招くことなく、低消費電力化を実現することができる利点がある。
【０１４５】
なお、ワイド表示時において垂直スタートパルスＶＳＴを並列的に分配する方法は、上述した実施形態に限定されるものではなく、種々の態様が可能である。たとえば図１４（Ａ）〜（Ｃ）に示すように、６つのグループに分割して最大６本の走査ラインを同時に選択駆動する方法や、図１５（Ａ）〜（Ｃ）に示すように、５つのグループに分割し、グループ内で担当する走査ラインの本数を平均的に割り当てる方法等の適宜適用することが可能である。この場合、Ａ−ＳＷ〜Ｆ−ＳＷの配置位置を適宜選択配置することにより簡単に対応することが可能である。
【０１４６】
なお、上記実施形態では、液晶表示装置にアナログ映像信号を入力とし、これをラッチした後アナログ映像信号を点順次にて各画素に書き込むアナログインターフェース駆動回路を搭載した液晶表示装置に適用した場合について説明したが、ディジタル映像信号を入力とし、セレクタ方式にて線順次にて画素に映像信号を書き込む駆動回路を搭載した液晶表示装置にも、同様に適用可能である。
【０１４７】
また、上記実施形態においては、各画素の表示エレメント（電気光学素子）として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとしてエレクトロルミネッセンス（ＥＬ:electroluminescence）素子を用いたアクティブマトリクス型ＥＬ表示装置など、水平駆動回路にクロックドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置全般に適用可能である。
点順次駆動方式としては、周知の１Ｈ反転駆動方式やドット反転駆動方式の外に、映像信号を書き込んだ後の画素配列において、画素の極性が隣り合う左右の画素で同極性となり、かつ上下の画素で逆極性となるように、隣り合う画素列間で奇数行離れた２行、たとえば上下の２行の画素に互いに逆極性の映像信号を同時に書き込むいわゆるドットライン反転駆動方式などがある。
以上説明した実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置は、直視型映像表示装置（液晶モニタ、液晶ビューファインダ）、投射型液晶表示装置（液晶プロジェクタ）の表示パネル、すなわちＬＣＤ(liquid crystal display)パネルとして用いることが可能である。
【０１４８】
【発明の効果】
以上説明したように、本発明によれば、回路構成および制御の簡単化を図れ、しかも、画質の劣化を招くことなく、低消費電力化を実現することができる利点がある。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す図である。
【図２】図１の回路の画素部の具体的な構成例を示す回路図である。
【図３】ワイド表示時において、表示領域、第１および第２のマスク領域に割り当てられる走査ラインについての具体例を示す図である。
【図４】本発明に係るスイッチ回路を構成する上部側のダウンおよびワイドスイッチ群の具体的な構成例について説明するための図である。
【図５】本発明に係るスイッチ回路を構成する上部側のダウンおよびワイドスイッチ群、ダウンスイッチ群、および下部側のダウンおよびワイドスイッチ群を構成する各転送スイッチの構成例を示す回路図である。
【図６】４つの表示モードと、ワイド信号およびダウン信号の設定レベル、並びに各Ａ−ＳＷ〜Ｆ−ＳＷのオン（ＯＮ）・オフ（ＯＦＦ）状態を示す図である。
【図７】本実施形態に係る垂直駆動回路の具体的な回路構成を示す図である。
【図８】図１の回路を主要信号のタイミングチャートである。
【図９】ワイド表示モード時であって正転送モード時の上部側のワイドおよびダウンスイッチ群およびダウンスイッチ群の動作状態を示す図である。
【図１０】ワイド表示モード時の主要な信号のタイミングチャートであって、（Ａ）は垂直スタートパルスＶＳＴを、（Ｂ）は垂直クロックＶＣＫを、（Ｃ）は映像信号Ｖｓｉｇの反転信号ＦＲＰを、（Ｄ）は水平スタートパルスＨＳＴを、（Ｅ）はワイド信号ｗｄを、（Ｆ）は映像信号Ｖｓｉｇをそれぞれ示す図である。
【図１１】ワイド表示モード時であって正転送モード時のワイド黒マスク処理の所定工程を示す図であって、（Ａ）は上部側のワイドおよびダウンスイッチング群１０２２のワイド黒マスク処理の所定工程を示し、（Ｂ）は下部側のワイドおよびダウンスイッチング群１０２４のワイド黒マスク処理の所定工程をそれぞれ示す図である。
【図１２】ワイド表示モード時であって正転送モード時または上下反転転送モード時の１Ｈ期間毎に駆動される走査ラインを対応付けて示す図である。
【図１３】本実施形態に係るノーマル表示時の動作を説明するための図である。
【図１４】ワイド表示時において垂直スタートパルスＶＳＴを並列的に分配する他の方法を説明するための図である。
【図１５】ワイド表示時において垂直スタートパルスＶＳＴを並列的に分配するさらに他の方法を説明するための図である。
【図１６】従来のアクティブマトリクス型表示装置の構成例を示す回路図である。
【図１７】図１６の回路の主要信号のタイミングチャートである。
【符号の説明】
１００１，１００Ａ…液晶表示装置、１０１…有効画素部、１０１１…表示領、１０１２…第１のマスク領域、１０１３…第２のマスク領域、１０２…垂直駆動回路（ＶＤＲＶ）、１０２１…垂直シフトレジスタ群（ＶＳ／Ｒ）、１０２２…上部側のダウンおよびワイドスイッチ群（ＤＷＮ＋ＷＩＤＥ ＳＷ）、１０２３…中央部のダウンスイッチ群（ＤＷＮ・ＳＷ）、１０２４…下部側のダウンおよびワイドスイッチ群（ＤＷＮ＋ＷＩＤＥ ＳＷ）、１０２５…ゲートバッファ群（ＧＴＢＵＦ）１０２５、１０３…水平駆動回路（ＨＤＲＶ）、１０３１…水平シフトレジスタ群（ＨＳ／Ｒ）、１０３２…プリチャージスイッチ群（ＰＳＷ）、１０３３…水平サンプリングスイッチ群（ＨＳＷ）、１０３４…切り換えスイッチ群（ＲＧＴ・ＳＷ）、１０４−１〜１０４−ｍ…走査ライン、１０５−１〜１０５−ｎ…信号ライン、１０６…ＶＣＯＭ供給ライン、ＰＸＬＣ…画素回路、ＴＦＴ１０１…スイッチング素子、ＬＣ１０１…液晶セル、Ｃｓ１０１…保持容量、ＴＭＬ１，ＴＭＬ２…転送ライン。
【発明の属する技術分野】
本発明は、異なるアスペクト比（画面の横と縦の寸法比）を持つ複数の画面表示を切り換え可能なアクティブマトリクス型表示装置に関するものである。
【０００２】
【従来の技術】
近年、高品位（ＨＤ：Ｈｉｇｈ Ｄｉｆｉｎｉｔｉｏｎ）テレビジョン方式、いわゆるハイビジョン方式の開発に伴い、アスペクト比４：３の日本標準テレビジョン方式（ＮＴＳＣ方式）の表示画面を有し、アスペクト比１６：９のハイビジョン方式の画面を表示可能な第１の表示装置、あるいは、アスペクト比１６：９のハイビジョン方式の表示画面を有し、アスペクト比４：３のハイビジョン方式の画面を表示可能な第２の表示装置が実用に供されている。
この種の表示装置としては、薄型で低消費電力であるという特徴をいかして、たとえば液晶セルを画素の表示エレメント（電気光学素子）を表示領域にマトリクス状に配列したアクティブマトリクス型液晶表示装置が適用される。
【０００３】
このアクティブマトリクス型表示装置においては、表示領域に複数の画素がマトリクス状に配列されている。そして、表示装置は、アスペクト比４：３の画面表示（以下、ノーマル表示という）とアスペクト比１６：９の画面表示（以下、ワイド表示という）を切り換え可能に構成されている。
このノーマル表示とワイド表示の切り換えシステムについては、種々の提案がなされている（たとえば、特許文献１、特許文献２参照）。
【０００４】
図１６は、第１の表示装置の構成例を示すブロック図である。
この表示装置１は、表示領域を構成する有効画素部２、垂直駆動回路３、および水平駆動回路４を有する。
【０００５】
有効画素部２は、複数の画素回路が、マトリクス状に配列されている。
各画素回路は、たとえば液晶表示装置の場合、スイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）と、ＴＦＴのドレイン電極（またはソース電極）に画素電極が接続れた液晶セルと、ＴＦＴのドレイン電極に一方の電極が接続された保持容量により構成されている。
これら画素回路の各々に対して、走査ラインが各行ごとにその画素配列方向に沿って配線され信号ラインが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路のＴＦＴのゲート電極が、各行単位で同一の走査ラインにそれぞれ接続されている。また、各画素回路のソース電極（または、ドレイン電極）が、各列単位で同一の信号ラインにそれぞれ接続されている。
そして、各走査ラインは、垂直駆動回路により駆動され、各信号ラインは水平駆動回路４により駆動される。
【０００６】
垂直駆動回路３は、基本的には、１フィールド期間ごとに垂直方向（行方向）に走査して走査ラインに接続された各画素回路を行単位で順次選択する処理を行う。
すなわち、垂直駆動回路３から第１行目の走査ラインに対して走査パルスＳＰ１が与えられたときには第１行目の各列の画素が選択され、第２行目の走査ラインに対して走査パルスＳＰ２が与えられたときには第２行目の各列の画素が選択される。以下同様にして、第３行目の走査ライン，…，第ｍ行目の走査ラインに対して走査パルスＳＰ３，…，ＳＰｍが順に与えられる。
ワイド表示時には、有効画素部２に配線された走査ラインのうち、図１６に示すように、図中の中央部における複数走査ライン、たとえば全２２０本のうち１６４本を除く上下２８本の走査ラインを一括的に駆動して、黒マスク表示を行わせる。この場合、有効画素部２の縦方向の中央部にわたってアスペクト比１６：９のワイド表示が行われる。
【０００７】
垂直駆動回路３は、図１６に示すように、ワイド制御信号生成回路（Ｖ ＷＩＤＥＧｅｎ）３１、垂直シフトレジスタ群（ＶＳ／Ｒ）３２、中央部のゲートバッファ群（ＧＴＢＵＦＣ）３３Ｃ、上部側のゲートバッファ群（ＧＴＢＵＦＵ）３３Ｕ、下部側のゲートバッファ群（ＧＴＢＵＦＢ）３３Ｂ、上部側のワイド制御回路（ＷＤＣＬＵ）３４Ｕ、下部側のワイド制御回路（ＷＤＣＬＢ）３４Ｂ、および垂直スタートパルスＶＳＴを有効画素部２の上部側から伝搬させるか下部側から伝搬させるかを切り換えるためのダウンスイッチ群（ＤＷＮ・ＳＷ）３５を有している。
【０００８】
ワイド制御信号生成回路３１は、ワイド表示時に、図示しない制御系から供給されるワイドパルス信号ＰWIDE、イネーブル信号ＥＮ、および垂直クロックＶＣＫの各パルス信号に基づいてゲート選択タイミング信号Ｓ３１をアクティブにして上部側のワイド制御回路３４Ｕ、および下部側のワイド制御回路３４Ｂに出力する。
ワイド制御信号生成回路３１は、ワイドパルス信号ＰWIDEを受けていないノーマル表示時には、ゲート選択タイミング信号Ｓ３１を非アクティブ状態に保持する。
【０００９】
垂直シフトレジスタ群３２は、画素配列に対応して各行毎に配列された走査ラインが接続されたゲートバッファに対応して設けられた複数のシフトレジスタを有する。各シフトレジスタは、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給される。
たとえばシフトレジスタは、垂直スタ−トパルスＶＳＴを、垂直クロックＶＣＫに同期してシフト動作を行い、対応するゲートバッファに供給する。
また、垂直スタートパルスＶＳＴは、ダウンスイッチ群３４により有効画素部２の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタにより供給された垂直クロックにより各ゲートバッファを通して各走査ラインが順番に駆動されていく。
【００１０】
ＮＡＮＤ回路等により構成される上部側のワイド制御回路３４Ｕ、および下部側のワイド制御回路３４Ｂは、ゲート選択タイミング信号Ｓ３１をアクティブで受けると、ワイド表示であるとして、ゲートバッファ群３３Ｕ，３３Ｂの各ゲートバッファに接続されている走査ラインを一括的に駆動するように制御する。
これにより、水平駆動回路４により映像信号とは別に設定されたプリチャージ黒信号Ｐｓｉｇを、有効画素部２の上部側および下部側にマトリクス状に配列された画素回路に書き込ませる。すなわち、ワイド表示を行うために、黒マスク表示を行わせる。
【００１１】
上部側のワイド制御回路３４Ｕ、および下部側のワイド制御回路３４Ｂは、ゲート選択タイミング信号Ｓ３１を非アクティブで受けると、ノーマル表示であるとして、ゲートバッファ群３３Ｕ，３３Ｂの各ゲートバッファに接続されている走査ラインを通常通り、順番に駆動するように制御する。
この場合、垂直駆動回路３のゲートバッファ群３３Ｕ、３３Ｃ，３３Ｂから第１行目の走査ラインに対して走査パルスＳＰ１が与えられたときには第１行目の各列の画素が選択され、第２行目の走査ラインに対して走査パルスＳＰ２が与えられたときには第２行目の各列の画素が選択される。以下同様にして、第３行目の走査ライン，…，第ｍ行目の走査ラインに対して走査パルスＳＰ３，…，ＳＰｍが順に与えられる。
【００１２】
水平駆動回路４は、水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる水平クロックＨＣＫ（または互いに逆相の垂直クロックＨＣＫ，ＨＣＫＸ）に基づいて、入力される映像信号Ｖｓｉｇを１Ｈ（Ｈは水平走査期間）毎に順次サンプリングし、垂直駆動回路３によって行単位で選択される各画素回路に対して書き込む処理を行う。
また、水平駆動回路４は、ワイド表示時には、映像信号とは別に設定されたプリチャージ黒信号Ｐｓｉｇを、垂直駆動回路３によって選択的に駆動される有効画素部２の上部側および下部側にマトリクス状に配列された画素回路に一括的に書き込ませる。
【００１３】
水平駆動回路４は、図１６に示すように、水平シフトレジスタ群（ＨＳ／Ｒ）４１、ワイド制御スイッチ群（ＰＳＷ）４２、水平サンプリングスイッチ群（ＨＳＷ）４３、および水平スタートパルスＨＳＴを有効画素部２の左部側から伝搬させるか右部側から伝搬させるかを切り換えるための切り換えスイッチ群（ＲＧＴ・ＳＷ）４４を有している。
【００１４】
水平シフトレジスタ群（ＨＳ／Ｒ）４１は、有効画素部２の画素列に対応した複数のシフトレジスタを有し、図示しないクロックジェネレータにより水平スタートパルスＨＳＴが与えられると、水平クロックＨＣＫ（または互いに逆相の水平クロックＨＣＫ，ＸＨＣＫ）に同期してシフト動作を行う。これにより、各シフトレジスタからは水平クロックに同期したサンプルパルスが順次出力される。
【００１５】
ワイド制御スイッチ群４２は、ワイド表示用に映像信号Ｖｓｉｇとは別に設定されたプリチャージ黒信号Ｐｓｉｇの供給ラインと画素部２の画素列に対応して配列された信号ラインとをそれぞれ作動的に接続する複数のスイッチを有する。ワイド制御スイッチ群４２は、ワイド表示時に、ワイドパルスＰWIDEをアクティブで受けると、図１７（Ａ）〜（Ｃ）に示すように、全スイッチを一括的にオンし、プリチャージ黒信号Ｐｓｉｇを垂直駆動回路３によって選択的に駆動される有効画素部２の上部側および下部側にマトリクス状に配列された画素回路に一括的に書き込ませる。
【００１６】
水平サンプリングスイッチ群（ＨＳＷ）４３は、映像信号Ｖｓｉｇと画素部２の画素列に対応して配列された信号ラインとをそれぞれ作動的に接続する複数のスイッチを有する。
そして、水平サンプリングスイッチ群（ＨＳＷ）４３は、水平シフトレジスタ群（ＨＳ／Ｒ）４１により順次に供給されるサンプルパルスを受けて各スイッチを順次にオンさせて、映像信号Ｖｓｉｇを順次サンプリングし、各信号ラインに供給する。
【００１７】
【特許文献１】
特開平２−２４４８８０号公報
【特許文献２】
特許第３３２９００９号公報
【００１８】
【発明が解決しようとする課題】
上述したように、このノーマル表示とワイド表示の切り換えシステムについては、種々の提案がなされているが、特許文献１、および特許文献２に記載された構成では、マスクすべき領域を駆動する回路を専用に設ける必要があり、回路構成が複雑で、制御も煩雑であるという不利益がある。
【００１９】
また、図１６に示す表示装置１では、垂直駆動回路３において、ワイド表示時に、ワイドパルス信号ＰWIDE、イネーブル信号ＥＮ、および垂直クロックＶＣＫの各パルス信号に基づいてゲート選択タイミング信号Ｓ３１を生成するワイド制御信号生成回路３１、並びに、ゲート選択タイミング信号Ｓ３１をアクティブで受けると、ワイド表示であるとして、ゲートバッファ群３３Ｕ，３３Ｂの各ゲートバッファに接続されている走査ラインを一括的に駆動するように制御する専用の上部側のワイド制御回路３４Ｕ、および下部側のワイド制御回路３４Ｂを設ける必要があり、回路構成が複雑になる。
また、ワイド制御回路３４Ｕ，３４Ｂは、上述したようにＮＡＮＤ回路等の複雑な論理回路を必要とすることから、走査ラインの走査部（駆動部）の回路構成が複雑化し、消費電力の増大を招くという不利益がある。
【００２０】
さらに、プリチャージ黒信号Ｐｓｉｇを垂直駆動回路３によって選択的に駆動される有効画素部２の上部側および下部側にマトリクス状に配列された画素回路に一括的に書き込ませることから、走査ラインの駆動と信号Ｐｓｉｇのタイミングに制約があり、ワイド表示時に横筋が入り、画質的に問題があり、等価的には大きな容量を駆動することになることから、消費電力が増大するという不利益がある。
【００２１】
この解決策として、有効画素部２の上部側および下部側にマトリクス状に配列された全画素回路に一括的に書き込ませるのではなく、たとえば図１７（Ｄ），（Ｅ）に示すように、垂直駆動回路３の上部側のワイド制御回路３４Ｕ、および下部側のワイド制御回路３４Ｂにより奇数（ｏｄｄ）番目の走査ラインと偶数（ｅｖｅｎ）番目の走査ラインとに分割し２回に分けて駆動するようにしたシステムも知られている。
この場合は、横筋の発生は防止できるものの、２回に分けたとしても垂直駆動回路３によって複数の走査ラインを一括的に選択駆動し、プリチャージ黒信号Ｐｓｉｇを有効画素部２の上部側および下部側にマトリクス状に配列された画素回路に一括的に書き込ませることから、駆動すべき容量を十分に減少させることは困難で、結果として消費電力が増大するという不利益が依然として残る。
【００２２】
本発明の目的は、専用回路を設ける必要もなく、回路構成および制御の簡単化を図れ、しかも、画質の劣化を招くことなく、低消費電力化を実現することができる表示装置を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、アスペクト比が異なる少なくとも第１の表示モードと第２の表示モードを有する表示装置であって、スイッチング素子を通して画素データを書き込む画素回路がマトリクス状に配置され、所定の複数行が上記第１の表示モード時のマスク領域として割り当てられ、上記第１の表示モード時には、上記マスク領域の各画素回路にマスク用画素データが書き込まれ、当該マスク領域を除く領域の各画素回路に映像用画素データが書き込まれ、上記第２の表示モード時には、上記マスク領域を含む全体の領域における各画素回路に映像用画素データが書き込まれる画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、上記複数の走査ラインが各々接続され、スタートパルスに応答して走査信号を、接続されている走査ラインに印加して当該走査ラインを選択的に走査する複数の走査部を有する垂直駆動回路と、を有し、上記垂直駆動回路は、上記スタートパルスが一方向に正転送される転送ラインと、上記第１の表示モード時には、上記画素部のマスク領域に配列された複数の走査ラインを、当該走査ラインの方向に複数の走査ラインを連続的に含む所定数に分割された複数のグループであって、当該複数のグループのうち、当該所定数から１を引いた数のグループにおける走査ライン数が上記マスク領域における所定の走査ライン数を上記所定数から１を引いた数で除したときの商であり、上記所定数から１を引いた数のグループを除く一つのグループにおける走査ライン数が上記マスク領域における所定の走査ライン数を上記所定数から１を引いた数で除したときの剰余である、複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを転送されるスタートパルスを各走査部に対して、上記所定数から１を引いた数のグループに対しては上記商の分だけ並列的に転送し、かつ、上記一つのグループには上記所定数から１を引いた数のグループに上記スタートパルスが上記商の数の分だけ並列的に転送されている間の当該剰余の数の分のうち上記剰余の数の分までのみ上記スタートパルスが転送されるように、順にシフトインさせ、続いて上記マスク領域を除く領域に配列された複数の走査ラインに接続されている各走査部に対しては、上記転送ラインを転送されるスタートパルスを順にシフトインさせ、上記第２の表示モード時には、全走査部に対して上記転送ラインを転送されるスタートパルスを順にシフトインさせるスイッチ回路と、を含む。
【００２４】
好適には、上記スタートパルスを、上記転送ラインを一方向に転送させる正転送モードに加えて、当該一方向とは逆方向に転送させる反転転送モードを有し、上記スイッチ回路は、上記反転転送モード時において、上記第１の表示モード時には、上記マスク領域を除く領域に配列された複数の走査ラインに接続されている各走査部に対して、上記転送ラインを上記逆方向に転送されるスタートパルスを順にシフトインさせ、続いて上記画素部のマスク領域に配列された複数の走査ラインを複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを上記逆方向に転送されるスタートパルスを各走査部に対して順にシフトインさせ、上記第２の表示モード時には、全走査部に対して上記転送ラインを上記逆方向に転送されるスタートパルスを順にシフトインさせる。
【００２５】
好適には、上記第１の表示モード時には、上記複数の信号ラインに上記マスク用画素データを順に転送して、上記マスク領域の分割グループ毎に選択的に走査されている１または複数の走査ラインに接続されている画素回路に上記マスク用画素データを書き込ませ、上記複数の信号ラインに上記映像用画素データを順に転送して、上記マスク領域を除く領域の順番に走査されている１の走査ラインに接続されている画素回路に上記映像用画素データを書き込ませ、上記第２の表示モード時には、上記複数の信号ラインに上記映像用画素データを順に転送して、上記マスク領域を含む全体の領域領の順番に走査されているの１の走査ラインに接続されている画素回路に上記映像用画素データを書き込ませる水平駆動回路を、有する。
【００２６】
また、好適には、上記第１の表示モード時には、上記マスク領域を除く領域の順番に走査されている１の走査ラインに接続されている画素回路に上記映像用画素データを書き込ませ、上記複数の信号ラインに上記マスク用画素データを順に転送して、上記マスク領域の分割グループ毎に選択的に走査されている１または複数の走査ラインに接続されている画素回路に上記マスク用画素データを書き込ませ、上記第２の表示モード時には、上記複数の信号ラインに上記映像用画素データを順に転送して、上記マスク領域を含む全体の領域領の順番に走査されているの１の走査ラインに接続されている画素回路に上記映像用画素データを書き込ませる水平駆動回路を、有する。
【００２７】
本発明の第２の観点は、アスペクト比が異なる少なくとも第１の表示モードと第２の表示モードを有する表示装置であって、スイッチング素子を通して画素データを書き込む画素回路がマトリクス状に配置され、所定の複数行を含む所定の表示領域を隔てて２つの領域が上記第１の表示モード時の第１のマスク領域および第２のマスク領域として割り当てられ、上記第１の表示モード時には、上記第１および第２のマスク領域の各画素セルにマスク用画素データが書き込まれ、当該第１および第２のマスク領域に挟まれた上記表示領域の各画素回路に映像用画素データが書き込まれ、上記第２の表示モード時には、上記第１および第２のマスク領域を含む全体の領域における各画素回路に映像用画素データが書き込まれる画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、上記複数の走査ラインが各々接続され、スタートパルスに応答して走査信号を、接続されている走査ラインに印加して当該走査ラインを選択的に走査する複数の走査部を有する垂直駆動回路と、を有し、上記垂直駆動回路は、上記スタートパルスが一方向に正転送される転送ラインと、上記第１の表示モード時には、上記画素部の第１のマスク領域に配列された複数の走査ラインを、当該走査ラインの方向に複数の走査ラインを連続的に含む複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを転送されるスタートパルスを各走査部に対して順にシフトインさせ、続いて上記表示領域に配列された複数の走査ラインに接続されている各走査部に対しては、上記転送ラインを転送されるスタートパルスを順にシフトインさせ、続いて上記画素部の第２のマスク領域に配列された複数の走査ラインを、当該走査ラインの方向に複数の走査ラインを連続的に含む所定数に分割された複数のグループであって、当該複数のグループのうち、当該所定数から１を引いた数のグループにおける走査ライン数が上記マスク領域における所定の走査ライン数を上記所定数から１を引いた数で除したときの商であり、上記所定数から１を引いた数のグループを除く一つのグループにおける走査ライン数が上記マスク領域における所定の走査ライン数を上記所定数から１を引いた数で除したときの剰余である、複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを転送されるスタートパルスを各走査部に対して、上記所定数から１を引いた数のグループに対しては上記商の分だけ並列的に転送し、かつ、上記一つのグループには上記所定数から１を引いた数のグループに上記スタートパルスが上記商の数の分だけ並列的に転送されている間の当該剰余の数の分のうち上記剰余の数の分までのみ上記スタートパルスが転送されるように、順にシフトインさせ、上記第２の表示モード時には、全走査部に対して上記転送ラインを転送されるスタートパルスを順にシフトインさせるスイッチ回路と、を含む。
【００２８】
好適には、上記スタートパルスを、上記転送ラインを一方向に転送させる正転送モードに加えて、当該一方向とは逆方向に転送させる反転転送モードを有し、上記スイッチ回路は、上記反転転送モード時において、上記第１の表示モード時には、上記画素部の第２のマスク領域に配列された複数の走査ラインを複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを上記逆方向に転送されるスタートパルスを各走査部に対して順にシフトインさせ、続いて上記表示領域に配列された複数の走査ラインに接続されている各走査部に対して、上記転送ラインを上記逆方向に転送されるスタートパルスを順にシフトインさせ、続いて上記画素部の第１のマスク領域に配列された複数の走査ラインを複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを上記逆方向に転送されるスタートパルスを各走査部に対して順にシフトインさせ、上記第２の表示モード時には、全走査部に対して上記転送ラインを上記逆方向に転送されるスタートパルスを順にシフトインさせる。
【００２９】
本発明によれば、たとえば第１の表示モード時には、垂直駆動回路により、画素部のマスク領域に配列された複数の走査ラインが複数のグループに分割され、入力されたスタートパルスが各分割グループに属する各走査部に分配される。
そして、各分割グループ内においては、転送ラインを一方向に転送されるスタートパルスが各走査部に対して順にシフトインされ、マスク領域において１または複数の走査ラインが選択的に駆動される。
続いて、マスク領域を除く領域に配列された複数の走査ラインに接続されている各走査部に対しては、転送ラインを転送されるスタートパルスが順にシフトインされ、各走査ラインが順番に駆動されていく。
このとき、水平駆動回路より、複数の信号ラインにマスク用画素データが順に転送されて、マスク領域の分割グループ毎に選択的に走査されている１または複数の走査ラインに接続されている画素回路にマスク用画素データが書き込まれる。
そして、複数の信号ラインに上記映像用画素データが順に転送されて、マスク領域を除く領域の順番に走査されている１の走査ラインに接続されている画素回路に映像用画素データを書き込まれる。
これにより、マスク領域を除く画素部に、第１のアスペクト比の映像が表示される。
また、第２の表示モード時には、垂直駆動回路により、全走査部に対して転送ラインを転送されるスタートパルスを順にシフトインされ、各走査ラインが順番に駆動されていく。
このとき、水平駆動回路により、マスク領域を含む全体の領域領の順番に走査されているの１の走査ラインに接続されている画素回路に映像用画素データを書き込まれる。
これにより、マスク領域を含む全画素部に、第２のアスペクト比の映像が表示される。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３１】
図１は、たとえば液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す図である。
本実施形態に係る表示装置１００は、アスペクト比４：３のＮＴＳＣ方式の表示画面を有し、アスペクト比１６：９のハイビジョン方式の画面を表示可能に構成される。すなわち、表示装置１００は、第２の表示モード時のアスペクト比４：３の画面表示（ノーマル表示）と第１の表示モード時のアスペクト比１６：９の画面表示（ワイド表示）を切り換え可能に構成される。
【００３２】
本表示装置１００は、図１に示すように、有効画素部１０１、垂直駆動回路（ＶＤＲＶ）１０２、および水平駆動回路（ＨＤＲＶ）１０３を有している。
【００３３】
有効画素部１０１は、図２に示すように、複数の画素回路ＰＸＬＣが、ｍ×ｎのマトリクス状に配列されている。具体的には、全体としてノーマル表示が可能なように、たとえば２２０（＝ｍ）×５６０（＝ｎ）個の画素回路が配列されている。
そして、有効画素部１０１は、第１の表示モードであるワイド表示に対応して、中央の表示領域１０１１を挟んで図中上部側および下部側に複数の走査ラインを含む第１のマスク領域１０１２と第２のマスク領域１０１３が割り当てられている。
各画素回路ＰＸＬＣは、図２に示すように、スイッチング素子としてＴＦＴ（薄膜トランジスタ；thin film transistor）１０１と、ＴＦＴ１０１のドレイン電極（またはソース電極）に画素電極が接続れた液晶セルＬＣ１０１と、ＴＦＴ１０１のドレイン電極に一方の電極が接続された保持容量Ｃｓ１０１により構成されている。
これら画素回路ＰＸＬＣの各々に対して、走査ライン１０４−１〜１０４−ｍが各行ごとにその画素配列方向に沿って配線され信号ライン１０５−１〜１０５−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路ＰＸＬＣのＴＦＴ１０１のゲート電極は、各行単位で同一の走査ライン１０４−１〜１０４−ｍにそれぞれ接続されている。また、各画素回路ＰＸＬＣのソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン１０５−１〜１０５−ｎに各々接続されている。
さらに、一般的な液晶表示装置においては、保持容量配線Ｃｓを独立に配線し、この保持容量配線と接続電極との間に保持容量Ｃｓ１０１を形成するが、Ｃｓは、コモン電圧ＶＣＯＭと同相パルスが入力され、保持容量として用いている。
そして、各画素回路ＰＸＬＣの保持容量Ｃｓ１０１の他方の電極は、直流または１水平走査期間（１Ｈ）に極性が反転するコモン電圧ＶＣＯＭの供給ライン１０６に接続されている。
【００３４】
各走査ライン１０４−１〜１０４−ｍは、垂直駆動回路１０２により駆動され、各信号ライン１０５−１〜１０５−ｎは水平駆動回路１０３により駆動される。
【００３５】
垂直駆動回路１０２は、基本的には、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１０４−１〜１０４−ｍに接続された各画素回路ＰＸＬＣを１行単位で順次選択する処理を行う。
すなわち、垂直駆動回路１０２は、走査ライン１０４−１に対して走査パルスＳＰ１を与えて第１行目の各列の画素が選択し、走査ライン１０４−２に対して走査パルスＳＰ２を与えて第２行目の各列の画素を選択する。以下同様にして、走査ライン１０４−３，…，１０４−ｍ対して走査パルスＳＰ３，…，ＳＰｍを順に与える。
ワイド表示時には、有効画素部１０１に配線された走査ラインのうち、図３に示すように、図中の中央部における表示領域１０１１を複数走査ライン、たとえば全２２０本のうち１６４本を除く第１のマスク領域１０１２、および第２のマスク領域１０１３における、上下２８本ずつの走査ラインをそれぞれ複数のグループ（たとえば、１グループは、４あるいは５走査ラインを含む）に分割して、各分割グループに垂直スタートパルスＶＳＴを並列的に分配して、分割グループ毎に走査ラインを順次に駆動して、たとえば８Ｈ期間で２８走査ライン分の黒マスク書き込みを行わせ、黒マスク表示を行わせる。この場合、有効画素部１０１の縦方向の中央部にわたってアスペクト比１６：９のワイド表示が行われる。
このとき、コモン電圧ＶＣＯＭは、一定の直流電圧、または１水平走査期間（１Ｈ）毎に極性が反転する。
【００３６】
本実施形態に係る垂直駆動回路１０２は、図１に示すように、垂直シフトレジスタ群（ＶＳ／Ｒ）１０２１、上部側のダウンおよびワイドスイッチ群（ＤＷＮ＋ＷＩＤＥ ＳＷ）１０２２、中央部のダウンスイッチ群（ＤＷＮ・ＳＷ）１０２３、下部側のダウンおよびワイドスイッチ群（ＤＷＮ＋ＷＩＤＥ ＳＷ）１０２４、およびゲートバッファ群（ＧＴＢＵＦ）１０２５を有している。
これらの構成要素のうち、上部側のダウンおよびワイドスイッチ群（ＤＷＮ＋ＷＩＤＥ ＳＷ）１０２２、中央部のダウンスイッチ群（ＤＷＮ・ＳＷ）１０２３、下部側のダウンおよびワイドスイッチ群（ＤＷＮ＋ＷＩＤＥ ＳＷ）１０２４により本発明に係るスイッチ回路が構成されている。
また、垂直シフトレジスタ群（ＶＳ／Ｒ）１０２１とゲートバッファ群（ＧＴＢＵＦ）１０２５の、それぞれ各走査ラインに対応するシフトレジスタとゲートバッファにより本発明に係る走査部が構成されている。
【００３７】
垂直シフトレジスタ群１０２１は、画素配列に対応して各行毎に配列された走査ラインが接続されたゲートバッファに対応して設けられた複数のシフトレジスタＶＳＲを有する。各シフトレジスタＶＳＲは、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給される。
たとえばシフトレジスタは、垂直スタ−トパルスＶＳＴを、垂直クロックＶＣＫに同期にてシフト動作を行い、対応するゲートバッファに供給する。
また、垂直スタートパルスＶＳＴは、ダウンスイッチ群１０２２〜１０２４により有効画素部１０１の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタＶＳＴにより供給された垂直クロックによりゲートバッファ群１０２５の各ゲートバッファを通して各走査ラインが順番に駆動されていく。
【００３８】
上部側のダウンおよびワイドスイッチ群１０２２は、ワイド信号ｗｄをローレベル（ノーマル表示モードを示すレベル）で受け、ダウン信号ｄｎをハイレベル（正転送モードを示すレベル）で受けると、通常のダウンスイッチとして機能し、垂直スタートパルスＶＳＴを有効画素部１０１の上部側から下部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタに、具体的には第１番目から第２８番目のシフトレジスタＶＳＲ２８に入力させ、最下部側のシフトレジスタ、第２８番面のシフトレジスタＶＳＲ２８に入力させた後、次段のダウンスイッチ群１０２３に転送する。
また、ダウンおよびワイドスイッチ群１０２２は、ワイド信号ｗｄをローレベルで受け、ダウン信号ｄｎをローレベル（上下反転転送モードを示すレベル）で受けると、通常のダウンスイッチとして機能し、ダウンスイッチ群１０２３から伝搬された垂直スタートパルスＶＳＴを有効画素部１０１の下部側から上部側に向かって順番に、同じく下部側から上部側に向かって配列されたシフトレジスタに、具体的には第２８番目から第１番目のシフトレジスタＶＳＲ１に入力させる。
【００３９】
一方、上部側のダウンおよびワイドスイッチ群１０２２は、ワイド信号ｗｄをハイレベル（ワイド表示モードを示すレベル）で受け、ダウン信号ｄｎをハイレベルで受けると、ワイドおよびダウンスイッチとして機能し、垂直スタートパルスＶＳＴを上述した各分割グループに並列的に分配し、たとえば２８本の走査ラインを５つのグループに分割する場合には、第１番目、第３番目、第９番目、第１５番目、および第２１番目に並列的に分配し、各分割グループ毎に、有効画素部１０１の上部側から下部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタＶＳＲに入力させ、第５分割グループに属する最下部側のシフトレジスタ、第２８番面のシフトレジスタＶＳＲ２８に入力させた後、次段のダウンスイッチ群１０２３に転送する。
また、上部側のダウンおよびワイドスイッチ群１０２２は、ワイド信号ｗｄをハイレベル（ワイド表示を示すレベル）で受け、ダウン信号ｄｎをローレベルで受けると、ワイドおよびダウンスイッチとして機能し、垂直スタートパルスＶＳＴを上述した各分割グループに並列的に分配し、たとえば２８本の走査ラインを５つのグループに分割する場合には、第２８番目、第２０番目、第１４番目、第８番目、および第２番目に並列的に分配し、各分割グループ毎に、有効画素部１０１の下部側から上部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタＶＳＲに入力させる。
【００４０】
次に、上部側のダウンおよびワイドスイッチ群１０２２の具体的な構成例について、図４（Ａ）および（Ｂ）に関連付けて説明する。
この例は、走査ラインが２２０本で、上部側の２８本と下部側の２８本をワイド表示時の黒マスク用に割り当てた場合である。そして、図中において、左側から右側に向かうＶＳＴ転送が正転送、右後から左側に向かうＶＳＴ転送が上下反転転送である。また、ワイド表示時には、シフトレジスタＶＳＲ１〜ＶＳＲ２８および図示しないがゲートバッファが５つのグループＧＲＰ１〜ＧＲＰ５に分割される場合の例である。また、上部側にはダミーのシフトレジスタＶＳＲＤ１，ＶＳＲＤ２を２つ設けている。
この例では、第１グループＧＲＰ１には走査線１０４−１および１０４−２が割り当てられ、第２グループＧＲＰ２には走査線１０４−３〜１０４−８が割り当てられ、第３グループＧＲＰ３には走査線１０４−９〜１０４−１４が割り当てられ、第４グループＧＲＰ４には走査線１０４−１５〜１０４−２０が割り当てられ、第５グループＧＲＰ５には走査線１０４−２１〜１０４−２８が割り当てられている。
【００４１】
図４（Ａ）に示すように、ダウンおよびワイドスイッチ群１０２２は、垂直スタートパルスＶＳＴの転送用の第１の転送ラインＴＭＬ１と、第２の転送ラインＴＭＬ２を有する。
【００４２】
第１の転送ラインＴＭＬ１には、基本的に垂直スタートパルスＶＳＴの転送開始側（図中の左側）から転送Ａスイッチ（以下、Ａ−ＳＷ）と転送Ｂスイッチ（以下、Ｂ−ＳＷ）が順番に配置され、各グループ間および次段のダウンスイッチ群１０２３との境界部においてはＡ−ＳＷの代わりに転送Ｃスイッチ（以下、Ｃ−ＳＷ）が配置され、さらに、ダミー部との境界部に配置されたＡ−ＳＷの正転送時の入力側（Ａ−ＳＷの左側入出力端）と各Ｃ−ＳＷの正転送時の出力側（Ｃ−ＳＷの右側入出力端）との間に転送Ｅスイッチ（以下、Ｅ−ＳＷ）が配置されている。
そして、各Ａ−ＳＷ、Ｂ−ＳＷ、Ｃ−ＳＷの図中右側の入出力端、およびＥ−ＳＷの図中下側の入出力端が対応して配置されているシフトレジスタＶＳＲＤ１，ＶＳＲＤ２、ＶＳＲ１〜ＶＳＲ２８の第１入力に接続されている。
【００４３】
第２の転送ラインＴＭＬ２には、基本的に垂直スタートパルスＶＳＴの転送終了側（図中の左側）からＢ−ＳＷとＡ−ＳＷが順番に配置され、各グループ間および次段のダウンスイッチ群１０２３との境界部においてはＢ−ＳＷの代わりに転送Ｄスイッチ（以下、Ｄ−ＳＷ）が配置され、さらに、第５グループＧＲＰ５の第１の転送ラインＴＭＬ１に配置された最終段のＢ−ＳＷの上下反転転送時の出力側（Ｂ−ＳＷの左側入出力端）と各Ｄ−ＳＷの上下反転転送時の出力側（Ｄ−ＳＷの右側入出力端）との間に転送Ｆスイッチ（以下、Ｆ−ＳＷ）が配置されている。
そして、各Ａ−ＳＷ、Ｂ−ＳＷ、Ｄ−ＳＷの図中左側の入出力端、およびＦ−ＳＷの図中下側の入出力端が対応して配置されているシフトレジスタＶＳＲＤ１，ＶＳＲＤ２、ＶＳＲ１〜ＶＳＲ２８の第２入力に接続されている。
【００４４】
次に、Ａ−ＳＷ〜Ｆ−ＳＷの具体的な構成例について、図５（Ａ）〜（Ｆ）に関連付けて説明する。
【００４５】
Ａ−ＳＷは、図５（Ａ）に示すように、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴＡ１とｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴＡ１のソース・ドレイン同士を接続して構成されている。そして、ＮＭＯＳトランジスタＮＴＡ１のゲートがダウン信号ｄｎの供給ラインに接続され、ＰＭＯＳトランジスタＰＴＡ１のゲートがダウン信号の反転信号ｘｄｎの供給ラインに接続されている。
【００４６】
Ｂ−ＳＷは、図５（Ｂ）に示すように、ＰＭＯＳトランジスタＰＴＢ１とＮＭＯＳトランジスタＮＴＢ１のソース・ドレイン同士を接続して構成されている。そして、ＰＭＯＳトランジスタＰＴＢ１のゲートがダウン信号ｄｎの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＢ１のゲートがダウン信号の反転信号ｘｄｎの供給ラインに接続されている。
【００４７】
Ｃ−ＳＷは、図５（Ｃ）に示すように、直列接続されたＰＭＯＳトランジスタＰＴＣ１とＰＴＣ２、並びに、直列接続れたＮＭＯＳトランジスタＮＴＣ１とＮＴＣ２を並列に接続して構成されている。そして、ＰＭＯＳトランジスタＰＴＣ１のゲートがダウン信号の反転信号ｘｄｎの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＣ１のゲートがダウン信号ｄｎの供給ラインに接続され、ＰＭＯＳトランジスタＰＴＣ２のゲートがワイド信号ｗｄの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＣ２のゲートがワイド信号の反転信号ｘｗｄの供給ラインに接続されている。
【００４８】
Ｄ−ＳＷは、図５（Ｄ）に示すように、直列接続されたＰＭＯＳトランジスタＰＴＤ１とＰＴＤ２、並びに、直列接続れたＮＭＯＳトランジスタＮＴＤ１とＮＴＤ２を並列に接続して構成されている。そして、ＰＭＯＳトランジスタＰＴＤ１のゲートがダウン信号ｄｎの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＤ１のゲートがダウン信号の反転信号ｘｄｎの供給ラインに接続され、ＰＭＯＳトランジスタＰＴＤ２のゲートがワイド信号ｗｄの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＤ２のゲートがワイド信号の反転信号ｘｗｄの供給ラインに接続されている。
【００４９】
Ｅ−ＳＷは、図５（Ｅ）に示すように、直列接続されたＰＭＯＳトランジスタＰＴＥ１とＰＴＥ２、並びに、直列接続れたＮＭＯＳトランジスタＮＴＥ１とＮＴＥ２を並列に接続して構成されている。そして、ＰＭＯＳトランジスタＰＴＥ１のゲートがダウン信号の反転信号ｘｄｎの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＥ１のゲートがダウン信号ｄｎの供給ラインに接続され、ＰＭＯＳトランジスタＰＴＥ２のゲートがワイド信号の反転信号ｘｗｄの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＥ２のゲートがワイド信号ｗｄの供給ラインに接続されている。
【００５０】
Ｆ−ＳＷは、図５（Ｆ）に示すように、直列接続されたＰＭＯＳトランジスタＰＴＦ１とＰＴＦ２、並びに、直列接続れたＮＭＯＳトランジスタＮＴＦ１とＮＴＦ２を並列に接続して構成されている。そして、ＰＭＯＳトランジスタＰＴＦ１のゲートがダウン信号ｄｎの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＦ１のゲートがダウン信号の反転信号ｘｄｎの供給ラインに接続され、ＰＭＯＳトランジスタＰＴＦ２のゲートがワイド信号の反転信号ｘｗｄの供給ラインに接続され、ＮＭＯＳトランジスタＮＴＦ２のゲートがワイド信号ｗｄの供給ラインに接続されている。
【００５１】
図６は、４つの表示モードと、ワイド信号およびダウン信号の設定レベル、並びに各Ａ−ＳＷ〜Ｆ−ＳＷのオン（ＯＮ）・オフ（ＯＦＦ）状態を示す図である。
【００５２】
アスペクト比４：３のノーマル表示モードで正転送モードの場合には、ワイド信号ｗｄがローレベル、その反転信号ｘｄｎがハイレベル、ダウン信号ｄｎがハイレベル、その反転信号ｘｄｎがローレベルで供給される。
その結果、Ａ−ＳＷはオン状態、Ｂ−ＳＷはオフ状態、Ｃ−ＳＷはオン状態、Ｄ−ＳＷはオフ状態、Ｅ−ＳＷはオフ状態、Ｆ−ＳＷはオフ状態に保持される。
【００５３】
アスペクト比４：３のノーマル表示モードで上下反転転送モードの場合には、ワイド信号ｗｄがローレベル、その反転信号ｘｄｎがハイレベル、ダウン信号ｄｎがローレベル、その反転信号ｘｄｎがハイレベルで供給される。
その結果、Ａ−ＳＷはオフ状態、Ｂ−ＳＷはオン状態、Ｃ−ＳＷはオフ状態、Ｄ−ＳＷはオン状態、Ｅ−ＳＷはオフ状態、Ｆ−ＳＷはオフ状態に保持される。
【００５４】
アスペクト比１６：９のワイド表示モードで上下反転転送モードの場合には、ワイド信号ｗｄがハイレベル、その反転信号ｘｄｎがローレベル、ダウン信号ｄｎがハイレベル、その反転信号ｘｄｎがローレベルで供給される。
その結果、Ａ−ＳＷはオン状態、Ｂ−ＳＷはオフ状態、Ｃ−ＳＷはオフ状態、Ｄ−ＳＷはオフ状態、Ｅ−ＳＷはオン状態、Ｆ−ＳＷはオフ状態に保持される。
【００５５】
アスペクト比１６：９のワイド表示モードで上下反転転送モードの場合には、ワイド信号ｗｄがハイレベル、その反転信号ｘｄｎがローレベル、ダウン信号ｄｎがローレベル、その反転信号ｘｄｎがハイレベルで供給される。
その結果、Ａ−ＳＷはオフ状態、Ｂ−ＳＷはオン状態、Ｃ−ＳＷはオフ状態、Ｄ−ＳＷはオフ状態、Ｅ−ＳＷはオフ状態、Ｆ−ＳＷはオン状態に保持される。
【００５６】
図４（Ａ），（Ｂ）は、アスペクト比１６：９のワイド表示モードで正転送モードの場合には、ワイド信号ｗｄがハイレベル、その反転信号ｘｄｎがローレベル、ダウン信号ｄｎがハイレベル、その反転信号ｘｄｎがローレベルで供給された場合の上部側ワイドおよびダウンスイッチ群１０２２の状態を示している。
【００５７】
ダウンスイッチ群１０２３は、図４（Ａ）に示すように、ダウンおよびワイドスイッチ群１０２２は、垂直スタートパルスＶＳＴの転送用の第１の転送ラインＴＭＬ１と、第２の転送ラインＴＭＬ２を有する。
【００５８】
第１の転送ラインＴＭＬ１には、基本的に垂直スタートパルスＶＳＴの転送開始側（図中の左側）からＡ−ＳＷとＢ−ＳＷが順番に配置され、第２の転送ラインＴＭＬ２には、基本的に垂直スタートパルスＶＳＴの転送終了側（図中の左側）からＢ−ＳＷとＡ−ＳＷが順番に配置されている。
そして、第１の転送ラインＴＭＬ１の前段、後段のワイドおよびダウンスイッチ群１０２２，１０２４との境界部においては上述したようにＡ−ＳＷの代わりにＣ−ＳＷが配置されている。また、第２の転送ラインＴＭＬ２の前段、後段のワイドおよびダウンスイッチ群１０２２，１０２４との境界部においては上述したようにＡ−ＳＷの代わりにＤ−ＳＷが配置されている。
第１の転送ラインＴＭＬ１の各Ａ−ＳＷ、Ｂ−ＳＷ、Ｃ−ＳＷの図中右側の入出力端、およびＥ−ＳＷの図中下側の入出力端が対応して配置されているシフトレジスタＶＳＲ２９〜ＶＳＲ１９２の第１入力に接続されている。
第２の転送ラインＴＭＬ２の各Ａ−ＳＷ、Ｂ−ＳＷ、Ｄ−ＳＷの図中左側の入出力端、およびＦ−ＳＷの図中下側の入出力端が対応して配置されているシフトレジスタＶＳＲ１９２〜ＶＳＲ２９の第２入力に接続されている。
【００５９】
このような構成を有するダウンスイッチ群１０２３は、ワイド信号ｗｄの供給レベルにかかわりなく、ダウン信号ｄｎの供給レベルに応じて、垂直スタートパルスＶＳＴの正転送または上下反転転送を第１の転送ラインＴＭＬ１と第２の転送ラインＴＭＬ２に配置されたＡ−ＳＷまたはＢ−ＳＷを交互に転送させながら、対応するシフトレジスタＶＳＲ２９〜ＶＳＲ１９２またはＶＳＲ１９２〜ＶＳＲ２９に順にシフトインさせていく。
【００６０】
下部側のダウンおよびワイドスイッチ群１０２４は、ワイド信号ｗｄをローレベル（ノーマル表示モードを示すレベル）で受け、ダウン信号ｄｎをハイレベル（正転送モードを示すレベル）で受けると、通常のダウンスイッチとして機能し、垂直スタートパルスＶＳＴを有効画素部１０１の上部側から下部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタに、具体的には第１９３番目から第２２０番目のシフトレジスタＶＳＲ１９３〜ＶＳＲ２２０に入力させる。なお、下部側のダウンおよびワイドスイッチ群１０２４の後段には、上部側のダウンおよびワイドスイッチ群１０２２の場合と同様に、２段のダミーシフトレジスタが配置される。
また、ダウンおよびワイドスイッチ群１０２４は、ワイド信号ｗｄをローレベルで受け、ダウン信号ｄｎをローレベル（上下反転転送モードを示すレベル）で受けると、通常のダウンスイッチとして機能し、ダウンスイッチ群１０２３から伝搬された垂直スタートパルスＶＳＴを有効画素部１０１の下部側から上部側に向かって順番に、同じく下部側から上部側に向かって配列されたシフトレジスタに、具体的には第２２０番目から第１９３番目のシフトレジスタＶＳＲ２２０〜ＶＳＲ１９３に順次入力させ、次段のダウンスイッチ群１０２３に転送する。
【００６１】
一方、下部側のダウンおよびワイドスイッチ群１０２４は、ワイド信号ｗｄをハイレベル（ワイド表示モードを示すレベル）で受け、ダウン信号ｄｎをハイレベルで受けると、ワイドおよびダウンスイッチとして機能し、垂直スタートパルスＶＳＴを上述した各分割グループに並列的に分配し、たとえば２８本の走査ラインを５つのグループに分割する場合には、第１９３番目、第２０１番目、第２０７番目、第２１３番目、および第２１９番目に並列的に分配し、各分割グループ毎に、有効画素部１０１の上部側から下部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタＶＳＲに入力させ、第５分割グループに属する最下部側のシフトレジスタＶＳＲ２２０に入力させる。
また、下部側のダウンおよびワイドスイッチ群１０２４は、ワイド信号ｗｄをハイレベル（ワイド表示を示すレベル）で受け、ダウン信号ｄｎをローレベルで受けると、ワイドおよびダウンスイッチとして機能し、垂直スタートパルスＶＳＴを上述した各分割グループに並列的に分配し、たとえば２８本の走査ラインを５つのグループに分割する場合には、第２２０番目、第２１８番目、第２１２番目、第２０６番目、および第２００番目に並列的に分配し、各分割グループ毎に、有効画素部１０１の下部側から上部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタＶＳＲに入力させた後、次段のダウンスイッチ群１０２３に転送する。
【００６２】
本実施形態においては、上述したように、走査ラインが２２０本で、上部側の２８本と下部側の２８本をワイド表示時の黒マスク用に割り当てた場合である。そして、ワイド表示時には、シフトレジスタＶＳＲ１９３〜ＶＳＲ２２０および図示しないがゲートバッファが５つのグループＧＲＰ１〜ＧＲＰ５に分割される。
この例では、第１グループＧＲＰ１には走査線１０４−１９３〜１０４−２００が割り当てられ、第２グループＧＲＰ２には走査線１０４−２０１〜１０４−２０６が割り当てられ、第３グループＧＲＰ３には走査線２０７−９〜１０４−２１２が割り当てられ、第４グループＧＲＰ４には走査線１０４−２１３〜１０４−２１８が割り当てられ、第５グループＧＲＰ５には走査線１０４−２１９および１０４−２２０が割り当てられている。
【００６３】
この下部側のダウンおよびワイドスイッチ群１０２４の構成は、図４（Ａ）に示した上部側のダウンおよびワイドスイッチ群１０２２の構成と同様に、第１の転送ラインＴＭＬ１と第２の転送ラインＴＭＬ２に対して、Ａ−ＳＷ、Ｂ−ＳＷ、Ｃ−ＳＷ、Ｄ−ＳＷ、Ｅ−ＳＷ、およびＦ−ＳＷを適宜組み合わせて配置することにより、上述した機能を実現できる。ここでは、その詳細な説明は省略する。本実施形態は、たとえば上部側のダウンおよびワイドスイッチ群１０２２の構成といわゆる線対称となるように構成される。
【００６４】
ゲートバッファ群１０２５は、各走査ライン１０４−１〜１０４−２２０が接続されたゲートバッファＧＢを含み、イネーブル信号ｅｎ、第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号を受けて、走査パルスＳＰを出力し、所定期間だけ接続されている走査ライン１０４−１〜１０４−２２０に印加する。この場合、垂直駆動回路１０２のゲートバッファ群１０２５から第１行目の走査ラインに対して走査パルスＳＰ１が与えられたときには第１行目の各列の画素が選択され、第２行目の走査ラインに対して走査パルスＳＰ２が与えられたときには第２行目の各列の画素が選択される。以下同様にして、第３行目の走査ライン，…，第ｍ行目の走査ラインに対して走査パルスＳＰ３，…，ＳＰｍが順に与えられる。
【００６５】
図７は、ここまで詳述した本実施形態に係る垂直駆動回路１０２の具体的な回路構成を示す図である。
図７において、ＴＭＬ３はワイド信号ｗｄを転送する第３の転送ラインを、ＴＭＬ４はワイド信号の反転信号ｘｗｄを転送する第４の転送ラインを、ＴＭＬ５はダウン信号ｄｎを転送する第５の転送ラインを、ＴＭＬ６はダウン信号の反転信号ｘｄｎを転送する第６の転送ラインを、ＴＭＬ７はイネーブル信号ｅｎの転送ラインをそれぞれ示している。
第１〜第６の転送ラインＴＭＬ１〜ＴＭＬ６と各転送スイッチＡ−ＳＷ、Ｂ−ＳＷ、Ｃ−ＳＷ、Ｄ−ＳＷ、Ｅ−ＳＷ、およびＦ−ＳＷとの接続形態は、図５（Ａ）〜（Ｆ）、および図６に関連付けて説明したので、ここでは詳細な説明は省略する。
また、各ゲートバッファは、シフトレジスタの出力信号と、イネーブル信号ｅｎと、垂直スタートパルスＶＳＴを入力とする３入力ＡＮＤ回路と、入力が３入力ＡＮＤ回路の出力に接続され、出力が各走査ライン１０４−１〜１０４−２２０に接続されたバッファＢにより構成されている。
ただし、偶数段目の３入力ＡＮＤ回路の垂直スタートパルスＶＳＴの入力は負入力となっている。
【００６６】
水平駆動回路１０３は、水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる水平クロックＨＣＫ（または互いに逆相の垂直クロックＨＣＫ，ＨＣＫＸ）に基づいて、入力される映像信号Ｖｓｉｇを１Ｈ（Ｈは水平走査期間）毎に順次サンプリングし、信号ライン１０５−１〜１０５−ｎを介して垂直駆動回路１０２によって行単位で選択される各画素回路に対して書き込む処理を行う。
また、水平駆動回路１０３は、ワイド表示時には、映像信号Ｖｓｉｇを黒信号とし、垂直駆動回路１０２によって選択的に駆動される有効画素部１０１の上部側および下部側にマトリクス状に配列された画素回路に分割グループの４〜５ライン毎に順次に書き込ませる。
【００６７】
水平駆動回路１０３は、図１に示すように、水平シフトレジスタ群（ＨＳ／Ｒ）１０３１、プリチャージスイッチ群（ＰＳＷ）１０３２、水平サンプリングスイッチ群（ＨＳＷ）１０３３、および水平スタートパルスＨＳＴを有効画素部１０１の左部側から伝搬させるか右部側から伝搬させるかを切り換えるための切り換えスイッチ群（ＲＧＴ・ＳＷ）１０３４を有している。
【００６８】
水平シフトレジスタ群（ＨＳ／Ｒ）１０３１は、有効画素部１０１の画素列に対応した複数のシフトレジスタを有し、図示しないクロックジェネレータにより水平スタートパルスＨＳＴが与えられると、水平クロックＨＣＫ（または互いに逆相の水平クロックＨＣＫ，ＸＨＣＫに同期してシフト動作を行う。これにより、各シフトレジスタからは水平クロックに同期したサンプルパルスが順次出力される。
【００６９】
プリチャージスイッチ群１０３２は、プリチャージ信号Ｐｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ラインとをそれぞれ作動的に接続する複数のスイッチを有する。
プリチャージスイッチ群１０３２は、パルス信号ＰＣＧをアクティブで受けると、同時にオンし、プリチャージ信号Ｐｓｉｇを信号ラインに書き込ませる。
【００７０】
水平サンプリングスイッチ群（ＨＳＷ）１０３３は、映像信号Ｖｓｉｇと画素部１０１の画素列に対応して配列された信号ラインとをそれぞれ作動的に接続する複数のスイッチを有する。
そして、水平サンプリングスイッチ群（ＨＳＷ）１０３３は、水平シフトレジスタ群（ＨＳ／Ｒ）１０３１により順次に供給されるサンプルパルスを受けて各スイッチを順次にオンさせて、映像信号Ｖｓｉｇを順次サンプリングし、各信号ライン１０５−１〜１０５−ｎに供給する。またワイド表示時には、垂直ブランキング期間中の映像信号Ｖｓｉｇを黒信号として、同様にこれを順次サンプリングし、各信号ライン１０５−１〜１０５−ｎに供給する。
【００７１】
次に、上記構成によるワイド表示モードおよびノーマル表示モード時の動作を、図面に関連付けて説明する。
【００７２】
まず、ワイド表示モード時であって正転送モード時の動作を図９、図１０（Ａ）〜（Ｆ）、図１１（Ａ），（Ｂ）、および図１２に関連付けて説明する。
図９はワイド表示モード時であって正転送モード時の上部側のワイドおよびダウンスイッチ群１０２２およびダウンスイッチ群１０２３の動作状態を示す図である。
図１０（Ａ）〜（Ｆ）はワイド表示モード時の主要な信号のタイミングチャートであって、（Ａ）は垂直スタートパルスＶＳＴを、（Ｂ）は垂直クロックＶＣＫを、（Ｃ）は映像信号Ｖｓｉｇの反転信号ＦＲＰを、（Ｄ）は水平スタートパルスＨＳＴを、（Ｅ）はワイド信号ｗｄを、（Ｆ）は映像信号Ｖｓｉｇをそれぞれ示している。
図１１はワイド表示モード時であって正転送モード時のワイド黒マスク処理の所定工程を示す図であって、（Ａ）は上部側のワイドおよびダウンスイッチング群１０２２のワイド黒マスク処理の所定工程を示し、（Ｂ）は下部側のワイドおよびダウンスイッチング群１０２４のワイド黒マスク処理の所定工程をそれぞれ示している。
図１２は、ワイド表示モード時であって正転送モード時または上下反転転送モード時の１Ｈ期間毎に駆動される走査ラインを対応付けて示す図である。なお、図１２中に＃で示す符号は、走査ラインの符号（１０４−）の部分を示す。
【００７３】
ワイド表示モードであって正転送モード時には、図１０（Ｅ）に示すように、ワイド信号ｗｄがハイレベルで供給ラインＴＭＬ３から、その反転信号ｘｗｄがローレベルで供給ラインＴＭＬ４から、ダウン信号ｄｎがハイレベルで供給ラインＴＭＬ５から、その反転信号ｘｄｎがローレベルで供給ラインＴＭＬ６から、上部側のワイドおよびダウンスイッチ群１０２２および下部側のワイドおよびダウンスイッチ群１０２２に供給される。
その結果、ワイドおよびダウンスイッチ群１０２２，１０２４における、第１および第２の転送ラインＴＭＬ１，ＴＭＬ２に配置されたＡ−ＳＷはオン状態、Ｂ−ＳＷはオフ状態、Ｃ−ＳＷはオフ状態、Ｄ−ＳＷはオフ状態、Ｅ−ＳＷはオン状態、Ｆ−ＳＷはオフ状態に保持される。
また、第５の転送ラインＴＭＬ５を転送されたハイレベルのダウン信号ｄｎおよび第６の転送ラインＴＭＬ６を転送されたローレベルのダウン信号の反転信号ｘｄｎは、ダウンスイッチ群１０２３に供給される。
その結果、ダウンスイッチ群１０２３における第１および第２の転送ラインＴＭＬ１，ＴＭＬ２に配置されたＡ−ＳＷはオン状態、Ｂ−ＳＷはオフ状態に保持される。
そして、図１０（Ａ）に示すような垂直スタートパルスＶＳＴが上部側ワイドおよびダウンスイッチ群１０２２に対してそのダミー部側から（初段部から）入力される。
【００７４】
このような状態において、上部側のダウンおよびワイドスイッチ群１０２２においては、ワイド信号ｗｄをハイレベルで受け、ダウン信号ｄｎをハイレベルで受けると、ワイドおよびダウンスイッチとして機能し、垂直スタートパルスＶＳＴが第１のグループＧＲＰ１〜第５のグループＧＲＰ５に並列的に分配される。具体的には、図９および図１１（Ａ）に示すように、第１番目、第３番目、第９番目、第１５番目、および第２１番目のシフトレジスタＶＳＴ１、ＶＳＲ３、ＶＳＲ９、ＶＳＲ１５、およびＶＳＲ２１に並列的に分配される。
各分割グループ毎に、図９および図１１（Ａ）に示すように、有効画素部１０１の上部側から下部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタＶＳＲ２、ＶＳＲ４〜ＶＳＲ８、ＶＳＲ１０〜ＶＳＲ１４、ＶＳＲ１６〜ＶＳＲ２０、およびＶＳＲ２２〜ＶＳＲ２８に順次に入力される。第２８番面のシフトレジスタＶＳＲ２８に入力された後、垂直スタートパルスＶＳＴは、次段のダウンスイッチ群１０２３に転送される。
【００７５】
上部側のダウンおよびワイドスイッチ群１０２２に対応したシフトレジスタＶＳＴ１〜ＶＳＴ２８においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【００７６】
ゲートバッファ群１０２５においては、各走査ライン１０４−１〜１０４−２８が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−１〜１０４−２８に印加される。
この場合、ワイド表示モードであり、第１〜第５のグループＧＲＰ１〜ＧＲＰ５により並列的に駆動される。
【００７７】
図１１（Ａ）および図１２に示すように、最初の１Ｈ（Ａ１）期間においては、５本の走査ライン１０４−１、１０４−３、１０４−９、１０４−１５、および１０４−２１に対して走査パルスＳＰ１、ＳＰ３、ＳＰ９、ＳＰ１５、およびＳＰ２１が同時並列的に印加される。すなわち、最初の１Ｈ（Ａ１）期間においては、５本の走査ラインが選択駆動される。
次の１Ｈ（Ａ２）期間においては、５本の走査ライン１０４−２、１０４−４、１０４−１０、１０４−１６、および１０４−２２に対して走査パルスＳＰ２、ＳＰ４、ＳＰ１０、ＳＰ１６、およびＳＰ２２が同時並列的に印加される。すなわち、次の１Ｈ（Ａ２）期間においても、５本の走査ラインが選択駆動される。
次の１Ｈ（Ａ３）期間においては、４本の走査ライン１０４−５、１０４−１１、１０４−１７、および１０４−２３に対して走査パルスＳＰ５、ＳＰ１１、ＳＰ１７、およびＳＰ２３が同時並列的に印加される。すなわち、次の１Ｈ（Ａ３）期間においては、４本の走査ラインが選択駆動される。
次の１Ｈ（Ａ４）期間においては、４本の走査ライン１０４−６、１０４−１２、１０４−１８、および１０４−２４に対して走査パルスＳＰ６、ＳＰ１２、ＳＰ１８、およびＳＰ２４が同時並列的に印加される。すなわち、次の１Ｈ（Ａ４）期間においても、４本の走査ラインが選択駆動される。
次の１Ｈ（Ａ５）期間においては、４本の走査ライン１０４−７、１０４−１３、１０４−１９、および１０４−２５に対して走査パルスＳＰ７、ＳＰ１３、ＳＰ１９、およびＳＰ２５が同時並列的に印加される。すなわち、次の１Ｈ（Ａ５）期間においても、４本の走査ラインが選択駆動される。
次の１Ｈ（Ａ６）期間においては、４本の走査ライン１０４−８、１０４−１４、１０４−２０、および１０４−２６に対して走査パルスＳＰ８、ＳＰ１４、ＳＰ２０、およびＳＰ２６が同時並列的に印加される。すなわち、次の１Ｈ（Ａ６）期間においても、４本の走査ラインが選択駆動される。
次の１Ｈ（Ａ７）期間においては、１本の走査ライン１０４−２７に対して走査パルスＳＰ２７が印加される。すなわち、次の１Ｈ（Ａ７）期間においては、１本の走査ラインが選択駆動される。
次の１Ｈ（Ａ８）期間においては、１本の走査ライン１０４−２８に対して走査パルスＳＰ２８が印加される。すなわち、次の１Ｈ（Ａ８）期間においても、１本の走査ラインが選択駆動される。
【００７８】
このように、垂直駆動回路１０２においては、垂直スタートパルスＶＳＴを複数（本実施形態では５）のグループに分割して、同時に選択駆動する走査ラインを最高５本として、８Ｈ期間で２８ライン分の黒マスク用黒信号を書き込むように駆動制御される。
【００７９】
このとき、水平駆動回路１０３においては、ワイド表示用に映像信号Ｖｓｉｇを黒信号とし、Ｖｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ライン１０５−１〜１０５−ｎとをそれぞれ作動的に接続する複数のスイッチが順番にオンされる。これにより、黒信号Ｖｓｉｇが垂直駆動回路１０２によって選択的に駆動される有効画素部１０１の上部側の複数の画素回路に書き込まれる。
【００８０】
具体的には、最初の１Ｈ（Ａ１）期間に５本の走査ライン１０４−１、１０４−３、１０４−９、１０４−１５、および１０４−２１に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ２）期間に５本の走査ライン１０４−２、１０４−４、１０４−１０、１０４−１６、および１０４−２２に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ３）期間に４本の走査ライン１０４−５、１０４−１１、１０４−１７、および１０４−２３に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ４）期間に４本の走査ライン１０４−６、１０４−１２、１０４−１８、および１０４−２４に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ５）期間に４本の走査ライン１０４−７、１０４−１３、１０４−１９、および１０４−２５に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ６）期間に４本の走査ライン１０４−８、１０４−１４、１０４−２０、および１０４−２６に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ７）期間に１本の走査ライン１０４−２７に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ８）期間に１本の走査ライン１０４−２８に対して接続されている複数の画素回路に黒信号が書き込まれる。
【００８１】
すなわち、図１０（Ｆ）および図１１（Ａ）に示すように、８Ｈ（Ａ１〜Ａ８）期間で２８ライン分の黒マスク領域に対する黒信号の書き込みが行われる。
【００８２】
垂直駆動回路１０２において、垂直スタートパルスＶＳＴがワイドおよびダウンスイッチ群１０２２から転送されたワイドスイッチ群１０２３では、ワイド信号ｗｄの供給レベルにかかわりなく、ハイレベルのダウン信号ｄｎに応じて、垂直スタートパルスＶＳＴが第１の転送ラインＴＭＬ１と第２の転送ラインＴＭＬ２に配置されたＡ−ＳＷを交互に転送させながら正転送され、対応するシフトレジスタＶＳＲ２９〜ＶＳＲ１９２に順にシフトインされ、第１９２番面のシフトレジスタＶＳＲ１９２に入力された後、垂直スタートパルスＶＳＴは、次段の下部側のワイドおよびダウンスイッチ群１０２４に転送される。
【００８３】
ダウンスイッチ群１０２３に対応したシフトレジスタＶＳＴ２９〜ＶＳＴ１９２においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタ−トパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【００８４】
ゲートバッファ群１０２５においては、各走査ライン１０４−２９〜１０４−１９２が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−２９〜１０４−１９２に順次に印加される。
【００８５】
このとき、水平駆動回路１０３においては、水平シフトレジスタ群１０３１に対して、図１０（Ｄ）に示すような水平スタートパルスＨＳＴが与えられると、水平クロックＨＣＫ（または互いに逆相の水平クロックＨＣＫ，ＸＨＣＫ）に同期してシフト動作が行われ、各シフトレジスタからは水平クロックに同期したサンプルパルスが順次出力される。
そして、水平サンプリングスイッチ群１０３３においては、水平シフトレジスタ群１０３１により順次に供給されるサンプルパルスを受けて、映像信号Ｖｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ライン１０５−１〜１０５−ｎとをそれぞれ作動的に接続する複数のスイッチが順にオンされて、映像信号Ｖｓｉｇが順次サンプリングされて、各信号ライン１０５−１〜１０５−ｎに供給される。
そして、図１１（Ｆ）に示すように、各走査ライン１０４−２９〜１０４−１９２に接続されたｎ個の画素回路に対して映像信号が順に書き込まれていき、有効画素部１０１の中央部にアスペクト比が１６：９の映像表示が行われる。
【００８６】
垂直駆動回路１０２において、垂直スタートパルスＶＳＴがダウンスイッチ群１０２３から転送された下部側のワイドおよびダウンスイッチ群１０２４では、ワイド信号ｗｄをハイレベルで受け、ダウン信号ｄｎをハイレベルで受けると、ワイドおよびダウンスイッチとして機能し、垂直スタートパルスＶＳＴが第１のグループＧＲＰ１に供給され、第１９３番目、第１９４番目を順次転送された後、第２のグループＧＲＰ２〜第５のグループＧＲＰ５に並列的に分配される。具体的には、図１１（Ｂ）に示すように、第１９５番目、第２０１番目、第２０７番目、第２１３番目、および第２１９番目のシフトレジスタＶＳＴ１９５、ＶＳＲ２０１、ＶＳＲ２０７、ＶＳＲ２１３、およびＶＳＲ２１９に並列的に分配される。
各分割グループ毎に、図１１（Ｂ）に示すように、有効画素部１０１の上部側から下部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタＶＳＲ１９６〜ＶＳＲ２００、ＶＳＲ２０２〜ＶＳＲ２０６、ＶＳＲ２０８〜ＶＳＲ２１２、ＶＳＲ２１４〜ＶＳＲ２１８、およびＶＳＲ２２０に順次に入力される。
【００８７】
下部側のダウンおよびワイドスイッチ群１０２４に対応したシフトレジスタＶＳＴ１９３〜ＶＳＴ２２０においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われて、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【００８８】
ゲートバッファ群１０２５においては、各走査ライン１０４−１９３〜１０４−２２０が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−１９３〜１０４−２２０に印加される。
この場合、ワイド表示モードであり、第１〜第５のグループＧＲＰ１〜ＧＲＰ５により並列的に駆動される。
【００８９】
図１２に示すように、１Ｈ（Ｂ１）期間においては、１本の走査ライン１０４−１９３に対して走査パルスＳＰ１９３が印加される。すなわち、１Ｈ（Ｂ１）期間においては、１本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ２）期間においては、１本の走査ライン１０４−１９４に対して走査パルスＳＰ１９４が印加される。すなわち、次の１Ｈ（Ｂ２）期間においても、１本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ３）期間においては、５本の走査ライン１０４−１９５、１０４−２０１、１０４−２０７、１０４−２１３、および１０４−２１９に対して走査パルスＳＰ１９５、ＳＰ２０１、ＳＰ２０７、ＳＰ２１３、およびＳＰ２１９が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ３）期間においては、５本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ４）期間においては、５本の走査ライン１０４−１９６、１０４−２０２、１０４−２０８、１０４−２１４、および１０４−２２０に対して走査パルスＳＰ１９６、ＳＰ２０２、ＳＰ２０８、ＳＰ２１４、およびＳＰ２２０が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ４）期間においても、５本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ５）期間においては、４本の走査ライン１０４−１９７、１０４−２０３、１０４−２０９、および１０４−２１５（図１２ではダミーも含めて５本）に対して走査パルスＳＰ１９７、ＳＰ２０３、ＳＰ２０９、およびＳＰ２１５が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ５）期間においては、４本（ダミー分を含めれば５本）の走査ラインが選択駆動される。
次の１Ｈ（Ｂ６）期間においては、４本の走査ライン１０４−１９８、１０４−２０４、１０４−２１０、および１０４−２１６（図１２ではダミーも含めて５本）に対して走査パルスＳＰ１９８、ＳＰ２０４、ＳＰ２１０、およびＳＰ２１６が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ６）期間においては、４本（ダミー分を含めれば５本）の走査ラインが選択駆動される。
次の１Ｈ（Ｂ７）期間においては、４本の走査ライン１０４−１９９、１０４−２０５、１０４−２１１、および１０４−２１７に対して走査パルスＳＰ１９９、ＳＰ２０５、ＳＰ２１１、およびＳＰ２１７が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ７）期間においては、４本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ８）期間においては、４本の走査ライン１０４−２００、１０４−２０６、１０４−２１２、および１０４−２１８に対して走査パルスＳＰ２００、ＳＰ２０６、ＳＰ２１２、およびＳＰ２１８が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ８）期間においては、４本の走査ラインが選択駆動される。
【００９０】
このように、垂直駆動回路１０２においては、垂直スタートパルスＶＳＴを複数（本実施形態では５）のグループに分割して、同時に選択駆動する走査ラインを最高５本として、８Ｈ（Ｂ１〜Ｂ８）期間で２８ライン分の黒マスク用黒信号を書き込むように駆動制御される。
【００９１】
このとき、水平駆動回路１０３においては、ワイド表示用に映像信号Ｖｓｉｇを黒信号とし、Ｖｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ライン１０５−１〜１０５−ｎとをそれぞれ作動的に接続する複数のスイッチが順番にオンされる。これにより、黒信号Ｖｓｉｇが垂直駆動回路１０２によって選択的に駆動される有効画素部１０１の上部側の複数の画素回路に書き込まれる。
【００９２】
具体的には、最初の１Ｈ（Ｂ１）期間に１本の走査ライン１０４−１９３に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ２）期間に１本の走査ライン１０４−１９４に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ３）期間に５本の走査ライン１０４−１９５、１０４−２０１、１０４−２０７、１０４−２１３、および１０４−２１９に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ４）期間に５本の走査ライン１０４−１９６、１０４−２０２、１０４−２０８、１０４−２１４、および１０４−２２０に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ５）期間に４本の走査ライン１０４−１９７、１０４−２０３、１０４−２０９、および１０４−２１５に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ６）期間に４本の走査ライン１０４−１９８、１０４−２０４、１０４−２１０、および１０４−２１６に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ７）期間に４本の走査ライン１０４−１９９、１０４−２０５、１０４−２１１、および１０４−２１７に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ８）期間に４本の走査ライン１０４−２００、１０４−２０６、１０４−２１２、および１０４−２１８に対して接続されている複数の画素回路に黒信号が書き込まれる。
【００９３】
すなわち、図１０（Ｆ）に示すように、８Ｈ（Ｂ１〜Ｂ８）期間で２８ライン分の黒マスク領域に対する黒信号の書き込みが行われる。
【００９４】
以上の動作が繰り返されて、ワイド表示が行われる。
【００９５】
次に、ワイド表示モードであって上下反転転送モード時の動作を、図１２に関連付けて説明する。
【００９６】
ワイド表示モードであって上下反転モード時には、ワイド信号ｗｄがハイレベルで供給ラインＴＭＬ３から、その反転信号ｘｗｄがローレベルで供給ラインＴＭＬ４から、ダウン信号ｄｎがローレベルで供給ラインＴＭＬ５から、その反転信号ｘｄｎがハイレベルで供給ラインＴＭＬ６から、上部側のワイドおよびダウンスイッチ群１０２２および下部側のワイドおよびダウンスイッチ群１０２２に供給される。
その結果、ワイドおよびダウンスイッチ群１０２２，１０２４における、第１および第２の転送ラインＴＭＬ１，ＴＭＬ２に配置されたＡ−ＳＷはオフ状態、Ｂ−ＳＷはオン状態、Ｃ−ＳＷはオフ状態、Ｄ−ＳＷはオフ状態、Ｅ−ＳＷはオフ状態、Ｆ−ＳＷはオン状態に保持される。
また、供給ラインＴＭＬ５のローレベルのダウン信号ｄｎおよび供給ラインＴＭＬ６のハイレベルのダウン信号の反転信号ｘｄｎは、ダウンスイッチ群１０２３に供給される。
その結果、ダウンスイッチ群１０２３における第１および第２の転送ラインＴＭＬ１，ＴＭＬ２に配置されたＡ−ＳＷはオフ状態、Ｂ−ＳＷはオン状態に保持される。
そして、垂直スタートパルスＶＳＴが下部側ワイドおよびダウンスイッチ群１０２４に対してそのダミー部側から（初段部から）入力される。
【００９７】
このような状態において、下部側のダウンおよびワイドスイッチ群１０２４においては、ワイド信号ｗｄをハイレベルで受け、ダウン信号ｄｎをハイレベルで受けると、ワイドおよびダウンスイッチとして機能し、垂直スタートパルスＶＳＴが第１のグループＧＲＰ１〜第５のグループに並列的に分配される。具体的には、図１２に示すように、第２２０番目、第２１８番目、第２１２番目、第２０６番目、および第２００番目のシフトレジスタＶＳＴ２２０、ＶＳＲ２１８、ＶＳＲ２１２、ＶＳＲ２０６、およびＶＳＲ２００に並列的に分配される。
各分割グループ毎に、有効画素部１０１の下部側から上部側に向かって順番に、同じく下部側から上部側に向かって配列されたシフトレジスタＶＳＲ２１９、ＶＳＲ２１７〜ＶＳＲ２１３、ＶＳＲ２１１〜ＶＳＲ２０７、ＶＳＲ２０５〜ＶＳＲ２０１、およびＶＳＲ１９９〜ＶＳＲ１９３に順次に入力される。第１９３番面のシフトレジスタＶＳＲ１９３に入力された後、垂直スタートパルスＶＳＴは、次段のダウンスイッチ群１０２３に転送される。
【００９８】
下部側のダウンおよびワイドスイッチ群１０２４に対応したシフトレジスタＶＳＴ２２０〜ＶＳＴ１９３においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【００９９】
ゲートバッファ群１０２５においては、各走査ライン１０４−２２０〜１０４−１９３が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−２２０〜１０４−１９３に印加される。
この場合、ワイド表示モードであり、第１〜第５のグループＧＲＰ１〜ＧＲＰ５により並列的に駆動される。
【０１００】
図１２に示すように、最初の１Ｈ（Ａ１）期間においては、５本の走査ライン１０４−２２０、１０４−２１８、１０４−２１２、１０４−２０６、および１０４−２００に対して走査パルスＳＰ２２０、ＳＰ２１８、ＳＰ２１２、ＳＰ２０６、およびＳＰ２００が同時並列的に印加される。すなわち、最初の１Ｈ（Ａ１）期間においては、５本の走査ラインが選択駆動される。
次の１Ｈ（Ａ２）期間においては、５本の走査ライン１０４−２１９、１０４−２１７、１０４−２１１、１０４−２０５、および１０４−１９９に対して走査パルスＳＰ２１９、ＳＰ２１７、ＳＰ２１１、ＳＰ２０５、およびＳＰ１９９が同時並列的に印加される。すなわち、次の１Ｈ（Ａ２）期間においても、５本の走査ラインが選択駆動される。
次の１Ｈ（Ａ３）期間においては、４本の走査ライン１０４−２１６、１０４−２１０、１０４−２０４、および１０４−１９８に対して走査パルスＳＰ２１６、ＳＰ２１０、ＳＰ２０４、およびＳＰ１９８が同時並列的に印加される。すなわち、次の１Ｈ（Ａ３）期間においては、４本の走査ラインが選択駆動される。
次の１Ｈ（Ａ４）期間においては、４本の走査ライン１０４−２１５、１０４−２０９、１０４−２０３、および１０４−１９７に対して走査パルスＳＰ２１５、ＳＰ２０９、ＳＰ２０３、およびＳＰ１９７が同時並列的に印加される。すなわち、次の１Ｈ（Ａ４）期間においても、４本の走査ラインが選択駆動される。
次の１Ｈ（Ａ５）期間においては、４本の走査ライン１０４−２１４、１０４−２０８、１０４−２０２、および１０４−１９６に対して走査パルスＳＰ２１４、ＳＰ２０８、ＳＰ２０２、およびＳＰ１９６が同時並列的に印加される。すなわち、次の１Ｈ（Ａ５）期間においても、４本の走査ラインが選択駆動される。
次の１Ｈ（Ａ６）期間においては、４本の走査ライン１０４−２１３、１０４−２０７、１０４−２０１、および１０４−１９５に対して走査パルスＳＰ２１３、ＳＰ２０７、ＳＰ２０１、およびＳＰ１９５が同時並列的に印加される。すなわち、次の１Ｈ（Ａ６）期間においても、４本の走査ラインが選択駆動される。
次の１Ｈ（Ａ７）期間においては、１本の走査ライン１０４−１９４に対して走査パルスＳＰ１９４が印加される。すなわち、次の１Ｈ（Ａ７）期間においては、１本の走査ラインが選択駆動される。
次の１Ｈ（Ａ８）期間においては、１本の走査ライン１０４−１９３に対して走査パルスＳＰ１９３が印加される。すなわち、次の１Ｈ（Ａ８）期間においても、１本の走査ラインが選択駆動される。
【０１０１】
このように、垂直駆動回路１０２においては、垂直スタートパルスＶＳＴを複数（本実施形態では５）のグループに分割して、同時に選択駆動する走査ラインを最高５本として、８Ｈ期間で２８ライン分の黒マスク用黒信号を書き込むように駆動制御される。
【０１０２】
このとき、水平駆動回路１０３においては、ワイド表示用に映像信号Ｖｓｉｇを黒信号とし、Ｖｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ライン１０５−１〜１０５−ｎとをそれぞれ作動的に接続する複数のスイッチが順番にオンされる。これにより、黒信号Ｖｓｉｇが垂直駆動回路１０２によって選択的に駆動される有効画素部１０１の上部側の複数の画素回路に書き込まれる。
【０１０３】
具体的には、最初の１Ｈ（Ａ１）期間に５本の走査ライン１０４−２２０、１０４−２１８、１０４−２１２、１０４−２０６、および１０４−２００に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ２）期間に５本の走査ライン１０４−２１９、１０４−２１７、１０４−２１１、１０４−２０５、および１０４−１９９に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ３）期間に４本の走査ライン１０４−２１６、１０４−２１０、１０４−２０４、および１０４−１９８に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ４）期間に４本の走査ライン１０４−２１５、１０４−２０９、１０４−２０３、および１０４−１９７に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ５）期間に４本の走査ライン１０４−２１４、１０４−２０８、１０４−２０２、および１０４−１９６に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ６）期間に４本の走査ライン１０４−２１３、１０４−２０７、１０４−２０１、および１０４−１９５に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ７）期間に１本の走査ライン１０４−１９４に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ａ８）期間に１本の走査ライン１０４−１９３に対して接続されている複数の画素回路に黒信号が書き込まれる。
【０１０４】
すなわち、図１２に示すように、８Ｈ（Ａ１〜Ａ８）期間で２８ライン分の黒マスク領域に対する黒信号の書き込みが行われる。
【０１０５】
垂直駆動回路１０２において、垂直スタートパルスＶＳＴがワイドおよびダウンスイッチ群１０２２から転送されたワイドスイッチ群１０２３では、ワイド信号ｗｄの供給レベルにかかわりなく、ローレベルのダウン信号ｄｎに応じて、垂直スタートパルスＶＳＴが第１の転送ラインＴＭＬ１と第２の転送ラインＴＭＬ２に配置されたＢ−ＳＷを交互に転送させながら上下反転転送され、対応するシフトレジスタＶＳＲ１９２〜ＶＳＲ２９に順にシフトインされ、第２９番面のシフトレジスタＶＳＲ２９に入力された後、垂直スタートパルスＶＳＴは、次段の上部側のワイドおよびダウンスイッチ群１０２２に転送される。
【０１０６】
ワイドスイッチ群１０２３に対応したシフトレジスタＶＳＴ１９２〜ＶＳＴ２９においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【０１０７】
ゲートバッファ群１０２５においては、各走査ライン１０４−１９２〜１０４−２９が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−１９２〜１０４−２９に順次に印加される。
【０１０８】
このとき、水平駆動回路１０３においては、水平シフトレジスタ群１０３１に対して、図１０（Ｄ）に示すような水平スタートパルスＨＳＴが与えられると、水平クロックＨＣＫ（または互いに逆相の水平クロックＨＣＫ，ＸＨＣＫ）に同期してシフト動作が行われ、各シフトレジスタからは水平クロックに同期したサンプルパルスが順次出力される。
そして、水平サンプリングスイッチ群１０３３においては、水平シフトレジスタ群１０３１により順次に供給されるサンプルパルスを受けて、映像信号Ｖｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ライン１０５−１〜１０５−ｎとをそれぞれ作動的に接続する複数のスイッチが順にオンされて、映像信号Ｖｓｉｇが順次サンプリングされて、各信号ライン１０５−１〜１０５−ｎに供給される。
そして、各走査ライン１０４−１９２〜１０４−２９に接続されたｎ個の画素回路に対して映像信号が順に書き込まれていき、有効画素部１０１の中央部にアスペクト比が１６：９の映像表示が行われる。
【０１０９】
垂直駆動回路１０２において、垂直スタートパルスＶＳＴがダウンスイッチ群１０２３から転送された上部側のワイドおよびダウンスイッチ群１０２２では、ワイド信号ｗｄをハイレベルで受け、ダウン信号ｄｎをローレベルで受けると、ワイドおよびダウンスイッチとして機能し、垂直スタートパルスＶＳＴが第２８番目のシフトレジスタＶＳＲ２８、次に、第２７番目のシフトレジスタＶＳＲ２７に入力され、次に、第１のグループＧＲＰ１〜第５のグループＧＲＰ５に並列的に分配される。具体的には、図１２に示すように、第２６番目、第２０番目、第１４番目、第８番目、および第２番目のシフトレジスタＶＳＴ２６、ＶＳＲ２０、ＶＳＲ１４、ＶＳＲ８、およびＶＳＲ２に並列的に分配される。
各分割グループ毎に、有効画素部１０１の下部側から上部側に向かって順番に、同じく下部側から上部側に向かって配列されたシフトレジスタＶＳＲ２５〜ＶＳＲ２１、ＶＳＲ１９〜ＶＳＲ１５、ＶＳＲ１３〜ＶＳＲ９、ＶＳＲ７〜ＶＳＲ３、およびＶＳＲ１に順次に入力される。
【０１１０】
上部側のダウンおよびワイドスイッチ群１０２２に対応したシフトレジスタＶＳＴ２８〜ＶＳＴ１においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【０１１１】
ゲートバッファ群１０２５においては、各走査ライン１０４−１９３〜１０４−２２０が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−１９３〜１０４−２２０に印加される。
この場合、ワイド表示モードであり、第１〜第５のグループＧＲＰ１〜ＧＲＰ５により並列的に駆動される。
【０１１２】
図１２に示すように、１Ｈ（Ｂ１）期間においては、１本の走査ライン１０４−２８に対して走査パルスＳＰ２８が印加される。すなわち、１Ｈ（Ｂ１）期間においては、１本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ２）期間においては、１本の走査ライン１０４−２７に対して走査パルスＳＰ２７が印加される。すなわち、次の１Ｈ（Ｂ２）期間においても、１本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ３）期間においては、５本の走査ライン１０４−２６、１０４−２０、１０４−１４、１０４−８、および１０４−２に対して走査パルスＳＰ２６、ＳＰ２０、ＳＰ１４、ＳＰ８、およびＳＰ２が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ３）期間においては、５本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ４）期間においては、５本の走査ライン１０４−２５、１０４−１９、１０４−１３、１０４−７、および１０４−１に対して走査パルスＳＰ２５、ＳＰ１９、ＳＰ１３、ＳＰ７、およびＳＰ１が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ４）期間においても、５本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ５）期間においては、４本の走査ライン１０４−２４、１０４−１８、１０４−１２、および１０４−６（図１２ではダミーも含めて５本）に対して走査パルスＳＰ２４、ＳＰ１８、ＳＰ１２、およびＳＰ６が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ５）期間においては、４本（ダミー分を含めれる５本）の走査ラインが選択駆動される。
次の１Ｈ（Ｂ６）期間においては、４本の走査ライン１０４−２３、１０４−１７、１０４−１１、および１０４−５（図１２ではダミーも含めて５本）に対して走査パルスＳＰ２３、ＳＰ１７、ＳＰ１１、およびＳＰ５が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ６）期間においては、４本（ダミー分を含めれる５本）の走査ラインが選択駆動される。
次の１Ｈ（Ｂ７）期間においては、４本の走査ライン１０４−２２、１０４−１６、１０４−１０、および１０４−４に対して走査パルスＳＰ２２、ＳＰ１６、ＳＰ１０、およびＳＰ４が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ７）期間においては、４本の走査ラインが選択駆動される。
次の１Ｈ（Ｂ８）期間においては、４本の走査ライン１０４−２１、１０４−１５、１０４−９、および１０４−３に対して走査パルスＳＰ２１、ＳＰ１５、ＳＰ９、およびＳＰ３が同時並列的に印加される。すなわち、次の１Ｈ（Ｂ８）期間においては、４本の走査ラインが選択駆動される。
【０１１３】
このように、垂直駆動回路１０２においては、垂直スタートパルスＶＳＴを複数（本実施形態では５）のグループに分割して、同時に選択駆動する走査ラインを最高５本として、８Ｈ（Ｂ１〜Ｂ８）期間で２８ライン分の黒マスク用黒信号を書き込むように駆動制御される。
【０１１４】
このとき、水平駆動回路１０３においては、ワイド表示用に映像信号Ｖｓｉｇを黒信号Ｐとし、Ｖｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ライン１０５−１〜１０５−ｎとをそれぞれ作動的に接続する複数のスイッチが順番にオンされる。これにより、黒信号Ｖｓｉｇが垂直駆動回路１０２によって選択的に駆動される有効画素部１０１の上部側の複数の画素回路に書き込まれる。
【０１１５】
具体的には、最初の１Ｈ（Ｂ１）期間に１本の走査ライン１０４−２８に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ２）期間に１本の走査ライン１０４−２７に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ３）期間に５本の走査ライン１０４−２６、１０４−２０、１０４−１４、１０４−８、および１０４−２に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ４）期間に５本の走査ライン１０４−２５、１０４−１９、１０４−１３、１０４−７、および１０４−１に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ５）期間に４本の走査ライン１０４−２４、１０４−１８、１０４−１２、および１０４−６に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ６）期間に４本の走査ライン１０４−２３、１０４−１７、１０４−１１、および１０４−５に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ７）期間に４本の走査ライン１０４−２２、１０４−１６、１０４−１０、および１０４−４に対して接続されている複数の画素回路に黒信号が書き込まれ、次の１Ｈ（Ｂ８）期間に４本の走査ライン１０４−２１、１０４−１５、１０４−９、および１０４−３に対して接続されている複数の画素回路に黒信号が書き込まれる。
【０１１６】
すなわち、図１０（Ｆ）に示すように、８Ｈ（Ｂ１〜Ｂ８）期間で２８ライン分の黒マスク領域に対する黒信号の書き込みが行われる。
【０１１７】
以上の動作が繰り返されて、ワイド表示が行われる。
【０１１８】
次に、ノーマル表示モードであって正転送モード時の動作について図１３に関連付けて説明する。
【０１１９】
ノーマル表示モードであって正転送モード時においては、ワイド信号ｗｄがローレベルで供給ラインＴＭＬ３から、その反転信号ｘｗｄがハイレベルで供給ラインＴＭＬ４から、ダウン信号ｄｎがハイレベルで供給ラインＴＭＬ５から、その反転信号ｘｄｎがローレベルで供給ラインＴＭＬ６から、上部側のワイドおよびダウンスイッチ群１０２２および下部側のワイドおよびダウンスイッチ群１０２２に供給される。
その結果、ワイドおよびダウンスイッチ群１０２２，１０２４における、第１および第２の転送ラインＴＭＬ１，ＴＭＬ２に配置されたＡ−ＳＷはオン状態、Ｂ−ＳＷはオフ状態、Ｃ−ＳＷはオン状態、Ｄ−ＳＷはオフ状態、Ｅ−ＳＷはオフ状態、Ｆ−ＳＷはオフ状態に保持される。
また、供給ラインＴＭＬ５のハイレベルのダウン信号ｄｎおよび供給ラインＴＭＬ６のローレベルのダウン信号の反転信号ｘｄｎは、ダウンスイッチ群１０２３に供給される。
その結果、ダウンスイッチ群１０２３における第１および第２の転送ラインＴＭＬ１，ＴＭＬ２に配置されたＡ−ＳＷはオン状態、Ｂ−ＳＷはオフ状態に保持される。
そして、垂直スタートパルスＶＳＴが上部側ワイドおよびダウンスイッチ群１０２２に対してそのダミー部側から（初段部から）入力される。
【０１２０】
このような状態において、上部側のダウンおよびワイドスイッチ群１０２２においては、ワイド信号ｗｄをローレベルで受け、ダウン信号ｄｎをハイレベルで受けると、ダウンスイッチとして機能し、図１３に示すように、垂直スタートパルスＶＳＴが有効画素部１０１の上部側から下部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタＶＳＲ１〜ＶＳＲ２８に順次に入力される。第２８番面のシフトレジスタＶＳＲ２８に入力された後、垂直スタートパルスＶＳＴは、次段のダウンスイッチ群１０２３に転送される。
【０１２１】
上部側のダウンおよびワイドスイッチ群１０２２に対応したシフトレジスタＶＳＴ１〜ＶＳＴ２８においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【０１２２】
ゲートバッファ群１０２５においては、各走査ライン１０４−１〜１０４−２８が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−１〜１０４−２８に印加される。
【０１２３】
垂直駆動回路１０２において、垂直スタートパルスＶＳＴがワイドおよびダウンスイッチ群１０２２から転送されたダウンスイッチ群１０２３では、ワイド信号ｗｄの供給レベルにかかわりなく、ハイレベルのダウン信号ｄｎに応じて、垂直スタートパルスＶＳＴが第１の転送ラインＴＭＬ１と第２の転送ラインＴＭＬ２に配置されたＡ−ＳＷを交互に転送させながら正転送され、対応するシフトレジスタＶＳＲ２９〜ＶＳＲ１９２に順にシフトインされ、第１９２番面のシフトレジスタＶＳＲ１９２に入力された後、垂直スタートパルスＶＳＴは、次段の下部側のワイドおよびダウンスイッチ群１０２４に転送される。
【０１２４】
ダウンスイッチ群１０２３に対応したシフトレジスタＶＳＴ２９〜ＶＳＴ１９２においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【０１２５】
ゲートバッファ群１０２５においては、各走査ライン１０４−２９〜１０４−１９２が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−２９〜１０４−１９２に順次に印加される。
【０１２６】
垂直スタートパルスＶＳＴがダウンスイッチ群１０２３から転送されたワイドおよびダウンスイッチ群１０２４においては、ワイド信号ｗｄをローレベルで受け、ダウン信号ｄｎをハイレベルで受けると、ダウンスイッチとして機能し、垂直スタートパルスＶＳＴが有効画素部１０１の上部側から下部側に向かって順番に、同じく上部側から下部側に向かって配列されたシフトレジスタＶＳＲ１９３〜ＶＳＲ２２０に順次に入力される。
【０１２７】
下部側のダウンおよびワイドスイッチ群１０２４に対応したシフトレジスタＶＳＴ１９３〜ＶＳＴ２２０においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【０１２８】
ゲートバッファ群１０２５においては、各走査ライン１０４−１９３〜１０４−２２０が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−１９３〜１０４−２２０に印加される。
【０１２９】
このとき、水平駆動回路１０３においては、水平シフトレジスタ群１０３１に対して、図１０（Ｄ）に示すような水平スタートパルスＨＳＴが与えられると、水平クロックＨＣＫ（または互いに逆相の水平クロックＨＣＫ，ＸＨＣＫ）に同期してシフト動作が行われ、各シフトレジスタからは水平クロックに同期したサンプルパルスが順次出力される。
そして、水平サンプリングスイッチ群１０３３においては、水平シフトレジスタ群１０３１により順次に供給されるサンプルパルスを受けて、映像信号Ｖｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ライン１０５−１〜１０５−ｎとをそれぞれ作動的に接続する複数のスイッチが順にオンされて、映像信号Ｖｓｉｇが順次サンプリングされて、各信号ライン１０５−１〜１０５−ｎに供給される。
そして、各走査ライン１０４−１〜１０４−２２０に接続されたｎ個の画素回路に対して映像信号が順に書き込まれていき、有効画素部１０１の全体にアスペクト比が４：３の映像表示が行われる。
【０１３０】
以上の動作が繰り返されて、ノーマル表示が行われる。
【０１３１】
次に、ノーマル表示モードであって上下反転転送モード時の動作について説明する。
【０１３２】
ノーマル表示モードであって上下反転転送モード時においては、ワイド信号ｗｄがローレベルで供給ラインＴＭＬ３から、その反転信号ｘｗｄがハイレベルで供給ラインＴＭＬ４から、ダウン信号ｄｎがローレベルで供給ラインＴＭＬ５から、その反転信号ｘｄｎがハイレベルで供給ラインＴＭＬ６から、上部側のワイドおよびダウンスイッチ群１０２２および下部側のワイドおよびダウンスイッチ群１０２２に供給される。
その結果、ワイドおよびダウンスイッチ群１０２２，１０２４における、第１および第２の転送ラインＴＭＬ１，ＴＭＬ２に配置されたＡ−ＳＷはオフ状態、Ｂ−ＳＷはオン状態、Ｃ−ＳＷはオフ状態、Ｄ−ＳＷはオン状態、Ｅ−ＳＷはオフ状態、Ｆ−ＳＷはオフ状態に保持される。
また、供給ラインＴＭＬ５のローレベルのダウン信号ｄｎおよび供給ラインＴＭＬ６のハイレベルのダウン信号の反転信号ｘｄｎは、ダウンスイッチ群１０２３に供給される。
その結果、ダウンスイッチ群１０２３における第１および第２の転送ラインＴＭＬ１，ＴＭＬ２に配置されたＡ−ＳＷはオフ状態、Ｂ−ＳＷはオン状態に保持される。
そして、垂直スタートパルスＶＳＴが下部側ワイドおよびダウンスイッチ群１０２４に対してそのダミー部側から（初段部から）入力される。
【０１３３】
このような状態において、下部側のダウンおよびワイドスイッチ群１０２４においては、ワイド信号ｗｄをローレベルで受け、ダウン信号ｄｎをローレベルで受けると、ダウンスイッチとして機能し、垂直スタートパルスＶＳＴが有効画素部１０１の下部側から上部側に向かって順番に、同じく下部側から上部側に向かって配列されたシフトレジスタＶＳＲ２２０〜ＶＳＲ１９３に順次に入力される。第１９３番面のシフトレジスタＶＳＲ１９３に入力された後、垂直スタートパルスＶＳＴは、次段のダウンスイッチ群１０２３に転送される。
【０１３４】
上部側のダウンおよびワイドスイッチ群１０２４に対応したシフトレジスタＶＳＴ２２０〜ＶＳＴ１９３においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【０１３５】
ゲートバッファ群１０２５においては、各走査ライン１０４−１〜１０４−２８が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−２２０〜１０４−１９３に印加される。
【０１３６】
垂直駆動回路１０２において、垂直スタートパルスＶＳＴがワイドおよびダウンスイッチ群１０２４から転送されたダウンスイッチ群１０２３では、ワイド信号ｗｄの供給レベルにかかわりなく、ローレベルのダウン信号ｄｎに応じて、垂直スタートパルスＶＳＴが第１の転送ラインＴＭＬ１と第２の転送ラインＴＭＬ２に配置されたＢ−ＳＷを交互に転送させながら正転送され、対応するシフトレジスタＶＳＲ１９２〜ＶＳＲ２９に順にシフトインされ、第２９番面のシフトレジスタＶＳＲ２９に入力された後、垂直スタートパルスＶＳＴは、次段の上部側のワイドおよびダウンスイッチ群１０２２に転送される。
【０１３７】
ダウンスイッチ群１０２３に対応したシフトレジスタＶＳＴ１９２〜ＶＳＴ２９においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【０１３８】
ゲートバッファ群１０２５においては、各走査ライン１０４−１９２〜１０４−２９が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−１９２〜１０４−２９に順次に印加される。
【０１３９】
垂直スタートパルスＶＳＴがダウンスイッチ群１０２３から転送されたワイドおよびダウンスイッチ群１０２２においては、ワイド信号ｗｄをローレベルで受け、ダウン信号ｄｎをハイレベルで受けると、ダウンスイッチとして機能し、垂直スタートパルスＶＳＴが有効画素部１０１の下部側から上部側に向かって順番に、同じく下部側から上部側に向かって配列されたシフトレジスタＶＳＲ２８〜ＶＳＲ１に順次に入力される。
【０１４０】
上部側のダウンおよびワイドスイッチ群１０２２に対応したシフトレジスタＶＳＴ２８〜ＶＳＴ１においては、垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給されて、垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して、垂直クロックＶＣＫの半クロック分シフト動作が行われ、ゲートバッファ群１０２５の対応するゲートバッファに出力される。
【０１４１】
ゲートバッファ群１０２５においては、各走査ライン１０４−２８〜１０４−１が接続された各ゲートバッファＧＢにイネーブル信号ｅｎおよび第１または第２の転送ラインＴＭＬ１，ＴＭＬ２を転送される垂直スタートパルスＶＳＴ、および対応するシフトレジスタＶＳＲの出力信号が供給され、これらが３入力ＡＮＤ回路に入力される。さらにＡＮＤ回路の出力はバッファＢに入力され、その出力が走査パルスＳＰとして、所定期間だけ接続されている走査ライン１０４−２８〜１０４−１に印加される。
【０１４２】
このとき、水平駆動回路１０３においては、水平シフトレジスタ群１０３１に対して、図１０（Ｄ）に示すような水平スタートパルスＨＳＴが与えられると、水平クロックＨＣＫ（または互いに逆相の水平クロックＨＣＫ，ＸＨＣＫ）に同期してシフト動作が行われ、各シフトレジスタからは水平クロックに同期したサンプルパルスが順次出力される。
そして、水平サンプリングスイッチ群１０３３においては、水平シフトレジスタ群１０３１により順次に供給されるサンプルパルスを受けて、映像信号Ｖｓｉｇの供給ラインと画素部１０１の画素列に対応して配列された信号ライン１０５−１〜１０５−ｎとをそれぞれ作動的に接続する複数のスイッチが順にオンされて、映像信号Ｖｓｉｇが順次サンプリングされて、各信号ライン１０５−１〜１０５−ｎに供給される。
そして、各走査ライン１０４−２２０〜１０４−１に接続されたｎ個の画素回路に対して映像信号が順に書き込まれていき、有効画素部１０１の全体にアスペクト比が４：３の映像表示が行われる。
【０１４３】
以上の動作が繰り返されて、ノーマル表示が行われる。
【０１４４】
以上説明したように、本実施形態によれば、垂直駆動回路１０２に、ノーマル表示時には、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１０４−１〜１０４−ｍに接続された各画素回路ＰＸＬＣを１行単位で順次選択する処理を行い、ワイド表示時には、有効画素部１０１に配線された走査ラインのうち、中央部の複数走査ラインを除く上下複数の走査ラインをそれぞれ複数のグループ（たとえば、１グループは、４あるいは５走査ラインを含む）に分割して、各分割グループに垂直スタートパルスＶＳＴを並列的に分配して、分割グループ毎に走査ラインを順次に駆動し、たとえば８Ｈ期間で２８走査ライン分の黒マスク書き込みを行わせ、黒マスク表示を行わせるワイドおよびダウンスイッチ群１０２２，１０２４を設け、正転送モードと上下反転転送モードとの切り換えは転送スイッチの切り換えのみで対応可能であることから、転送スイッチを付加するのみ、専用回路を設ける必要もなく、回路構成および制御の簡単化を図れ、しかも、画質の劣化を招くことなく、低消費電力化を実現することができる利点がある。
【０１４５】
なお、ワイド表示時において垂直スタートパルスＶＳＴを並列的に分配する方法は、上述した実施形態に限定されるものではなく、種々の態様が可能である。たとえば図１４（Ａ）〜（Ｃ）に示すように、６つのグループに分割して最大６本の走査ラインを同時に選択駆動する方法や、図１５（Ａ）〜（Ｃ）に示すように、５つのグループに分割し、グループ内で担当する走査ラインの本数を平均的に割り当てる方法等の適宜適用することが可能である。この場合、Ａ−ＳＷ〜Ｆ−ＳＷの配置位置を適宜選択配置することにより簡単に対応することが可能である。
【０１４６】
なお、上記実施形態では、液晶表示装置にアナログ映像信号を入力とし、これをラッチした後アナログ映像信号を点順次にて各画素に書き込むアナログインターフェース駆動回路を搭載した液晶表示装置に適用した場合について説明したが、ディジタル映像信号を入力とし、セレクタ方式にて線順次にて画素に映像信号を書き込む駆動回路を搭載した液晶表示装置にも、同様に適用可能である。
【０１４７】
また、上記実施形態においては、各画素の表示エレメント（電気光学素子）として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとしてエレクトロルミネッセンス（ＥＬ:electroluminescence）素子を用いたアクティブマトリクス型ＥＬ表示装置など、水平駆動回路にクロックドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置全般に適用可能である。
点順次駆動方式としては、周知の１Ｈ反転駆動方式やドット反転駆動方式の外に、映像信号を書き込んだ後の画素配列において、画素の極性が隣り合う左右の画素で同極性となり、かつ上下の画素で逆極性となるように、隣り合う画素列間で奇数行離れた２行、たとえば上下の２行の画素に互いに逆極性の映像信号を同時に書き込むいわゆるドットライン反転駆動方式などがある。
以上説明した実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置は、直視型映像表示装置（液晶モニタ、液晶ビューファインダ）、投射型液晶表示装置（液晶プロジェクタ）の表示パネル、すなわちＬＣＤ(liquid crystal display)パネルとして用いることが可能である。
【０１４８】
【発明の効果】
以上説明したように、本発明によれば、回路構成および制御の簡単化を図れ、しかも、画質の劣化を招くことなく、低消費電力化を実現することができる利点がある。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す図である。
【図２】図１の回路の画素部の具体的な構成例を示す回路図である。
【図３】ワイド表示時において、表示領域、第１および第２のマスク領域に割り当てられる走査ラインについての具体例を示す図である。
【図４】本発明に係るスイッチ回路を構成する上部側のダウンおよびワイドスイッチ群の具体的な構成例について説明するための図である。
【図５】本発明に係るスイッチ回路を構成する上部側のダウンおよびワイドスイッチ群、ダウンスイッチ群、および下部側のダウンおよびワイドスイッチ群を構成する各転送スイッチの構成例を示す回路図である。
【図６】４つの表示モードと、ワイド信号およびダウン信号の設定レベル、並びに各Ａ−ＳＷ〜Ｆ−ＳＷのオン（ＯＮ）・オフ（ＯＦＦ）状態を示す図である。
【図７】本実施形態に係る垂直駆動回路の具体的な回路構成を示す図である。
【図８】図１の回路を主要信号のタイミングチャートである。
【図９】ワイド表示モード時であって正転送モード時の上部側のワイドおよびダウンスイッチ群およびダウンスイッチ群の動作状態を示す図である。
【図１０】ワイド表示モード時の主要な信号のタイミングチャートであって、（Ａ）は垂直スタートパルスＶＳＴを、（Ｂ）は垂直クロックＶＣＫを、（Ｃ）は映像信号Ｖｓｉｇの反転信号ＦＲＰを、（Ｄ）は水平スタートパルスＨＳＴを、（Ｅ）はワイド信号ｗｄを、（Ｆ）は映像信号Ｖｓｉｇをそれぞれ示す図である。
【図１１】ワイド表示モード時であって正転送モード時のワイド黒マスク処理の所定工程を示す図であって、（Ａ）は上部側のワイドおよびダウンスイッチング群１０２２のワイド黒マスク処理の所定工程を示し、（Ｂ）は下部側のワイドおよびダウンスイッチング群１０２４のワイド黒マスク処理の所定工程をそれぞれ示す図である。
【図１２】ワイド表示モード時であって正転送モード時または上下反転転送モード時の１Ｈ期間毎に駆動される走査ラインを対応付けて示す図である。
【図１３】本実施形態に係るノーマル表示時の動作を説明するための図である。
【図１４】ワイド表示時において垂直スタートパルスＶＳＴを並列的に分配する他の方法を説明するための図である。
【図１５】ワイド表示時において垂直スタートパルスＶＳＴを並列的に分配するさらに他の方法を説明するための図である。
【図１６】従来のアクティブマトリクス型表示装置の構成例を示す回路図である。
【図１７】図１６の回路の主要信号のタイミングチャートである。
【符号の説明】
１００１，１００Ａ…液晶表示装置、１０１…有効画素部、１０１１…表示領、１０１２…第１のマスク領域、１０１３…第２のマスク領域、１０２…垂直駆動回路（ＶＤＲＶ）、１０２１…垂直シフトレジスタ群（ＶＳ／Ｒ）、１０２２…上部側のダウンおよびワイドスイッチ群（ＤＷＮ＋ＷＩＤＥ ＳＷ）、１０２３…中央部のダウンスイッチ群（ＤＷＮ・ＳＷ）、１０２４…下部側のダウンおよびワイドスイッチ群（ＤＷＮ＋ＷＩＤＥ ＳＷ）、１０２５…ゲートバッファ群（ＧＴＢＵＦ）１０２５、１０３…水平駆動回路（ＨＤＲＶ）、１０３１…水平シフトレジスタ群（ＨＳ／Ｒ）、１０３２…プリチャージスイッチ群（ＰＳＷ）、１０３３…水平サンプリングスイッチ群（ＨＳＷ）、１０３４…切り換えスイッチ群（ＲＧＴ・ＳＷ）、１０４−１〜１０４−ｍ…走査ライン、１０５−１〜１０５−ｎ…信号ライン、１０６…ＶＣＯＭ供給ライン、ＰＸＬＣ…画素回路、ＴＦＴ１０１…スイッチング素子、ＬＣ１０１…液晶セル、Ｃｓ１０１…保持容量、ＴＭＬ１，ＴＭＬ２…転送ライン。
Claims (8)
- アスペクト比が異なる少なくとも第１の表示モードと第２の表示モードを有する表示装置であって、
スイッチング素子を通して画素データを書き込む画素回路がマトリクス状に配置され、所定の複数行が上記第１の表示モード時のマスク領域として割り当てられ、上記第１の表示モード時には、上記マスク領域の各画素回路にマスク用画素データが書き込まれ、当該マスク領域を除く領域の各画素回路に映像用画素データが書き込まれ、上記第２の表示モード時には、上記マスク領域を含む全体の領域における各画素回路に映像用画素データが書き込まれる画素部と、
上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、
上記複数の走査ラインが各々接続され、スタートパルスに応答して走査信号を、接続されている走査ラインに印加して当該走査ラインを選択的に走査する複数の走査部を有する垂直駆動回路と、を有し、
上記垂直駆動回路は、
上記スタートパルスが一方向に正転送される転送ラインと、
上記第１の表示モード時には、上記画素部のマスク領域に配列された複数の走査ラインを、当該走査ラインの方向に複数の走査ラインを連続的に含む所定数に分割された複数のグループであって、当該複数のグループのうち、当該所定数から１を引いた数のグループにおける走査ライン数が上記マスク領域における所定の走査ライン数を上記所定数から１を引いた数で除したときの商であり、上記所定数から１を引いた数のグループを除く一つのグループにおける走査ライン数が上記マスク領域における所定の走査ライン数を上記所定数から１を引いた数で除したときの剰余である、複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを転送されるスタートパルスを各走査部に対して、上記所定数から１を引いた数のグループに対しては上記商の分だけ並列的に転送し、かつ、上記一つのグループには上記所定数から１を引いた数のグループに上記スタートパルスが上記商の数の分だけ並列的に転送されている間の当該剰余の数の分のうち上記剰余の数の分までのみ上記スタートパルスが転送されるように、順にシフトインさせ、続いて上記マスク領域を除く領域に配列された複数の走査ラインに接続されている各走査部に対しては、上記転送ラインを転送されるスタートパルスを順にシフトインさせ、上記第２の表示モード時には、全走査部に対して上記転送ラインを転送されるスタートパルスを順にシフトインさせるスイッチ回路と、を含む
表示装置。 - 上記スタートパルスを、上記転送ラインを一方向に転送させる正転送モードに加えて、当該一方向とは逆方向に転送させる反転転送モードを有し、
上記スイッチ回路は、上記反転転送モード時において、
上記第１の表示モード時には、上記マスク領域を除く領域に配列された複数の走査ラインに接続されている各走査部に対して、上記転送ラインを上記逆方向に転送されるスタートパルスを順にシフトインさせ、続いて上記画素部のマスク領域に配列された複数の走査ラインを複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを上記逆方向に転送されるスタートパルスを各走査部に対して順にシフトインさせ、上記第２の表示モード時には、全走査部に対して上記転送ラインを上記逆方向に転送されるスタートパルスを順にシフトインさせる
請求項１記載の表示装置。 - 上記第１の表示モード時には、上記複数の信号ラインに上記マスク用画素データを順に転送して、上記マスク領域の分割グループ毎に選択的に走査されている１または複数の走査ラインに接続されている画素回路に上記マスク用画素データを書き込ませ、上記複数の信号ラインに上記映像用画素データを順に転送して、上記マスク領域を除く領域の順番に走査されている１の走査ラインに接続されている画素回路に上記映像用画素データを書き込ませ、上記第２の表示モード時には、上記複数の信号ラインに上記映像用画素データを順に転送して、上記マスク領域を含む全体の領域領の順番に走査されている１の走査ラインに接続されている画素回路に上記映像用画素データを書き込ませる水平駆動回路を、有する
請求項１記載の表示装置。 - 上記第１の表示モード時には、上記マスク領域を除く領域の順番に走査されている１の走査ラインに接続されている画素回路に上記映像用画素データを書き込ませ、上記複数の信号ラインに上記マスク用画素データを順に転送して、上記マスク領域の分割グループ毎に選択的に走査されている１または複数の走査ラインに接続されている画素回路に上記マスク用画素データを書き込ませ、上記第２の表示モード時には、上記複数の信号ラインに上記映像用画素データを順に転送して、上記マスク領域を含む全体の領域領の順番に走査されている１の走査ラインに接続されている画素回路に上記映像用画素データを書き込ませる水平駆動回路を、有する
請求項２記載の表示装置。 - アスペクト比が異なる少なくとも第１の表示モードと第２の表示モードを有する表示装置であって、
スイッチング素子を通して画素データを書き込む画素回路がマトリクス状に配置され、所定の複数行を含む所定の表示領域を隔てて２つの領域が上記第１の表示モード時の第１のマスク領域および第２のマスク領域として割り当てられ、上記第１の表示モード時には、上記第１および第２のマスク領域の各画素セルにマスク用画素データが書き込まれ、当該第１および第２のマスク領域に挟まれた上記表示領域の各画素回路に映像用画素データが書き込まれ、上記第２の表示モード時には、上記第１および第２のマスク領域を含む全体の領域における各画素回路に映像用画素データが書き込まれる画素部と、
上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、
上記複数の走査ラインが各々接続され、スタートパルスに応答して走査信号を、接続されている走査ラインに印加して当該走査ラインを選択的に走査する複数の走査部を有する垂直駆動回路と、を有し、
上記垂直駆動回路は、
上記スタートパルスが一方向に正転送される転送ラインと、
上記第１の表示モード時には、上記画素部の第１のマスク領域に配列された複数の走査ラインを、当該走査ラインの方向に複数の走査ラインを連続的に含む複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを転送されるスタートパルスを各走査部に対して順にシフトインさせ、続いて上記表示領域に配列された複数の走査ラインに接続されている各走査部に対しては、上記転送ラインを転送されるスタートパルスを順にシフトインさせ、続いて上記画素部の第２のマスク領域に配列された複数の走査ラインを、当該走査ラインの方向に複数の走査ラインを連続的に含む所定数に分割された複数のグループであって、当該複数のグループのうち、当該所定数から１を引いた数のグループにおける走査ライン数が上記マスク領域における所定の走査ライン数を上記所定数から１を引いた数で除したときの商であり、上記所定数から１を引いた数のグループを除く一つのグループにおける走査ライン数が上記マスク領域における所定の走査ライン数を上記所定数から１を引いた数で除したときの剰余である、複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを転送されるスタートパルスを各走査部に対して、上記所定数から１を引いた数のグループに対しては上記商の分だけ並列的に転送し、かつ、上記一つのグループには上記所定数から１を引いた数のグループに上記スタートパルスが上記商の数の分だけ並列的に転送されている間の当該剰余の数の分のうち上記剰余の数の分までのみ上記スタートパルスが転送されるように、順にシフトインさせ、上記第２の表示モード時には、全走査部に対して上記転送ラインを転送されるスタートパルスを順にシフトインさせるスイッチ回路と、を含む
表示装置。 - 上記スタートパルスを、上記転送ラインを一方向に転送させる正転送モードに加えて、当該一方向とは逆方向に転送させる反転転送モードを有し、
上記スイッチ回路は、上記反転転送モード時において、
上記第１の表示モード時には、上記画素部の第２のマスク領域に配列された複数の走査ラインを複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを上記逆方向に転送されるスタートパルスを各走査部に対して順にシフトインさせ、続いて上記表示領域に配列された複数の走査ラインに接続されている各走査部に対して、上記転送ラインを上記逆方向に転送されるスタートパルスを順にシフトインさせ、続いて上記画素部の第１のマスク領域に配列された複数の走査ラインを複数のグループに分割し、入力された上記スタートパルスを各分割グループに属する上記各走査部に分配し、当該各分割グループ内で上記転送ラインを上記逆方向に転送されるスタートパルスを各走査部に対して順にシフトインさせ、上記第２の表示モード時には、全走査部に対して上記転送ラインを上記逆方向に転送されるスタートパルスを順にシフトインさせる
請求項５記載の表示装置。 - 上記第１の表示モード時には、上記複数の信号ラインに上記マスク用画素データを順に転送して、上記第１のマスク領域の分割グループ毎に選択的に走査されている１または複数の走査ラインに接続されている画素回路に上記マスク用画素データを書き込ませ、続いて上記複数の信号ラインに上記映像用画素データを順に転送して、上記表示領域の順番に走査されている１の走査ラインに接続されている画素回路に上記映像用画素データを書き込ませ、続いて上記複数の信号ラインに上記マスク用画素データを順に転送して、上記第２のマスク領域の分割グループ毎に選択的に走査されている１または複数の走査ラインに接続されている画素回路に上記マスク用画素データを書き込ませ、上記第２の表示モード時には、上記複数の信号ラインに上記映像用画素データを順に転送して、上記マスク領域を含む全体の領域領の順番に走査されている１の走査ラインに接続されている画素回路に上記映像用画素データを書き込ませる水平駆動回路を、有する
請求項５記載の表示装置。 - 上記第１の表示モード時には、上記複数の信号ラインに上記マスク用画素データを順に転送して、上記第２のマスク領域の分割グループ毎に選択的に走査されている１または複数の走査ラインに接続されている画素回路に上記マスク用画素データを書き込ませ、続いて上記複数の信号ラインに上記映像用画素データを順に転送して、上記表示領域の順番に走査されている１の走査ラインに接続されている画素回路に上記映像用画素データを書き込ませ、続いて上記複数の信号ラインに上記マスク用画素データを順に転送して、上記第１のマスク領域の分割グループ毎に選択的に走査されている１または複数の走査ラインに接続されている画素回路に上記マスク用画素データを書き込ませ、上記第２の表示モード時には、上記複数の信号ラインに上記映像用画素データを順に転送して、上記マスク領域を含む全体の領域領の順番に走査されている１の走査ラインに接続されている画素回路に上記映像用画素データを書き込ませる水平駆動回路を、有する
請求項６記載の表示装置。
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