JP4874679B2 - Ｅｌ表示装置 - Google Patents
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Description
本発明は、有機または無機エレクトロルミネッセンス（ＥＬ）素子などを用いるＥＬ表示パネル（表示装置）などの自発光表示パネル（表示装置）を用いた、ＥＬ表示装置に関するものである。
電気光学変換物質として有機エレクトロルミネッセンス（ＥＬ）材料あるいは無機ＥＬ材料を用いたアクティブマトリクス型の画像表示装置は、画素に書き込まれる電流に応じて発光輝度が変化する。ＥＬ表示パネルは、各画素に発光素子を有する自発光型である。ＥＬ表示パネルは、液晶表示パネルに比べて画像の視認性が高い、発光効率が高い、バックライトが不要、応答速度が速い等の利点を有する。
アクティブマトリクス方式の有機ＥＬ表示パネルは、特許文献１に開示されている。
この表示パネルの一画素の等価回路を図２に示す。画素１６は発光素子であるＥＬ素子１５、第１のトランジスタ（駆動用トランジスタ）１１ａ、第２のトランジスタ（スイッチング用トランジスタ）１１ｂおよび蓄積容量（コンデンサ）１９からなる。発光素子１５は有機エレクトロルミネッセンス（ＥＬ）素子である。本明細書では、ＥＬ素子１５に電流を供給（制御）するトランジスタ１１ａを駆動用トランジスタ１１と呼ぶ。また、図２のトランジスタ１１ｂのように、スイッチとして動作するトランジスタをスイッチ用トランジスタ１１と呼ぶ。
図２の動作について説明する。ゲート信号線１７を選択状態とし、ソース信号線１８に輝度情報を表す電圧の映像信号を印加する。ゲート信号線１７の選択により、トランジスタ１１ａが導通し（クローズ状態＝オン）、映像信号が蓄積容量１９に充電される。ゲート信号線１７を非選択状態とすると、トランジスタ１１ａがオープン状態（オフ状態）になる。トランジスタ１１ｂは電気的にソース信号線１８から切り離される。しかし、トランジスタ１１ａのゲート端子電位は蓄積容量（コンデンサ）１９によって保持される。トランジスタ１１ａを介して発光素子１５に流れる電流は、トランジスタ１１ａのゲート／ドレイン端子間電圧Ｖｇｄに応じた値となる。発光素子１５はトランジスタ１１ａを通って供給される電流量に応じた輝度で発光し続ける。
図２の画素構成を駆動するドライバ回路は、電圧の映像信号を出力する。電圧の映像信号を出力するドライバ回路は、液晶表示パネルを駆動するドライバ回路と構成が近似する。ドライバ回路から、映像信号としての電圧信号がソース信号線１８に印加される。印加された電圧信号が画素１６に印加されコンデンサ１９に保持される。
特開平８−２３４６８３号公報
しかしながら、有機ＥＬ表示パネルは、低温あるいは高温ポリシリコンからなるトランジスタアレイを用いてパネルを構成するが、有機ＥＬ素子は、ポリシリコントランジスタアレイのトランジスタ特性にバラツキがあると、表示ムラが発生する。
図２は電圧プログラム方式の画素構成である。なお、電圧プログラム方式とは、電圧の大きさあるいは強弱で示される映像信号などの電圧信号（プログラム電圧）をデータ信号線、ソース信号線あるいは画素などに印加し、画素のトランジスタなどで電圧信号を電流信号に変換してＥＬ素子に印加する構成あるいは回路もしくは駆動方法を言う。
電流プログラム方式とは、電流の大きさあるいは強弱で示される映像信号などの電流信号（プログラム電流）をデータ信号線、ソース信号線あるいは画素などに印加し、画素のトランジスタなどで印加した電流信号をＥＬ素子に印加する。
駆動用トランジスタ１１からＥＬ素子１５に流入する電流、ＥＬ素子１５から駆動用トランジスタに流出する電流のいずれをも、駆動用トランジスタ１１からＥＬ素子１５に電流を印加すると呼ぶ。あるいは電流プログラム方式とは、印加した電流信号に略比例した電流信号、もしくは印加した電流に所定の変換処理を行った電流信号（プログラム電流）を直接的にあるいは間接的にＥＬ素子に印加する構成、あるいは回路構成もしくは駆動方法を言う。
図２に図示する画素構成では、電圧の映像信号をトランジスタ１１ａで電流信号に変換する。したがって、駆動用トランジスタ１１ａに特性バラツキがあると、変換される電流信号にもバラツキが発生する。通常、駆動用トランジスタ１１ａは５０％以上の特性バラツキが発生している。したがって、図２の構成では特性バラツキに対応して表示ムラが発生する。
電圧プログラム方式は、画素１６のトランジスタ特性を補償する能力が低い。したがって、トランジスタの特性バラツキに伴う表示ムラが発生する。しかし、電圧プログラム方式は、低階調領域、高階調領域のいずれの領域にあっても、ソース信号線などの充放電能力が高い。したがって、書き込み不足がなく、良好な画像表示を実現できる。
表示ムラは、電流プログラム方式の構成を採用することにより低減することができる。電流プログラム方式は、低階調領域では駆動電流が小さい。そのため、ソース信号線１８の寄生容量により良好に駆動できないという課題があった。
液晶表示パネルは、応答性が遅いため、動画視認性が悪いと言う課題があった。また、液晶表示パネルで黒挿入表示を行うことにより動画視認性を向上させる方式もあるが、フリッカが発生する。また、メモリを必要としコストが高くなるという課題があった。
なお、電流プログラム（方式）は、電流駆動（方式）と呼ぶこともある。また、電圧プログラム（方式）は、電圧駆動（方式）と呼ぶこともある。
本発明は、上述した従来の課題を解決するもので、表示ムラを低減しつつ、全階調領域で書き込み不足を生じさせない、また、動画視認性を向上させるＥＬ表示装置を提供することを目的とする。
第１の本発明は、
ＥＬ素子を有する画素がマトリックス状に配置された表示画面を有するＥＬ表示装置であって、
映像信号を書き込む画素行を選択する第１のゲートドライバ回路と、
前記ＥＬ素子を点灯させる画素行を選択する第２のゲートドライバ回路と、
前記第１のゲートドライバ回路が選択する画素行と、前記第２のゲートドライバ回路が選択する画素行が一致する時、前記第２のゲートドライバ回路が選択する画素行を非選択にする選択制御回路を具備することを特徴とするＥＬ表示装置である。
また、第２の本発明は、
ＥＬ素子を有する画素がマトリックス状に配置された表示画面を有するＥＬ表示装置であって、
映像信号を書き込む画素行を選択する第１のゲートドライバ回路と、
前記ＥＬ素子を点灯させる画素行を選択する第２のゲートドライバ回路と、
前記第１のゲートドライバ回路が選択する画素行と、前記第２のゲートドライバ回路が選択する画素行が一致する時、前記第２のゲートドライバ回路が選択する画素行を非選択にする選択制御回路を具備し、
前記表示画面が複数に区分され、
前記複数に区分された前記表示画面の内の第１の区分は、複数の画素行が選択され、その選択された画素行にプリチャージ電圧が印加され、
前記複数に区分された表示画面の内の他の区分は、１つの画素行が選択され、その選択された画素行に前記映像信号が印加されることを特徴とするＥＬ表示装置である。
また、第３の本発明は、
前記第１のゲートドライバ回路の動作周波数と、前記第２のゲートドライバ回路の動作周波数とは同期が取られていることを特徴とする上記第１または上記第２の本発明のＥＬ表示装置である。
また、第４の本発明は、
前記第１のゲートドライバ回路の１周期動作する周波数よりも、前記第２のゲートドライバ回路の１周期動作する周波数の方が高いことを特徴とする上記第１または上記第２の本発明のＥＬ表示装置である。
また、第５の本発明は、
前記第２のゲートドライバ回路の１周期動作する周波数は、前記第１のゲートドライバ回路の１周期動作する周波数の１．２５倍、１．５倍、１．７５倍、２．０倍のいずれかであることを特徴とする上記第１または上記第２の本発明のＥＬ表示装置である。
また、第６の本発明は、
前記第１のゲートドライバ回路が選択する画素と、前記第２のゲートドライバ回路が選択する画素が同一にならないように制御されることを特徴とする上記第１または上記第２の本発明のＥＬ表示装置である。
また、第７の本発明は、
前記第１のゲートドライバ回路が選択する画素と、前記第２のゲートドライバ回路が選択する画素が一致する時、強制的に一方のゲートドライバ回路の選択を排除することを特徴とする上記第１または上記第２の本発明のＥＬ表示装置である。
また、第８の本発明は、
前記第２のゲートドライバ回路により、前記表示画面に非表示領域を発生させ、
前記非表示領域を前記表示画面で移動させることを特徴とする上記第１または上記第２の本発明のＥＬ表示装置である。
また、第９の本発明は、
前記画素にコンデンサが形成され、前記コンデンサに前記映像信号が保持されることを特徴とする上記第１または上記第２の本発明のＥＬ表示装置である。
また、第１０の本発明は、
前記第１及び第２のゲートドライバ回路の出力段にレベルシフト回路が形成されていることを特徴とする上記第１または上記第２の本発明のＥＬ表示装置である。
尚、上述した課題を解決するために、本発明に関連する発明のＥＬ表示装置は、例えば、表示領域３４の画素１６のコンデンサ１９をメモリとして用い、映像を書き込むゲートドライバ回路１２ａの動作クロックと、ＥＬ素子１５に流れる電流のオンオフを制御するゲートドライバ回路１２ｂの動作クロックを独立させることにより、フレームレート変換を行う。
ＥＬ素子を有する画素がマトリックス状に配置された表示画面を有するＥＬ表示装置であって、
映像信号を書き込む画素行を選択する第１のゲートドライバ回路と、
前記ＥＬ素子を点灯させる画素行を選択する第２のゲートドライバ回路と、
前記第１のゲートドライバ回路が選択する画素行と、前記第２のゲートドライバ回路が選択する画素行が一致する時、前記第２のゲートドライバ回路が選択する画素行を非選択にする選択制御回路を具備することを特徴とするＥＬ表示装置である。
また、第２の本発明は、
ＥＬ素子を有する画素がマトリックス状に配置された表示画面を有するＥＬ表示装置であって、
映像信号を書き込む画素行を選択する第１のゲートドライバ回路と、
前記ＥＬ素子を点灯させる画素行を選択する第２のゲートドライバ回路と、
前記第１のゲートドライバ回路が選択する画素行と、前記第２のゲートドライバ回路が選択する画素行が一致する時、前記第２のゲートドライバ回路が選択する画素行を非選択にする選択制御回路を具備し、
前記表示画面が複数に区分され、
前記複数に区分された前記表示画面の内の第１の区分は、複数の画素行が選択され、その選択された画素行にプリチャージ電圧が印加され、
前記複数に区分された表示画面の内の他の区分は、１つの画素行が選択され、その選択された画素行に前記映像信号が印加されることを特徴とするＥＬ表示装置である。
また、第３の本発明は、
前記第１のゲートドライバ回路の動作周波数と、前記第２のゲートドライバ回路の動作周波数とは同期が取られていることを特徴とする上記第１または上記第２の本発明のＥＬ表示装置である。
また、第４の本発明は、
前記第１のゲートドライバ回路の１周期動作する周波数よりも、前記第２のゲートドライバ回路の１周期動作する周波数の方が高いことを特徴とする上記第１または上記第２の本発明のＥＬ表示装置である。
また、第５の本発明は、
前記第２のゲートドライバ回路の１周期動作する周波数は、前記第１のゲートドライバ回路の１周期動作する周波数の１．２５倍、１．５倍、１．７５倍、２．０倍のいずれかであることを特徴とする上記第１または上記第２の本発明のＥＬ表示装置である。
また、第６の本発明は、
前記第１のゲートドライバ回路が選択する画素と、前記第２のゲートドライバ回路が選択する画素が同一にならないように制御されることを特徴とする上記第１または上記第２の本発明のＥＬ表示装置である。
また、第７の本発明は、
前記第１のゲートドライバ回路が選択する画素と、前記第２のゲートドライバ回路が選択する画素が一致する時、強制的に一方のゲートドライバ回路の選択を排除することを特徴とする上記第１または上記第２の本発明のＥＬ表示装置である。
また、第８の本発明は、
前記第２のゲートドライバ回路により、前記表示画面に非表示領域を発生させ、
前記非表示領域を前記表示画面で移動させることを特徴とする上記第１または上記第２の本発明のＥＬ表示装置である。
また、第９の本発明は、
前記画素にコンデンサが形成され、前記コンデンサに前記映像信号が保持されることを特徴とする上記第１または上記第２の本発明のＥＬ表示装置である。
また、第１０の本発明は、
前記第１及び第２のゲートドライバ回路の出力段にレベルシフト回路が形成されていることを特徴とする上記第１または上記第２の本発明のＥＬ表示装置である。
尚、上述した課題を解決するために、本発明に関連する発明のＥＬ表示装置は、例えば、表示領域３４の画素１６のコンデンサ１９をメモリとして用い、映像を書き込むゲートドライバ回路１２ａの動作クロックと、ＥＬ素子１５に流れる電流のオンオフを制御するゲートドライバ回路１２ｂの動作クロックを独立させることにより、フレームレート変換を行う。
ゲートドライバ回路１２ａは、入力映像信号の周波数６０Ｈｚ（１秒間に画像が６０枚）に同期して画面を書き換える。ゲートドライバ回路１２ａは、水平走査同期信号に同期して表示領域の１番目の画素行からｎ（ｎは画素行の最大値）番目の画素行を順次選択し、ソースドライバ回路１４からのプログラム電流（電圧）を選択された画素行に印加する。
ゲートドライバ回路１２ｂは、ゲートドライバ回路１２ａの水平走査同期信号とは異なる点灯制御同期信号に同期して表示領域３４の１番目の画素行からｎ（ｎは画素行の最大値）番目の画素行を順次選択する。
ゲートドライバ回路１２ａが選択したゲート信号線１７ａとゲートドライバ回路１２ｂが選択したゲート信号線１７ｂが同一の画素行を選択する時は、該当ゲート信号線１７ｂを非選択となるように制御する。
ゲートドライバ回路１２ａは、入力映像信号の周波数６０Ｈｚ（１秒間に画像が６０枚）に同期して画面３４を書き換える。ゲートドライバ回路１２ａは、水平走査同期信号に同期して表示領域３４の１番目の画素行からｎ（ｎは画素行の最大値）番目の画素行を順次選択し、ソースドライバ回路１４からのプログラム電流（電圧）を選択された画素行に印加する。ゲートドライバ回路１２ｂは、ゲートドライバ回路１２ａの水平走査同期信号とは異なる点灯制御同期信号に同期して表示領域３４の１番目の画素行からｎ（ｎは画素行の最大値）番目の画素行を順次選択する。ゲートドライバ回路１２ｂは、点灯制御同期信号に同期してゲート信号線１７ｂを選択し、ゲート信号線１７ｂのオンオフ制御を行う。したがって、映像信号を書き込むフレームレートと画像表示するフレームレートを異ならせることができ、画像表示するフレームレートを速くすることができるのでフリッカなどは発生しない。
本明細書において、各図面は理解を容易するために、また作図を容易にするため、省略および拡大あるいは縮小した箇所がある。また、同一番号または、記号等を付した箇所は同一もしくは類似の形態もしくは材料あるいは機能もしくは動作を有する。
本明細書では、駆動用トランジスタ１１ａ、スイッチング用トランジスタ１１ｂなどは薄膜トランジスタとして説明するが、これに限定するものではない。薄膜ダイオード（ＴＦＤ）、リングダイオードなどでも構成することができる。また、薄膜素子に限定するものではない。また、シリコンウエハに形成したトランジスタでもよい。もちろん、トランジスタとは、ＦＥＴ、ＭＯＳ−ＦＥＴ、ＭＯＳトランジスタ、バイポーラトランジスタでもよい。その他、ダイオード、バリスタ、サイリスタ、リングダイオード、ホトダオード、ホトトランジスタ、ＰＬＺＴ素子などでもよいことは言うまでもない。
本発明における定電流Ｉｗとは、所定値に設定した電流あるいは制御した電流の意味であり、必ずしも定電流に限定するものではない。つまり、所定値の電流の意味である。定電流発生回路は、電流階調回路１５４と兼用してもよいし、別途定電流発生回路を設けてもよい。また、定電流Ｉｗをソース信号線１８に流し、前記ソース信号線１８の電位を測定あるいは取得し、測定あるいは取得した電位をデータとしてメモリなどの記憶手段に保持させる時は、画像表示には定電流発生回路は必要ない。つまり、ＥＬ表示装置の一部ではない。
本発明における定電流Ｉｗとは、所定値に設定した電流あるいは制御した電流の意味であり、必ずしも定電流に限定するものではない。つまり、所定値の電流の意味である。定電流発生回路は、電流階調回路１５４と兼用してもよいし、別途定電流発生回路を設けてもよい。また、定電流Ｉｗをソース信号線１８に流し、前記ソース信号線１８の電位を測定あるいは取得し、測定あるいは取得した電位をデータとしてメモリなどの記憶手段に保持させる時は、画像表示には定電流発生回路は必要ない。つまり、ＥＬ表示装置の一部ではない。
電圧プログラム方式は、画素のトランジスタの特性補償が不十分であるという欠点を有していた。しかし、本発明は、画素のトランジスタに定電流を印加するという電流プログラム方式を実施し、トランジスタのゲート端子電位を測定することにより、電流プログラム方式の利点であるトランジスタの特性補償能力を発揮させる。
ソースドライバ回路（ＩＣ）１４は、単なるドライバ機能だけでなく、電源回路（チャージポンプ回路、ＤＣＤＣコンバータ回路）、バッファ回路（シフトレジスタなどの回路を含む）、レベルシフタ回路、データ変換回路、ラッチ回路、コマンドデコーダ、アドレス変換回路、画像メモリなどを内蔵させてもよい。ソースドライバ回路１４は、アレイ基板３０にポリシリコン技術で形成してもよい。
アレイ基板３０はガラス基板として説明をするが、シリコンウエハで形成してもよい。また、アレイ基板３０は、金属基板、シリコンなどの半導体基板、セラミック基板、プラスティックシート（板）などを使用してよい。
本発明の表示パネルなどを構成するトランジスタ１１、ゲートドライバ回路１２、ソースドライバ回路（ＩＣ）１４などは、ガラス基板などに形成し、転写技術により他の基板（プラスチックシート）に移し変えて構成または形成したものでもよいことは言うまでもない。
まず、本発明のＥＬ表示装置の画素１６の構造と動作、ソースドライバ回路１４などについて説明をする。
図１は、本発明のＥＬ表示装置の画素１６の構成図である。１画素内に４つのトランジスタ（ＴＦＴ）１１（１１ａ、１１ｂ、１１ｃ、１１ｄ）を有している。駆動用トランジスタ１１ａのゲート端子は、トランジスタ１１ｂのソース端子に接続されている。トランジスタ１１ｂおよびトランジスタ１１ｃのゲート端子は、ゲート信号線１７ａに接続されている。トランジスタ１１ｂのドレイン端子は、トランジスタ１１ｃのソース端子ならびにトランジスタ１１ｄのソース端子に接続され、トランジスタ１１ｃのドレイン端子は、ソース信号線１８に接続されている。トランジスタ１１ｄのゲート端子はゲート信号線１７ｂに接続され、トランジスタ１１ｄのドレイン端子はＥＬ素子１５のアノード電極（端子）に接続されている。
図１の画素構成では、トランジスタ１１ｂ、１１ｃのゲート端子は、ゲート信号線１７ａに接続されている。トランジスタ１１ｂ、１１ｃは、ゲート信号線１７ａに印加されたオンオフ制御信号によりオン（クローズ）、オフ（オープン）制御される。トランジスタ１１ｄのゲート端子は、ゲート信号線１７ｂに接続されている。トランジスタ１１ｄは、ゲート信号線１７ｂに印加されたオンオフ制御信号によりオン（クローズ）、オフ（オープン）制御される。
ゲートドライバ１２（図３では、ゲートドライバ回路１２ａ、１２ｂ）は、ゲート信号線１７ａ、１７ｂを制御する。図３に図示するように、表示画面３４の左端にゲートドライバ回路１２ａを形成または配置し、右端にゲートドライバ回路１２ｂを形成または配置してもよい。ゲートドライバ回路１２ａはゲート信号線１７ａを制御し、ゲートドライバ回路１２ｂはゲート信号線１７ｂを制御する。
図１に図示する有機ＥＬの画素構成では、第１のトランジスタ１１ｂは、画素を選択するためのスイッチング用トランジスタとして機能させる。また、第２のトランジスタ１１ａは、ＥＬ素子１５に電流を供給するための駆動用トランジスタとして機能させている。
ゲートドライバ１２に印加するクロックＣＬＫ信号（ＣＬＫ１、ＣＬＫ２）、スタート信号ＳＴ（ＳＴ１、ＳＴ２）などは、コントローラ回路８０１からソースドライバ回路１４に印加される。クロックＣＬＫ信号、スタート信号は、ソースドライバ回路１４でロジックレベルがレベルシフトされ、ゲートドライバ回路１２に印加される。つまり、ゲートドライバ回路１２に印加される信号は、ソースドライバ回路１４から供給される。
ゲートドライバ回路１２ａが同時に選択するゲート信号線１７ａは、１ゲート信号線に限定されるものではない。複数の画素行を同時に選択してもよい。たとえば、２本のゲート信号線１７ａを同時に選択してもよい。つまり、２画素行を同時に選択する。
表示領域３４には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色の画素がマトリックス状に形成されている。ＲＧＢの画素は塗りわけ蒸着により形成する。なお、Ｒ、Ｇ、Ｂに限定されるものではない。単色でもよく、また、シアン、イエロー、マゼンダなどでもよく、ＲＧＢに加えて、白色（Ｗ）の４色などでもよい。Ｒ、Ｇ、Ｂ、Ｗの場合は、カラーフィルタにより形成する。
表示領域３４は複数画面を有してもよい。たとえば、メイン画面とサブ画面である。メイン画面とサブ画面のゲートドライバ回路は独立して形成し、ソース信号線１８を共通にする。また、ソースドライバ回路１４もメイン画面とサブ画面を共通にする。
トランジスタのオン電流は単結晶で形成されたトランジスタであれば、比較的均一である。形成温度が４５０〜５５０度（摂氏）以下の低温ポリシリ技術で形成した低温多結晶トランジスタでは、そのしきい値のバラツキが±０．２Ｖ〜±０．５Ｖの範囲でバラツキがある。そのため、駆動用トランジスタ１１ａを流れるオン電流がこれに対応してばらつき、表示にムラが発生する。これらのムラは、しきい値電圧のバラツキのみならず、トランジスタの移動度、ゲート絶縁膜の厚みなどでも発生する。また、トランジスタ１１の劣化によっても特性は変化する。
トランジスタの特性バラツキは、低温ポリシリコン技術で形成されたトランジスタに限定されるものではなく、プロセス温度が４５０度（摂氏）以上の高温ポリシリコン技術でも、固相成長（ＣＧＳ）させた半導体膜を用いて形成したトランジスタでも発生する。その他、有機材料で形成した有機トランジスタでも発生する。アモルファスシリコントランジスタでも発生する。
本発明は、以上のすべての技術で形成されたトランジスタなどからなるＥＬ表示装置あるいは表示パネルの構成もしくは駆動方法に適用できるものである。
図１などで示す本発明の表示パネルの画素１６を構成するトランジスタ１１は、ｐ−チャンネルポリシリコン薄膜トランジスタに構成される。また、トランジスタ１１ｂ、１１ｄは、デュアルゲート以上であるマルチゲート構造としている。
図１において、本発明の表示パネルの画素１６を構成するトランジスタ１１ｂは、トランジスタ１１ａのソース−ドレイン間のスイッチとして作用する。したがって、トランジスタ１１ｂは、できるだけ低リーク電流特性が要求される。トランジスタ１１ｂのゲートの構造をデュアルゲート構造以上のマルチゲート構造とすることにより低リーク電流特性を実現できる。
図１ではすべてのトランジスタはＰチャンネルで構成している。ＰチャンネルはＮチャンネルのトランジスタに比較してモビリティが低いが、耐圧が大きくまた劣化も発生しにくい。したがって、ＥＬ表示装置に採用することが好ましい。ただし、本発明はＥＬ表示装置の画素、ドライバ回路などをＰチャンネルで構成することのみに限定するものではない。これらをＮチャンネルのみで構成してもよい。また、ＮチャンネルとＰチャンネルの両方を用いて構成してもよい。
ただし、パネルを低コストで作製するためには、画素を構成するトランジスタ１１をすべてＰチャンネルで形成し、ゲートドライバ回路１２もＰチャンネルで形成することが好ましい。このようにアレイをＰチャンネルのみのトランジスタで形成することにより、マスク枚数が５枚となり、低コスト化、高歩留まり化を実現できる。
図１のように画素１６の駆動用トランジスタ１１ａ、トランジスタ（１１ｂ、１１ｃ）がＰチャンネルトランジスタの場合は、突き抜け電圧が発生する。これは、ゲート信号線１７ａの電位変動が、トランジスタ（１１ｂ、１１ｃ）のＧ−Ｓ容量（寄生容量）を介して、コンデンサ１９の端子に突き抜けるためである。Ｐチャンネルトランジスタ１１ｂがオフするときにはＶＧＨ電圧（トランジスタのオフ電圧）となる。そのため、コンデンサ１９の端子電圧がアノード電圧Ｖｄｄ側に少しシフトする。そのため、トランジスタ１１ａのゲート（Ｇ）端子電圧は上昇し、トランジスタ１１ａは電流を流さない方向に変化する。したがって、より黒表示となる、良好な黒表示を実現できる。
コンデンサ１９などによる突き抜け電圧のシフト量は一定であり、また、ＶＧＨ電圧（トランジスタのオフ電圧）、ＶＧＬ電圧（トランジスタのオン電圧）が一定値であるからである。電流駆動方式（電流プログラム方式）では、低階調ではプログラム電流が小さくなり、ソース信号線１８の寄生容量の充放電が困難である。突き抜け電圧の発生効果により、プログラム電流を低減（電流が流れない方向にトランジスタ１１ａのゲート電圧電位をシフトさせる）させる。したがって、ソース信号線１８に印加するプログラム電流を比較的大きくでき、駆動用トランジスタ１１ａがＥＬ素子１５に流す電流はプログラム電流よりも小さくすることができる。結果的に、小さなプログラム電流（低階調領域のプログラム電流）を画素１６に書き込むことができる。
突き抜け電圧は、画素１６を選択するゲート信号線１７ａの振幅の大きさＶｇ＝ＶＧＨ−ＶＧＬに依存する。電流駆動方式においては、この突き抜け電圧を有効に作用させることが重要である。本発明では、Ｖｇの大きさを６（Ｖ）以上としている。また、アノード電圧Ｖｄｄ、カソード電圧Ｖｓｓとするとき、アノード電圧とカソード電圧の電位差Ｖｅ＝Ｖｄｄ−Ｖｓｓは、Ｖｅ＝Ｖｇ−０．５（Ｖ）以下となるようにしている。
なお、トランジスタがＰチャンネルの場合は、ＶＧＨはトランジスタをオフ（オープン）させる電圧であり、ＶＧＬはトランジスタをオン（クローズ）させる電圧である。トランジスタがＮチャンネルの場合は、ＶＧＬはトランジスタをオフ（オープン）させる電圧であり、ＶＧＨはトランジスタをオン（クローズ）させる電圧である。
本発明は、駆動用トランジスタ１１ａ、トランジスタ１１ｂなどをＰチャンネルに限定するものではない。しかし、駆動用トランジスタ１１ａ（カレントミラー回路の場合は、トランジスタ１１ｂ（図１２などを参照のこと））の極性（ＰまたはＮ）とスイッチ用トランジスタ１１ｂ、１１ｃの極性を一致させることが本発明の特徴である。もしくは、スイッチ用トランジスタ１１ｂ、１１ｃがオフになる時、駆動用トランジスタ１１ａの電流が流れにくくなる方向に、電位シフトするようにトランジスタの極性、ゲート信号線１２ｂの振幅変化方向が設定されていることが特徴である。
以上のように、本発明は、画素１６の駆動用トランジスタ１１ａおよびスイッチングトランジスタ１１ｂの両方をＰチャンネルトランジスタで形成することにより黒表示（黒および低階調範囲）を良好にできるという特徴ある効果を発揮する。なお、画素１６の駆動用トランジスタ１１ａがＮチャンネルトランジスタの場合は、スイッチングトランジスタ１１ｂもＮチャンネルトランジスタとする。つまり、駆動用トランジスタ１１ａとスイッチングトランジスタ１１ｂの両方を同一極性のトランジスタで構成することが好ましい。
つぎに、図３を用いて、本発明のＥＬ表示パネルで使用する電源（電圧）について説明をする。ゲートドライバ回路１２は、主としてバッファ回路３２とシフトレジスタ回路３１から構成される。バッファ回路３２はオフ電圧（ＶＧＨ）とオン電圧（ＶＧＬ）を電源電圧として使用する。一方、シフトレジスタ回路３１はシフトレジスタの電源ＶＧＤＤとグランド（ＧＮＤ）電圧を使用し、また、入力信号（ＣＬＫ、ＵＤ、ＳＴ）の反転信号を発生させるためのＶＲＥＦ電圧を使用する。また、ソースドライバ回路（ＩＣ）１４は、電源電圧Ｖｓとグランド（ＧＮＤ）電圧を使用する。
ゲートドライバ回路１２ａはゲート信号線１７ａをオンオフ制御する。ゲートドライバ回路１２ｂはゲート信号線１７ｂをオンオフ制御する。説明を容易にするため、画素構成は図１を例にあげて説明をする。
各シフトレジスタ回路３１は、正相と負相のクロック信号ＣＬＫｘ（ＣＬＫｘＰ、ＣＬＫｘＮ）、スタートパルス（ＳＴｘ）で制御される。なお、ｘは添え字である。その他、ゲート信号線の出力、非出力を制御するイネーブル（ＥＮＢＬ）信号、シフト方向を上下逆転するアップダウン（ＵＤ）信号を付加することが好ましい。他に、スタートパルスがシフトレジスタ回路３１にシフトされ、そして出力されていることを確認する出力端子などを設けることが好ましい。
シフトレジスタ回路３１のシフトタイミングはコントローラ回路（図示せず）からの制御信号で制御される。また、外部データのレベルシフトを行うレベルシフト回路３１を内蔵する。なお、クロック信号は正相のみとしてもよい。正相のみのクロック信号とすることにより信号線数が削減でき、狭額縁化を実現できる。
シフトレジスタ回路３１のシフトタイミングはコントロールＩＣ（図示せず）からの制御信号で制御される。また、ゲートドライバ回路１２は、外部データのレベルシフトを行うレベルシフト回路を内蔵する。なお、クロック信号は正相のみとしてもよい。正相のみのクロック信号とすることにより信号線数が削減でき、狭額縁化を実現できる。
シフトレジスタ回路３１の駆動能力は小さいため、直接にはゲート信号線１７を駆動することができない。そのため、シフトレジスタ回路３１の出力とゲート信号線１７を駆動する出力ゲート間には少なくとも２つ以上のインバータ回路（バッファ回路３２に含まれる）が形成されている。
ここで理解を容易にするため、電圧値を規定する。まず、アノード電圧Ｖｄｄを６（Ｖ）とし、カソード電圧Ｖｓｓを−９（Ｖ）とする（図１などを参照のこと）。ＧＮＤ電圧は０（Ｖ）とし、ソースドライバ回路１４のＶｓ電圧はＶｄｄ電圧と同一の６（Ｖ）とする。ＶＧＨ１とＶＧＨ２電圧は、Ｖｄｄより０．５（Ｖ）以上３．０（Ｖ）以下とすることが好ましい。ここでは、ＶＧＨ１＝ＶＧＨ２＝８（Ｖ）とする。
ゲートドライバ回路１２のＶＧＬ１は、図１のトランジスタ１１ｃのオン抵抗を十分に小さくするため、低くする必要がある。ここでは、回路構成を容易にするため、ＶＧＨ１と絶対値が逆であるＶＧＬ１＝−８（Ｖ）にする。ＶＧＤＤ電圧はシフトレジスタ回路の電圧である。ＶＧＨよりも低く、ＧＮＤ電圧よりも高くする必要がある。ここでは、発生電圧回路を容易にし、回路コストを低減するため、ＶＧＨ電圧の１／２の４（Ｖ）にする。一方で、ＶＧＬ２電圧は、余り低くすると、トランジスタ１１ｂのリークを発生する危険性があるため、ＶＧＤＤ電圧とＶＧＬ１電圧の中間電圧にすることが好ましい。ここでは、電圧回路を容易にし、回路コストを低減するため、ＶＧＤＤ電圧と絶対値が等しく、また反対極性である−４（Ｖ）にする。
本発明のＥＬ表示装置の各部の電圧について図４を用いて説明をする。本発明では、カソード電圧Ｖｓｓをグランド（ＧＮＤ）電圧とする。アノード電圧Ｖｄｄとソースドライバ回路１４の電源電圧Ｖｄは共通にしている。つまり同一電圧とする。もちろん、カソード電圧Ｖｓｓは、ＧＮＤ以外の電圧に設定することができるが、図４のように構成することにより、電源回路が簡略化でき、効率も向上する。
図４の本発明の電源回路方式では、アノード電圧Ｖｄｄが上下変動すれば、ソースドライバ回路１４の電源電圧Ｖｄも同様に上下変動する。プリチャージ電圧Ｖｐの最高電圧は、アノード電圧Ｖｄｄと同一（一致）にし、最低電圧は、図４に図示するようにＶｍｉｎとする。したがって、プリチャージ電圧Ｖｐは、アノード電圧Ｖｄｄを基準としてグランド方向に電位をとる。Ｖｍｉｎ電圧は、負のレギュレータで入力電圧をＶｄｄとグランド（ＧＮＤ）にすることにより容易に発生できる。なお、Ｖｄｄ−Ｖｍｉｎの値は、２Ｖ以上４Ｖ以下とすることが好ましい。プリチャージ電圧Ｖｐは、ＶｄｄとＶｍｉｎ電圧を刻み数（階調数）で分割して電子ボリウムを構成し、入力デジタルデータを前記電子ボリウムでアナログデータに変換して出力する。プリチャージ電圧Ｖｐとは、プリチャージ電圧Ｖｐ電圧だけでなく、プログラム電圧も意味する。
ゲートドライバ回路１２が出力するゲートオン電圧ＶＧＨは、図４に図示するようにアノード電圧Ｖｄｄを基準（原点）にして正方向にとる。ＶＧＨ−Ｖｄｄは、０．５Ｖ以上２．５Ｖ以下にする。また、ゲートドライバ回路１２が出力するゲートオフ電圧ＶＧＬは、図４に図示するようにグランド電圧（ＧＮＤ）を基準（原点）にして負方向にとる。ＧＮＤ−ＶＧＬは、０．５以上２．５Ｖ以下にする。ＶＧＬは、Ｖｄｄを基準として発生してもよい。ＶＧＨ、ＶＧＬはチャージポンプ回路で発生する。
画素１６を選択するゲート信号線１７ａの振幅の大きさＶｇ＝ＶＧＨ−ＶＧＬとするとき、本発明では、Ｖｇの大きさを６（Ｖ）以上としている。また、アノード電圧Ｖｄｄ、カソード電圧Ｖｓｓとするとき、アノード電圧とカソード電圧の電位差Ｖｅ＝Ｖｄｄ−Ｖｓｓは、Ｖｇ＋２（Ｖ）以上としている。また、ＶＧＬ電圧は、ポリシリコン技術により、アレイ基板３０にチャージポンプ回路などを形成して発生させてもよい。また、アノード電圧を発生するＤＣＤＣ（直流−直流）コンバータ回路には、入力部または出力部に突入電流制限回路を設けることが好ましい。
図４では、ＶＧＬ１とＶＧＬ２（図３を参照のこと）を同一の電圧としたが、これに限定するものではなく、ＶＧＬ１＜ＶＧＬ２の関係にすることが好ましい。つまり、ＶＧＬ１の方がＶＧＬ２より電圧が低い。ただし、駆動用トランジスタ１１ａがＰチャンネルの場合である。駆動用トランジスタ１１ａがＮチャンネルの場合は、逆の関係にする。なお、ＶＧＬ１は画素行を選択するゲートドライバ回路１２ａのオン電圧であり、ＶＧＬ２は、トランジスタ１１ｄを選択するゲートドライバ１２ｂのオン電圧である。
ＶＧＬ１をＶＧＬ２より小さくすることにより、ゲート信号線１７ａの振幅動作により、駆動用トランジスタ１１ａのゲート端子の突き抜け電圧が大きくなり、本発明の駆動方式と組み合わせることにより良好な黒表示を実現できるからである。たとえば、ＶＧＬ１＝−９（Ｖ）、ＶＧＬ２＝−３（Ｖ）が例示される。
駆動用トランジスタ１１ａが出力するプログラム電流の大きさを大きくするには、アノード電圧Ｖｄｄを高くする必要がある。プログラム電流を大きくすれば、ＥＬ素子１５は高輝度に発光するから、ＥＬ表示装置を高輝度表示することができる。高輝度表示はＥＬ表示装置を屋外で使用するときに有効である。しかし、常時、アノード電圧Ｖｄｄを高くするとＥＬ表示装置で使用する消費電力が増大する。そのため、駆動用トランジスタ１１ａが大きなプログラム電流を出力する期間あるいは状態を極力少なくしたい。本発明では、高輝度表示が必要な場合に、アノード電圧Ｖｄｄを高くする。また、低階調表示あるいは低点灯率のように、プログラム電流の書き込み不足が発生する場合に、図４に示すようにアノード電圧を高くする。
図４では、高輝度表示が必要な場合、低階調表示あるいは低点灯率のようにプログラム電流の書き込み不足が発生する場合に、アノード電圧Ｖｄｄを高くするとして説明した。しかし、駆動方式としては、カソード電圧Ｖｓｓを低下させる方式も考えられる。つまり、高輝度表示が必要な場合、低階調表示あるいは低点灯率のようにプログラム電流の書き込み不足が発生する場合に、カソード電圧Ｖｓｓを低くする方式が例示される。また、高輝度表示が必要な場合、低階調表示あるいは低点灯率のようにプログラム電流の書き込み不足が発生する状態をアノード電圧Ｖｄｄまたはカソード電圧Ｖｓｓを通常状態とし、通常の輝度時あるいは、書き込み不足が発生してもよい場合に、アノード電圧Ｖｄｄまたはカソード電圧を低くしてもよい。また、アノード電圧Ｖｄｄとカソード電圧Ｖｓｓの両方を変化させてもよい。
また、動画、静止画など表示画像の種類あるいは状態により、アノード電圧Ｖｄｄ、カソード電圧Ｖｓｓを変化させてもよい。また、外部照度の高低に対応してアノード電圧Ｖｄｄ、カソード電圧Ｖｓｓを変化させてもよい。外部照度が高い時は、アノード電圧Ｖｄｄなどを高くし、照度が低い時は、アノード電圧Ｖｄｄなどを低くする。照度の検出は、ＰＩＮホトダイオードなどにより行う。また、パネル温度より、プログラム電圧またはプログラム電流を印加したときの書き込み状態が変化する場合がある。この場合も、アノード電圧Ｖｄｄなどを変化すればよい。温度の検出はパネルの裏面あるいは無効領域（表示に有効な光が出射しない領域）に取り付けたサーミスタ、ポジスタで行う。アノード電圧Ｖｄｄ、カソード電圧Ｖｓｓの変化あるいは調整は、本発明は、表示輝度、プログラム電流の書き込み状態、表示状態、点灯率、外部照度などに対応させて、アノード電圧Ｖｄｄ、カソード電圧Ｖｓｓを変化あるいは調整する方式である。
以上のように表示装置で使用する電源電圧を発生あるいは制御することにより、アノード電圧Ｖｄｄを変化させた時、同時にソースドライバ回路１４の電源電圧、プリチャージ電圧ＶｐのＶｍｉｎ、ＶＧＨも変化する。したがって、高輝度表示が必要な時に、アノード電圧Ｖｄｄなどを変化させても、ＶＧＨ、プリチャージ電圧Ｖｐの相対値も同時に変化するので良好な画像表示を維持できる。また、図６、図９などで説明するＮ倍駆動、ｄｕｔｙ比駆動方式と組み合わせることも有効である。Ｎが大きいときに、アノード電圧Ｖｄｄなどを高くする。
本発明では、点灯率に対応して図４で示すアノード電圧Ｖｄｄなどを変化させる。点灯率が低い時は、アノード電圧Ｖｄｄを定常値よりも高くし、また、基準電流を大きくすることにより、電流駆動における書き込み不足を改善する。また、図９、図１０、図１１などで説明するＮ倍駆動（非点灯領域挿入駆動）を実施し、階調に対する輝度は定常値と略同一に制御している。
図５は図１の動作の説明図である。図５（ａ）は、ソースドライバ回路１４から定電流を供給し、駆動用トランジスタ１１ａから定電流Ｉｗがソースドライバ回路１４に向かって流れている状態を示している。駆動用トランジスタ１１ａが定電流Ｉｗを流している時は、トランジスタ１１ｂ、１１ｃがクローズ（オン）状態である。したがって、駆動用トランジスタ１１ａのゲート端子電位とソース信号線１８の電位は同一である。
図５（ｂ）は、駆動用トランジスタ１１ａからＥＬ素子１５に電流Ｉｅを供給している状態を示している。つまり、ＥＬ素子１５に電流を供給し、画像表示を行っている状態である。
以上の動作を表示画面３４で図示すると、図６に図示するようになる。図６（ａ）の６１は、表示画面３４における、ある時刻での電流プログラムされている画素（行）（書き込み画素行）を示している。あるいは、Ｖａ、Ｖ０電圧を測定している画素行（画素）である。または、目標電圧Ｖｃを書き込んでいる画素行（画素）である。
基本的には、定電流が０（Ａ）の時のソース信号線１８の電位をＶ０とし、定電流Ｉａ（Ｉａは任意の値）の時のソース信号線１８の電位をＶａと呼ぶ。しかし、便宜的に、また、説明を容易にするため、映像信号の階調０に対応する電圧をＶ０とし、映像信号の階調ａに対応する電圧をＶａの意味で使用する場合もある。
画素（行）６１は、非点灯（非表示画素（行））とする。非点灯にするには、ゲートドライバ回路１２ｂを制御し、画素１６のトランジスタ１１ｄをオープン状態にすればよい。トランジスタ１１ｄをオープンにするためには、ゲート信号線１７ｂにオフ電圧を印加すればよい。ゲートドライバ回路１２がゲート信号線１７にオフ電圧を印加する位置は、水平同期信号に同期してシフトさせる。
非点灯（非表示）とは、ＥＬ素子１５に流れていない状態をいう。もしくは、一定以内の小さな電流が流れている状態をいう。つまり、暗い表示状態である。したがって、非点灯画素行とは、該当画素行のＥＬ素子１５に電流が流れていない状態あるいは比較的暗い表示状態を意味する。
表示画面３４の非表示（非点灯）の範囲を非表示領域６２と呼ぶ。表示画面３４の表示（点灯）の範囲を表示（点灯）領域６３と呼ぶ。表示領域６３の画素１６のスイッチング用トランジスタ１１ｄはクローズし、ＥＬ素子１５に電流が流れている。ただし、黒表示の画像表示ではＥＬ素子１５に電流が流れないのは当然である。スイッチング用トランジスタ１１ｄがオープンの領域は、非表示領域６２となる。
図６、図９では、表示画面３４に非表示領域６２と、表示領域６３を発生させる。このように表示する駆動方法をｄｕｔｙ比駆動方式と呼ぶ。
本発明は、表示領域６３と非表示領域６２との比を変化させる、あるいは表示画面３４の面積に対し非表示領域６２の面積を変化させる、あるいは表示状態の画素数を増減することにより、画面の輝度あるいは明るさを調整することを特徴とする。
本発明は、画面３４に占める表示領域６３を複数に分割できる。また、表示領域６３または非表示領域６２の分割数を動画表示と静止画表示で異ならせる。画面３４に占める非表示領域６２または表示領域６３が、帯状となって画面の上から下方向または画面の下から上方向に移動することを特徴とする。
通常、ＮＴＳＣのフレームレートは６０Ｈｚ（１秒間に６０枚、１画面を書き換える時間は１／６０秒）、ＰＡＬは５０Ｈｚ（１秒間に５０枚）である。図６、図９のように、本発明のｄｕｔｙ比駆動を実施する場合は、フレームレートを１．２倍以上２．５倍以下に変換して表示する。つまり、入力フレームレートが６０Ｈｚの場合は、６０×１．２＝７２Ｈｚ以上、６０×２．５＝１５０Ｈｚ以下にする。好ましくは、１．２５倍の７５Ｈｚ以上２倍の１２０Ｈｚ以下とする。あるいは、１．２５倍の７５Ｈｚ、１．５倍の９０Ｈｚ、２倍の１２０Ｈｚのいずれかを選択する。
入力信号は、画像メモリに蓄積し、フレームレート変換を行う。もしくは、入力信号のフレームレートを７２Ｈｚ以上１５０Ｈｚ以下で本発明の表示装置に入力する。以上のフレームレートに関する事項は、本発明の他の実施例においても適用される。
図１の画素構成の場合は、図５（ａ）に図示するように、プログラム電流（定電流）Ｉｗがソース信号線１８に流れる。このプログラム電流Ｉｗが駆動用トランジスタ１１ａを流れ、プログラム電流Ｉｗを流す電流が保持されるように、コンデンサ１９に電圧設定（プログラム）される。または、駆動用トランジスタ１１ａのゲート端子にプログラム電流Ｉｗを流す電流が流れるようにコンデンサ１９に電圧が保持される。このとき、トランジスタ１１ｄはオープン状態（オフ状態）である。
ＥＬ素子１５に電流を流す期間は図５（ｂ）のように、トランジスタ１１ｃ、１１ｂがオフし、トランジスタ１１ｄが動作する。つまり、ゲート信号線１７ａにオフ電圧（ＶＧＨ）が印加され、トランジスタ１１ｂ、１１ｃがオフする。一方、ゲート信号線１７ｂにオン電圧（ＶＧＬ）が印加され、トランジスタ１１ｄがオンする。
タイミングチャートを図７に図示する。図７において、選択された画素行の画素１６では、ゲート信号線１７ａにオン電圧（ＶＧＬ）が印加されている時（図７（ａ）を参照）には、ゲート信号線１７ｂにはオフ電圧（ＶＧＨ）が印加されている（図７（ｂ）を参照）。この期間は、選択された画素行のＥＬ素子１５には電流が流れていない（非点灯状態）。選択期間は１水平走査期間（１Ｈ）としている。
ゲート信号線１７ａにオン電圧が印加されていない（選択されていない）画素行で、点灯状態の画素行では、ゲート信号線１７ｂにはオン電圧（ＶＧＬ）が印加されている。この画素行のＥＬ素子１５には電流が流れ、ＥＬ素子１５が発光している。
ゲート信号線１７ａにオン電圧が印加されていない（選択されていない）画素行で、非点灯状態の画素行では、ゲート信号線１７ｂにはオフ電圧（ＶＧＨ）が印加されている。この画素行のＥＬ素子１５には電流が流れず、ＥＬ素子１５は非発光状態である。
以上の動作を図示すると、図６のようになる。図６（ａ）の６１は、表示画面３４における、ある時刻での電流プログラムされている画素（行）（書き込み画素行）を示している。画素（行）６１は、非点灯（非表示画素（行））とする。また、スイッチング用トランジスタ１１ｄがクローズし、ＥＬ素子１５に電流が流れている（ただし、黒表示は流れない）領域は、表示領域６３となる。また、スイッチング用トランジスタ１１ｄがオープンの領域は、非表示領域６２となる。
図１の画素構成の場合は、図５（ａ）に示すように、電流Ｉｗが駆動用トランジスタ１１ａを流れ、プログラム電流Ｉｗを流す電流が保持されるように、コンデンサ１９に電圧設定（プログラム）される。または、駆動用トランジスタ１１ａのゲート端子にプログラム電流Ｉｗを流す電流が流れるように電圧が保持される。このとき、トランジスタ１１ｄはオープン状態（オフ状態）である。
次に、ＥＬ素子１５に電流を流す期間は図５（ｂ）のように、トランジスタ１１ｃ、１１ｂがオフし、トランジスタ１１ｄが動作する。つまり、ゲート信号線１７ａにオフ電圧（ＶＧＨ）が印加され、トランジスタ１１ｂ、１１ｃがオフする。一方、ゲート信号線１７ｂにオン電圧（ＶＧＬ）が印加され、トランジスタ１１ｄがオンする。
Ｖａ電圧を測定あるいは取得する際に、ソース信号線１８の充放電を高速に行う場合、また、画像表示に黒挿入（非表示領域挿入）を行い、動画視認性を向上させる場合は、定電流の大きさをＮ倍にする。定電流の大きさをＮ倍にすることによりＥＬ素子１５に流れる電流もＮ倍となる。
Ｖｘ（ｘは階調番号）を従来と同様に１倍とする場合は、Ｎ倍の定電流を書き込み効果によりソース信号線１８の充放電を高速にできるという効果が発揮される。この場合は、基準となるＶａ電圧がすでにＮ倍のＥＬ電流となる電圧であるから、加減算するＶｘ電圧もこの点を考慮して設定する必要がある。目標電圧Ｖｃも同様である。
以下、説明を容易にするため、Ｖａ電圧を測定する際の定電流ＩｗもＮ倍（基準となる電圧Ｖａも駆動用トランジスタ１１ａがＮ倍の電流を流すように設定される。）とし、Ｖａ、Ｖ０に加算されるＶｘも駆動用トランジスタ１１ａがＥＬ素子１５にＮ倍の電流を流すように設定されるとする。また、１倍の電流の時にＥＬ表示装置が表示する表示画面３４の輝度はＢとし、Ｎ倍の電流が流れる時は発光部の輝度は、Ｂ×Ｎの輝度で表示されるものとする。なお、説明は、Ｎは１以上として説明するが、Ｎが１未満であっても、本発明は適用できることは言うまでもない。
図６、図９では、表示画面３４の表示領域６３の画素１６をＮ倍の輝度で発光させる。もしくは、Ｎ倍の電流を流す。このように、表示する駆動方法をＮ倍駆動方式と呼ぶ。
ＥＬ素子１５に流す定電流あるいはプログラム電流Ｉｗは、表示画面３４の平均（所定）輝度Ｂを得るのに必要な電流のＮ倍とする。したがって、ＥＬ素子１５は、所定のＮ倍の輝度（Ｎ・Ｂ）で点灯する。点灯期間は１Ｆ／Ｎとする。１Ｆとは１フィールド（フレーム）である。なお、説明を容易にするため、１フィールド（フレーム）にブランキング期間はないとして説明をする。実用上は、ブランキング期間があるため、正確にはＮ・Ｂとはならない。つまり、１Ｆの１／Ｎの期間、Ｎ倍の輝度（Ｎ・Ｂ）でＥＬ素子１５が発光する。したがって、１Ｆを平均した表示パネルの表示輝度は、（Ｎ・Ｂ）×（１／Ｎ）＝Ｂ（所定輝度）となる。
なお、Ｎはいずれの値でもよい。ただし、Ｎがあまりにも大きいとＥＬ素子１５に流れる瞬時電流が大きいため、Ｎは１０以下にすることが好ましい。もちろん、Ｎ＝１とし、書き込み画素行１８１以外を表示（点灯）領域６３としてもよいことは言うまでもない。この場合は、ＥＬ素子１５に流す電流Ｉｗは、表示画面３４の平均（所定）輝度Ｂを得るのに必要な電流とする。したがって、ＥＬ素子１５は、所定の輝度Ｂで点灯（発光）する。
また、発光輝度Ｎ・Ｂとなるように定電流あるいはプログラム電流Ｉｗを流す理由の１つは、ソース信号線１８の寄生容量の影響を小さくするためである。大きな電流を流すことにより、寄生容量の電荷を短期間で充放電することができるようになる。
以上の実施例は、主としてシリコンチップからなるＩＣでソースドライバ回路（ＩＣ）１４を構成するものであった。しかし、本発明はこれに限定するものではなく、図８などに図示するように、アレイ基板３０に直接にポリシリコン技術（ＣＧＳ技術、低温ポリシリコン技術、高温ポリシリコン技術など）を用いて出力段回路８１など（ポリシリコン電流保持回路８２）を形成または構成してもよい。
図８は、Ｒ、Ｇ、Ｂの出力段回路８１（Ｒ用は８１Ｒ、Ｇ用は８１Ｇ、Ｂ用は８１Ｂ）と、ＲＧＢの出力段回路８１を選択するスイッチＳがポリシリコン技術で形成（構成）されている。スイッチＳは１水平走査期間（１Ｈ期間）を時分割して動作する。基本的には、スイッチＳは、１Ｈの１／３期間がＲの出力段回路８１Ｒに接続され、１Ｈの１／３期間がＧの出力段回路８１Ｇに接続され、残りの１Ｈの１／３期間がＢの出力段回路８１Ｂに接続される。
図８に図示するように、シフトレジスタ回路、サンプリング回路などを有するソースドライバ（回路）１４は、出力端子８３でソース信号線１８と接続される。ポリシリコンからなるスイッチＳが時分割で切り換えられ、出力段回路８１Ｒ、８１Ｇ、８１Ｂに接続される。出力段回路８１（８１Ｒ、８１Ｇ、８１Ｂ）はＲＧＢの映像データからなる電流が保持される。なお、図８ではポリシリコン電流保持回路８２は１段分しか図示していないが、実際には２段構成されていることは言うまでもない。
図８では、スイッチＳは、１Ｈの１／３期間がＲの出力段回路８１Ｒに接続され、１Ｈの１／３期間がＧの出力段回路８１Ｇに接続され、残りの１Ｈの１／３期間がＢの出力段回路８１Ｂに接続されると説明したが本発明はこれに限定するものではない。Ｒ、Ｇ、Ｂを選択する期間は異なっていてもよい。これは、Ｒ、Ｇ、Ｂのプログラム電流Ｉｗの大きさが異なっているためである。Ｒ、Ｇ、ＢでＥＬ素子１５の効率が異なるため、Ｒ、Ｇ、Ｂでプログラム電流の大きさが異なる。プログラム電流の大きさが小さいと、ソース信号線１８の寄生容量の影響を受けやすいため、プログラム電流の印加期間を長くし、十分にソース信号線１８の寄生容量の充放電期間を確保する必要がある。一方で、ソース信号線１８の寄生容量の大きさは、Ｒ、Ｇ、Ｂで同一であることが多い。
図６では表示領域６３を１つにした方式である。しかし、本発明はこれに限定するものではない。たとえば、図９に図示するように、表示領域６３と非表示領域６２とを複数に分散させてもよい。
また、図９に図示するように、間欠する間隔（非表示領域６２／表示領域６３）は等間隔に限定するものではない。たとえば、ランダムでもよい（全体として、表示期間もしくは非表示期間が所定値（一定割合）となればよい）。また、ＲＧＢで異なっていてもよい。つまり、白（ホワイト）バランスが最適になるように、Ｒ、Ｇ、Ｂ表示期間もしくは非表示期間が所定値（一定割合）となるように調整（設定）すればよい。
非表示領域６２とは、ある時刻において非点灯ＥＬ素子１５の画素１６領域である。表示領域６３とは、ある時刻において点灯ＥＬ素子１５の画素１６領域である。非表示領域６２、表示領域６３は、水平同期信号に同期して、１画素行ずつ位置がシフトしていく。
本発明の駆動方法では、図１０に図示するように間欠表示実施することができる。しかし、間欠表示を実施するにあたり、トランジスタ１１ｄは最大でも１Ｈ周期でオンオフ制御するだけでよい。したがって、回路のメインクロックは従来と変わらないため、回路の消費電力が増加することもない。液晶表示パネルでは、間欠表示を実現するために間欠表示の期間、映像データを蓄積するため画像メモリが必要である。本発明は、画像データは各画素１６のコンデンサ１９に保持されている。そのため、本発明の駆動方法では間欠表示を実施するための画像メモリは不要である。
本発明の駆動方法はスイッチングのトランジスタ１１ｄ（図１などを参照のこと）などをオンオフさせるだけでＥＬ素子１５に流す電流を制御する。つまり、ＥＬ素子１５に流れる電流Ｉｗをオフしても、画像データはそのまま画素１６のコンデンサ１９に保持されている。したがって、次のタイミングでトランジスタ１１ｄなどをオンさせ、ＥＬ素子１５に電流を流せば、その流れる電流は前に流れていた電流値と同一である。
本発明では黒挿入（黒表示などの間欠表示）を実現する際においても、回路のメインクロックをあげる必要がない。また、時間軸伸張を実施する必要もないための画像メモリも不要である。また、有機ＥＬ素子１５は電流を印加してから発光するまでの時間が短く、高速に応答する。そのため、動画表示に適し、さらに間欠表示を実施することにより、従来のデータ保持型の表示パネル（液晶表示パネル、ＥＬ表示パネルなど）の問題である動画表示の問題を解決できる。
さらに、大型の表示装置でソース信号線１８の配線長が長くなり、ソース信号線１８の寄生容量が大きくなる場合は、Ｎ値（Ｎは１よりも大きな値）を大きくすることにより対応できる。ソース信号線１８に印加するプログラム電流値をＮ倍にした場合、ゲート信号線１７ｂ（トランジスタ１１ｄ）の導通期間を１Ｆ／Ｎとすればよい。これによりテレビ、モニターなどの大型表示装置などにも適用が可能である。
１つの本発明は、電流駆動の画素構成のＥＬ表示パネルにおいて、各画素の駆動用トランジスタ１１ａに定電流を流し、または、定電流（Ｉｗ＝０）が流れないようにして、Ｖａ電圧またはＶ０電圧を測定あるいは取得する。測定あるいは取得したＶａ電圧またはＶ０電圧をＡ／Ｄ変換してメモリなどに格納する。画像表示時に、このＶａ電圧またはＶ０電圧を読み出しＤ／Ａ変換し、プリチャージ電圧Ｖｐとしてソース信号線１８に印加する。プリチャージ電圧Ｖｐの印加後に、必要に応じてプログラム電流を印加するものである。
１つの本発明は、各画素の駆動用トランジスタ１１ａに定電流を印加し、または、電流が流れないようにして、Ｖａ電圧またはＶ０電圧を測定する。測定した電圧はＡ／Ｄ変換してメモリなどに格納する。画像表示時に、このＶａ電圧またはＶ０電圧を読み出しＤ／Ａ変換し、このＶａ電圧またはＶ０電圧を基準として階調電圧Ｖｘ（ｘは階調番号）を加算し、目標電圧Ｖｃを発生する方式である。
なお、本発明はこれに限定するものでない。たとえば、電圧Ｖａを測定あるいは取得する際、印加する定電流Ｉｗを最大階調Ｉｗｍに該当する電流としてもよい。
最大階調に該当する定電流Ｉｗｍを駆動用トランジスタ１１ａに印加することにより、駆動用トランジスタ１１ａは最大階調の電流が流れるように、そのゲート端子に電圧Ｖａｍが発生する。このＶａｍを基準にし、階調電圧Ｖｘを減算して目標電圧Ｖｃを発生させる。発生させた電圧Ｖｃｍを駆動用トランジスタ１１ａのゲート端子に印加する。
以上のように、本発明の重要な駆動方式の重要なあるいは特徴ある動作は、電流駆動方式の画素を流れる電流をソース信号線１８に取り出す、もしくはソース信号線１８の電位を測定することである。駆動用トランジスタ１１ａもしくは駆動用トランジスタ１１ａとカレントミラー結合されたトランジスタ１１ｂのドレイン端子またはソース端子が、直流的にソース信号線１８に結線されている構成あるいは配置、つまり、駆動用トランジスタ１１（１１ａ、１１ｂ）である必要がある。ＥＬ素子１５に電流を流すとは、ＥＬ素子１５に電流を供給する場合と、ＥＬ素子１５から前記駆動用トランジスタ１１に流れ込む場合の両方を含む。
本発明は、Ｖａ、Ｖ０、Ｖａｍを基準として駆動用トランジスタ１１に略１倍の電流Ｉｅを流す実施例であった。しかし、本発明はこれに限定するものではない。たとえば、「１Ｆ／Ｎの期間の間だけ、ＥＬ素子１５に電流を流し、他の期間（１Ｆ（Ｎ−１）／Ｎ）は電流を流さない」駆動方式では、定電流をＮ倍に設定してもよいことは言うまでもない。つまり、Ｎ倍の定電流（リセット電流）に対応するＶａ電圧を求め、この電圧Ｖａを基準にして目標電圧Ｖｃを発生させる。なお、Ｎ倍の定電流としたが、これに限定するものではない。Ｎは１以上であればいずれの値でもよい。
この方式は、ソース信号線１８の寄生容量が大きい場合に特に有効である。また、ＥＬ表示装置が１０インチ以上と大きい場合に有効である。ソース信号線１８の寄生容量が大きい場合、リセット電流（プログラム電流Ｉｗ）をＮ倍にすること（少なくも１倍以上とすること）により、定電流Ｉｗの「書き込み不足」を改善することができる。
本発明の駆動方法では、図１１に図示するように赤（Ｒ）、緑（Ｇ）、青（Ｂ）ごとに間欠表示実施することができる。しかし、間欠表示を実施するにあたり、トランジスタ１１ｄは最大でも１Ｈ周期でオンオフ制御するだけでよい。したがって、回路のメインクロックは間欠表示を行わない駆動方式と同じであるため、回路の消費電力が増加することもない。液晶表示パネルでは、間欠表示を実現するために画像メモリが必要である。
本発明の画素構成は、図１の構成を例示して説明するが、これに限定するものではない。たとえば、図１２の画素構成であってもよい。図１２の画素構成は、電流プログラム時は、トランジスタ１１ｃ、１１ｄがオン（クローズ）する。ソースドライバ回路１４がプログラム電流（定電流）Ｉｗを出力する。駆動用トランジスタ１１ｂとカレントミラー回路を構成するトランジスタ１１ａにプログラム電流（定電流）Ｉｗが流れ、プログラム電流に対応した電圧がコンデンサ１９に保持される。なお、トランジスタ１１ｅはゲート信号線１７ｂに印加した制御信号（オンオフ信号）により、オンオフ（クローズオープン）制御されて図１１、図９などで説明した間欠制御などを実現する。
図１２の実施例は、トランジスタ１１ａにプログラム電流Ｉｗを流す。図１のようにＥＬ素子１５に電流Ｉｅを印加するトランジスタ１１ｂにプログラム電流（定電流）Ｉｗを流す実施例ではない。図１２の画素構成は、トランジスタ１１ａとトランジスタ１１ｂとがカレントミラー回路を構成し、ミラー比が１の場合は、トランジスタ１１ａを流れる電流Ｉｗとトランジスタ１１ｂを流れる電流Ｉｅが等しい。しかし、トランジスタ１１ａにプログラム電流Ｉｗを流し、トランジスタ１１ｂの特性補償をするという点では、図１の画素構成と同一である。
本発明の技術的思想は、ソースドライバ回路１４などからプログラム電流または定電流Ｉｗなどを流し、直接的に駆動用トランジスタ１１ａまたは間接的にＥＬ素子１５に電流を流す駆動用トランジスタ１１ｂの特性補償を行う点にある。定電流Ｉｗの印加により、駆動用トランジスタ１１の特性がゲート端子電位（＝ソース信号線１８の電位）として出力されるからである。この出力された電圧を変数として用いて、階調電流あるいは階調電圧を求める。したがって、図１２の画素構成であっても、本発明の駆動方式を実施することができるから、図１２の画素構成は、本発明の技術的範疇である。なお、図１２の画素構成では、トランジスタ１１ｅを省略してもよい。Ｖａ測定時などに定電流Ｉｗが分流されてＥＬ素子１５に流れることがないからである。
図１、図１２などの画素構成は、トランジスタ１１ｄによりＥＬ素子１５に流す電流をトランジスタ１１ｄにより制御するものであった。本発明はこれに限定するものではない。たとえば、図１３に図示する画素構成でも本発明を適用できる。図１３は、トランジスタ１１ｄがなくともＥＬ素子１５に印加する電流をオンオフ制御することができる。
図１３では、ゲートドライバ回路１２ｂは、ゲート信号線１７ｂを制御し、ゲート信号線１７ｂの電位は、Ｖｄｄ電圧と、それより低い電圧であるＥＬ素子１５に電流が流れない電圧Ｖｇで駆動される。つまり、ゲート信号線１７ｂには、Ｖｄｄ電圧とＶｇ電圧が出力される。ゲート信号線１７ｂにＶｄｄ電圧が印加されたときは、ＥＬ素子１５に電流が流れ、ゲート信号線１７ｂにＶｇ電圧が印加されたときには、ＥＬ素子１５には電流が流れない。駆動用トランジスタ１１ａに定電流Ｉｗを印加する点において、図１３でも図１と同様である。したがって、図１３のように、ゲートドライバ１２ｂを有さない構成も本発明の技術的範疇である。同様に、図１の画素構成の変形である図１４にも適用できることはいうまでもない。スイッチング用トランジスタ１１ｄをオンオフ制御する。
駆動用トランジスタ１１ａ、１１ｂは１つのトランジスタに限定するものではなく、複数個で構成してもよい。たとえば、５つのトランジスタ１１ａを並列あるいは直列に形成する構成が例示される。また、スイッチング用トランジスタ１１ｃ、１１ｄなどを複数個並列にあるいは直列に形成してもよい。
以下、ソースドライバ回路１４と、定電流あるいはプログラム電流Ｉｗの電流出力回路について説明をする。図１５は、本発明のソースドライバ回路１４の構成の説明図である。本発明のソースドライバ回路１４は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応する基準電流回路１５３（１５３Ｒ，１５３Ｇ、１５３Ｂ）を有している。
基準電流回路１５３は、抵抗Ｒ１（Ｒ１ｒ、Ｒ１ｇ、Ｒ１ｂ）とオペアンプ１５１ａ、トランジスタ１６７ａから構成される。抵抗Ｒ１（Ｒ１ｒ、Ｒ１ｇ、Ｒ１ｂ）の値は、Ｒ、Ｇ、Ｂの階調電流に対応して独立に設定あるいは調整できるように構成されている。抵抗Ｒ１は、ソースドライバ回路１４の外部に配置された外付け抵抗である。
オペアンプの＋端子ｃには、電子ボリウム１５２により、電圧Ｖｉが印加されている。電圧Ｖｉは、安定した基準電圧Ｖｓを抵抗Ｒで分圧し、スイッチＳ（Ｓ１、Ｓ２、Ｓ３、・・・・）で分圧して発生した電圧を選択することにより得られる。
電子ボリウム１５２は、外部信号でスイッチＳの制御することにより出力電圧Ｖｉを変化させるものである。したがって、外部からの制御信号により、出力電圧を変化させる電圧出力回路と考えてもよい。また、本発明はこれに限定するものではなく、内部インピーダンスを変化させる電子抵抗であってもよい。また、電圧だけでなく、出力電流を変化させるものであってもよい。たとえば、図１５において、外部からの制御信号により、基準電流Ｉｃを直接発生あるいは供給するものであってもよい。これらの概念も電子ボリウム１５２の技術的思想に含まれる。
基準電流Ｉｃは（Ｖｓ−Ｖｉ）／Ｒ１となる。ＲＧＢの基準電流Ｉｃ（Ｉｃｒ、Ｉｃｇ、Ｉｃｂ）は、それぞれ独立した基準電流回路１５３で調整あるいは可変される。可変は、ＲＧＢごとに形成された電子ボリウムで実施される。したがって、電子ボリウム１５２に印加される制御信号により、電子ボリウム１５２から出力される電圧Ｖｉの値が変化する。電圧ＶｉによりＲＧＢの基準電流の大きさが変化し、端子８３から出力される階調電流（プログラム電流）Ｉｗの大きさが比例して変化する。
発生した基準電流Ｉｃ（Ｉｃｒ、Ｉｃｇ、Ｉｃｂ）は、トランジスタ１６７ａから１６７ｂに印加される。トランジスタ１６７ｂとトランジスタ群１６５ｃとはカレントミラー回路を構成している。なお、図１５において、トランジスタ１６７ｂ１は、１つのトランジスタで構成しているように図示しているが、実際には、トランジスタ群１６５ｃと同様に、単位トランジスタ１６４の集合（トランジスタ群）として形成している。
ソースドライバ回路１４が出力する階調数をＫとし、単位トランジスタ１６４の大きさをＳｔ（平方μｍ）としたとき、４０ ≦ Ｋ／√（Ｓｔ） かつ Ｓｔ ≦ ３００を満足するように、単位トランジスタ１６４が形成されている。
トランジスタ群１６５ｃからのプログラム電流Ｉｗは出力端子８３より出力される。トランジスタ群１６５ｃの各単位トランジスタ１６４のゲート端子およびトランジスタ１６７ｂのゲート端子は、ゲート配線１６３で接続されている。
トランジスタ群１６５ｃは、図１６に図示するように、単位トランジスタ１６４の集合として構成される。理解を容易にするため、映像データとプログラム電流は比例あるいは相関の関係で変換されるとして説明する。映像信号によりスイッチ１６１が選択され、スイッチ１６１の選択により、単位トランジスタ１６４の集合としてのプログラム電流Ｉｗが発生する。したがって、映像信号をプログラム電流Ｉｗに変換できる。本発明は単位トランジスタ１６４の単位電流が、映像データ１の大きさに該当するように構成されている。
各端子８３の出力電流Ｉｗがバラツキなく発生するには、複数の単位トランジスタ１６４を動作させる必要がある。各出力端子８３で出力電流Ｉｗのバラツキを少なくするためには、電流を発生する単位トランジスタ１６４が占める面積を一定以上の大きさにする必要がある。したがって、定電流Ｉｗを各端子８３でバラツキなく（精度よく）出力できるようにするには、出力電流源を複数の単位トランジスタ１６４で形成し、かつ、所定の面積以上に構成する必要がある。本発明では、図１５、図１６は階調電流回路として、説明しているが、単位トランジスタ１６４の個数を固定すれば、所定の定電流Ｉｗとなる。したがって、トランジスタ群１６５は定電流Ｉｗの発生部であり、階調電流回路１５４である。もちろん、図１５の定電流回路１５３などを使用してもよい。
単位電流とは、基準電流Ｉｃの大きさに対応して単位トランジスタ１６４が出力する１単位のプログラム電流の大きさである。基準電流Ｉｃが変化すると、単位トランジスタ１６４が出力する単位電流も比例して変化する。トランジスタ１６７ｂと単位トランジスタ１６４がカレントミラー回路を構成しているからである。
図１５のトランジスタ１６７ｂ１、図１６のトランジスタ１６７ｂは、本発明の別のトランジスタの一例にあたる。なお、トランジスタ１６７ｂはトランジスタ群１６５ｂを構成してもよい。図２０にトランジスタ群１６５ｂとして図示している。
単位トランジスタ１６４とは、１単位あるいは最小単位のプログラム電流Ｉｗを出力するトランジスタもしくは電流源である。つまり、単位トランジスタ１６４＝単位電流源である。また、複数の単位トランジスタ１６４が集合し、階調に対応したプログラム電流を出力する構成あるいは部分をトランジスタ群（電流出力回路）１６５ｃと呼ぶ。
単位電流の大きさは基準電流回路１５３が出力する基準電流Ｉｃの大きさあるいは強さを調整することにより可変することができる。基準電流Ｉｃの調整は、ソースドライバ回路１４内に内蔵した電子ボリウム１５２などで行う。基準電流Ｉｃを発生する基準電流回路１５３はＲ、Ｇ、Ｂ回路ごとに設けられている。
ＲＧＢの各トランジスタ群１６５ｃは単位トランジスタ１６４の集合で構成されており、単位トランジスタ１６４の出力電流（単位プログラム電流）の大きさは、基準電流Ｉｃの大きさで調整できる。基準電流Ｉｃの大きさを調整すれば、ＲＧＢごとに各階調のプログラム電流（定電流）Ｉｗの大きさを変更あるいは可変することができる。したがって、ＲＧＢの単位トランジスタ１６４の特性が同一であるような理想的状態では、ＲＧＢの基準電流回路１５３の基準電流Ｉｃの大きさの比率を変化させることにより、ＥＬ表示装置の表示画像のホワイトバランスをとることができる。
以下、説明を容易にする、また作図を容易にするため、ソースドライバ回路（ＩＣ）１４のトランジスタ群１６５ｃは６ビットであるとして説明をする。図１６において、各単位トランジスタ１６４は、定電流データ（Ｄ０〜Ｄ５）ごとに配置される。Ｄ０ビットには１個の単位トランジスタ１６４が配置される。Ｄ１ビットには２個の単位トランジスタ１６４が配置される。Ｄ２ビットには４個の単位トランジスタ１６４が配置され、Ｄ３ビットには８個の単位トランジスタ１６４が配置され、Ｄ４ビットには１６個の単位トランジスタ１６４が配置される。同様に、Ｄ５ビットには３２個の単位トランジスタ１６４が配置されている。
各ビットの単位トランジスタ１６４の出力電流が出力端子８３に出力されるか否かは、アナログスイッチ１６１（１６１ａ〜１６１ｆ）によるオンオフ制御で実現される。アナログスイッチ１６１ａ〜１６１ｆは定電流Ｉｗの制御信号の各ビット（一例として６ビット）に対応する。Ｄ０ビットに対応するスイッチ１６１ａが閉じると、１単位電流が出力端子８３から出力（入力）される。出力端子８３には、ソース信号線１８が接続されている。同様に、Ｄ１ビットに対応するスイッチ１６１ｂが閉じると、２単位電流が出力端子８３から出力（入力）される。
同様に、Ｄ２ビットに対応するスイッチ１６１ｃが閉じると、４単位電流が出力端子８３から出力（入力）される。Ｄ３ビットに対応するスイッチ１６１ｄが閉じると、８単位電流が出力端子８３から出力（入力）される。Ｄ４ビットに対応するスイッチ１６１ｅが閉じると、１６単位電流が出力端子８３から出力（入力）される。Ｄ５ビットに対応するスイッチ１６１ｆが閉じると、３２単位電流が出力端子８３から出力（入力）される。
以上のように、定電流の制御信号のビットに対応して、デジタル的にスイッチ１６１がクローズまたはオープンし、単位電流の総和（プログラム電流Ｉｗ）が出力端子８３から出力される。
プログラム電流Ｉｗは内部配線１６２を流れる。内部配線１６２の電位Ｖｗは、ソース信号線１８の電位となる。ソース信号線１８の電位は、定電流Ｉｗをソース信号線１８に印加し、定常状態した時は、画素１６の駆動用トランジスタ１１ａのゲート端子の電圧（図１の画素構成の場合）である。
単位トランジスタ１６４はトランジスタ１６７ｂとカレントミラー回路を構成している。なお、図１５、図１６、図１７では、理解を容易にするためトランジスタ１６７ｂを１つと図示している。実際は、複数のトランジスタ（トランジスタ群）で構成（形成）される。トランジスタ１６７ｂとトランジスタ群１６５ｃとは所定のカレントミラー比でカレントミラー回路を構成する。
つまり、トランジスタ１６７ｂも多数の単位トランジスタ１６４を有する群として構成されている。ただし、トランジスタ群１６５ｃを構成する単位トランジスタ１６４とトランジスタ１６７ｂを構成する単位トランジスタのサイズ、出力電流特性は異ならせてもよいことは言うまでもない。また、トランジスタ１６７ａも複数のトランジスタで形成あるいは構成してもよいことは言うまでもない。なお、単位トランジスタ１６４を有する定電流出力回路をトランジスタ群１６５ｃと呼ぶ。
以上のように、１つの動作を行うトランジスタ（図１５、図１６、図１７などの１６７ｂ、１６７ａ、１６８ａ、１６８ｂ、１６５ｂ、１６５ｃ）を、複数の同一特性の単位トランジスタ１６４からなるトランジスタ群として形成することにより、出力端子８３間、ソースドライバ回路１４間で特性バラツキが少なくなり、良好な動作を実現できる。
トランジスタ１６７ｂには基準電流Ｉｃが流れ、この基準電流Ｉｃのカレントミラー比に応じた電流が単位トランジスタ１６４に流れる。図１６の６３個の単位トランジスタ１６４はすべて同一の単位電流を出力する。単位トランジスタ１６４の単位電流が内部配線１６２に流れるためには、該当のスイッチ１６１を閉じ、電流経路を構成する必要がある。
図１５で説明したように、基準電流Ｉｃはオペアンプ１５１ａと抵抗Ｒ１からなる定電流発生回路１５３で発生する。基準電流Ｉｃは基準電圧Ｖｓを安定化かつ高精度化することにより安定化させる。電圧ＶｉとＶｓが抵抗Ｒ１の両端に印加される。したがって、基準電流Ｉｃ＝（Ｖｓ−Ｖｉ）／Ｒ１となる。基準電流ＩｃはＲＧＢごとに設定することができる。つまり、ＲＧＢごとにトランジスタ群１６５ｃが構成（形成）されている。前記トランジスタ群１６５ｃのトランジスタ１６７ｂに流れる電流Ｉｃを設定（調整）できる。抵抗Ｒ１は、ソースドライバ回路（ＩＣ）１４外に配置されており、抵抗Ｒ１の値をＲＧＢで調整することにより、良好にホワイトバランスを調整あるいは設定できる。
図１７（ａ）は基準電流Ｉｃを、Ｖｓ電圧を用いて発生する回路構成である。図１７（ｂ）はＧＮＤとオペアンプ１５１ａの−端子間に配置（挿入）された抵抗Ｒ１を用いて基本的な電流を発生させ、トランジスタ２９２ｂとトランジスタ１６７ａからなるカレントミラー回路で折り返し、トランジスタ１６７ｂに基準電流Ｉｃを流す構成である。図１７（ｂ）の方が、基準電流のＩｃの大きさを調整しやすい。しかし、トランジスタ２９２ｂとトランジスタ１６７ａからなるカレントミラー回路で折り返すために、出力電流Ｉｗのバラツキが発生しやすい。したがって、図１５、図１７（ａ）のように構成することが好ましい。
本発明は図１６（ａ）に図示するように、各ビットに１個または複数の単位トランジスタ１６４を形成または配置するとした。たとえば、１ビット目は、１個の単位トランジスタを形成し、２ビット目は２個の単位トランジスタを形成する。
しかし、本発明はこれに限定するものではない。たとえば、各ビットに、各ビットに応じた電流を出力する１つの単位トランジスタ１６４を形成または配置してもよいことは言うまでもない。たとえば、１ビット目のトランジスタは、０ビット目のトランジスタの２倍の電流を出力するトランジスタを１個形成または配置する。２ビット目のトランジスタは、０ビット目のトランジスタの４倍の電流を出力するトランジスタを１個形成または配置する。その他、２ビット目のトランジスタは、１ビット目のトランジスタの２倍の電流を出力するトランジスタを２個形成または配置してもよい。
図１６（ａ）に図示するように、６４階調（ＲＧＢ各６ビット）の場合は、６３個の単位トランジスタ１６４を形成するとした。したがって、２５６階調（ＲＧＢ各８ビット）の場合、２５５個の単位トランジスタ１６４が必要になることになる。
トランジスタ群１６５ｃが出力する電流は、電流の加算ができるという特徴ある効果がある。また、単位トランジスタ１６４において、チャンネル長Ｌを一定にし、チャンネル幅Ｗを１／２にすれば、単位トランジスタ１６４が流す電流がおよそ１／２になるという特徴ある性質がある。同様に、チャンネル長Ｌを一定にし、チャンネル幅Ｗを１／４にすれば、単位トランジスタ１６４が流す電流がおよそ１／４になるという特徴ある性質がある。実際には、完全には１／ｎにはならない。しかし、本明細書では説明を容易にするため、チャンネルＷを１／ｎにするとして説明をする。技術的な主旨は、単位トランジスタの単位電流の１／ｎの電流を出力する単位トランジスタを形成または配置することである。
図１８（ａ）は、各ビットに対して同一のサイズの単位トランジスタ１６４を配置したトランジスタ群１６５ｃの構成である。説明を容易にするため、図１８（ａ）は６３個の単位トランジスタ１６４が構成され、６ビットのトランジスタ群１６５ｃを構成（形成）している。また、図１８（ｂ）は８ビットであるとする。
図１８（ｂ）では、下位２ビット（Ａで示す）は、単位トランジスタ１６４よりも小さいサイズのトランジスタで構成している。最小ビット目の第０ビット目は、単位トランジスタ１６４のチャンネル幅Ｗの１／４で形成している（単位トランジスタ１６４ｂで示す）。また、第１ビット目は、単位トランジスタ１６４のチャンネル幅Ｗの１／２で形成している（単位トランジスタ１６４ａで示す）。なお、単位トランジスタ１６４ａは、単位トランジスタ１６４のチャンネル幅Ｗの１／４である単位トランジスタ１６４ｂを２個で形成してもよい。
以上の実施例では、単位トランジスタ１６４ｂのＷは、単位トランジスタ１６４のＷの１／４であるとした。単位トランジスタ１６４ｂの出力電流は、単位トランジスタ１６４の１／４である。単位トランジスタ１６４のＷが６μｍであれば、単位トランジスタ１６４ｂのＷは１／４の１．５μｍとなる。しかし、これは理想的な特性を示す場合である。実際には１．５μｍより大きくしている。つまり、２．０μｍなど大きくしている。一般的にトランジスタが小さな領域では、出力電流とチャンネル幅は比例関係にない。チャンネル幅を理想値の１／４よりも大きくすることにより、単位トランジスタ１６４ｂの４倍の電流が単位トランジスタ１６４の電流と一致するように構成することができる。以上の事項は後にさらに詳しく説明をする。
図１９に図示するように、単位トランジスタ１６４ａ（図１９（ｂ））、トランジスタ１６４ｂ（図１９（ｂ））、トランジスタ１６４（図１９（ａ））のゲート端子はゲート配線１６３に接続される。ゲート配線１６３はトランジスタ１６７ｂのゲート端子と接続されている。
下位２ビットは上位の単位トランジスタ１６４よりも小さいサイズの単位トランジスタ（１６４ａ、１６４ｂ）で形成している。したがって、単位トランジスタ１６４ａ、１６４ｂは、単位トランジスタ１６４の１／２、１／４の単位電流を出力することができる。単位トランジスタ１６４ａ、１６４ｂが占める面積はわずかである。また、正規の単位トランジスタ１６４の個数は６３個で変化がない。したがって、６ビット（６４階調）から８ビット（２５６階調）に変更しても、トランジスタ群１６５ｃの形成面積は図１８（ａ）と図１８（ｂ）で大差はない。つまり、プログラム電流方式で用いるソースドライバ回路１４のチップサイズは階調数にほとんど依存しない。逆に、プログラム電圧方式で用いるソースドライバ回路１４は、階調数に大きく依存する。
図１８（ｂ）に図示するように、６ビットから８ビット仕様に変化させても、電流プログラム方式のソースドライバ回路１４の出力段のトランジスタ群１６５ｃのサイズが大きくならないのは、単位電流（１／ｎの単位電流も含む）の加算によりプログラム電流（定電流）が発生できるという点、単位トランジスタ１６４において、チャンネル長Ｌを一定にし、チャンネル幅Ｗを１／ｎにすれば、単位トランジスタ１６４が流す電流がおよそ１／ｎになるという点をうまく利用しているからである。
また、図１８（ｂ）に図示するように、単位トランジスタ１６４ａ、１６４ｂのようにトランジスタサイズが小さくなると、出力電流（定電流）バラツキも大きくなる。しかし、いかにバラツキが大きくとも、単位トランジスタ１６４ａまたは１６４ｂの出力電流は加算される。つまり、階調の逆転は原理的に発生しない。また、出力されるプログラム電流のバラツキは、最大階調時は、６ビットも８ビットも同一である。出力電流のバラツキは、各出力段の単位トランジスタ群が占める面積に依存しているからである。
実際にはチャンネル幅Ｗを１／ｎにしても出力電流は正確には１／ｎにはならない。多少の補正が必要である。チャンネル幅Ｗ１／２にすることに大きな意味を持つものではなく、トランジスタ２４ａの出力電流を単位トランジスタ１６４の出力電流を１／２にすることに技術的意味がある。したがって、チャンネル幅Ｗだけでなく、チャンネル長Ｌを変化させて出力電流を１／２あるいは１／４のように、略整数分の１に構成すれはよい。また、図１８（ｂ）で図示した単位トランジスタ１６４、１６４ａ、１６４ｂは同一ゲート電圧で動作させる。これは図１６に図示するように、内部配線１６２にすべての単位トランジスタのゲート端子を接続することにより容易に実現できる。また、すべての単位トランジスタ（１６４、１６４ａ、１６４ｂ）はトランジスタ１６７ｂとカレントミラー回路を構成させればよい。
チャンネル幅Ｗを１／２にすると、トランジスタのゲート端子電圧を同一とした場合、出力電流は、１／２以下となる。そのため、本発明は、下位ビットを構成するトランジスタと、上位ビットを構成するトランジスタのサイズを変化させる場合、以下のようにトランジスタサイズを設定している。
ソースドライバ回路（ＩＣ）１４の単位トランジスタ１６４を２種類のサイズのように、少ない形状の種類で構成する。複数の単位トランジスタ１６４のチャンネル長Ｌは同一にする。つまり、チャンネル幅Ｗのみを変化させる。もしくは、チャンネル幅Ｗまたはチャンネル長Ｌの一方のみを変化させて単位トランジスタを形成する。好ましくは、トランジスタ群１６５ｃを構成する単位トランジスタ１６４の大きさ、形状は、３種類以下とする。特に、２種類以下とすることが好ましい。
第１の単位トランジスタの第１の単位出力電流と、第２の単位トランジスタの第２の単位出力電流の比をｎ（第１の単位出力電流：第２の単位出力電流＝１：ｎ、ただし、ｎは１より小さい値）とするとき、第１の単位トランジスタのチャンネル幅Ｗ１ ＜ 第２の単位トランジスタのチャンネル幅Ｗ２×ｎ×ａの関係となるように構成する。
Ｗ１×ｎ×ａ＝Ｗ２とした場合、１．０５＜ ａ ＜１．３の関係が成り立つようにすることが好ましい。補正係数ａは、テストトランジスタを形成し、測定あるいは評価することにより補正係数を容易に把握することができる。
本発明は、下位のビットを作製（構成）するために、上位のビットの単位トランジスタ１６４に比較して小さい単位トランジスタ１６４を形成または配置するものである。この小さいという概念は、上位ビットを構成する単位トランジスタ１６４の出力電流よりも小さいという意味である。したがって、単位トランジスタ１６４に比較してチャンネル幅Ｗが小さいだけでなく、同時にチャンネル長Ｌも小さい場合も含まれる。また、他の形状も含まれる。単位トランジスタ１６４ａの出力電流が単位トランジスタ１６４の１／２とは精度が要求されるものではない。したがって、各ビットでの出力電流が反転しないように、６０％〜１４０％の範囲で設定できればよい。つまり、略１／２、略１／４であればよい。
図１８（ｂ）はトランジスタ群１６５ｃを構成する単位トランジスタ１６４のサイズを複数種類とするものであった。図１８（ｂ）では３種類（１６４、１６４ａ、１６４ｂ）としている。種類の数を限定する理由は、先に説明したように、単位トランジスタ１６４のサイズが異なると出力電流の大きさが形状に比例しないため、設計が難しくなるからである。したがって、トランジスタ群１６５ｃを構成する単位トランジスタ１６４のサイズは低階調用と高階調用の２種類とすることが好ましい。たとえば、図１８（ｂ）において、低階調の単位トランジスタである０ビット目の単位トランジスタ１６４ｂを２個用いて、１ビット目を構成すればよい。つまり、高階調用の単位トランジスタ１６４で２ビット目から７ビット目を形成し、低階調の単位トランジスタ１６４ｂを用いて０ビット目と１ビット目を形成する。
図１６でも図示しているように、トランジスタ群１６５ｃを構成する単位トランジスタ１６４のゲート端子は、１つの内部配線１６２で接続されている。内部配線１６２に印加された電圧により単位トランジスタ１６４の出力電流が決定される。したがって、トランジスタ群１６５ｃ内の単位トランジスタ１６４の形状が同一であれば、各単位トランジスタ１６４は同一の単位電流を出力する。
本発明は、トランジスタ群１６５ｃを構成する単位トランジスタ１６４の内部配線１６２を共通にすることには限定されない。たとえば、図１９（ａ）のように構成してもよい。なお、トランジスタ群１６５ｂとはトランジスタ１６７ｂが対応する。つまり、トランジスタ群１６５ｃによりトランジスタ１６７ｂが構成されている。図１９（ａ）において、トランジスタ群１６５ｂ１とカレントミラー回路を構成する単位トランジスタ１６４と、トランジスタ群１６５ｂ２とカレントミラー回路を構成する単位トランジスタ１６４とが配置されている。
トランジスタ群１６５ｂ１は内部配線１６２ａで接続されている。トランジスタ群１６５ｂ２は内部配線１６２ｂで接続されている。図１９（ａ）の一番上の１個の単位トランジスタ１６４はＬＳＢ（０ビット目）であり、２段目の２個の単位トランジスタ１６４は１ビット目、３段目の４個の単位トランジスタ１６４は２ビット目である。また、４段目の組の８個の単位トランジスタ１６４は３ビット目である。
図１９（ａ）において、内部配線１６２ａと内部配線１６２ｂの印加電圧を変化させることにより、各単位トランジスタ１６４のサイズ、形状が同一であっても、各単位トランジスタ１６４の出力電流を内部配線１６２の印加電圧により変化（変更）することができる。
図１９（ａ）において、単位トランジスタ１６４のサイズなどを同一にして、内部配線１６２ａ、１６２ｂの電圧を異ならせるとしたが、本発明はこれに限定するものではない。単位トランジスタ１６４のサイズなどを異ならせ、印加する内部配線１６２ａ、１６２ｂの電圧を調整することにより、異なる形状の単位トランジスタ１６４の出力電流を同一となるようにしてもよい。
ソースドライバ回路（ＩＣ）１４の単位トランジスタ１６４の最小出力電流は０．５ｎＡ以上１０ｎＡにしている。特に単位トランジスタ１６４の最小出力電流は２ｎＡ以上２０ｎＡにすることがよい。ドライバＩＣ１４内のトランジスタ群１６５ｃを構成する単位トランジスタ１６４の精度を確保するためである。
また、図２０に図示するように、トランジスタ１６７ｂを単位トランジスタ１６４の集合からなるトランジスタ群１６５ｂとして形成してもよい。トランジスタ群１６５ｂの単位トランジスタのゲート端子はトランジスタ群１６５ｃの単位トランジスタ１６４のゲート端子と共通にされ、カレントミラー回路を構成している。トランジスタ群１６５ｂは複数形成することが好ましい。
また、図２０に図示するように、トランジスタ１６７ｂまたはトランジスタ群１６５ｂは、トランジスタ群１６５ｃの左右に形成配置することが好ましい。また、トランジスタ群１６５ｂ、トランジスタ１６７ｂには、基準電流発生回路１５３から基準電流Ｉｃを供給する。
本発明のトランジスタ群１６５ｃが電流出力であるとして説明するが、これに限定するものではない。たとえば、トランジスタ群１６５ｃが電圧出力であってもよい。つまり、ソースドライバ回路（ＩＣ）１４が液晶表示パネルのように、トランジスタ群１６５ｃが電圧を出力し、電圧駆動を実施する場合が例示される。その他、トランジスタ群１６５ｃが電圧出力するオペアンプなどで構成してもよい。本発明は、ＥＬ表示パネルが電圧駆動である場合も同様に適用される。また、選択回路２２２、２９１は、ソースドライバ回路（ＩＣ）１４がシリコンチップとして構成され、前記チップ１４に内蔵されているとして説明するが、これに限定するものではない。たとえば、トランジスタ群１６５ｃを、ポリシリコン技術などでガラスアレイ基板３０に直接形成してもよい。また、別チップに形成または構成してもよい。
図２１に図示するように、ソースドライバ回路（ＩＣ）１４は、ソース信号線１８の電荷を強制的に放出または充電するプリチャージ回路２１４を内蔵する。プリチャージ回路は、プリチャージ電圧Ｖｐを出力する。プリチャージ電圧Ｖｐとは、Ｖａ電圧、Ｖ０電圧が該当する。また、プリチャージ電圧Ｖｐの概念には、ソース信号線１８の電荷を強制的に放出する電圧と充電する電圧の両方が含まれる。また、プリチャージ電圧Ｖｐの概念には、プログラム電圧も含まれる。つまり、プリチャージ電圧Ｖｐを印加するとは、電圧を印加する動作である。プリチャージ電圧Ｖｐは、基本的にはソース信号線１８に印加する。もちろん、画素１６の駆動用トランジスタ１１ａのゲート端子に直接印加してもよい。たとえば、画素電極に圧接したプローブでプリチャージ電圧Ｖｐを印加する方式が例示される。プリチャージ電圧Ｖｐは、Ｒ、Ｇ、Ｂで独立に設定できるように構成することが好ましい。ＥＬ素子１５の閾値がＲＧＢで異なるからである。
プリチャージ電圧Ｖｐの印加とは、ソース信号線１８の電荷を充放電させるため、もしくはソース信号線１８に所定の電圧にするために用いる方式である。Ｖａ、Ｖ０電圧を印加すること、水平走査期間の最初に目標階調電圧またはプログラム電圧を印加すること、過電流印加によりソース信号線電位を変化させることも、プリチャージ電圧Ｖｐの印加の概念に含まれる。
図２１はプリチャージ回路部の構成図である。プリチャージ電圧Ｖｐは映像データＤ０〜Ｄ５により出力期間範囲が決定される。プリチャージ電圧Ｖｐは、水平走査期間におよびドットクロックＣＬＫに同期して出力される。プリチャージ電圧Ｖｐを出力する時間は、水平同期信号ＨＤを基点としてカウンタ回路２１２の設定値で決定される。カウンタ回路２１２はクロックＣＬＫ信号に同期してカウントアップされる。プリチャージ電圧Ｖｐの出力期間は、水平走査期間（１Ｈ）の最初から開始される。
カウンタ回路２１２はカウントしたカウント値と設定値が一致すると、プリチャージ電圧Ｖｐの出力期間が終了する。カウンタ回路３４２の出力はアンド（ＡＮＤ）回路２１３のａ部入力となる。なお、プリチャージ電圧Ｖｐは、オン（印加する）／オフ（印加しない）を切り替えられるように構成する。オン／オフは、ソース信号線１８に印加する映像信号もしくは映像信号に対応するプログラム電流またはプログラム電圧の大きさ、あるいは映像信号の変化（前水平走査期間に印加した映像信号との差）映像信号に対応するプログラム電流またはプログラム電圧の大きさ（前水平走査期間で印加したプログラム電流またはプログラム電圧の変化）で決定される。
図２１の構成では、どの電圧範囲までプリチャージするかは、一致回路２１１で決定される。一致回路２１１には、映像データＤ０〜Ｄ５が印加される。一致回路はプリチャージ範囲が記憶あるいは設定されている。記憶または設定された値よりも、映像データＤ０〜Ｄ５が小さい時、プリチャージ電圧が端子８３から出力される。一致回路２１１はクロックＣＬＫで同期して動作する。また、イネーブル信号ＥＮがＨレベルの時、プリチャージ電圧は出力され、Ｌレベルの時は映像データの値によらず、プリチャージ電圧は出力されない。一致回路２１１の出力はＡＮＤ回路２１３のｂ端子入力となる。
ＡＮＤ回路２１３のａ部入力がＨで、ｂ端子入力がＨの時、スイッチ１６１ａが閉じ、プリチャージ電圧Ｖｐが内部配線１６２に印加され、かつＨＩ信号がＨの時、スイッチ１６１ｂが閉じて出力端子８３からプリチャージ電圧Ｖｐが出力される。
図２２は、ソースドライバ回路（ＩＣ）１４のプリチャージ回路（プリチャージ電圧を出力する回路構成部）を中心とするブロック図である。プリチャージ回路２１４は、プリチャージ制御回路からプリチャージ制御信号ＰＣ信号（赤（ＲＰＣ）、緑（ＧＰＣ）、青（ＢＰＣ））が出力される。
選択（セレクタ）回路２２２は、メインクロックに同期して出力段に対応するラッチ回路２２１に順次ラッチしていく。ラッチ回路２２１はラッチ回路２２１ａとラッチ回路２２１ｂの２段構成である。ラッチ回路２２１ｂは水平走査クロック（１Ｈ）に同期してプリチャージ回路２１４にデータを送出する。つまり、セレクタは、１画素行分の画像データおよびＰＣデータを順次ラッチしていき、水平走査クロック（１Ｈ）に同期して、ラッチ回路２２１ｂでデータをストアする。
なお、図２２では、ラッチ回路２２１のＲ、Ｇ、ＢはＲＧＢの画像データ６ビットのラッチ回路であり、Ｐはプリチャージ電圧（ＲＰＣ、ＧＰＣ、ＢＰＣ）の３ビットを保持するラッチ回路である。
プリチャージ回路２１４は、ラッチ回路２２１ｂの出力がＨレベルの時、スイッチ１６１ａをオンさせ、ソース信号線１８にプリチャージ電圧Ｖｐを出力する。トランジスタ群１６５ｃは画像データに応じて、プログラム電流（定電流）をソース信号線１８に出力する。
プリチャージ電圧Ｖｐを印加するか否かは、判断前にソース信号線１８に印加されている電圧（保持されている電位）に基づいて判断する。判断前にソース信号線１８に印加されている電位と、次に印加する電圧（あるいはプログラム電流の印加による想定されるソース信号線１８の電位）との電位差あるいは変化量にもとづいて判断する。たとえば、第Ｎ（Ｎは１以上最大画素行以下の整数）画素行の画素に印加した電圧あるいはプログラム電流の印加による変化電位が、４．０（Ｖ）で、次に印加する電圧が、４．１（Ｖ）と電位差が小さい時は、第Ｎ＋１画素行の画素にはプリチャージ電圧Ｖを印加する。逆に２．０（Ｖ）と電位差が大きな時は、第Ｎ＋１画素行の画素にはプリチャージ電圧Ｖｐを印加しない。
本発明は、画素１６の駆動用トランジスタ１１ａがＰチャンネルの時にあっては以下の範囲で、プリチャージ電圧Ｖｐの印加の有無を判断する。説明を容易にするため、アノード電圧をＶｄｄ、カソード電圧をＶｓｓとし、ソースドライバ回路１４の電源電圧をＶｄ、ソースドライバ回路１４のグランド電位をＧＮＤとする。また、ソース信号線１８に保持されている電位（１Ｈ前に印加された電圧）をＶｎ、ソースドライバ回路１４から出力される電圧（またはプログラム電流の印加により変化する目標電圧）をＶｍとする。なお、アノードＶｄｄ、カソードＶｓｓ、Ｖｎ、ＶｍはＧＮＤに対する電圧値である。また、図４の電位関係を満足させることが好ましい。
画素１６の駆動用トランジスタ１１ａがＰチャンネルの時にあっては少なくとも以下の条件の１つ以上が合致する時に、ソース信号線１８または画素１６にプリチャージ電圧Ｖｐを印加する。
０．５≦（Ｖｄｄ−Ｖｍ）／Ｖｄｄ≦０．９
０．５≦（Ｖｄ−Ｖｍ）／Ｖｄｄ≦０．９
０．１≦｜（Ｖｎ−Ｖｍ）｜／Ｖｎ ≦０．３ ただし、０．５≦（Ｖｄ−Ｖｍ）／Ｖｄｄ
画素１６の駆動用トランジスタ１１ａがＮチャンネルの時にあっては少なくとも以下の条件の１つ以上が合致する時に、ソース信号線１８または画素１６にプリチャージ電圧Ｖｐを印加する。ただし、Ｖｎ、Ｖｍは、Ｖｓｓ側の電圧であり、−極性の電圧である。
０．５≦（Ｖｄ−Ｖｍ）／Ｖｄｄ≦０．９
０．１≦｜（Ｖｎ−Ｖｍ）｜／Ｖｎ ≦０．３ ただし、０．５≦（Ｖｄ−Ｖｍ）／Ｖｄｄ
画素１６の駆動用トランジスタ１１ａがＮチャンネルの時にあっては少なくとも以下の条件の１つ以上が合致する時に、ソース信号線１８または画素１６にプリチャージ電圧Ｖｐを印加する。ただし、Ｖｎ、Ｖｍは、Ｖｓｓ側の電圧であり、−極性の電圧である。
０．５≦｜（Ｖｓｓ−Ｖｍ）｜／Ｖｓｓ≦０．９
０．５≦｜（Ｖｓｓ−Ｖｎ）｜／Ｖｓｓ≦０．９
０．１≦｜（Ｖｎ−Ｖｍ）｜／Ｖｎ ≦０．３ ただし、０．５≦（Ｖｓｓ−Ｖｍ）／Ｖｓｓ
以上の実施例は、ソース信号線１８に保持されている電位または印加する電圧などに基づき、プリチャージ電圧Ｖｐを印加するか否かを判断するとした。しかし、このことは、画素１６に印加する映像信号の階調により判断を行っても同様のことを実現できることは言うまでもない。本発明では、最大の階調数をＭとし、各ソース信号線１８に対して、１Ｈ前に印加した映像信号の階調をＮ１とし、次に印加する映像信号の階調をＮ２とした時、少なくとも、以下の条件のうち、１つ以上が該当するときに、プリチャージ電圧Ｖｐを印加する。
０．５≦｜（Ｖｓｓ−Ｖｎ）｜／Ｖｓｓ≦０．９
０．１≦｜（Ｖｎ−Ｖｍ）｜／Ｖｎ ≦０．３ ただし、０．５≦（Ｖｓｓ−Ｖｍ）／Ｖｓｓ
以上の実施例は、ソース信号線１８に保持されている電位または印加する電圧などに基づき、プリチャージ電圧Ｖｐを印加するか否かを判断するとした。しかし、このことは、画素１６に印加する映像信号の階調により判断を行っても同様のことを実現できることは言うまでもない。本発明では、最大の階調数をＭとし、各ソース信号線１８に対して、１Ｈ前に印加した映像信号の階調をＮ１とし、次に印加する映像信号の階調をＮ２とした時、少なくとも、以下の条件のうち、１つ以上が該当するときに、プリチャージ電圧Ｖｐを印加する。
１≦Ｎ２≦Ｍ×０．２５
１≦｜Ｎ２−Ｎ１｜≦８
１画素のデータについてプリチャージするかしないかを判断することに限定するものではない。たとえば、複数画素行の画像データにもとづいてプリチャージ判断をおこなってもよい。また、プリチャージを行う周辺画素の画像データを勘案して（たとえば、重み付け処理など）プリチャージ判断を行っても良い。また、動画と静止画でプリチャージ判断を変化する方法も例示される。以上事項は、画像データに基づき、コントローラがプリチャージ電圧を発生することにより、良好な汎用性が発揮される点が重要である。
１≦｜Ｎ２−Ｎ１｜≦８
１画素のデータについてプリチャージするかしないかを判断することに限定するものではない。たとえば、複数画素行の画像データにもとづいてプリチャージ判断をおこなってもよい。また、プリチャージを行う周辺画素の画像データを勘案して（たとえば、重み付け処理など）プリチャージ判断を行っても良い。また、動画と静止画でプリチャージ判断を変化する方法も例示される。以上事項は、画像データに基づき、コントローラがプリチャージ電圧を発生することにより、良好な汎用性が発揮される点が重要である。
本発明は、１画素のデータについてプリチャージするかしないかを判断することに限定するものではない。たとえば、複数画素行の画像データにもとづいてプリチャージ判断を行ってもよい。また、プリチャージを行う周辺画素の画像データを勘案して（たとえば、重み付け処理など）プリチャージ判断を行っても良い。また、動画と静止画でプリチャージ判断を変化する方法も例示される。以上は、画像データに基づき、コントローラがプリチャージ電圧を発生することにより、良好な汎用性が発揮される点が重要である。以降、このプリチャージ判断とプリチャージモードを中心に説明をする。
プリチャージをするかしないかの判定は、１画素行前の画像データ（あるいは、直前にソース信号線に印加された画像データ）にもとづいて行っても良い。たとえば、あるソース信号線１８に印加される画像データが白→黒→黒であれば、白から黒になる時は、プリチャージ電圧を印加する。黒階調は書込みにくいからである。黒から黒の場合は、プリチャージ電圧を印加しない。先に黒表示でソース信号線１８の電位が次に書き込む黒表示の電位となっているからである。以上の動作は、コントローラ回路（ＩＣ）８０１に１画素行分（ＦＩＦＯのため２ラインのメモリが必要）のラインメモリを形成（配置）することにより容易に実現できる。
本発明において、プリチャージ駆動では、プリチャージ電圧Ｖｐ（Ｖａ、Ｖ０）を出力するとして説明をするが、これに限定するものではない。１水平走査期間よりも短く、プログラム電流よりも大きい電流をソース信号線１８に書き込む方式でもよい。つまり、プリチャージ電流をソース信号線１８に書込み、その後にプログラム電流をソース信号線１８に書き込む方式でもよい。プリチャージ電流も物理的には電圧変化を引き起こしていることには差異はない。プリチャージをプリチャージ電流で行う方式も本発明のプリチャージ駆動の技術的範疇である（本発明の範囲内である）。
本発明のプリチャージ駆動では所定電圧をソース信号線１８に印加する。また、ソースドライバＩＣはプログラム電流を出力するとした。しかし、本発明は、プリチャージ駆動を階調に応じて出力電圧を変化させてもよい。つまり、ソース信号線１８に出力するプリチャージ電圧はプログラム電圧になる。ソースドライバＩＣ内にこのプリチャージ電圧の電圧階調回路２３１を導入した回路構成が図２３である。
電圧階調回路２３１は、プログラム電圧などの階調電圧を出力する構成あるいは動作として説明するが、本発明はこれに限定するものではない。所定の定電圧あるいはプログラム電圧を出力する回路の意味でも用いる。その他、サンプルホールド回路の意味でも用いる。つまり、多段階で電圧値を出力できる回路である。ただし、プリチャージ電圧Ｖｐが固定値の場合は、１つの電圧を出力する構成でよい。この場合も、電圧階調回路２３１の概念に含まれる。また、電子ボリウム１５２も外部入力データにより、出力電圧を変化あるいは調整できるから、電圧階調回路である。また、Ｄ／Ａ（デジタルーアナログ変換）回路３９１も電圧階調回路である。
なお、電圧階調回路２３１は、デジタル信号入力に対応してアナログ電圧を出力するものに限定するものではなく、アナログ電圧をインピーダンス変換あるいは、増幅もしくは低減して出力するものも含まれる。また、広義には、１つの所定電圧あるいは複数の電圧を選択して出力するものも電圧階調回路２３１である。つまり、電圧階調回路２３１とは、定電圧発生源として理解してもよい。
図２３は主として１つのソース信号線１８に対応する１出力回路のブロック図である。階調に応じてプログラム電流を出力する電流階調回路１５４と、階調に応じたプリチャージ電圧を出力する電圧階調回路２３１で構成される。電流階調回路１５４と電圧階調回路２３１には映像データが印加される。電圧階調回路２３１の出力はスイッチ１６１ａ、１６１ｂがオンすることによりソース信号線１８に印加される。スイッチ１６１ａはプリチャージイネーブル（プリチャージＥＮＢＬ）信号と、プリチャージ信号（プリチャージＳＩＧ）で制御される。
電流階調回路１５４は、基本的にはプログラム電流などの階調電流を出力するとして説明するが、本発明はこれに限定しない。所定の定電流を出力する回路（定電流出力回路）としての意味でも使用する。また、定電流源の意味でも使用する。階調電流を出力できる回路構成であれば、１μＡ、０．５μＡなどのように、所定値の定電流を出力できるからである。
当然のことながら、電流階調回路１５４を簡略化し、定電流Ｉｗを出力する定電流回路として構成してもよいことは言うまでもない。また、Ｖａ、Ｖ０を測定するためには、定電流Ｉｗを印加するだけで十分であり、この機能を達成するためには、階調電流回路１５４を用いてもよいし、簡略化された定電流回路を用いてもよいことは言うまでもない。また、階調電流は、プログラム電流Ｉｗを定電流と考えてもよい。
電圧階調回路２３１は、一例としてサンプルホールド回路で構成される。また、必要に応じてＤ／Ａ変換回路などで構成される。デジタルの映像データに基づいて、Ｄ／Ａ変換回路によりプリチャージ電圧に変換される。この変換されたプリチャージ電圧は、サンプルホールド回路２４１によりサンプルホールドされ、オペアンプを介してスイッチ１６１ａの一端子に印加される。
Ｄ／Ａ変換回路は電圧階調回路２３１ごとに構成または形成する必要がなく、ソースドライバ回路（ＩＣ）１４の外部にＤ／Ａ変換回路を構成し、このＤ／Ａ変換回路の出力を電圧階調回路２３１内でサンプルホールドしてもよい。また、ポリシリコン技術で形成してもよい。
図２４に図示するように、８ビットの映像信号ＤＡＴＡに対応する電圧（プログラム電圧）が、映像クロックに同期して電子ボリウム１５２から出力される。プログラム電圧は、駆動用トランジスタ１１ａにプリチャージ電圧として印加される電圧である。また、プログラム電圧は、この電圧を印加することにより、階調にほぼ対応した電流がＥＬ素子１５に印加されるように駆動用トランジスタ１１ａのゲート端子に保持される電圧である。
プログラム電圧はＣｃ容量に一時的に保持され、バッファアンプ１５１ａから出力される。出力された電圧は、サンプルホールド回路（この実施例では切り換え回路のように図示している）２４１により、各出力端子８３に順次振り分けられる（出力端子８３ａ、８３ｂ、８３ｃ、８３ｄ・・・・・、８３ｎ、８３ａ、８３ｂ、８３ｃ、・・・・・・・８３ｎ・・・・・・）。振り分けはクロックＣＬＫに同期して実施される。なお、本発明では、８ビットのアドレス信号ＰＡＤＲＳにより、任意の端子にプログラム電圧を振り分けできるように構成されている。このように、アドレス信号ＰＡＤＲＳにより任意の出力端子８３に振り分け（８ビットであるから２５６本の端子のいずれかに振り分け可能である）できるように構成することにより、プログラム電圧の書き換えが必要な端子のみ新規のプログラム電圧を印加することができる。また、プログラム電圧の振り分けをランダム化することができる。プログラム電圧は容量Ｃに保持され（サンプリングされ）、バッファ回路１５１ｂの出力は、スイッチＳｐの制御により出力端子８３に印加されたり、遮断されたりする。スイッチＳｐは、図２３ではスイッチ１６１ａが該当する。
電流階調回路１５４は、具体的には図１６の回路構成が該当する。電流階調回路１５４のプログラム電流出力はスイッチＳｉにより制御される。以上のように、電流階調回路１５４と電圧階調回路２３１の出力はスイッチＳｉ、Ｓｐにより制御され、プリチャージ駆動（電圧プログラム）＋電流プログラミングが実現される。以上の信号は、出力端子８３からソース信号線端子２４２に印加される。プログラム電圧はソース信号線１８の寄生容量Ｃａを短期間で充放電させる。
電圧階調回路２３１の出力であるプリチャージ電圧Ｖｐは、図２５に図示するように、１水平走査期間（１Ｈ）の最初に印加される（記号Ａで示す）。その後、電流階調回路１５４によりソース信号線にプログラム電流が供給される（記号Ｂで示す）。つまり、プリチャージ電圧により概略のソース信号線電位まで電圧設定される。したがって、駆動用トランジスタ１１ａは目的電流に近い値まで、高速に設定される。その後、電流階調回路１５４が出力するプログラム電流により駆動用トランジスタ１１ａの特性バラツキを補償する目的電流（＝プログラム電流）まで設定される。
プリチャージ電圧が印加されるＡ期間は、１水平走査期間（１Ｈ）の１／１００以上１／２以下の期間が好ましい。または、０．２μｓｅｃ以上４０μｓｅｃ以下の期間に設定することが好ましい。好ましくは１水平走査期間（１Ｈ）の１／１００以上１／５以下の期間が好ましい。または、０．２μｓｅｃ以上１０μｓｅｃ以下の期間に設定することが好ましい。したがって、Ａ期間以外がＢ期間のプログラム電流の印加期間である。Ａ期間が短いとソース信号線１８の電荷の充放電が十分に行われないため、書き込み不足が発生する。一方、長すぎると電流印加期間（Ｂ）が短くなり十分にプログラム電流を印加することができない。したがって、駆動用トランジスタ１１ａの電流補正不足となる。
電圧印加期間（Ａ期間）は、１Ｈの最初から実施することが好ましいが、これに限定されない。たとえば、１Ｈの終わりのブランキング期間から開始してもよい。また、１Ｈ（水平走査期間）の途中にＡ期間を実施してもよい。つまり、１Ｈのいずれかの期間に電圧印加期間を実施すれはよい。しかし、好ましくは、電圧印加期間は、１Ｈの最初から１／４Ｈ（＝０．２５Ｈ）の期間内に実施することが好ましい。
図２５の実施例では、電圧プリチャージ（Ａ）の期間後、電流を印加（Ｂ期間）するとしたがこれに限定するものではない。たとえば、図２６（ａ）に図示するように、１Ｈの期間のすべてを（あるいは大半を、あるいは過半数を）プリチャージ電圧Ｖｐを印加する期間（電圧プリチャージ（＊Ａで示す）期間）としてもよい。
図２６（ａ）でも理解できるように、ソース信号線１８の電位がアノード電位（Ｖｄｄ）に近い場合に、１Ｈの期間のすべてに（大半に）電圧が印加される。ソース信号線１８の電位が０（Ｖ）に近くなると、電圧プログラム（Ａ期間）と電流プログラム（Ｂ）が１Ｈの期間内に実施される。なお、ソース信号線１８の電位が０（Ｖ）に近い場合（高階調領域）では、１Ｈの期間中のすべての期間にわたり、電流プログラムを実施してもよい。
図２６（ａ）の＊Ａ以外の期間は、１Ｈの一定期間（Ａで示す）に電圧プログラムによる電圧をソース信号線１８に印加し、その後、Ｂの期間に電流プログラムによる電流を印加している。以上のようにＡ期間の電圧の印加により画素１６のトランジスタ１１ａのゲート電位に所定電圧を印加し、概略ＥＬ素子１５に流す電流が所望値になるようにしている。その後、Ｂ期間のプログラム電流により、ＥＬ素子１５に流れる電流が所定値となるようにしている。＊Ａ期間は、１Ｈ期間の全般にわたり電圧プログラムが実施されている（電圧が印加されている）。
図２６（ａ）は、画素１６のトランジスタ１１ａ（駆動用トランジスタ）がＰチャンネルの場合のソース信号線１８への印加信号波形である。しかし、本発明はこれに限定するものではない。画素１６のトランジスタ１１ａがＮチャンネルであってもよい。この場合は、図２６（ｂ）に図示するように、ソース信号線１８の電位が０（Ｖ）に近い場合に、１Ｈの期間のすべてに（大半に）電圧が印加される。ソース信号線１８の電位がアノード電圧（Ｖｄｄ）に近くなると、電圧プログラム（Ａ期間）と電流プログラム（Ｂ）が１Ｈの期間に実施される。
なお、ソース信号線１８の電位がＶｄｄに近い場合（高階調領域）では、１Ｈの期間中のすべての期間にわたり、電流プログラムを実施してもよい。
本発明では、駆動用トランジスタ１１ａはＰチャンネルとして説明するがこれに限定するものではなく、駆動用トランジスタ１１ａはＮチャンネルであってもよいことはいうまでもない。説明を容易にするために、駆動用トランジスタ１１ａがＰチャンネルトランジスタであるとして説明を行うだけである。
本発明の実施例では、主として低階調領域は電圧プログラムが主で画素に書き込みがされる。中高階調領域は、電流プログラムが主で書き込みが行われる。つまり、電流と電圧駆動の両方のよいところの融合を実現できる。なぜなら、低階調領域は、電圧により所定階調表示される。これは、電流駆動では書き込み電流が微小のため、１Ｈの最初に印加した電圧（電圧駆動あるいはプリチャージ駆動による。プリチャージ駆動と電圧駆動は概念的には同一である。大きく差別化するならば、プリチャージ駆動は印加する電圧に種類が比較的少なく、電圧駆動は印加する電圧の種類が多いと言うべきである）が支配的となるからである。
中階調領域は、電圧により書き込んだ後、電圧のずれ量を、プログラム電流で補償する。つまり、プログラム電流が支配的となる（電流駆動が支配的である）。高階調領域は、プログラム電流で書き込む。プログラム電圧印加は不要である。印加した電圧がプログラム電流で書き換えられるからである。つまり、電流駆動が圧倒的に支配的である。もちろん、電圧を印加してもよいことは言うまでもない。
電圧階調回路の出力と電流階調回路（プリチャージ回路も含む）の出力とを出力端子８３でショートして構成することができるのは、電流階調回路は高インピーダンスであることによる。つまり、電流階調回路は高インピーダンスのため、電圧階調回路からの電圧が電流階調回路に印加されても、回路に問題点（短絡で過電流が流れるなど）が発生することがない。
本発明で電圧出力と電流出力状態とを切り換えるとしたがこれに限定するものではない。電流階調回路１５４からプログラム電流を出力した状態で、スイッチ１６１（図２３を参照のこと）をオンして、電圧階調回路２３１の電圧を出力端子８３に印加してもよいことは言うまでもない。
スイッチ１６１を閉じて出力端子８３に電圧を印加した状態で、電流階調回路１５４からプログラム電流を出力してもよい。電流階調回路１５４は高インピーダンスであるので回路的には問題がない。以上の状態も、本発明は電圧駆動状態と電流駆動状態とを切り換えているという動作の範疇である。本発明は電流回路と電圧回路の性質をうまく利用している。このことは、他のドライバ回路にない特徴ある構成である。
図２７に図示するように、１Ｈ期間に印加するプログラムを電圧またはプログラム電流の一方にしてもよいことは言うまでもない。図２７において、Ａの期間は電圧プログラムが実施された１Ｈ期間であり、Ｂの期間は電流プログラムが実施されている１Ｈ期間である。主として低階調領域では電圧プログラムが実施され（Ａで示す）、中間調以上の領域では電流プログラムが実施される（Ｂで示す）。以上のように、階調あるいはプログラム電流の大きさに応じて、電圧駆動を選択するか電流駆動を選択するかを切り換えても良い。
図２３の本発明の実施例では、電圧階調回路２３１と電流階調回路１５４には、同一の映像信号ＤＡＴＡが入力されている。したがって、映像信号ＤＡＴＡのラッチ回路は電圧階調回路２３１と電流階調回路１５４と共通でよい。つまり、映像信号ＤＡＴＡのラッチ回路は電圧階調回路２３１と電流階調回路１５４とに独立に設ける必要はない。共通の映像信号ＤＡＴＡのラッチ回路からのデータに基づき、電流階調回路１５４または（および）電圧階調回路２３１がデータを出力端子８３に出力する。
図２８は本発明の駆動方法のタイミングチャートである。図２８において、（ａ）のＤＡＴＡは画像データである。（ｂ）のＣＬＫは回路クロックである。（ｃ）のＰｃｎｔｌは、プリチャージのコントロール信号である。Ｐｃｎｔｌ信号がＨレベルの時は、電圧駆動のみモード状態になり、Ｌレベルの時、電圧＋電流駆動モードになる。（ｄ）のＰｔｃはプリチャージ電圧あるいは電圧階調回路２３１からの出力の切り換え信号である。Ｐｔｃ信号がＨレベルの時は、プリチャージ電圧などの電圧出力がソース信号線１８に印加される。Ｐｔｃ信号がＬレベルの時は、電流階調回路１５４からのプログラム電流がソース信号線に出力される。
たとえば、映像信号データＤ（２）、Ｄ（３）、Ｄ（８）の時は、Ｐｃｎｔｌ信号がＨレベルであるから、ソース信号線１８に電圧階調回路２３１から電圧が出力される（Ａ期間）。ＰｃｎｔｌがＬレベルの時は、ソース信号線１８にはまず、電圧が出力され、その後、プログラム電流が出力される。電圧が出力される期間をＡで示し、電流が出力される期間をＢで示す。電圧を出力する期間Ａは、Ｐｔｃ信号で制御される。Ｐｔｃ信号は、図２３のスイッチ１６１のオンオフを制御する信号である。
Ｐｃｎｔｌ信号がＨレベルの時は、電圧駆動のみモード状態になり、Ｌレベルの時、電圧＋電流駆動モードになると説明した。電圧を印加する期間は、点灯率あるいは階調に応じて変化させることが好ましい。低階調の時は、電流駆動では画素にプログラム電流を完全に書き込むことができない。したがって、電圧駆動を実施することが好ましい。電圧を印加する期間を長くすることによって、電圧＋電流駆動モードであっても、電圧駆動モードが支配的になり、良好に画素に低階調状態を書き込むことができる。低点灯率の場合は、低階調状態の画素が多い。したがって、低階調状態（低点灯率）の場合も、電圧を印加する期間を長くすることによって、電圧＋電流駆動モードであっても、電圧駆動モードが支配的になり、良好に画素に低階調状態を書き込むことができる。
以上のように、電圧＋電流駆動モードであっても、点灯率あるいは画素に書き込む階調データ（映像データ）に応じて、電圧駆動状態の期間を変化させることが好ましい。つまり、ＥＬ素子１５に流す電流を小さくするときは（本発明では低点灯率範囲）、電圧駆動モード期間を長くし、ＥＬ素子１５に流す電流を大きくするときは（本発明では高点灯率範囲）、電圧駆動モード期間を短くするか、もしくは’なし’にするように制御あるいは調整もしくは装置を構成する。
図２８において、電圧出力期間Ａと電流出力期間Ｂとを切り換えるとしたが、これに限定するものではない。プログラム電流の出力した状態で、スイッチ１６１（図２３を参照）をオンして、電圧階調回路２３１の電圧を出力端子８３に印加してもよいことは言うまでもない。また、スイッチ１６１を閉じて出力端子８３に電圧を印加した状態で、電流階調回路１５４からプログラム電流を出力してもよい。Ａ期間後にスイッチ１６１をオープンにする。以上のように電流階調回路１５４は高インピーダンスであるので電圧回路と短絡状態にしても回路的には問題がない。
図２９は、図２３などの電流階調回路１５４と電圧階調回路２３１の構成部分をさらに詳細に記載したブロック図である。シフトレジスタ回路（セレクタ回路）２２２はスタート信号（ＳＴ１）、クロック（ＣＬＫ１）により順次シフト動作する。シフト動作により、第１のラッチ回路（保持回路）２２１ａに、ＤＡＴＡ９ビットの保持位置を指定する。ＤＡＴＡ９ビットとは、映像信号８ビットとプリチャージ信号１ビットの計９ビットである。ラッチ回路２２１ａは１水平期間に順次ＤＡＴＡを保持していく。
第１のラッチ回路に保持されたＤＡＴＡは、ロード信号（ＬＤ）により２段目の第２のラッチ回路２２１ｂにロードされる。ラッチ回路２２１ｂに保持されたＤＡＴＡは、電圧階調回路２３１の入力と、電流階調回路１５４の入力となる。プリチャージ信号の１ビットは、電圧階調回路２３１のプログラム電圧と、電流階調回路１５４のプログラム電流の切り換え信号である。プリチャージ信号は、切り換え回路（図２３のスイッチ１６１などが該当する）２９１を時間的に制御し、出力端子８３からプリチャージ信号がオンのときはまずプリチャージ電圧を出力し、その後プログラム電流を出力する。
なお、電圧階調回路のサンプルホールド回路は比較的低速でしか動作しないため、電圧階調回路のサンプルホールド用として１段のラッチ回路を追加し、３段のラッチ回路で構成してもよいことは言うまでもない。また、切り換え回路２９１はアレイ基板３０にポリシリコン技術で形成してもよい。
図３０はプリチャージ電圧発生回路からの出力（一例としてＶｐａ、Ｖｐｂ、Ｖｐ）をソースドライバ回路１４の内部配線で伝達した構成である。配線は、ＩＣチップの長手方向に形成される（各トランジスタ群１６５と垂直）。プリチャージ電圧Ｖｐ（Ｖｐａ、Ｖｐｂ、Ｖｐ、ｏｐｅｎ）を伝達するプリチャージ電圧配線ＰＳ（ＰＳａ、ＰＳｂ、ＰＳｃ、ＰＳｄ）がソース信号線１８に直交するように配線される。プリチャージ電圧配線ＰＳと内部配線１６２とは直交し、各交点にスイッチＳｐが配置されている。スイッチＳｐはＳＥＬ信号（プリチャージ電圧の選択信号、ｏｐｅｎを含む）で切り換えられる。ｏｐｅｎがスイッチＳｐ０ａで選択された場合は、プリチャージ電圧は出力されない。スイッチＳｐは出力端子８３ごとに自由に設定できる。スイッチＳｐは映像信号の大きさ、変化などにより適切なものが選択され制御される。
図２９と図３０との差異は、図２９が映像信号ごとに対応するプリチャージ電圧をサンプルホールドして発生させる構成である。サンプルホールドしたプリチャージ電圧は、出力端子ごとに、プリチャージビット（プリチャージ電圧を印加するか否かの判断ビット）により判断され印加される。図３０は複数のプリチャージ電圧を発生させておき、１つのプリチャージ電圧を選択する構成である。選択するプリチャージ電圧は、プリチャージビット（ＳＥＬ信号：どのプリチャージ電圧を印加するかの指定ビット。ただし、プリチャージ電圧を印加しない（ｏｐｅｎ）場合もある）により判断され、ソース信号線１８に印加される。
以上の実施例は、ソースドライバ回路１４内にプリチャージ電圧Ｖｐ（Ｖａ、Ｖ０）を形成し、この回路から、必要に応じてソース信号線１８にプリチャージ電圧Ｖｐを印加するものであったが、本発明はこれに限定するものではない。たとえば、アレイ基板３０にプリチャージ電圧用トランジスタ素子を形成し、このトランジスタ素子をオンオフ制御することにより、プリチャージ電圧線に印加されたプリチャージ電圧Ｖｐをソース信号線１８に印加するように構成してもよいことは言うまでもない。
図３０などで、オープン機能（ｏｐｅｎの選択、つまりプリチャージを実施しない）を設けている。しかし、必ずしもソースドライバ回路１４内に構成あるいは形成することに限定するものではない。
以上の実施例では、プリチャージ電圧Ｖｐ（Ｖａ、Ｖ０）はアノード電圧Ｖｄｄに近い電圧（Ｖｄｄ以下Ｖｄｄ−３（Ｖ））であるとして説明をした、しかし、画素構成によっては、プリチャージ電圧Ｖｐがカソード電圧に近い（Ｖｓｓ以上Ｖｓｓ＋３（Ｖ））場合がある。たとえば、駆動用トランジスタ１１ａがＮチャンネルトランジスタで形成している場合、駆動用トランジスタ１１ａが、Ｐチャンネルトランジスタで吐き出し電流（図１の画素構成は吸い込み（シンク）電流）で電流プログラムが実施される場合である。この場合は、プリチャージ電圧Ｖｐはカソード電圧に近い電圧とする必要がある。
電流駆動で書き込み不足が発生する原因は、図３１に図示するようにソース信号線１８の寄生容量Ｃｓによる影響が大きい。寄生容量Ｃｓはゲート信号線１７とソース信号線１８との交差部などに発生する。
以下の説明は説明を容易にするために、画素１６の駆動用トランジスタ１１ａがＰチャンネルトランジスタで、かつ吸い込み（シンク）電流（ソースドライバ回路（ＩＣ）１４に吸い込む電流）で電流プログラムを実施する場合であるとして説明をする。
なお、画素１６の駆動用トランジスタ１１ａがＮチャンネルトランジスタの場合、あるいは駆動用トランジスタ１１ａを吐き出し（ソース）電流（ソースドライバ回路１４から吐き出す電流）で電流プログラムを実施する場合は逆の関係にする。この場合は、ソースドライバ回路１４内に形成された単位トランジスタ１６４は、Ｐチャンネルトランジスタで形成する。つまり、本発明は吸い込み（シンク）電流の場合を例示して説明するが、吐き出し（ソース）電流の場合は、画素の構成あるいは動作、ソースドライバ回路１４の構成あるいは動作を逆の関係に変更あるいは読み変える。このことは当業者であれば容易であるので説明を省略する。
図３１（ａ）に図示するように、黒表示（低階調表示）から白表示（高階調表示）に変化する時は、ソースドライバ回路（ＩＣ）１４が出力するシンク電流が主体的に関与する。ソースドライバ回路（ＩＣ）１４がプログラム電流Ｉｄ１（Ｉｗ）で寄生容量Ｃｓの電荷を吸い込む。電流を吸い込むことにより、寄生容量Ｃｓの電荷を放電し、ソース信号線１８の電位が低下する。したがって、画素１６の駆動用トランジスタ１１ａのゲート端子電位が低下し、プログラム電流Ｉｗを流すように電流プログラムが行われる。
白表示（高階調表示）から黒表示（低階調表示）に変化する時は、画素１６の駆動用トランジスタ１１ａの動作が主体である。ソースドライバ回路（ＩＣ）１４は黒表示の電流を出力するが、微小であるため実効的に動作しない。駆動用トランジスタ１１ａが動作し、プログラム電流Ｉｄ２（Ｉｗ）の電位に一致するように寄生容量Ｃｓを充電する。寄生容量Ｃｓに電荷を充電することにより、ソース信号線１８の電位が上昇する。したがって、画素１６の駆動用トランジスタ１１ａのゲート端子電位が上昇し、プログラム電流Ｉｗを流すように電流プログラムが行われる。
しかし、図３１（ａ）の駆動は低階調領域では電流Ｉｄ１が小さく、また、定電流動作のため、寄生容量Ｃｓの電荷の放電に非常に長時間を必要とする。特に白輝度に到達するまでの時間が長いため白ウィンドウ表示で上辺の輝度が所定輝度より低い。ソース信号線１８の電位が黒表示電位（アノード電圧Ｖｄｄに近い）から白表示電位（アノード電圧Ｖｄｄ−３（Ｖ）など）へ、１水平走査期間内に変化できないためである。白ウィンドウ部の下辺の次の画素行の黒表示輝度は、比較的目標の黒表示になりやすい。この変化では、図３１（ｂ）に図示するように駆動用トランジスタ１１ａが主体的に変化する。また、図３１（ｂ）では駆動用トランジスタ１１ａが非線形動作するため、比較的電流Ｉｄ２が大きい。そのため、Ｃｓの充電時間が比較的はやい。したがって、白ウィンドウ部の最終白表示画素部の次に位置する黒表示画素行では、輝度が目標の輝度あるいはその近傍に変化する。
プログラム電流の書き込み不足の課題を解決するために、プリチャージ駆動を実施する。しかし、この方法だけでは、パネルが超大型になれば、図３１（ｂ）の白から黒表示の実現が困難になる場合がある（プリチャージ電圧Ｖｐにより、ソース信号線１８の電位をアノードＶｄｄ側に変化させることにより、黒表示を実現することを想定している）。
この対策として、本発明では、１Ｈの前半にソースドライバ回路（ＩＣ）１４からのプログラム電流を増加させる。なお、後半は正規のプログラム電流Ｉｗを出力する。ただし、正規のプログラム電流は、図６、図９などの場合はＮ倍される。つまり、所定条件の時は、１Ｈの最初に所定のプログラム電流よりも大きな電流をソース信号線１８に流し、後半に正規のプログラム電流をソース信号線１８に流す。以下この実施例について説明をする。
以下に説明する駆動方法（駆動装置あるいは駆動方式）を過電流駆動と呼ぶ。また、過電流駆動は本発明の他の駆動方式あるいは駆動装置と組み合すことができることは言うまでもない。たとえば、プリチャージ電圧Ｖｐを印加した後、過電流駆動を実施し、その後、プログラム電流を印加（プログラム電流駆動）することが例示される。また、プリチャージ電圧Ｖｐを印加せず、過電流駆動を実施し、その後、プログラム電流駆動を行う方式が例示される。
なお、過電流駆動は、ソース信号線１８の電荷を充放電する方式であるから、技術的思想としては、プリチャージ電圧駆動の概念に含まれる。
なお、過電流は、吐き出し電流と吸い込み電流のいずれでもよい。画素１６の駆動用トランジスタ１１ａのチャンネル極性に対応して実施する。画素１６の駆動用トランジスタ１１ａがＰチャンネルの場合は、過電流は、ソースドライバ回路１４に流れ込む方向（シンク電流）とし、画素１６の駆動用トランジスタ１１ａがＮチャンネルの場合は、過電流は、ソースドライバ回路１４から吐き出す方向（ソース電流）とする。また、過電流駆動は、すべての画素１６に実施するものではなく、画素１６に印加された階調値、ソース信号線１８の電位、または、次に印加する階調による電位変化などに対応して印加の有無を判断する。また、過電流の大きさ、印加期間を変化させる。
図３２は本発明の過電流駆動方式を実現するソースドライバ回路（ＩＣ）１４の説明図である。図示を容易とするため、単位トランジスタ１６４が１個の電流回路は単位トランジスタ群３２１ａとし、’１’で図示している。以下同様に、単位トランジスタ１６４が２個の電流回路（カレントミラー回路）は単位トランジスタ群３２１ｂとし、’２’で図示している。また、単位トランジスタ１６４が４個の電流回路は単位トランジスタ群３２１ｃとし、’４’で図示している。単位トランジスタ１６４が８個の電流回路は単位トランジスタ群３２１ｄとし、’８’で図示している。
以下、同様に、単位トランジスタ１６４が６４個の電流回路は単位トランジスタ群３２１ｇとし、’６４’で図示し、単位トランジスタ１６４が１２８個の電流回路は単位トランジスタ群３２１ｈとし、’１２８’で図示している。ただし、図１８（ｂ）で説明したように、各単位トランジスタ群３２１に、物理的に必要な単位トランジスタ１６４を形成することに限定しない。各単位トランジスタ群３２１に必要な単位電流を出力するものであればいずれの構成あるいは方式であってもよい。
これらの単位トランジスタ群３２１（３２１ａ〜３２１ｈ）の１組がトランジスタ群１６５ｃである。なお、作図を容易にするため、また、説明を容易にするため単位トランジスタ群３２１のビット数は各８ビットとしている。したがって、ビット数は、６ビット、１０ビットでもよいことは言うまでもない。
また、単位トランジスタ群３２１は、ＲＧＢごとに形成される。ただし、ＲＧＢで、形成するビット数を変化させてもよい。たとえば、ＲとＢを６ビットとし、階調が多く必要なＧを８ビットにする構成が例示される。また、過電流の大きさについても、ＲＧＢで変化あるいは変更できるように構成することが好ましい。たとえば、Ｒ、Ｂで過電流の大きさを大きくし、Ｇで過電流の大きさを小さくできるようにする構成、方式が例示される。以上の事項は、本発明の他の実施例に適用される。以上の事項は、トランジスタ群１６５ｃにも適用される。また、トランジスタ群１６５ｂにも適用される。
図３２の構成は、過電流のプログラム電流を流す担当のトランジスタ群は、単位トランジスタ群３２１ｈとしている。つまり、階調データの最上位ビットのスイッチＤ７をオンオフ制御することにより、過電流をソース信号線１８に流す。過電流を流すことにより寄生容量Ｃｓの電荷を短時間で放電させることができる。たとえば、階調５の場合は、スイッチＤ０とＤ２をクローズさせて、５単位のプログラム電流を流すが、プログラム電流印加前に、スイッチＤ７をオンさせて、１２８単位の電流（過電流）をソース信号線１８に印加する。また、過電流の印加前に、必要に応じてあるいは必須的にソース信号線１８にプリチャージ電圧Ｖｐを印加する。
最上位ビットを過電流制御（過電流を発生させる）に使用するのは、以下の理由による。まず、説明を容易にするため、１階調から４階調に変化させるとする。また、階調数は２５６階調（ＲＧＢ各８ビット）とする。
１階調から白階調に変化させる場合であっても、１階調から中間調以上（たとえば、１２８階調以上）に変化させる場合は、プログラム電流の書き込み不足は発生しない。プログラム電流が比較的大きく、寄生容量Ｃｓの充放電が比較的早いからである。
しかし、１階調から中間調以下（たとえば、１２７階調以下）に変化する場合は、プログラム電流が小さく、１Ｈ期間に寄生容量Ｃｓを十分に充放電させることができない。したがって、１階調から４階調などのように、中間調以下に階調変化させることを改善させる必要がある。この場合に、本発明の過電流駆動を実施する。
以上のように変化する階調が中間調以下であるから、プログラム電流の指定に最上位ビットは使用しない。つまり、１階調から変化させる場合、目標の階調は、’０１１１１１１１’以下である（最上位ビットのスイッチＤ７は絶えずオフ状態である。本発明はたえず、オフ状態の最上位ビットを制御して過電流駆動を実施する。
最初の階調（変化前の階調）が１であれば、スイッチＤ０がオンで単位トランジスタ１６４が１個動作する。目標の階調が４であれば、スイッチＤ２が動作し、単位トランジスタ１６４が４個動作する。しかし、単位トランジスタ１６４が４個では十分に寄生容量Ｃｓの電荷を目標値まで放電させることができない。そこで、スイッチＤ７を閉じ単位トランジスタ群３２１ｈを動作させる。
なお、Ｄ７スイッチの動作は、Ｄ２スイッチの動作に加えて実施してもよいし（１Ｈの前半あるいは最初にＤ７とＤ２スイッチをオンさせ、後半にＤ２スイッチのみをオンさせる）、１Ｈの前半あるいは最初にスイッチＤ７のみをオンさせ、後半にスイッチＤ２のみをオンさせてもよい。
スイッチＤ７がオンすれば、単位トランジスタ１６４が１２８個動作する（もしくは１２８個分に相当する単位電流が出力される）。したがって、Ｄ２スイッチのみの動作に比較して１２８／４＝３２であるから３２倍の速度で寄生容量Ｃｓの電荷を放電させることができる。したがって、プログラム電流の書き込み改善が可能である。
スイッチＤ７をオンさせるか否かは、ＲＧＢの映像データごとにコントローラ回路（ＩＣ）（図示せず）で判断する。コントローラ回路（ＩＣ）からは判断ビットＫＤＡＴＡがソースドライバ回路（ＩＣ）１４に印加される。ＫＤＡＴＡは一例として５ビットである。ＫＤＡＴＡは、ＭＳＢの１ビットと下位４ビットに分けられる。ＫＤＡＴＡのＭＳＢが０（Ｌレベル）の時は、過電流駆動は実施しない。ＫＤＡＴＡのＭＳＢが１（Ｈレベル）の時は過電流駆動を実施する。つまり、過電流駆動を実施し、その後、目的階調に対応するプログラム電流を印加する。
なお、プリチャージ電圧Ｖｐを印加するか否かは、プリチャージビットで設定する。プリチャージビットが０（Ｌレベル）の時は、プリチャージ電圧Ｖｐを印加しない。プリチャージビットが１（Ｈレベル）の時は、プリチャージ電圧Ｖｐを印加し、また、ＫＤＡＴＡの設定値に対応して過電流駆動を実施し、その後、目的階調に対応するプログラム電流を印加する。
ＫＤＡＴＡの下位４ビットは過電流を印加する期間を１５段階で示す。この値に基づき、１６段階の期間の過電流駆動を実施する。したがって、ＫＤＡＴＡの下位４ビットの大きさは、Ｄ５ビットをオンさせる時間を示す。
ＫＤＡＴＡはラッチ回路２２１で１Ｈ期間保持される。カウンタ回路２１２はＨＤ（１Ｈの同期信号）でリセットされ、クロックＣＬＫでカウントされる。カウンタ回路２１２とラッチ回路２２１のデータが比較され、カウンタ回路２１２のカウント値が、ラッチ回路２２１のデータ値（ＫＤＡＴＡの下位４ビット）よりも小さいとき、ＡＮＤ回路２１３は内部配線１６２ｂにオン電圧を出力しつづけ、スイッチＤ５のオン状態が維持される。したがって、単位トランジスタ群３２１ｈの単位トランジスタ１６４の電流が内部配線１６２ａおよびソース信号線１８に流れる。なお、電流プログラム時はスイッチ１６１ｂが閉じ、プリチャージ駆動時は、スイッチ１６１ａが閉じ、スイッチ１６１ｂがオープン状態となる。
図３３はコントローラＩＣ（回路）の動作の説明図である。ただし、１画素列（ＲＧＢの組）の処理の説明図である。映像データＤＡＴＡ（８ビット×ＲＧＢ）は内部クロックに同期してラッチ回路２２１ａと２２１ｂに２段ラッチされる。したがって、ラッチ回路２２１ｂには、１Ｈ前の映像データが保持され、ラッチ回路２２１ａには現在の映像データが保持される。
比較回路３３１は１Ｈ前の映像データと現在の映像データを比較し、ＫＤＡＴＡの値を導出する。導出は、過電流駆動を実施するか否かのＭＳＢの１ビットと、過電流を印加する期間である下位４ビットの値である。また、必要に応じて、プリチャージ電圧Ｖｐを印加するか否かのプリチャージビットの設定も行う。また、過電流駆動において必要に応じて、どのスイッチＤ０〜Ｄ７をオン（クローズ）するかを設定してもよい。また、プリチャージ電圧Ｖｐの大きさを設定してもよい。
映像データＤＡＴＡはソースドライバ回路（ＩＣ）１４に転送される。また、コントローラＩＣ（回路）はカウンタ回路２１２の上限カウント値ＣＮＴをソースドライバ回路（ＩＣ）１４に転送する。
ＫＤＡＴＡは比較回路３３１で決定される。決定は、変化前の映像データ（１Ｈ前のデータ）と変化後の映像データ（現在のデータ）から決定される。１Ｈ前のデータとは、現在のソース信号線１８の電位を示す。現在のデータとは、変化させるソース信号線１８の目標電位を示す。また、ソース信号線１８の電位は、映像データの階調に対応するから、映像データに基づいて決定してもよい。
図３１に図示して説明したように、プログラム電流の書き込みは、ソース信号線１８の電位を考慮して行うことが重要である。書き込み時間Ｔは、Ｔ＝ＡＣＶ／Ｉ（Ａ：比例定数、Ｃ：寄生容量の大きさ、Ｖ：変化する電位差、Ｉ：プログラム電流）で表すことができる。したがって、変化する電位差Ｖが大きければ書き込み時間が長くなる。一方、プログラム電流Ｉ＝Ｉｗが大きくすれば書き込み時間は短くなる。
本発明では、過電流駆動でＩを大きくする。しかし、いずれの場合でもＩを大きくすると、目標のソース信号線１８電位を越える場合が発生する。したがって、過電流駆動を実施する場合には、電位差Ｖを考慮する必要がある。現在のソース信号線１８の電位と、次の映像データ（現在の映像データ（次に印加する映像データ＝（変化後：図３４の縦方向）））から決定される目標のソース信号線１８電位から、ＫＤＡＴＡを求める。
ＫＤＡＴＡはＤ７スイッチをオンさせる時間の場合もあるが、過電流駆動での電流の大きさでもよい。また、Ｄ７スイッチのオン時間（時間が長いほどソース信号線１８に印加する過電流印加時間が長くなり、過電流の実効値が大きくなる）と、過電流の大きさ（大きさが大きいほどソース信号線１８に印加する過電流の実効値が大きくなる）の両方を組み合わせてもよい。説明を容易にするため、最初、ＫＤＡＴＡはＤ７スイッチのオン時間であるとして説明をする。
比較回路３３１は１Ｈ前と変化後（図３４を参照のこと）の映像データを比較してＫＤＡＴＡの大きさを決定する。ＫＤＡＴＡに０以外のデータが設定される場合は以下の条件に合致する場合である。
１Ｈ前の映像データが低階調領域である場合（０階調以上全階調の１／８以下の領域であることが好ましい。たとえば、２５６階調の場合は、０階調以上３２階調以下である。）で、かつ、変化後の映像データが中間調領域以下である場合（１階調以上全階調の１／２以下の領域であることが好ましい。たとえば、２５６階調の場合は、１階調以上１２８階調以下の領域である。）にＫＤＡＴＡを設定する。設定するデータは、駆動用トランジスタ１１ａのＶＩ特性カーブを考慮して決定する。ソース信号線１８のＶｄｄ電圧から、０階調目の電圧であるＶ０（完全黒表示）までの電位差は大きい。また、Ｖ０電圧から、１階調目のＶ１までの電位差は大きい。次の２階調目であるＶ２電圧とＶ１電圧までの電位差は、Ｖ０電圧からＶ１電圧までの電位差よりもかなり小さい。以降、Ｖ３とＶ２、Ｖ４とＶ３になるにつれて電位差は小さくなる。以上のように高階調側になるにしたがって、電位差が小さくなるのは、駆動用トランジスタ１１ａのＶＩ特性が非線形であることにほかならない。
階調間の電位差は、寄生容量Ｃｓの電荷の放電量に比例する。したがって、プログラム電流の印加時間つまり、過電流駆動では過電流Ｉｄの印加時間と大きさに連動する。たとえば、１Ｈ前のＶ０（階調０）と変化後のＶ１（階調１）の階調差が小さいからといって、過電流Ｉｄの印加時間を短くすることはできない。電位差が大きいからである。
逆に、階調差が大きくとも過電流を大きくする必要がない場合もある。たとえば、階調１０と階調３２では、階調１０の電位Ｖ１０と階調３２の電位Ｖ３２の電位差も小さく、階調３２のプログラム電流Ｉｗも大きいため、寄生容量Ｃｓを短時間で充放電できるからである。
図３４は、横軸に１Ｈ前（変化前、つまり現在のソース信号線１８電位を示す）の映像データの階調番号を示している。また、縦軸に現在の映像データの階調番号（変化後、つまり変化させる目標のソース信号線１８電位を示す）を示している。
０階調目（１Ｈ前）から０階調目（変化後）に変化させるのは、電位変化がないため、ＫＤＡＴＡは０でよい。ソース信号線１８の電位変化がないからである。０階調目（１Ｈ前）から１階調目（変化後）に変化させるのは、Ｖ０電位からＶ１電位に変化させる必要がある。Ｖ１−Ｖ０電圧は大きいから、ＫＤＡＴＡはＭＳＢを１とし、下位４ビットを最高値の１５（一例である）に設定する。ソース信号線１８の電位変化が大きいからである。１階調目（１Ｈ前）から２階調目（変化後）に変化させるのは、Ｖ１電位からＶ２電位に変化させる必要があり、Ｖ２−Ｖ１電圧は比較的大きいから、ＫＤＡＴＡの下位４ビットは最高値近傍の１２（一例である）に設定する。ソース信号線１８の電位変化が大きいからである。３階調目（１Ｈ前）から４階調目（変化後）に変化させるのは、Ｖ３電位からＶ４電位に変化させる必要がある。しかし、Ｖ４−Ｖ３電圧は比較的小さいため、ＫＤＡＴＡの下位４ビットは小さい値の２に設定する。ソース信号線１８の電位変化が小さくてすみ、寄生容量Ｃｓの充放電が短時間で実施でき、目標のプログラム電流を画素１６に書き込むことができるからである。
変化前が低階調領域であっても、変化後の階調が中間調以上の場合は、ＫＤＡＴＡのＭＳＢ＝０とし、下位４ビットの値は０である。変化後の階調に対応するプログラム電流が大きく、１Ｈ期間内にソース信号線１８の電位を目標電位または近傍の電位まで変化させることができるからである。たとえば、２階調から３８階調目に変化させる場合は、ＫＤＡＴＡ＝０である。
変化後が変化前より低階調の場合において、過電流駆動は実施しない。３８階調から２階調目に変化させる場合は、ＫＤＡＴＡのＭＳＢを０とし、下位４ビット＝０である。この場合は、図３１（ｂ）が該当し、主として画素１６の駆動用トランジスタからプログラム電流Ｉｄが寄生容量Ｃｓに供給されるからである。図３１（ｂ）の場合は、過電流駆動方式は実施せず、電圧＋電流駆動方式あるいはプリチャージ電圧駆動を実施することが好ましい。
本発明の過電流駆動方式において、図６、図９などで説明したＮ倍駆動方式、ｄｕｔｙ比を制御する駆動方式と組み合わせることは効果がある。また、過電流を印加する時に基準電流を増加させることは効果がある。基準電流の可変は、図１５などで説明した電子ボリウム１５２などで行う。基準電流の増加により、図３２などの構成では過電流も増加させることができるからである。したがって、寄生容量Ｃｓの充放電時間も短くなる。基準電流の大きさあるいは基準電流比の制御により、過電流駆動方式の過電流の大きさを制御することができる点も本発明の特徴ある構成である。
以上のように、ＫＤＡＴＡがコントロールＩＣ（回路）で決定され、ＫＤＡＴＡがソースドライバ回路（ＩＣ）１４に差動信号で伝送される。伝送されたＫＤＡＴＡは図３２のラッチ回路２２１で保持され、Ｄ７スイッチが制御される。なお、制御は、スイッチＤ７だけでなく、スイッチＤ７、Ｄ６を同時に制御してもよい。また、時分割で制御してもよい。つまり、複数のスイッチを過電流印加時に制御を行ってもよい。
図３４の表の関係は、マトリックスＲＯＭテーブルまたはルックアップテーブル９３１を用いてＫＤＡＴＡを設定してもよいが、計算式をプログラムし、マイコンあるいはコントローラＩＣ（回路）の乗算器を用いてＫＤＡＴＡの算出（導出）を行ってもよい。また、コントローラＩＣ（回路）で実施することに限定されるものではなく、ソースドライバ回路（ＩＣ）１４に内蔵のコントロール回路あるいは演算回路で実施してもよいことは言うまでもない。
本発明は、基準電流の大きさによりプログラム電流Ｉｗの大きさが基準電流に比例して変化する。したがって、図３２などの過電流駆動の過電流の大きさも基準電流の大きさに比例して変化する。図３４で説明したＫＤＡＴＡの大きさも基準電流の大きさの変化に連動させる必要があることは言うまでもない。つまり、ＫＤＡＴＡの大きさは、基準電流の大きさに連動させる、あるいは基準電流の大きさを考慮することが好ましい。基準電流が大きければ過電流の大きさが比例して大きくなり、基準電流の大きさが小さければ過電流の大きさも小さくなるからである。
本発明の過電流駆動方式の技術的思想は、プログラム電流の大きさ、駆動用トランジスタ１１ａからの出力電流などに対応して過電流の大きさ、印加時間（印加期間）、過電流の実効値を設定するものである。また、過電流駆動とプリチャージ駆動とを組み合わせるものである。
比較回路３３１または比較手段などではＲＧＢの映像データごとに比較を実施するが、ＲＧＢデータから輝度（Ｙ値）を求めて、ＫＤＡＴＡを算出してもよいことは言うまでもない。つまり、単に、各ＲＧＢで比較するのではなく、色度変化、輝度変化を考慮し、また、階調データの連続性、周期性、変化割合を考慮してＫＤＡＴＡを算出あるいは決定もしくは演算する。また、１画素単位でなく、周辺の画素の映像データもしくは映像データに類するデータを考慮してＫＤＡＴＡを導出してもよいことは言うまでもない。たとえば、表示画面３４を複数のブロックに分割し、各ブロック内の映像データなどを考慮してＫＤＡＴＡを決定する方式が例示される。
図３２などにおいて、過電流駆動時に過電流を流すために選択するスイッチのクローズ期間（たとえば、Ｄ７スイッチが選択される時間）は、１Ｈ（１水平走査期間）の３／４期間以下１／３２期間以上に設定することが好ましい。さらに好ましくは１Ｈ（１水平走査期間）の１／２期間以下１／１６期間以上に設定することが好ましい。過電流を印加する期間が長いと、正規のプログラム電流を印加する期間が短くなり、電流補償が良好にならない場合がある。また、寄生容量の温度依存性により過電流を印加しすぎとなるからである。逆に過電流の印加期間が短いとソース信号線１８の電位変化を目標値に到達させることができなくなり、目標値の電位に対する偏差も大きくなる。
過電流を印加する期間が短いと、目標のソース信号線１８の電位まで到達することができない。過電流駆動では、目標の階調のソース信号線１８電位まで行うことが好ましいのは言うまでもない。しかし、過電流駆動のみで完全に目標のソース信号線電位にする必要はない。１Ｈの前半の過電流駆動後に、正規の電流駆動を実施し、過電流駆動により生じた誤差は、正規の電流駆動によるプログラム電流で補償されるからである。したがって、過電流駆動は、ソース信号線１８の電位目標値よりも小さめに設定（未到達）することが好ましい。本発明は、過電流駆動での偏差が発生しても、映像信号に対するプログラム電流で補正できることが１つの特徴ある方式である。
図３５は、過電流駆動方式を実施した場合の、ソース信号線１８の電位変化を図示している。図３５（ａ）は一例としてＤ７スイッチを１／（２Ｈ）期間オン状態にした場合である。１水平走査期間（１Ｈ）の最初であるｔ１よりＤ７スイッチをオンし、１２８個分の単位トランジスタ１６４の単位電流が出力端子８３から吸い込まれる。Ｄ７スイッチは１／（２Ｈ）のｔ２期間までの間、オン状態が維持され、過電流Ｉｄ２がソース信号線１８に流れる。したがって、ソース信号線１８の電位は目標電位のＶｎ電位近傍のＶｍ電位まで低下する。その後（ｔ２後）、Ｄ５スイッチはオフ状態となり、正規のプログラム電流Ｉｗが１Ｈの終了（ｔ３）まで、ソース信号線１８に流れて、ソース信号線１８電位は目標のＶｎ電位となる。
ソースドライバ回路（ＩＣ）１４は定電流動作する。したがって、ｔ２〜ｔ３期間には定電流のプログラム電流Ｉｗが流れる。このプログラム電流Ｉｗにより、寄生容量Ｃｓが目標電位になるまで充放電されると、画素１６の駆動用トランジスタ１１ａから電流Ｉが流れ、ソース信号線１８の電位は目標プログラム電流Ｉｗが流れるように保持される。したがって、駆動用トランジスタ１１ａは所定プログラム電流Ｉｗが流れるように保持される。以上のように、過電流駆動の過電流の精度は必要ない。精度がなくとも、画素１６の駆動用トランジスタ１１ａにより補正される。
図３５（ｂ）はＤ７スイッチを１／（４Ｈ）期間オン状態にした場合である。１水平走査期間（１Ｈ）の最初であるｔ１よりＤ７スイッチをオンし、３２個分の単位トランジスタ１６４の単位電流が出力端子８３から吸い込まれる。Ｄ７スイッチは１／（４Ｈ）のｔ４期間までの間、オン状態が維持され、過電流Ｉｄ２がソース信号線１８に流れる。したがって、ソース信号線１８の電位は目標電位のＶｎ電位近傍のＶｍ電位まで低下する。その後（ｔ４後）、Ｄ７スイッチはオフ状態となり、正規のプログラム電流Ｉｗが１Ｈの終了（ｔ３）まで、ソース信号線１８に流れて、ソース信号線１８電位は目標のＶｎ電位となる。
ソースドライバ回路（ＩＣ）１４は定電流動作する。したがって、ｔ４〜ｔ３期間には定電流のプログラム電流Ｉｗが流れる。このプログラム電流Ｉｗにより、寄生容量Ｃｓが目標電位になるまで充放電されると、画素１６の駆動用トランジスタ１１ａから電流Ｉが流れ、ソース信号線１８の電位は目標プログラム電流Ｉｗが流れるように保持される。したがって、駆動用トランジスタ１１ａは所定プログラム電流Ｉｗが流れるように保持される。以上のように、過電流駆動の過電流の精度は必要ない。精度がなくとも、画素１６の駆動用トランジスタ１１ａにより補正される。
図３５（ｃ）はＤ７スイッチを１／（８Ｈ）期間オン状態にした場合である。１水平走査期間（１Ｈ）の最初であるｔ１よりＤ７スイッチをオンし、３２個分の単位トランジスタ１６４の単位電流が出力端子８３から吸い込まれる。Ｄ７スイッチは１／（８Ｈ）のｔ５期間までの間、オン状態が維持され、過電流Ｉｄ２がソース信号線１８に流れる。したがって、ソース信号線１８の電位は目標電位のＶｎ電位近傍のＶｍ電位まで低下する。その後（ｔ５後）、Ｄ７スイッチはオフ状態となり、正規のプログラム電流Ｉｗが１Ｈの終了（ｔ３）まで、ソース信号線１８に流れて、ソース信号線１８電位は目標のＶｎ電位となる。
以上のように、単位トランジスタ１６４の動作個数と、１つの単位トランジスタ１６４の単位電流の大きさが固定値である。したがって、Ｄ７スイッチのオン時間により、比例して寄生容量Ｃｓの充放電時間を操作することができ、ソース信号線１８の電位を操作することができる。なお、説明を容易にするため、寄生容量Ｃｓを過電流により充放電させるとしているが、画素１６のスイッチトランジスタなどのリークもあるから、Ｃｓの充放電に限定されるものではない。
以上のように、過電流の大きさが単位トランジスタ１６４の動作個数により把握できる点が本発明の特徴ある構成である。書き込み時間ｔは、Ｔ＝ＡＣＶ／Ｉ（Ａ：比例定数、Ｃ：寄生容量の大きさ、Ｖ：変化する電位差、Ｉ：プログラム電流）で表すことができるから、ＫＤＡＴＡも値も、寄生容量（アレイ設計時に把握できる）、駆動用トランジスタ１１ａのＶＩ特性（アレイ設計時に把握できる）などから理論値にＫＤＡＴＡの値を決定できる。
図３２の実施例は、最上位ビットＤ７スイッチを操作することにより、過電流駆動の過電流Ｉｄの大きさ、印加時間を制御するものであった。本発明はこれに限定するものではない。最上位ビット以外のスイッチを操作あるいは制御してもよいことは言うまでもない。
図３６は、ソースドライバ回路（ＩＣ）１４が各ＲＧＢ８ビット構成である場合において、最上位ビットのスイッチＤ７と最上位ビットから２番目のスイッチＤ６をＫＤＡＴＡにより制御した構成である。なお、説明を容易にするため、Ｄ７ビットには１２８個の単位トランジスタ１６４が形成または配置されているとし、Ｄ６ビットには６４個の単位トランジスタ１６４が形成または配置されているとする。
図３６（ａ１）はＤ７スイッチの動作を示している。図３６（ａ２）はＤ６スイッチの動作を示している。図３６（ａ３）はソース信号線１８の電位変化を示している。図３６（ａ）ではＤ７、Ｄ６のスイッチが同時に動作するため、単位トランジスタ１６４は１２８＋６４個が同時に動作し、出力端子８３からソースドライバ回路（ＩＣ）１４に流れ込む。したがって、階調０のＶ０電圧から階調３のＶ３電圧まで高速にソース信号線１８電位を変化させることができる。なお、ｔ２後は、正規のスイッチＤが閉じ、正規のプログラム電流Ｉｗが出力端子８３からソースドライバ回路（ＩＣ）１４に吸い込まれる。
同様に、図３６（ｂ１）はＤ７スイッチの動作を示している。図３６（ｂ２）はＤ６スイッチの動作を示している。図３６（ｂ３）はソース信号線１８の電位変化を示している。図３６（ｂ）ではＤ７スイッチのみが動作するため、単位トランジスタ１６４は１２８個が同時に動作し、出力端子８３からソースドライバ回路（ＩＣ）１４に流れ込む。したがって、階調０のＶ０電圧から階調２のＶ２電圧まで高速にソース信号線１８電位を変化させることができる。図３６（ａ）より変化速度は小さい。しかし、変化する電位がＶ０からＶ２であるから、適正である。なお、ｔ２後は、正規のスイッチＤが閉じ、正規のプログラム電流Ｉｗが出力端子８３からソースドライバ回路（ＩＣ）１４に吸い込まれる。
なお、以上の実施例は、シンク電流の場合である。駆動用トランジスタ１１ａがＮチャンネルの場合は、ソースドライバ回路１４の単位トランジスタ１６４は、Ｐチャンネルトランジスタで形成される。したがって、単位トランジスタ１６４からの出力電流（過電流）は、ソース信号線１８に吐き出される。
以上のように、本発明は、ソースドライバ回路１４がシンク電流動作する場合を例示して説明しているがこれに限定するものではなく、ソース電流（吐き出し電流）の場合も、実施例の必要箇所を読み替えるだけで適用することができるから、本発明の技術的範疇である。
同様に、図３６（ｃ１）はＤ７スイッチの動作を示している。図３６（ｃ２）はＤ６スイッチの動作を示している。図３６（ｃ３）はソース信号線１８の電位変化を示している。図３６（ｃ）ではＤ６スイッチのみが動作するため、単位トランジスタ１６４は６４個が同時に動作し、出力端子８３からソースドライバ回路（ＩＣ）１４に流れ込む。したがって、階調０のＶ０電圧から階調１のＶ１電圧まで高速にソース信号線１８電位を変化させることができる。図３６（ｂ）より変化速度は小さい。しかし、変化する電位がＶ０からＶ１であるから、適正である。なお、ｔ２後は、正規のスイッチＤが閉じ、正規のプログラム電流Ｉｗが出力端子８３からソースドライバ回路（ＩＣ）１４に吸い込まれる。
以上のようにＫＤＡＴＡにより、スイッチのオン期間だけでなく、複数のスイッチを操作あるいは動作させ、動作させる単位トランジスタ１６４の個数あるいは単位電流の大きさを変化あるいは可変もしくは調整することにより、適正なソース信号線電位に設定あるいは変化させることができる。
図３６では、過電流駆動によるスイッチＤ（Ｄ６、Ｄ７）をｔ１からｔ２の期間に動作させるとしたが、これに限定するものではなく、図２８に図示あるいは説明したように、ｔ２、ｔ３、ｔ４などのようにＫＤＡＴＡの値によって変化あるいは変更してもよいことは言うまでもない。また、過電流を印加している期間に基準電流あるいは基準電流の大きさを制御あるいは変更し、過電流の大きさを調整してもよい。なお、この場合であっても、正規のプログラム電流を印加している期間は基準電流あるいは基準電流の大きさは正規の値にする。
操作するスイッチはＤ７、Ｄ６に限定するものではなく、Ｄ７など他のスイッチも同時にあるいは選択して動作あるいは制御してもよいことは言うまでもない。ａ期間の例では、過電流駆動として１／（２Ｈ）の期間Ｄ７スイッチをオン状態にして、１２８個の単位電流からなる過電流をソース信号線１８に印加している。
ｂ期間の例では、過電流駆動として１／（２Ｈ）の期間Ｄ７、Ｄ６スイッチをオン状態にして、１２８＋６４個の単位電流からなる過電流をソース信号線１８に印加している。
ｃ期間の例では、過電流駆動として１／（２Ｈ）の期間Ｄ７、Ｄ６、Ｄ５スイッチをオン状態にして、１２８＋６４＋３２個の単位電流からなる過電流をソース信号線１８に印加している。
ｄ期間の例では、過電流駆動として１／（２Ｈ）の期間Ｄ７、Ｄ６、Ｄ５スイッチと前記スイッチに該当しない映像データのスイッチ（たとえば、映像データが４であれば、Ｄ２スイッチ）をオン状態にして、１２８＋６４＋３２＋α個の単位電流からなる過電流をソース信号線１８に印加している。
以上の実施例は、図３２などで説明したように、スイッチＤ７などを制御することにより、所定期間に過電流を発生させる方式であった。他に、図１５で説明した基準電流Ｉｃを変化させることも例示される。つまり、所定期間に、電子ボリウム１５２を制御することにより、基準電流Ｉｃを大きくし、出力端子８３から出力されるプログラム電流Ｉｗを大きくする。大きくしたプログラム電流Ｉｗは図３２などで説明した過電流とみなせる。したがって、図３２などで説明した効果を享受できる。また、以上に説明した所定期間に基準電流を大きくする方式と、図３２などで説明した所定期間にスイッチＤを制御する方式を組み合わせてもよいことは言うまでもない。また、ｄｕｔｙ比制御、Ｎ倍駆動方式、プリチャージ駆動などと組み合わせてもよいことは言うまでもない。
本発明では、ソースドライバ回路（ＩＣ）１４内にトランジスタ群１６５ｃを有し、このトランジスタ群１６５ｃはスイッチＤのオンオフにより、階調の対応した単位電流（プログラム電流）を出力できる。したがって、トランジスタ群１６５ｃから所定の階調に該当するプログラム電流を出力し、画素１６の駆動用トランジスタ１１ａを動作させることにより、前記画素１６の駆動用トランジスタ１１ａがプログラム電流を流すことができるように設定あるいは調整することができる。
この動作時、図１に図示する画素構成では、トランジスタ１１ｂ、１１ｃがクローズ状態であるから、ソース信号線１８の電位と、画素１６の駆動用トランジスタ１１ａのゲート端子の電位は同一電位である。したがって、画素１６の駆動用トランジスタ１１ａがプログラム電流Ｉｗを流している時のソース信号線１８の電位は、画素１６の駆動用トランジスタ１１ａがプログラム電流Ｉｗを流すのに必要な電位（電圧）ということになる。この電圧をプリチャージ電圧Ｖｐとすると、プリチャージ電圧Ｖｐをソース信号線１８に印加すれば、画素１６の駆動用トランジスタ１１ａがプログラム電流Ｉｗを流すことになる。
ソースドライバ回路１４からプリチャージ電圧Ｖｐをソース信号線１８に印加し、該当画素行のゲート信号線１７ａにオン電圧を印加することにより選択する。画素１６の駆動用トランジスタ１１ａのゲート端子にプリチャージ電圧Ｖｐが印加され、駆動用トランジスタ１１ａがプログラム電流Ｉｗを流すようにプログラム（設定）される。したがって、プリチャージ電圧Ｖｐを該当画素１６の駆動用トランジスタ１１ａの特性に合わせて印加すれば、精度よく駆動用トランジスタ１１ａはプログラム電流Ｉｗにプログラムされる。プリチャージ電圧Ｖｐは電圧であるから、ソース信号線１８に寄生容量があっても、順次のソース信号線１８の電位を充放電できる。つまり、プリチャージ駆動の利点を享受できる。
本発明では、映像の階調信号に対応するプログラム電流と、定電流をＩｗと表現している。これは、定電流Ｉｗはソースドライバ回路１４から発生させるため発生素子、その構造が一致していること、階調に対応するプログラム電流を所定の設定にした場合が定電流であるためである。
本発明の明細書において、表示画面３４において、表示領域６３と全表示画面３４の割合をｄｕｔｙ比と呼ぶ。つまり、ｄｕｔｙ比は表示領域６３の面積／全表示画面３４の面積である。あるいは、ｄｕｔｙ比はオン電圧が印加されているゲート信号線１７ｂの本数／全ゲート信号線１７ｂの本数でもある。また、ゲート信号線１７ｂにオン電圧が印加され、このゲート信号線１７ｂに接続されている選択画素行数／表示画面３４の全画素行数でもある。
本明細書において、点灯率に応じてｄｕｔｙ比制御などを変化させるとして説明する。しかし、点灯率とは、一定の意味ではない。たとえば、低点灯率とは、表示画面３４に流れる電流が小さいことを意味しているが、画像を構成する低階調表示の画素が多いことも意味する。つまり、表示画面３４を構成する映像は、暗い画素（低階調の画素）が多い。
したがって、低点灯率とは、画面を構成する映像データのヒストグラム処理をした時、低階調の映像データが多い状態と言い換えることができる。高点灯率とは、表示画面３４に流れる電流が大きいことを意味しているが、画像を構成する高階調表示の画素が多いことも意味する。つまり、表示画面３４を構成する映像は、明るい画素（高階調の画素）が多い。高点灯率とは、画面を構成する映像データのヒストグラム処理をした時、高階調の映像データが多い状態と言い換えることができる。つまり、点灯率に対応して制御するとは、画素の階調分布状態あるいはヒストグラム分布に対応して制御することと同義あるいは類似の状態を意味することがある。
以上のことから、点灯率にもとづいて制御するとは、場合に応じて画像の階調分布状態（低点灯率＝低階調画素が多い。高点灯率＝高階調画素が多い。）にもとづいて制御すると言い換えることができる。たとえば、低点灯率になるにしたがって基準電流比を増加させ、高点灯率になるにしたがってｄｕｔｙ比を小さくするとは、低階調の画素数が多くなるにしたがって、基準電流比を増加させ、高階調の画素数が多くなるにしたがってｄｕｔｙ比を小さくすると言い換えることができる。または、低点灯率になるにしたがって基準電流比を増加させ、高点灯率になるにしたがってｄｕｔｙ比を小さくするとは、低階調の画素数が多くなるにしたがって基準電流比を増加させ、高階調の画素数が多くなるにしたがってｄｕｔｙ比を小さくするのと同一あるいは類似の意味あるいは動作もしくは制御である。
また、たとえば、所定の低点灯率以下で基準電流比をＮ倍し、かつ選択信号線数をＮ本にするとは、低階調の画素数が一定以上の時に、基準電流比をＮ倍し、かつ選択信号線数をＮ本にすることと同一あるいは類似の意味あるいは動作もしくは制御である。
また、たとえば、通常は、ｄｕｔｙ比１／１で駆動し、所定の高点灯率以上で段階的にあるいはスムーズにｄｕｔｙ比を低下させるとは、低階調あるいは高階調の画素数が一定の範囲以内の時に、ｄｕｔｙ比１／１で駆動し、高階調の画素数が一定以上の数となった時に、段階的にあるいはスムーズにｄｕｔｙ比を低下させることと同一あるいは類似の意味あるいは動作もしくは制御である。
図３７に図示するように、低点灯率領域（図３７では点灯率２０％以下）でｄｕｔｙ比を低下させ（図３７（ａ））、ｄｕｔｙ比の低下にあわせて、基準電流比を上昇させ（図３７（ｂ））てもよい。以上のようにｄｕｔｙ比制御と基準電流比制御を同時に行うことにより、図３７（ｃ）で図示するように輝度の変化はなくなる。
低点灯率では低階調領域でのプログラム電流の書き込み不足が顕著に目立つ。しかし、図３７（ａ）、（ｂ）に図示するように低点灯率領域で基準電流を増加させることによりプログラム電流を基準電流に比例して増加させることができるので電流の書き込み不足がなくなる。かつ輝度も一定であるから良好な画像表示を実現できる。つまり、低点灯率あるいは所定の点灯率の範囲で基準電流比×ｄｕｔｙ比が定数の関係となるように制御する。
図３７において、点灯率が高い領域（図３７では４０％以上）では、ｄｕｔｙ比は低下させるが、基準電流比は１のまま一定とする。したがって、輝度はｄｕｔｙ比の低下にともなって低下するから、パネルの消費電力を制御（基本的には少なく）することができる。
基準電流比、ｄｕｔｙ比と点灯率との関係は以下に説明するように一定の関係を保つことが好ましい。フリッカの発生の増加またはパネルの自己発熱による劣化が加速されるからである。点灯率が３０％以下の領域では、ｄｕｔｙ比×基準電流比（Ａ）が０．７以上１．４以下にすることが好ましい。さらに好ましくは０．８以上１．２以下にすることが好ましい。また、点灯率が８０％以下の領域では、ｄｕｔｙ比×基準電流比（Ａ）が０．１以上０．８以下になるように制御あるいは設定することが好ましい。また、さらに好ましくは０．２以上０．６以下なるように制御あるいは設定することが好ましい。
あるいは、点灯率５０％の時のｄｕｔｙ比×基準電流比をＡとした時、点灯率が３０％以下の領域では、ｄｕｔｙ比×基準電流比×Ａが０．７以上１．４以下に設定あるいは制御することが好ましい。さらに好ましくは０．８以上１．２以下に設定あるいは制御することが好ましい。また、点灯率が８０％以下の領域では、ｄｕｔｙ比×基準電流比×Ａが０．１以上０．８以下に設定あるいは制御することが好ましい。さらに好ましくは０．２以上０．６以下に設定あるいは制御することが好ましい。
しかし、基準電流の可変は、過電流駆動で課題となる。過電流の大きさが、基準電流の大きさに比例するからである。したがって、図３７（ｂ）に図示するように低点灯率の領域で基準電流の大きさを変化させると、この領域での過電流プリチャージの大きさが変化する。具体的には、基準電流比を２倍にすると過電流も２倍となり、目標の階調値に到達する時間が１／２となる。過電流を印加する期間は、固定であるから、基準電流比が大きくなるなど変化すると目標値からずれてしまう。
この課題に対して、図３７（ｄ）に図示するように、過電流（プリチャージ電流）の比（プリチャージ電流比と呼ぶ）も、基準電流比および点灯率に対応して変化させる。図３７（ｄ）では、基準電流比が点灯率２０％以下で２まで変化するため、点灯率２０％以下でプログラム電流比を１から１／２まで変化させる。（過電流）プリチャージ電流比×基準電流比が定数（Ｃ）となるように設定する。つまり、Ｃ＝プリチャージ電流比×基準電流比とする。また、基準電流比がｎ倍になれば、プリチャージ電流比を１／ｎにする。なお、Ｃは完全に固定（定数）値とすることに限定されない。多少の変化があっても、表示には反映されないからである。Ｃの変動幅は、０．８以上１．２以下となるようにする。
なお、図３７（ｄ）において、点灯率に対応させて線形に、プリチャージ電流比を変化させるとした。しかし、本発明はこれに限定するものではない。プリチャージ電流比などをステップで変化させてもよい。たとえば、図３７の実施例において、点灯率０％以上５％以下は、プリチャージ電流比を２．０とし、点灯率５％以上１０％以下は、プリチャージ電流比を１．７５とし、点灯率１０％以上１５％以下は、プリチャージ電流比を１．５０とし、点灯率１５％以上２０％以下は、プリチャージ電流比を１．２５Vとし、点灯率２０％以上でプリチャージ電流比を１．０と変化させてもよい。
プリチャージ電流比をステップ的に変化させた場合であっても、プリチャージ電流比の変化に対応して基準電流比を変化させる。また、基準電流比、プリチャージ電流比などの変化スピードは、ローパスフィルタ特性（速い点灯率の変化には追従しない）を持たせることが好ましい。また、ヒステリシス特性（一度、変化すると、再び点灯率が元に復帰しても比が変化しない）を持たせることが好ましい。
また、同様のこと（ステップ的に変化させること、ヒステリシス特性を有すること）は、ｄｕｔｙ比についても適用される。
以上のように、ｄｕｔｙ比、基準電流比、プリチャージ電流比は、相関の関係に制御する。ｄｕｔｙ比×基準電流比は定数の関係とする。基準電流比×プリチャージ電流比も定数の関係にする。したがって、ｄｕｔｙ比×（１／プリチャージ電流比）も定数の関係にする。あるいは略定数の関係にする。
図３８の実施例では、プリチャージ電流としての過電流は最上位ビットのＤ７スイッチをオン（クローズ）させることにより実施している。過電流の大きさは、Ｄ７スイッチがクローズする期間によって制御あるいは調整する。
図３８の実施例は、階調は階調スイッチ制御回路３８１で実施する。つまり、８ビットの映像信号に対応して該当のスイッチＤ０〜Ｄ７がオンオフ制御される。一方プリチャージ電流（過電流）は、の基準電流比に対応して、スイッチＳ０〜Ｓ７を制御して出力される。
図３８は、８ビットの映像電流信号の１出力段である。映像データＤ０〜Ｄ７はスイッチＤ＊ａ（＊は０〜７で、ビット位置を示す）がクローズすることにより出力端子８３から出力される。スイッチＤ＊ａは、映像データに応じて該当スイッチがクローズする。一方、スイッチＤ＊ｂ（＊は０〜７で、ビット位置を示す）は、電流プリチャージ期間の間クローズする。スイッチＤ＊ｂのクローズにより、プリチャージ電流（過電流Ｉｄ）が出力端子８３から出力される。
０階調目に相当するオフセット電圧であるプリチャージ電圧Ｖ０はスイッチ１６１ａがクローズすることにより出力端子８３から出力される。プリチャージ電流Ｉｄおよびプログラム電流Ｉｗはスイッチ１６１ｂがクローズすることにより出力端子８３から出力される。スイッチ１６１ａとスイッチ１６１ｂとは同時にクローズしないようにインバータ３８４により排他的に制御されている。
インバータ３８４へのロジックデータは、プリチャージ期間判定部３８３により印加される。つまり、プリチャージ期間判定部３８３は、電流プリチャージパルスの長さ設定値によりインバータ３８３を制御する。
実施例では、基準電流比が１から２まで変化する。したがって、プリチャージ電流の大きさ（比率）も、１から１／２に変化させる。たとえば、基準電流比が１の時は、プリチャージ電流制御回路３８２によりスイッチＳ７がクローズすると設定されていれば、基準電流比が２に変化した時は、プリチャージ電流制御回路３８２によりスイッチＳ６がクローズするように制御される。スイッチＳ７がクローズ状態でのプリチャージ電流の大きさと、スイッチＳ６がクローズ状態でのプリチャージ電流の大きさは、２倍差が発生するからである。基準電流比１から２の間のプリチャージ電流の変化はスイッチＳ０〜Ｓ７を制御することによりリニアに調整することができる。
以上のように実施することにより、プリチャージ電流比×基準電流比が定数（Ｃ）となるように設定あるいは制御することができる。つまり、Ｃ＝プリチャージ電流比×基準電流比とする。また、プリチャージ電流の大きさも、プリチャージ電流期間の調整、スイッチＳの選択の組み合わせにより調整することができる。
以上のように、図３７に図示するように、低点灯率範囲など点灯率に対応させて基準電流を変化させても、同時に点灯率に対応してプリチャージ電流の大きさの相対値を変化させることにより、プリチャージ電流を良好に実現できる。したがって、階調が変化してもプリチャージ電流により良好に目標階調に到達させることができる。
基準電流を大きくすることは、ＥＬ素子１５に流れる電流の大きさも大きくなる。また、駆動用トランジスタ１１ａのチャンネル（Ｓ−Ｄ）間電圧も高くなる。したがって、基準電流比が大きくなれば、アノード電圧（Ｖｄｄ）とカソード電圧（Ｖｓｓ）間の絶対値を大きくする必要がある。
アノード電圧（Ｖｄｄ）とカソード電圧（Ｖｓｓ）間の絶対値を大きくすることは、ＥＬ表示装置の消費電力が増大することになる。消費電力の増大は発熱を引き起こし、ＥＬ表示装置を劣化させる。本発明は、点灯率にあわせて、特に低点灯率の範囲で書き込み不足を解消する点から基準電流を大きくする。したがって、低点灯率領域で、基準電流が大きくなるため、アノード電圧（Ｖｄｄ）とカソード電圧（Ｖｓｓ）間の絶対値を大きくする必要がある。しかし、従来の電圧発生回路は点灯率によらず、アノード電圧（Ｖｄｄ）とカソード電圧（Ｖｓｓ）の電圧値は一定であった。そのため、特に、高点灯率の領域で消費電流も増大するため、ＥＬ表示装置が発熱するという問題点があった。
この課題に解決するため、図３９に図示するように、低点灯率領域でカソード電圧を低下させている。カソード電圧の低下制御は、基準電流の変化に対応して行う。図３７の実施例では、点灯率が２０％以下で基準電流を増大させている。したがって、図３９の実施例でも点灯率２０％以下でカソード電圧を低下させている。
図３９でアノード電圧を一定にし、基準電流の変化に対応してカソード電圧を変化させているのは、本発明の実施例における画素１６の駆動用トランジスタ１１ａがＰチャンネルであるからである。アノード電位を起点として、電流プログラムを行うからである。したがって、アノード電圧を一定値とした方が、電流プログラムの精度が高く維持でき、また、回路構成も容易だからである。また、本発明のＥＬ表示装置は、カソードにＥＬ素子１５の一端子が接続されているため、カソード電圧の変化が発生しても表示に影響を与えないからである。しかし、図４１に図示するようにアノード電圧を基準電流に対応して変化させてもよい。
以上のように、本発明は、点灯率に応じてＥＬ表示装置の電源電圧を変化させることに特徴がある。特に、基準電流の変化に対応して電源電圧を変化させる。また、点灯率に対応して電源電圧（アノード電圧Ｖｄｄとカソード電圧Ｖｓｓのうち、少なくとも一方）を変化させる駆動方式である。また、プリチャージ電流の大きさに対応して電源電圧を変化させる。もしくは、アノード電圧Ｖｄｄとカソード電圧Ｖｓｓの絶対値を大きくする。特に、低点灯率の領域において、電源電圧（アノード電圧Ｖｄｄとカソード電圧Ｖｓｓ）の絶対値を大きくする。
電源電圧の絶対値を大きくする方法は、容易である。通常、電源ＩＣは、パルス制御が行われている。印加される（電源ＩＣの内部で発生する）パルスの周波数が高くなれば、電圧は上昇する。印加される（電源ＩＣの内部で発生するあるいは発振する）パルスの周波数が低くなれば、電圧は低下する。したがって、電源ＩＣのパルス制御を行うことにより、電源ＩＣから出力される電圧の大きさを容易に制御できる。
逆に、基準電流が大きい領域を基準として考えれば、本発明は点灯率に対応して電源電圧（アノード電圧Ｖｄｄとカソード電圧Ｖｓｓのうち、少なくとも一方）を低下させる駆動方式である。つまり、高点灯率領域で電源電圧を低下させる。また、プリチャージ電流の大きさに対応して電源電圧を低下させる。もしくは、アノード電圧Ｖｄｄとカソード電圧Ｖｓｓの絶対値を大きくする。つまり、プリチャージ電流が小さくなれば、電源電圧を低下させる。特に、高点灯率の領域において、電源電圧（アノード電圧Ｖｄｄとカソード電圧Ｖｓｓ）の絶対値を小さくする方式である。
図３９はアノード電圧とカソード電圧を発生させる２電源方式の実施例である。図４１は、カソード側をグランド（ＧＮＤ）とし、アノード電圧を変化させる方式である。図４１でも、図３９と同様に、点灯率に応じてＥＬ表示装置の電源電圧を変化させることに特徴がある。特に、基準電流の変化に対応して電源電圧を変化させる。また、点灯率に対応して電源電圧（アノード電圧Ｖｄｄ）を変化させる駆動方式である。また、プリチャージ電流の大きさに対応して電源電圧を変化させる。もしくは、アノード電圧Ｖｄｄの絶対値を大きくする。特に、低点灯率の領域において、電源電圧（アノード電圧Ｖｄｄ）の絶対値を大きくする。
図４１の単一電源の場合は、図４０に図示するように、パルス制御などを実施するロジック信号レベルＶｃｃをレベルシフトしてアノード電圧Ｖｄｄレベルまで上昇させる。オフセットキャンセル電圧Ｖ０などのプリチャージ電圧Ｖｐレベルは、アノード電圧Ｖｄｄを基準となるようにする。この構成により、Ｖｄｄ電圧が変化してもプリチャージ電圧には影響を与えない。
なお、図３９、図４０において、点灯率に対応させて線形に、カソード電圧またはアノード電圧を変化させるとした。しかし、本発明はこれに限定するものではない。カソード電圧などをステップで変化させてもよい。たとえば、図３９の実施例において、点灯率０％以上５％以下は、カソード電圧を−９Vとし、点灯率５％以上１０％以下は、カソード電圧を−８．５Vとし、点灯率１０％以上１５％以下は、カソード電圧を−８．０Vとし、点灯率１５％以上２０％以下は、カソード電圧を−６．５Vとし、点灯率２０％以上で−５．５Vと変化させてもよい。
また、カソード電圧とアノード電圧は同時に変化させてもよい。また、カソード電圧とアノード電圧との絶対値を変化させるように制御してもよいことはいうまでもない。
カソード電圧の変化は、電源ＩＣの外付け抵抗の分圧比で調整する。したがって、スイッチ回路により複数の抵抗を切り替え、選択することにより、抵抗値はステップ的に変更あるいは変化させることができる。また、他ステップを有する電子ボリウムなどを用いることにより、点灯率に対してほぼリニアに変化させることができる。
また、カソード電圧値、アノード電圧値などの電圧の変化スピードは、ローパスフィルタ特性（速い点灯率の変化には追従しない）を持たせることが好ましい。また、ヒステリシス特性（一度、カソード電圧値、アノード電圧値が変化すると、再び点灯率が元に復帰しても電圧値が変化しない）を持たせることが好ましい。
本発明の実施例において、ソース信号線１８などに定電流を流す、あるいは、ソース信号線１８をハイインピーダンス状態に保持してＶ１、Ｖ０電圧などを測定するとした。測定した電圧は、ＥＥＰＲＯＭや、ＲＯＭなどに電圧データ（あるいは電流データ）として保持される。あるいはソースドライバ回路１４などに保持される。しかし、すべての電圧データなどを保持すると非常に膨大なデータ量となる。そのため、圧縮技術を用いてＲＯＭなどに保持させてもよい。
たとえば、ＪＰＥＧなどの静止画圧縮技術あるいはフォーマットが例示される。とくに、トランジスタ１１ａの特性分布はランダムではなく、周辺部の特性と近似している。そのため、画像データの圧縮技術を用いることにより良好な圧縮を実施することができる。また、ＭＰＥＧなどの動画圧縮技術などを用いてもよいことはいうまでもない。以上の事項は本発明の他の実施例にも適用できることは言うまでもない。
図６、図６などの実施例では、ゲートドライバ回路１２ａとゲートドライバ回路１２ｂは、水平同期信号に同期して動作するとした。そのため、点灯、非点灯の制御は、１画素行単位（１水平走査期間）であった。
図４２の実施例は、点灯、非点灯制御を１水平走査期間以内で実施できる実施例である。ゲートドライバ回路１２ａのシフトレジスタ回路３１ａは、水平走査期間信号（水平同期信号）に同期してデータ位置をシフトする。
ゲート信号線１７ｂを選択するゲートドライバ回路１２ｂのシフトレジスタ回路３１ｂは、ゲートドライバ回路１２ａのシフトレジスタ回路３１ａの４倍の段数を有している。ゲートドライバ回路１２ｂのシフトレジスタ回路３１ｂは、シフトレジスタ回路３１ａの４倍の動作クロック（ＣＬＫ４）でデータをシフトする。
つまり、シフトレジスタ回路３１ａが１データシフトする期間に、シフトレジスタ回路３１ｂは、４データをシフトする。以上の構成により、１水平走査期間の１／４単位で画素行の点灯、非点灯制御を実現できる。
図４３にさらに、シフトレジスタ回路３１ｂの段数と、ゲート信号線１７ｂの接続された位置を示したものである。シフトレジスタ回路３１ｂの出力は４段ごとにゲート信号線１７ｂのロジック出力として出力される。
隣接したシフトレジスタ回路３１ｂの段数を低減するため、また、各段のデータの変化を緩和するためには、図４４のように構成するとよい。
図４４において、×はゲート信号線１７を非選択（オフ電圧を出力する）にするデータであることを、○はゲート信号線１７を選択（オン電圧を出力する）にするデータであることを示している。なお、ＡＮＤ回路２１３の出力にはレベル変換回路が構成されるが説明を容易にするため省略している。
シフトレジスタ回路３１ｂの隣接した各段のデータ出力は、ＡＮＤ回路２１３でＡＮＤ（積和）する。また、垂直方向のアウトプットイネーブル（ＯＥＶ）端子により、ゲート信号線１７ｂの選択を強制的に非選択とするように構成されている。
以上の構成によりシフトレジスタ回路３１ｂの隣接した段の２つが、選択”○”の時、該当のゲート信号線１７ｂから選択電圧（ＶＧＬ）が出力される。
図４５は、シフトレジスタ回路３１ｂの隣接した２つの段数のデータが選択の時で、かつ２つの段数が独立してロジック制御できるように構成した実施例である。隣接した段の２つが、選択”○”の時、該当のゲート信号線１７ｂから選択電圧（ＶＧＬ）が出力される。
以上の実施例は、シフトレジスタ回路３１ｂの出力にＡＮＤ回路２１３を形成した実施例であった。しかし、本発明はこれに限定するものではなく、図４６に図示するように、ＯＲ回路９５１を形成してもよい。
また、シフトレジスタ回路３１をシフトレジスタ回路３１ａとシフトレジスタ回路３１ｂの２段で構成し、さらにＯＥＶ端子を形成し、シフトレジスタ回路３１ａとシフトレジスタ回路３１ｂとＯＥＶ端子のロジックとをＡＮＤすることにより、ゲート信号線１７ｂの選択、非選択を柔軟に実施することができる。このロジック信号の組み合わせ例を図４７に示す。
以上のように、図４２などの本発明の構成は、ゲートドライバ回路１２ｂのシフトレジスタ回路３１ｂの段数を、ゲートドライバ回路１２ａのシフトレジスタ回路３１ａの段数のｍ倍（ｍは２以上の整数）とし、また、ゲートドライバ回路１２ｂのシフトレジスタ回路３１ｂの動作クロックを、ゲートドライバ回路１２ａのシフトレジスタ回路３１ａの動作クロックのｍ倍（ｍは２以上の整数）とすることにより、１水平走査期間以下の点灯制御を実施できるように構成したもの、あるいは方式である。この構成により、輝度制御をフリッカレスでスムーズに行うことができる。
図６などで説明したように、本発明は、主として表示領域６３または非表示領域６２を帯状にし、画面３４を上下または逆に移動させた表示する方式であった。しかし、本発明はこれに限定するものではない。図４９に図示するように、画面３４を上下に分割し、画像表示をおこなってもよい。
図４９（ａ）は、１フレームの前半の（１／２）フレームの表示状態である。図４９（ｂ）は、１フレームの後半の（１／２）フレームの表示状態である。１フレームの前半では、画面３４の上半分は非表示領域６２（該当領域のゲート信号線１７ｂに選択電圧（ＶＧＬ）が印加されていない）となっている。上半分の領域では、ゲートドライバ回路１２ａによりゲート信号線１７ａに選択電圧が順次印加されている。
図４９（ｂ）は、１フレームの後半の（１／２）フレームの表示状態である。１フレームの後半では、画面３４の下半分は非表示領域６２（該当領域のゲート信号線１７ｂに選択電圧（ＶＧＬ）が印加されていない）となっている。下半分の領域では、ゲートドライバ回路１２ａによりゲート信号線１７ａに選択電圧が順次印加されている。
理解を容易にするため、具体的数値を記載して説明する。画素行を２４０とする。したがって、上半分の領域とは、１画素行目から１２０画素行目が該当する。下半分の領域とは、１２１画素行目から２４０画素行目が該当する。ゲートドライバ回路１２ａは、ゲート信号線１７ａを順次選択し、１フレーム期間で、１画素行目から２４０画素行目を順次選択し、ソースドライバ回路１４のプログラム電流(電圧）を順次画素１６に印加する。ゲートドライバ回路１２ｂは、図５１に図示するように、画面３４の上半分を駆動するゲートドライバ回路１２ｂ１と画面３４の下半分を駆動するゲートドライバ回路１２ｂ２が構成されている。ゲートドライバ回路１２ｂ１、ゲートドライバ回路１２ｂ２は、それぞれ内部にシフトレジスタ回路３１を有し、データをシフトすることにより、任意のゲート信号線１７ｂのオン電圧またはオフ電圧を印加することができる。しかし、図４９の実施例では、ＯＥＶ端子制御を行う。
ＯＥＶ１端子は、端子にロジックレベルのＬを入力することにより、ゲートドライバ回路１２ｂ１の全ゲート信号線１７ｂにオフ電圧が出力される。したがって、画面３４の上半分が非表示領域６２となる。また、ＯＥＶ１端子にロジックレベルのＨを入力することにより、ゲートドライバ回路１２ｂ１の全ゲート信号線１７ｂにオン電圧が出力される。したがって、画面３４の上半分が表示領域６３となる。
ＯＥＶ２端子は、端子にロジックレベルのＬを入力することにより、ゲートドライバ回路１２ｂ２の全ゲート信号線１７ｂにオフ電圧が出力される。したがって、画面３４の下半分が非表示領域６２となる（図４９（ｂ））。また、ＯＥＶ２端子にロジックレベルのＨを入力することにより、ゲートドライバ回路１２ｂ２の全ゲート信号線１７ｂにオン電圧が出力される。したがって、画面３４の下半分が表示領域６３となる（図４９（ａ））。
ゲートドライバ回路１２ａが、画面３４の１画素行目から１２０画素行目を書き換えている期間は、図４９（ａ）の状態に制御される。つまり、ＯＥＶ１端子にＬロジック信号が印加され、ゲートドライバ回路１２ｂ１が受け持つゲート信号線１７ｂにはオフ電圧が印加される。また、ＯＥＶ２端子にＨロジック信号が印加され、ゲートドライバ回路１２ｂ２が受け持つゲート信号線１７ｂにはオン電圧が印加される。
ゲートドライバ回路１２ａが、画面３４の１２１画素行目から２４画素行目を書き換えている期間は、図４９（ｂ）の状態に制御される。つまり、ＯＥＶ１端子にＨロジック信号が印加され、ゲートドライバ回路１２ｂ１が受け持つゲート信号線１７ｂにはオン電圧が印加される。また、ＯＥＶ２端子にＬロジック信号が印加され、ゲートドライバ回路１２ｂ２が受け持つゲート信号線１７ｂにはオフ電圧が印加される。
図５０は、２フレーム期間の画像表示状態を図示している。画面３４の上半分とした下半分とが交互に表示される。以上のように表示制御することにより、動画視認性が大幅に向上する。また、ゲートドライバ回路１２ｂにシフトレジスタ回路３１を形成する必要がなく、回路構成を簡略化できる。また、狭額縁化が可能である。
以上の実施例は、画面３４を上下に２分割にする構成であった。しかし、本発明はこれに限定するものではなく、たとえば、図５２に図示するように、画面を４分割してもよい。この実施例の場合は、ゲートドライバ回路１２ｂをゲートドライバ回路１２ｂ１、ゲートドライバ回路１２ｂ２、ゲートドライバ回路１２ｂ３、ゲートドライバ回路１２ｂ４に構成し、各ゲートドライバ回路１２ｂにＯＥＶ端子（ＯＥＶ１、ＯＥＶ２、ＯＥＶ３、ＯＥＶ４）を配置すればよい。ゲートドライバ回路１２ａの動作は図５１と同様に画面の上方から下方に向かって順次走査する。
さらに、図５７に図示するように、表示領域３４を細分化して制御をおこってもよい。図７６は１画素行ごとに、表示領域６３と非表示領域６２の制御を行ったものである。
以上の実施例は、フレームを２分割し、表示領域６３と非表示領域６２を交互に実施するものであった。しかし、本発明はこれに限定するものではない。たとえば、１フレームを４つの期間に分割し、表示領域６３と非表示領域６２を交互に実施してもよい。
以上のように、本発明は、１フレーム期間を複数の時間に分割し、また、表示領域を複数に分割して表示領域６３、非表示領域６２の制御を実施するものである。
なお、本発明は、図４９などの画面３４を分割する方式に限定するものではない。たとえば、図５３に図示するように、実施してもよい。図５３は１フレーム期間の駆動方式の説明図である。
図５３において、図５３（ａ）（（ａ１）、（ａ２）、（ａ３）、（ａ４））は、ゲートドライバ回路１２ａによる画像の書き込み位置（矢印で示している）を示している。ゲートドライバ回路１２ａは、図４９などと同様に画面の１画素行目から２４０画素行目に順次ゲート信号線１７ａを選択し、ソースドライバ回路１４からの映像信号を画素行に書き込む。
図５３（ｂ）（（ｂ１）、（ｂ２）、（ｂ３）、（ｂ４））は、ゲートドライバ回路１２ｂによる表示領域６３、非表示領域６２の制御状態を示している。ゲートドライバ回路１２ｂは、画面３４全体をＯＥＶ端子の制御により、点灯あるいは非点灯状態に制御する。
ゲートドライバ回路１２ａの画像書き込みは、（１／２）フレーム期間で完了する。つまり、倍速書き込みを行う。その期間は、ゲートドライバ回路１２ｂのＯＥＶ端子は、Ｌロジックが印加され、すべてのゲート信号線１７ｂにはオフ電圧が印加される。１フレームの後半の１／２フレーム期間では、ゲートドライバ回路１２ａの書き込み動作は停止する。この期間は、ゲートドライバ回路１２ｂのＯＥＶ端子にはＨロジック信号が印加され、すべてのゲート信号線１７ｂにはオン電圧が印加される。したがって、１フレームの（１／２）フレーム期間では画面３４は非点灯状態（非表示）であり、後半の（１／２）フレーム期間では画面３４は点灯状態（表示）である。なお、画像の表示時間、非表示期間は、（１／２）フレームに限定するものではない。ゲートドライバ回路１２ａの書き込みクロック、ゲートドライバ回路１２ｂのＯＥＶ端子の制御により自由に設定あるいは調整できる。
図４９の実施例は、画面３４を２分割した実施例であった。また、図５２は画面を４分割し、そのうち、複数の領域を表示領域６３とする実施例であった。また、図５２は、画面３４の画像を書き換えてから画面３４を表示状態にする実施例であった。本発明は、以上の実施例に限定されるものではなく、多くの変形例が考えられる。
図５８は、画面３４を３以上の複数（実施例では４）分割する実施例である。また、画像を書き換えている領域のみを非表示領域６２をするものである。
図５８において、画像を書き換えている画素行（書き込み位置と図示している）を含む領域を非表示領域６２としている。他の領域は表示領域６３（画像表示状態の領域）と制御している。書き込み位置は、画面３４の上から下方向に順次書き換えられる。書き込み位置の移動にしたがって、書き込み位置を含む領域は非表示領域６２に制御される。
非表示領域６２と表示領域６３の切り換えは、ゲートドライバ回路１２ｂに入力するスタートパルス(ＳＴ信号）の制御によって行っても良いが、図５８に図示するようにＯＥＶ端子による制御で行っても良い。ゲートドライバ回路１２ｂのＯＥＶ端子に、Ｌロジックを入力することにより該当領域は非表示領域６２となる。ＯＥＶ端子に、Ｈロジック信号を入力することにより該当領域が表示領域６３となる。
図５９に図示するように、ＥＬ素子１５に流す電流をオンオフ制御するゲート信号線１７ｂを直接に制御する方法も例示される。図５９では、画面３４を複数のブロックに分割し、各ブロックのゲート信号線１７ｂを選択信号線５９１で共通にしている。ゲートドライバ回路１２ａは、各ブロック（分割された画面３４）で共通である。つまり、ゲート信号線１７ａは、１画素行または隣接した複数の画素行が順次選択される。
選択信号線５９１ａは第１のブロックのゲート信号線１７ｂと接続されている。選択信号線５９１ｂは第１のブロックのゲート信号線１７ｂと接続されている。選択信号線５９１ａにオフ電圧ＶＧＨを印加することにより、第１のブロックは非表示領域６２となる。選択信号線５９１ａにオン電圧ＶＧＬを印加することにより、第１のブロックは表示領域６３となる。選択信号線５９１ｂにオフ電圧ＶＧＨを印加することにより、第１のブロックは非表示領域６２となる。選択信号線５９１ｂにオン電圧ＶＧＬを印加することにより、第１のブロックは表示領域６３となる。以上のように、選択信号線５９１にオン電圧またはオフ電圧を印加することにより、画面３４をブロックごとに表示、非表示制御を容易に実現できる。
なお、以上の実施例は、ブロック内の隣接したゲート信号線１７ｂを選択信号線５９１で電気的に共通にするとしたが、本発明はこれに限定するものではない。たとえば、隣接した画素行のゲート信号線１７ｂを、異なる選択信号線５９１と電気的に接続してのよい。たとえば、図７６の構成あるいは方式が例示される。
以上のように画面３４の表示を制御することにより動画視認性が向上し、ＣＲＴと同等の画像表示を実現できる。
以上の実施例は、本明細書の他の実施例と組み合わせることができることは言うまでもない。また、本実施例を本発明の装置などに適用できることも言うまでもない。
図３、図６、図９、図１１、図４２などの実施例では、ゲートドライバ１２ａの動作周波数とゲートドライバ１２ｂの動作周波数とは一致させるとした。もしくは、画素１６行を選択するゲート信号線１２ａと、ＥＬ素子１５の行を選択するゲート信号線１７ｂとは同期させ、選択画素１６行とＥＬ素子１５の行とは一定間隔を保持し、選択するとした。
しかし、本発明はこれに限定するものではない。たとえば、図４８に図示するように、ゲートドライバ回路１２ａとゲートドライバ回路１２ｂの動作周波数あるいは選択周波数を異ならせても良い。図４８の実施例では、ゲートドライバ回路１２ａを６０Ｈｚ周期で動作させ、ゲートドライバ回路１２ｂを１．５倍の７５Ｈｚ周期で動作させた実施例である。
周期とは、ｍ（ｍは１以上画素行ｎ以下の整数）番目のゲート信号線１２を選択し、次にｍ番目のゲート信号線１２を選択する時間である。たとえば、ゲートドライバ回路１２ａの６０Ｈｚ周期とは、１秒間に１番目の画素行のゲート信号線１２ａを選択する回数が６０回である。つまり、それぞれのゲート信号線１２ａが選択され、次に選択されるまでを１周期とし、１秒間におけるその周期が６０回発生するのが６０Ｈｚである。ゲートドライバ回路１２ｂの７５Ｈｚ周期とは、１秒間に１番目の画素行のゲート信号線１２ａを選択する回数が７５回である。
図４８の実施例では、ゲートドライバ回路１２ａは、入力映像信号の周波数６０Ｈｚ（１秒間に画像が６０枚）に同期して画面３４を書き換える。つまり、ゲートドライバ回路１２ａは、水平走査同期信号に同期して表示領域３４の１番目の画素行からｎ（ｎは画素行の最大値）番目の画素行を順次選択し、ソースドライバ回路１４からのプログラム電流（電圧）を選択された画素行に印加する。この書き換えの回数が１秒間に６０回である。
ゲートドライバ回路１２ｂは、ゲートドライバ回路１２ａの水平走査同期信号とは異なる同期信号に同期して表示領域３４の１番目の画素行からｎ（ｎは画素行の最大値）番目の画素行を順次選択する。このゲートドライバ回路１２ｂが使用する同期信号を点灯制御同期信号と呼ぶ。点灯制御同期信号は、メインクロックから発生させる。ただし、水平走査同期信号もメインクロックから発生させているため、点灯制御同期信号と水平走査同期信号とは同期がとれている。
ゲートドライバ回路１２ｂは、点灯制御同期信号に同期してゲート信号線１７ｂを選択し、ゲート信号線１７ｂのオンオフ制御を行う。ゲートドライバ回路１２ｂは、点灯制御同期信号に同期して表示領域３４の１番目の画素行からｎ（ｎは画素行の最大値）番目の画素行のゲート信号線１７ｂを順次選択し、ＥＬ素子１５の発光制御を実施する。ｍ（ｍは１以上ｎ以下の整数）番目のゲート信号線１７ｂが選択され、つぎにｍ番目のゲート信号線１７ｂが選択される期間を１周期とし、この周期の回数が１秒間に７５回実施される（７５Ｈｚ動作のとき）。
図６などで説明したように、黒挿入（非表示領域の挿入）あるいは表示領域を間欠にして駆動することにより、動画視認性が大幅に向上する。しかし、帯状の表示領域６３の周期が遅いとフリッカが発生する。この課題に対して本発明は、ゲートドライバ回路１２ｂの動作速度（周期＝フレームレート）を入力映像信号のフレームレート（通常６０フレーム／秒＝６０Ｈｚ）よりも速くする。
本発明のＥＬ表示装置は、図１でも説明したように、映像信号は画素１６のコンデンサ１９で保持されている。つまり、表示領域の画像メモリを保有するのと等価である。コンデンサ１９で保持された画像は、トランジスタ１１ｄをオンさせることによりＥＬ素子１５に電流が流れ、画像表示される。したがって、ゲート信号線１７ｂを制御するだけで画像表示を実現できる。
なお、ゲート信号線１７ｂにオン電圧を印加することにより、ＥＬ素子１５に電流が流れるとして説明するが、駆動トランジスタ１１ａにプログラムされた映像信号が、黒表示であれば、ＥＬ素子１５には電流は流れない。本明細書において、ＥＬ素子１５に電流が流れるとは、映像信号などに応じてＥＬ素子１５に流れる電流が制御される意味である場合がある。
表示領域３４に画像メモリが有すると言うことは、この画像メモリを用いてフレームレート変換を実現できる。たとえば、入力映像信号のフレームレート（周期）が６０Ｈｚであれば、フレームレート＝６０Ｈｚで表示領域３４にマトリックス状に形成されたコンデンサ１９に画像を書き込み、保持させる。読み出しは、ゲートドライバ回路１２ｂを操作することにより読み出せる。読み出しとはＥＬ素子１５に電流を流し、画像表示を行うことである。
ゲートドライバ回路１２ｂがゲート信号線１７ｂを選択する周期（フレームレート）はゲートドライバ回路１２ａと独立に行えるから、フレームレート変換を実現できる。つまり、ゲートドライバ回路１２ｂのフレームレート（動作周期）を７５Ｈｚとすれば、図６の表示領域６３が画面３４の上下方向に移動する動作を１秒間に７５回実施できる。
液晶表示装置では、フレームレート変換を行うには、外付けの半導体メモリが必要である。また、フレームレート変換にはメモリの読み出し速度を高速に行う必要がある。しかし、本発明のＥＬ表示装置では半導体メモリは不要であり、低コスト化を実現できる。
図４８の技術的思想としては、ＥＬ素子１５行を選択し、ＥＬ素子１５行を発光させる周期を６０Ｈｚ以上とすることが重要である。好ましくは、周期は７０Ｈｚ以上１５０Ｈｚ以下とする。さらに好ましくは、７２Ｈｚ以上１３０Ｈｚ以下とする。
また、好ましくは、ゲートドライバ回路１２ｂの１周期動作する周波数は、ゲートドライバ回路１２ｂの動作周波数の１．２５倍、１．５倍、１．７５倍、２．０倍の周波数をする。たとえば、ゲートドライバ回路１２ａが１画面３４を書き換える周期が６０Ｈｚであれば、ゲートドライバ回路１２ｂが１画面３４を選択する周期は、７５Ｈｚ、９０Ｈｚ、１０５Ｈｚ、１２０Ｈｚとする。ゲートドライバ回路１２ａが１画面３４を書き換える周期が５０Ｈｚであれば、ゲートドライバ回路１２ｂが１画面３４を選択する周期は、６２．５Ｈｚ、７５Ｈｚ、８７．５Ｈｚ、１００Ｈｚとする。
なお、以上の１．２５倍、１．５倍などの倍数は、この数値のみに限定されるものではない。回路の構成上、前後してもその効果は有効である。したがって、上記に例示する倍数の±１０％の範囲であれば問題ない。以上の事項は以下の実施例においても同様に適用される。
また、ゲート信号線１７ｂの１番目が選択され、次にゲート信号線１７ｂの１番目が選択される周期は、周期は７０Ｈｚ以上１５０Ｈｚ以下とする。さらに好ましくは、７２Ｈｚ以上１３０Ｈｚ以下とすることが好ましい。
また、ゲート信号線１７ｂの１番目が選択され次にゲート信号線１７ｂの１番目が選択される周期は、ゲート信号線１７ａの１番目が選択され次にゲート信号線１７ａの１番目が選択される周期の１．２５倍、１．５倍、１．７５倍、２．０倍の周波数をすることが好ましい。
以下、本発明の駆動方法の動作について、図７７を参照しながら説明をする。図７７において、縦軸は、画素行番号である。画素行は、ｎ画素行あるとする。したがって、ゲートドライバ回路１２が選択する画素行は１番目からｎ番目の画素行である。横軸は、時間である。フレームとも考えることができる。なお、説明を容易にするため、画素行の選択は、画面３４の上辺の１画素行から開始されるものとする。また、図７７では、ゲートドライバ回路１２ｂは、フレームレート（周期）は入力の６０Ｈｚ×２＝１２０Ｈｚとしている。また、画素構成は、図１の画素構成を例示して説明をする。
図７７において、実線は、ゲートドライバ回路１２ａの動作を示している。つまり、ゲートドライバ回路１２ａがシフト動作し、オン電圧（ＶＧＬ）を出力するゲート信号線１７ａの位置を示している。ゲートドライバ回路１２ａは、６０Ｈｚの１フレーム（１Ｆ）で１画素行からｎ画素行を選択する。ゲートドライバ回路１２ｂは、１２０Ｈｚで動作する。したがって、ゲートドライバ回路１２ａの１Ｆで２回画面３４を選択する。つまり、（１／２）Ｆで、１番目の画素行からｎ番目の画素行を選択する。なお、ゲートドライバ回路１２ｂは、ｄｕｔｙ駆動では、複数の画素行を選択する。図７７では理解を容易にするため、点線をゲートドライバ回路１２ｂが動作の先端位置とする。たとえば、１画素行しかゲート信号線１７ｂを選択しない状態において、そのゲート信号線１７ｂにオン電圧（ＶＧＬ）が印加されている画素行の位置である。
図７７において、Ａからゲートドライバ回路１２による画素行の選択が行われる。説明を容易にするため、また、理解を容易にするため、ゲートドライバ回路１２ｂが１画素行目を選択し、次の走査期間でゲートドライバ回路１２ａが１画素行目を選択するとする。つまり、ゲート信号線１２ａが選択するゲート信号線１７ａとゲートドライバ回路１２ｂが選択するゲート信号線１７ｂが同一の画素行とならないように制御を開始する。
ゲートドライバ回路１２ａによりゲート信号線１７ａが順次選択され、ソースドライバ回路１４からプログラム電流が出力されて選択された画素行に書き込まれる。１Ｆで画面３４の下辺であるｎ画素行（Ｃ点）まで走査が完了し、次のフレームではまた画面３４の上辺の１画素行目からゲート信号線１７ａの選択が開始される。
また、ゲートドライバ回路１２ｂによりゲート信号線１７ｂが順次選択され、ゲート信号線１７ｂにオン電圧（ＶＧＬ）またはオフ電圧（ＶＧＨ）が印加され、その印加位置が、点灯制御同期信号に同期してシフトされる。ゲートドライバ回路１２ｂの動作フレームレートは１２０Ｈｚであるから、Ｂ点で１フレームが完了し、このフレーム期間は、ゲートドライバ回路１２ａの（１／２）Ｆ期間である。
図７７のように、ゲートドライバ回路１２ａとゲートドライバ回路１２ｂは異なるフレームレートで動作する。ゲートドライバ回路１２ｂのフレームレートは１２０Ｈｚであるから、図６の表示領域６３は、ゲートドライバ回路１２ａの１Ｆ期間に２回画面の上下方向に走査される。また、ゲートドライバ回路１２ｂのフレームレートは１２０Ｈｚと７０Ｈｚ以上であるので、フリッカは発生しない。
ゲートドライバ回路１２ｂが同時にオン電圧を印加するゲート信号線１７ｂの本数が１本の場合は、図７７に図示するように、ゲートドライバ回路１２ａとゲートドライバ回路１２ｂの開始タイミングを１水平走査期間離せば問題は発生しない。つまり、任意の画素行において、ゲート信号線１７ａとゲート信号線１７ｂに同時にオン電圧が印加されることはない。
しかし、大抵の場合は、図５７に図示するように、ゲートドライバ回路１２ｂが選択するゲート信号線１７ｂは複数である。たとえば、図５７（ａ）の（１／２）ｄｕｔｙ駆動の場合は、ｎ／２本のゲート信号線１７ｂにオン電圧（ＶＧＬ）が印加される。したがって、図５７（ａ）に図示するように、ゲートドライバ回路１２ｂの１周期の（１／２）の期間にオフ電圧（ＶＧＨ）が印加され、（１／２）Ｆの期間にオン電圧（ＶＧＬ）が印加される。なお、図５７において、ＯＮとはゲート信号線１７ｂにオン電圧が印加された状態を、ＯＦＦとはゲート信号線１７ｂにオフ電圧が印加された状態を示す。たとえば、図５７（ａ）では、Ａ点の時間から動作し、Ｂ点の時間となったとき、１画素行から、ｎ／２画素行までは、該当ゲート信号線１７ｂには、オン電圧が印加されている。（ｎ／２＋１）画素行からｎ画素行までは、該当ゲート信号線１７ｂにはオフ電圧が印加されている。
本発明において、図５７、図７７に図示するように、Ａの開始後は、ゲートドライバ回路１２ｂは、オフ電圧を出力するようにデータをシフト回路３１ｂに入力して動作させる。１／２ｄｕｔｙであれば、ｎ／２のゲート信号線１７ｂにオフ電圧を出力した状態の後、以降のゲート信号線１７ｂにオン電圧を出力するように操作する。
図５７は（１／４）ｄｕｔｙ駆動の実施例である。図５７（ａ）と同様にゲートドライバ回路１２ｂのフレームレートは１２０Ｈｚとしている。（１／４）周期にＯＦＦ電圧が印加され、（３／４）周期もＯＮ電圧が印加される。したがって、表示領域３４の１／４が点灯し、３／４が非点灯である。
しかし、ゲートドライバ回路１２ｂにより、複数の画素行が選択されると、ゲートドライバ回路１２ｂに選択された（オン電圧が印加された）画素行とゲートドライバ回路１２ａに選択電圧が印加された画素行とは一致する期間が発生する。この課題に対して、本発明では、垂直アウトプットイネーブル（ＯＥＶ）信号を操作して対応する。ＯＥＶ信号は、ロジック信号であり、Ｌレベルにすることにより、すべてのゲート信号線１７ｂにオフ電圧が出力される。したがって、任意の画素行において、ＯＥＶ信号によりゲート信号線１７ａとゲート信号線１７ｂは同時にオン電圧が印加されることはない。ＯＥＶ信号は、ゲートドライバ回路１２ｂのシフトレジスタ回路３１ｂの出力信号とＯＥＶ信号とをＡＮＤロジックで制御することにより実現できる。ＯＥＶ信号は、ゲート信号線１７ｂの選択を解除する信号と言うこともできる。
以上のように、ＯＥＶ信号を制御することにより、任意の画素において、ゲート信号線１７ａとゲート信号線１７ｂが同時に選択されるときに、強制的にゲート信号線１７ｂにオフ電圧を印加し、非選択状態とすることにより対策できる。
図７８は、ゲートドライバ回路１２ａのフレームレートを６０Ｈｚとし、ゲートドライバ回路１２ｂのフレームレートの周期は、ゲートドライバ回路１２ａのフレームレートの周期の３／４とした実施例である。ゲートドライバ回路１２ｂは、ゲートドライバ回路１２ａの（３／４）Ｆ期間で、１画面を選択走査する。
図７９は、ゲートドライバ回路１２ａのフレームレートを６０Ｈｚとし、ゲートドライバ回路１２ｂのフレームレートの周期は、ゲートドライバ回路１２ａのフレームレートの周期の１／４とした実施例である。ゲートドライバ回路１２ｂは、ゲートドライバ回路１２ａの（１／４）Ｆ期間で、１画面を選択走査する。図７９の実施例では、ゲートドライバ回路１２ａが選択するゲート信号線１７ａとゲートドライバ回路１２ｂが選択するゲート信号線１７ｂとは、Ｋ１、Ｋ２位置で同一の画素行となる。この場合は、図７７で説明したように、ＯＥＶ端子を制御して、ゲートドライバ回路１２ｂが選択するゲート信号線１７ｂを強制的に非選択とする。
なお、選択とは、該当ゲート信号線１７にオン電圧（ＶＧＬ）が印加されていることを意味し、非選択とは該当ゲート信号線１７にオフ電圧（ＶＧＨ）が印加されていることを意味する。図１の画素構成では、ゲート信号線１７ａにオン電圧を印加することにより、トランジスタ１１ｂ、１１ｃがクローズする。ゲート信号線１７ｂにオン電圧を印加することにより、トランジスタ１１ｄがクローズする。
以上の実施例では、ゲートドライバ回路１２ｂが選択するゲート信号線１７ｂをＯＥＶ端子の制御により、強制的に非選択状態とするとしたがこれに限定するものではなく、ゲートドライバ回路１２ａが選択するゲート信号線１７ａを強制的に非選択状態としてもよい。この場合は、該当画素行にはソースドライバ回路１４からのプログラム電流（あるいはプログラム電圧）が書き込まれないが、次のフレーム周期で書き込まれるので問題ない。
以上の実施例では、ゲートドライバ回路１２ａとゲートドライバ回路１２ｂとは動作フレーム周波数は異なるが、同期は維持するとしたが、これに限定するものではなく、非同期であってもよい。ただし、図１などの画素構成にあっては、ゲートドライバ回路１２ａが選択するゲート信号線１７ａとゲートドライバ回路１２ｂが選択するゲートドライバ回路１２ｂが同一の画素行を選択しないように、管理する必要はある。管理は容易である。コントローラがゲートドライバ回路１２ａ、１２ｂのデータ信号を管理し、制御しているからである。コントローラのロジックでＯＥＶ端子を制御すればよい。なお、ゲート信号線１７ａと１７ｂのうち一方を非選択状態にするとしたが、本発明はこれに限定するものではなく、両方を非選択状態に制御してもよいことは言うまでもない。したがって、複数のゲート信号線を有する構成の場合は、少なくとも１つのゲート信号線の選択あるいは日選択状態を制御できるものであればよい。また、選択、非選択の制御は時分割でおこなってもよい。たとえば、１水平走査期間を１／２に分割し、最初の１／２の期間でゲート信号線１７ａにより制御を実施し、後半の１／２の期間でゲート信号線１７ｂにより制御を行っても良い。
図６０に図示するようにゲートドライバ回路１２を構成することにより、該当画素行において、ゲート信号線１７ａとゲート信号線１７ｂが同時に選択されことを、ゲートドライバ回路１２で実施するようにより、よりゲート信号線１７の選択、非選択制御が容易になる。また、ＯＥＶ制御により、ゲートドライバ回路１２ｂが複数選択するゲート信号線１７ｂを同時に選択あるいは非選択することなく、１つのゲート信号線１７ｂを非選択状態に制御を実施できる。
図６０におけるゲートドライバ回路１２の構成は、ゲートドライバ回路１２ａのシフトレジスタ回路３１ａとゲートドライバ回路１２ｂのシフトレジスタ回路３１ｂを有する構成である。ゲートドライバ回路１２は、表示領域３４の左右のいずれか一方に形成する。
図６０、図６１においても、×はゲート信号線１７を非選択（オフ電圧を出力する）にするデータであることを、○はゲート信号線１７を選択（オン電圧を出力する）にするデータであることを示している。
シフトレジスタ回路３１ａが動作するフレームレートと、シフトレジスタ回路３１ｂが動作するフレームレートは同一または異ならせる。本発明では、図４８、図７７などで説明したように、シフトレジスタ回路３１ａが動作するフレームレートよりも、シフトレジスタ回路３１ｂが動作するフレームレートの方が大きくしている。ただし、本発明はこれに限定するものではない。たとえば、シフトレジスタ回路３１ｂが動作するフレームレートよりも、シフトレジスタ回路３１ａが動作するフレームレートの方が大きくしてもよい。本発明は、映像書き込みのフレームレートと、画像表示のフレームレートとを異ならせる、あるいは自由に設定できることが特徴である。
シフトレジスタ回路３１ａは映像信号の水平走査同期信号に同期してデータ位置をシフトし、シフトレジスタ回路３１ｂは、点灯制御同期信号に同期してデータ位置をシフトする。水平走査同期信号と点灯制御同期信号とは、同一のメインクロックまたは発振周波数を基に作成される。
シフトレジスタ回路３１ａは、プログラム電流（電圧）を書き込む画素行あるいはゲート信号線１７ａを選択するものである。したがって、選択するデータである”○”は１箇所である。この”○”は、ゲートドライバ回路１２の映像信号の水平走査周波数に同期してシフトされる。
シフトレジスタ回路３１ｂは、ＥＬ素子１５を点灯させる画素行を選択するものである。したがって、該当画素行に接続されたゲート信号線１７ｂを選択するものである。選択するゲート信号線１７ｂは複数であり、また、選択するゲート信号線１７ｂは隣接して選択される。これが、動画視認性を向上させるためである。選択するデータである”○”は複数箇所である。図６０では、理解を容易にするため、４つの○の群と、２つの○の群とを記載している。実際には○の連続は、１／４ｄｕｔｙで、ｎ／４（ｎ＝２４０画素行である場合は６０）とされる。また、図６０のように、○の群を分離するよりは、連続させることが好ましい。シフトレジスタ回路３１ｂの”○”は、点灯制御同期信号に同期してシフトされる。
図６０、図６１において、３２はレベル変換回路である。レベル変換回路３２は、ＡＮＤの出力であるロジック信号を、ゲート信号線１７のオンオフ制御ロジックに一致するように変換するとともに、ＶＧＬ、ＶＧＨ電圧にレベルシフトする。
シフトレジスタ回路３１ａの出力はロジック反転してＡＮＤ回路の入力となり、シフトレジスタ回路３１ｂの出力はそのまま前記ＡＮＤ回路の入力となる。ＡＮＤ回路の出力は、ゲート信号線１７ｂのロジック信号としてレベル変換回路３２に印加される。シフトレジスタ回路３２ａの出力はゲート信号線１７ａのロジック信号としてレベル変換回路３２に入力される。レベル変換回路３２は入力されたロジック信号をゲート信号線１７の制御ロジックに一致するように、また、電圧のレベルシフトを行う。
図６０で図示するように、シフトレジスタ回路３１ｂの○データにより、ゲート信号線１７ｂ（３）、ゲート信号線１７ｂ（４）、ゲート信号線１７ｂ（７）、ゲート信号線１７ｂ（８）、ゲート信号線１７ｂ（１０）には選択電圧であるオン電圧（ＶＧＬ）が出力される。しかし、ゲート信号線１７ｂ（９）は、該当シフトレジスタ回路３１ａの選択電圧（ＶＧＬ）が出力されるため、オフ電圧（ＶＧＨ）出力となっている。他のゲート信号線１７ｂは、オフ電圧（ＶＧＨ）出力となっている。
シフトレジスタ回路３１ａは、○データにより、ゲート信号線１７ａ（９）には選択電圧であるオン電圧（ＶＧＬ）が出力される。他のゲート信号線１７ａは、オフ電圧（ＶＧＨ）出力となっている。
以上のように構成することにより、選択電圧が印加されたゲート信号線１７ａと選択電圧が印加されたゲート信号線１７ｂが同一の画素とならないように容易に制御することができる。また、ゲート信号線１７ａは、ゲート信号線１７ｂの選択に依存せず、選択した画素行にソースドライバ回路１４からの映像信号を書き込むことができる。映像信号の書き込みは、画素１６のコンデンサ１９にメモリすることを意味する。このメモリ機能を後いて、フレームレート変換を容易に実現できる。
図６１は、映像信号を書き込むゲート信号線１７ａを選択するゲートドライバ回路１２ａを表示領域３４の左辺に形成し、図６０で説明したゲート信号線１７ｂを選択するゲートドライバ回路１２をゲートドライバ回路１２ｂとして表示領域３４の右辺に形成した実施例である。ゲートドライバ回路１２ａのシフトレジスタ回路３１ａのデータと、ゲートドライバ回路１２ｂのシフトレジスタ回路３１ｂのデータは同一データであり、またシフトレジスタ回路３１ａとシフトレジスタ回路３１ｂとは、同一の水平走査同期信号でデータ位置をシフトするとともに、選択データの入力が実施される。ゲートドライバ回路１２ｂのシフトレジスタ回路３１ｂは、点灯制御同期信号に同期してデータ位置をシフトするとともに、選択データが入力される。
なお、ゲートドライバ回路１２のシフトレジスタ回路３１をシフト動作する期間は、ＡＮＤ回路などのロジック信号が不安定である。この期間は、ＯＥＶ端子の制御により、ゲート信号線１７の出力が非選択状態（オフ電圧出力）となるように制御することが好ましい。
図６０の実施例は、表示画面３４の一方にゲートドライバ回路１２を形成あるいは配置する構成であった。しかし、本発明はこれに限定するものではない。たとえば、図６２のように、画素選択側のゲートドライバ回路１２ａを表示領域３４の左または右側に配置し、ＥＬ素子１５をオンオフ制御するゲートドライバ回路１２ｂを表示領域３４の右または左側に配置する構成が例示される。
ゲートドライバ回路１２ａが制御するゲート信号線１７ａは従来どおり画素１６行を順次選択し、画素１６にソースドライバＩＣ（回路）１４からの映像信号を書き込こむ。同時に、ゲート信号線１７ａに印加された電圧は、ＡＮＤ回路２１３のロジック信号（ａ端子）となっている。
ＡＮＤ回路２１３の他の入力端子（ｂ端子）は、ゲートドライバ回路１２ｂのシフトレジスタ回路３１ｂの出力である。ａ端子の信号と、ｂ端子の信号により、ＡＮＤ回路２１３の出力端子ｃの電位が決定される。ＡＮＤ回路２１３に入力は、必要に応じて電位変換、レベルシフトが実施される。シフトレジスタ回路３１ｂの出力は電位変換回路３２ｂで電位が変換される。
図６２などの実施例では、ＡＮＤ回路２１３の入力により出力ｃが決定される。ただし、ロジックの決定というよりは、図６３に図示するように電位変換と考えた方が適正である。
図６３に図示するように、ａ端子とｂ端子の入力電圧（ＶＧＨ、ＶＧＬ）によりｃ端子の出力（ＶＧＨ、ＶＧＬ）が決定される。図６３では、ゲート信号線１７ａが選択（ＶＧＬ）状態、かつゲートドライバ回路１２ｂのシフトレジスタ回路３２ｂが選択出力（ゲート信号線１７ｂが選択（ＶＧＬ）される状態）の時、ＡＮＤ回路２１３のｃ端子が、非選択（ＶＧＨ）となるようにロジックあるいは電位制御がなされている。したがって、この場合に、ゲート信号線１７ｂには、オフ電圧（ＶＧＨ）が出力される。
オフ電圧が印加されたゲート信号線１７ｂに該当する画素行のＥＬ素子１５は、トランジスタ１１ｄがオープン状態となるため、電流が流れず、非点灯となる。
ゲートドライバ回路１２ａがゲート信号線１７ａに出力する電圧（ＶＧＨ、ＶＧＬ）とゲートドライバ回路１２ｂがゲート信号線１７ａに出力する電圧（ＶＧＨ、ＶＧＬ）とは異なることが多い。ゲートドライバ回路１２ａがゲート信号線１７ａに出力する電圧をＶＧＨ１、ＶＧＬ１とし、ゲートドライバ回路１２ｂがゲート信号線１７ａに出力する電圧ＶＧＨ２、ＶＧＬ２とすると、ＡＮＤ回路２１３の出力ｃは、図６４にようにする。
図６４では、ｃ端子の出力は、ゲート信号線１７ｂの電位であるから、ＶＧＨ２、ＶＧＬ２である。したがって、ＡＮＤ回路２１３のａ端子の入力はゲート信号線１７ａの電位であるから、ＶＧＨ１、ＶＧＬ１である。ＡＮＤ回路２１３のｂ端子入力は、ゲートドライバ回路１２ｂの出力として、ＶＧＨ２、ＶＧＬ２としているが、これに限定するものではない。シフトレジスタ回路３２ｂのロジック信号そのままでもよく、ロジック信号をレベル変換してＡＮＤ回路２１３のｂ端子入力としてもよい。
図６２の特徴は、ゲートドライバ回路１２ａの出力信号をゲート信号線１７ａに表示領域３４の他端に伝送し、ゲートドライバ回路１２ｂの出力と論理制御などを行って、本来のゲートドライバ回路１２ｂの出力であるゲート信号線１７ｂの出力を決定あるいは制御していることである。したがって、図６１に図示するように、ゲートドライバ回路１２ｂには２つのシフトレジスタ回路３２ａ、３２ｂを形成する必要がない。したがって、狭額縁化を実現できる。
なお、図６２では、ゲートドライバ回路１２ｂ側にＡＮＤ回路２１３などを配置したが、本発明はこれに限定するものではなく、ゲートドライバ回路１２ａ側にＡＮＤ回路２１３などを配置してもよい。この場合は、ゲート信号線１７ｂにより、ゲートドライバ回路１２ｂの出力をゲートドライバ回路１２ａ側に伝達する。
また、図６１〜図６３では、ＡＮＤ回路２１３でゲート信号線１７ｂの電位を決定するとしたが、ＡＮＤ回路２１３は理解を容易にするため図示しただけであり、他の方式でゲート信号線１７ｂの電位を決定してもよいことは言うまでもない。また、ＶＧＨ、ＶＧＬの電位は、図１などの画素１６構成を例示して説明するための便宜上のものである。画素１６の構成にしたがって電位を決定し、また電位制御を実施すればよい。
本発明は、ゲート信号線１７ａとゲート信号線１７ｂが同一の画素１６を選択する状態になった場合に、前記ゲート信号線１７ｂに印加するオン電圧をオフ電圧に変更する方式である。したがって、本来、点灯するＥＬ素子１５は非点灯となる。そのため、点灯しなかった画素行は、明るさが減少することになる。しかし、通常、Ｄｕｔｙ比は、１／４以上に制御される。したがって、各画素行は、１フレームで１／４期間以上は点灯する。たとえば、画素行が２４０画素行ある場合は、各画素行は２４０／４＝６０回点灯する。このうち、１回点灯しなくとも、１／６０＝１．７％となり、該当画素の輝度低下は、２％にも満たない。したがって、視覚的に認識されない。
また、毎フレームに、本来点灯する画素行が、非点灯になることはない。Ｄｕｔｙ比が、１／４であれば、１フレームの３／４期間において、各画素行は非点灯状態である。非点灯状態の画素行は、問題なく、ゲート信号線１７ａの選択により、映像信号を書き込むことができる。通常、ゲートドライバ回路１２ａのフレームレートと、ゲートドライバ回路１２ｂのフレームレートの差は２倍以内である。したがって、ゲートドライバ回路１２ａの１フレームに１回、ゲート信号線１７ａとゲート信号線１７ｂが同一の画素行を選択することはない。また、ゲートドライバ回路１２ａのフレームレートとゲートドライバ回路１２ｂのフレームレートを公倍数あるいは公約数の関係になりにくいように設定することにより、ゲートドライバ回路１２ａとゲートドライバ回路１２ｂにより選択される画素行位置が移動する。そのため、ほとんど、ゲート信号線１７ａとゲートドライバ回路１２ｂに同時に選択された画素行の輝度低下は視覚的に認識されることはない。
また、Ｄｕｔｙ比が、３／４など大きい場合は、ゲート信号線１７ａとゲート信号線１７ｂが同一の画素行を選択する確率が高くなる。しかし、今度は、１フレーム期間で各画素行が点灯する期間が長く、前記画素行を非点灯状態に制御しても輝度低下は小さく、視覚的に認識されることはない。
ゲートドライバ回路１２ａのフレームレートに比較して、ゲートドライバ回路１２ｂにフレームレートが高い場合は、ゲートドライバ回路１２ａが選択するゲート信号線１７ａとゲートドライバ回路１２ｂが選択するゲート信号線１７ｂが同一の画素行を選択する確率が高くなるが、今度は、ゲートドライバ回路１２ｂのフレームレートが高く、また、ゲート信号線１７ａとゲート信号線１７ｂに同時に選択される画素行位置をフレームごとに変化させることも容易である。したがって、視覚的に認識されない。
ゲート信号線１７ａとゲート信号線１７ｂに同時に選択されることにより、該当画素行が輝度低下することは、次フレームで１回余計に点灯させることも容易である。逆に、該当画素行以外を１回点灯させず、輝度低下させたバランスをとることもできる。コントローラ回路で、どの画素行がゲート信号線１７ａと１７ｂが同時に選択されたかを把握できるからである。したがって、ゲートドライバ回路１２ｂのＯＥＶ端子の制御により、各ゲート信号線１７ｂのオンオフ制御を行う。たとえば、該当画素行が非点灯状態で、他の点灯している画素行は、ＯＥＶ端子をＬレベルに制御し、強制的に非点灯状態とする。
ゲート信号線１７ａとゲート信号線１７ｂに同時に選択されることにより、該当画素行が輝度低下することの対策は、該当画素行に書き込む映像信号の大きさを輝度低下分だけ加算して書き込むことによっても対策できる。たとえば、Ｄｕｔｙ比が１／４で、画素行が２００本のときは、２００／４＝５０水平走査期間、画素行が点灯する。この５０水平走査期間のうち、１回非点灯状態となるのであるから、１／５０＝２％分だけ、該当画素行に書き込み映像信号に２％分加算する。たとえば、２５６階調の時は、本来の映像信号に４階調分を加算して、該当画素行に書き込む。ただし、本来の映像信号が２５３階調以上の場合は、４階調を加算しても最大２５６階調以上は印加できない。しかし、高階調領域では、人間の表示輝度に対する視感度が低い。したがって、２５３階調以上は、２５６階調に補正しても問題ない。逆に、対象画素行以外の画素行において、書き込む映像信号の階調数を減算しておいてもよい。
なお、以上の説明は理解を容易にするため、映像信号の階調に４階調分を加算するとした。しかし、ｄｕｔｙ比を１／Ｄとし、画素行数をＮとした時、印加する階調を１とした場合に、１／（Ｎ／Ｄ）の割合を加算することが正確である。つまり、印加する映像信号の大きさに対して、一定比率を掛け算あるいは加算することが好ましい。
なお、前述の階調数の補正は、簡易的にはゲートドライバ回路１２ｂの１フレーム期間で補正する。しかし、実際には、ゲートドライバ回路１２ａとゲートドライバ回路１２ｂの１フレーム期間は異なるので、ゲートドライバ回路１２ａの周期も考慮して加減算する階調数を決定する。
特に、本発明は、ｄｕｔｙ比で画面３４の明るさ制御を行う。画面３４の明るさは点灯する画素行数に線形に比例する。したがって、ＡＮＤ回路２１３により１画素行を強制的に非選択としても、１画素行分を補正すればよい。補正は線形の関係にあるから容易である。
ゲート信号線１７ａ、１７ｂの同時選択により画素行が非点灯状態になり、画面３４の輝度が低下するという課題は、図６５のように、制御することにより対策できる。
図６５は、各フレーム（Ｆ）でのゲート信号線１７ａ、１７ｂの選択状態を示している。図６５（ａ）において、白丸は、該当ゲート信号線１７ｂにオン電圧が出力されていることを示している。黒丸は、該当ゲート信号線１７ｂにオフ電圧が出力されていることを示している。なお、黒丸、白丸は、シフトレジスタ回路３２ｂのデータパルスの配列と考えても良い。図６５（ａ）の白丸、黒丸位置は、ゲートドライバ回路１２ｂの動作クロックに同期して移動する。
図６５（ｂ）において、白丸印は、ゲートドライバ回路１２ａのゲート信号線１７ａの選択位置を示している。他のゲート信号線１７ａはオフ電圧が印加されている。説明を容易にするため、ゲート信号線１７ａの選択位置は、１画素行目としている。図６５（ｂ）の白丸位置は、ゲートドライバ回路１２ａの動作クロック（映像信号の水平走査期間）に同期して移動する。
図６５（ａ）は、作図を容易にするため、ｄｕｔｙ比を１／２とし、黒丸４個と、白丸４個としている。したがって、黒丸と白丸とを加算した個数は８個としている。さらに、三角印をいれて、ゲートドライバ回路１２ｂは、９クロックで１フレームとなっている。
三角印は、ブランキング期間に挿入するデータである。もちろん、三角印もゲートドライバ回路１２ｂの同期信号にしたがって、順次シフトされ、画素行を選択などする。白三角印は、白丸と同様の機能（ゲート信号線１７ｂにオン電圧を印加する）であり、黒三角印は、黒丸と同様の機能（ゲート信号線１７ｂにオフ電圧を印加する）である。
図６５（ｂ）のゲートドライバ回路１２ａの１フレーム期間は、ゲートドライバ回路１２ｂの１フレーム期間より長いと想定している。図６５（ｂ）では、ゲートドライバ回路１２ｂの８＋１＋７＝１６で、ゲートドライバ回路１２ａの１フレーム期間としている。
図６５では、ゲートドライバ回路１２ｂの第１フレーム（第１Ｆ）で、ゲートドライバ回路１２ａのゲート信号線１７ａの選択位置と、ゲートドライバ回路１２ｂの選択位置が一致する。このため、該当画素行のトランジスタ１１ｄがオープン状態に制御され、該当画素行は非点灯状態にされる。このため、非点灯状態が発生してゲートドライバ回路１２ｂの１フレーム期間の輝度が低下する。これを補正するため、ブランキング期間に選択データを挿入する。この挿入したデータをＡの白三角印で示している。
ゲートドライバ回路１２ｂの第２フレーム（第２Ｆ）で、ゲートドライバ回路１２ａのゲート信号線１７ａの選択位置と、ゲートドライバ回路１２ｂの選択位置が一致しない。実際には、ゲートドライバ回路１２ａとゲートドライバ回路１２ｂが異なるクロックでデータシフトされるから、一致する可能性があるが、説明を容易にするため、一致しないとする。このため、強制的に非点灯状態が発生することがない。したがって、ブランキング期間に非選択データを挿入する。この挿入したデータをＡの黒三角印で示している。
ゲートドライバ回路１２ｂの第３フレーム（第３Ｆ）で、ゲートドライバ回路１２ａのゲート信号線１７ａの選択位置と、ゲートドライバ回路１２ｂの選択位置が一致する。ゲートドライバ回路１２ｂの第４フレーム(第４Ｆ）が該当する。このため、該当画素行のトランジスタ１１ｄがオープン状態に制御され、該当画素行は非点灯状態にされる。このため、非点灯状態が発生してゲートドライバ回路１２ｂの１フレーム期間の輝度が低下する。これを補正するため、ブランキング期間に選択データを挿入する。この挿入したデータをＡの白三角印で示している。
図６５は、ゲートドライバ回路１２ｂに挿入するデータ配列が、選択（白丸印）と非選択（黒丸印）がそれぞれ連続した方式であった。しかし、本発明はこれに限定するものではない。図６６に図示するように、選択（白丸印）と非選択（黒丸印）が分散していてもよい。
図６６の場合も、ゲートドライバ回路１２ａのゲート信号線１７ａの選択位置と、ゲートドライバ回路１２ｂの選択位置が一致する場合は、Ａの位置に選択（白三角印）を挿入する。また、ゲートドライバ回路１２ａのゲート信号線１７ａの選択位置と、ゲートドライバ回路１２ｂの選択位置が一致しないフレームでは、Ａの位置に選択（黒三角印）を挿入する。
さらに図６７に図示するように、選択（白丸印）と非選択（黒丸印）がランダムであってもよい。ただし、１フレーム期間のｄｕｔｙ比は各フレームで一致させる。
図６７の場合も、ゲートドライバ回路１２ａのゲート信号線１７ａの選択位置と、ゲートドライバ回路１２ｂの選択位置が一致する場合は、Ａの位置に選択（白三角印）を挿入する。また、ゲートドライバ回路１２ａのゲート信号線１７ａの選択位置と、ゲートドライバ回路１２ｂの選択位置が一致しないフレームでは、Ａの位置に選択（黒三角印）を挿入する。
本発明は、ｄｕｔｙ比を一定にすれば、図６７のように、ゲートドライバ回路１２ｂの選択データと非選択データの並びを変化させてもよい。並びは、動画視認性を問題としなければ自由に設定できる。選択データと非選択データの配列を設定することにより、ゲートドライバ回路１２ａが選択するゲート信号線１７ａとゲートドライバ回路１２ｂが選択するゲート信号線１７ｂとが同一の画素行にならない、あるいは一致しにくいように設定できる。
なお、動画視認性は、１フレームが図６７のように動画視認性のないデータ配列であっても、他のフレームが図６６のように、動画視認性が良好なデータ配列であれば問題ない。図６５〜図６７のＡ位置に挿入するデータは、ゲートドライバ回路１２を制御するコントローラ回路で導出する。この動作、構成を図６８に図示している。
図６８において、図６８（ａ）がゲートドライバ回路１２ｂに印加するデータ配列を発生する方法を記載したものである。
図６８（ａ）では、３２バイトのデータ配列が準備されている。つまり、３２×８ビット＝２５６ビットの配列である。この配列（データ配列ｂと呼ぶ）には、８ビットバスでＤＡＴＡを外部から入力して設定する。ＤＡＴＡの入力による選択と非選択のデータ配列は任意に設定できる。図６５のように、非選択と選択データを連続させることもできる。図６７のように非選択と選択データをランダム化することもできる。
図６８（ｂ）はゲートドライバ回路１２ｂのシフトレジスタ回路３２ａに印加するデータ配列（データ配列ａと呼ぶ）である。
データ配列ｂはゲートドライバ回路１２ｂのシフトクロック（ＣＬＫ２）でビットシフトを行い、データ配列ａはゲートドライバ回路１２ａのシフトクロック（ＣＬＫ１））でビットシフトを行う。コントローラ回路でデータ配列ａとデータ配列ｂのビットシフトを行い、選択位置が一致すると、補償ＤＡＴＡに選択データ（白丸印）を設定し、データ配列ｂに入力する。ゲートドライバ回路１２ｂの１フレームいないで選択位置が一致しない場合は、補償ＤＡＴＡに非選択データ（黒丸印）を設定し、データ配列ａに入力する。
選択位置が一致するか否かの判定は、図６９に図示するように、データ配列ａとデータ配列ｂの出力段にＡＮＤ回路２１３を配置しておくと良い。
ゲートドライバ回路１２ａのクロック（ＣＬＫ１）とゲートドライバ回路１２ｂのクロック（ＣＬＫ２）は異なる（異なることのみに限定するものではない。一致していてもよい）。したがって、図７０に図示するように、ゲートドライバ回路１２ａがシフトする期間と、ゲートドライバ回路１２ｂがシフトする期間が異なる。図７０において、１つの枠は、ゲートドライバ回路１２が１データシフトする期間とタイミングを示している。
図７０に図示するように、ゲートドライバ回路１２ａとゲートドライバ回路１２ｂでは、たとえば、ａの最初のタイミングが一致しているとした場合、ａ、ｂ、ｃ、ｄ、ｅのうち、ｄの期間の最初以外は一致しない。一致しないタイミングでは、ゲートドライバ回路１２ａがゲート信号線１７ａを選択する期間と、ゲートドライバ回路１２ｂがゲート信号線１７ｂを選択する期間が入り乱れ、画素１６の電位状態が急変する。この課題に対して、本発明は、図７０に図示するように、ゲートドライバ回路１２ａのＯＥＶ端子を制御して、シフトレジスタ回路３２ａがデータシフトで変化する期間では、全ゲート信号線１７ａの出力をオフ出力状態に制御している。
図７０におけるＯＥＶは、Ｈレベルでシフトレジスタ３２ａのデータ内容に応じてゲート信号線１７ａにオン電圧またはオフ電圧が出力される。ＯＥＶがＬレベルの時は、ゲート信号線１７ａにオフ電圧が出力される。
以上の実施例では、ゲートドライバ回路１２ａが選択電圧（オン電圧）を出力するゲート信号線１７ａは１本であるとした。しかし、本発明はこれに限定するものではない。たとえば、図７１に図示するように、ゲートドライバ回路１２ａに選択されたゲート信号線１７ａが２本（書き込み画素行６１ａ、６１ｂ）としてもよい。この場合は、図７２に図示するように、ゲートドライバ回路１２ａが選択する位置（白丸印）は、２箇所となる。また、この２箇所がゲートドライバ回路１２ｂの選択位置と一致した箇所の処理をおこなうため、図７２（ｂ）に図示するように、Ａ、Ｂ位置に補正データを入力するデータ位置を確保している。他の点は、図６５〜図６７と同様あるいは類似であるので説明を省略する。
なお、以上の説明では、Ａ、Ｂ位置に入力する補正データの内容（白三角印、黒三角印）は、前のフレームにおいて、ゲート信号線１７ａとゲート信号線１７ｂの選択位置から判定するとしたが、実際には、画像表示を行う前に、コントローラ回路で判定している。そのため、１フレーム遅延して補正データの処理を行うものではない。もちろん、１フレーム遅延して補正データ処理を行っても良い。
図８０は、ゲートドライバ回路１２ａの動作フレームレートを６０Ｈｚ（映像信号のフレームレート６０Ｈｚ（１秒間に画像が６０枚）、ゲートドライバ回路１２ｂの動作フレームレートを９０Ｈｚ（１秒間に９０回、非表示領域６２を画面上から下方向に走査）の例である。しがって、画面３４の画像を２回書き換える期間に、ゲートドライバ回路１２ｂが、３回画面を走査する。図面の上側には、ゲートドライバ回路１２ｂのフレームとして、第１フレーム（第１Ｆ）、第２フレーム（第２Ｆ）、第３フレーム（第３Ｆ）と記載している。また、図面の下側には、ゲートドライバ回路１２ａのフレームとして、第１フレーム（第１Ｆ）、第２フレーム（第２Ｆ）と記載している。また、一例としてｄｕｔｙ比は、１／２としている。
図８０の縦軸は、画面３４の点灯領域（表示領域６３）と非点灯領域（非表示領域６２）の分布を示している。たとえば、ｔ０時には、画面３４の上半分が表示領域６３（画像が表示されている）であり、下半分が非表示領域６２（画像が表示されていない）状態である。ゲートドライバ回路１２ｂのゲート信号線１７ｂの選択位置が時間経過と共に移動し、ｔ１時には、画面３４の上半分が非表示領域６２（画像が表示されていない）であり、下半分が表示領域６３（画像が表示されている）状態となる。ｔ１以降は、今度は、画面３４の上側から表示領域６３が順次発生し、下半分が順次、非表示領域６２状態となっていく。
図８０において、点線は、ゲートドライバ回路１２ａが選択するゲート信号線１７ａに位置を示している。つまり、映像信号を書き込む「書き込み画素行６１」の位置である。
本発明は、映像信号を書き込む画素行（ゲートドライバ回路１２ａが選択するゲート信号線１７ａにオン電圧が印加された画素行）と、ゲートドライバ回路１２ｂのゲート信号線１７ｂに選択電圧（オン電圧）が印加された画素行が一致する時、前記ゲートドライバ回路１２ｂのゲート信号線１７ｂに非選択電圧（オフ電圧）が印加されるように処理を行うものである。したがって、表示領域６３の範囲内に、書き込み画素行６１の点線が入ると、前記処理を行う。
図８０の実施例では、ゲートドライバ回路１２ｂの第１Ｆにおいて、書き込み画素行６１の位置（点線で示す）は、すべて非表示領域６２の範囲内である。したがって、映像信号を書き込む画素行（ゲートドライバ回路１２ａが選択するゲート信号線１７ａにオン電圧が印加された画素行）と、ゲートドライバ回路１２ｂのゲート信号線１７ｂに選択電圧（オン電圧）が印加された画素行が一致することはない。
ゲートドライバ回路１２ｂの第２Ｆの範囲では、ｔ３〜ｔ４の期間において、書き込み画素行６１の位置（点線で示す）は、表示領域６３の範囲内である。したがって、映像信号を書き込む画素行（ゲートドライバ回路１２ａが選択するゲート信号線１７ａにオン電圧が印加された画素行）と、ゲートドライバ回路１２ｂのゲート信号線１７ｂに選択電圧（オン電圧）が印加された画素行が一致している。したがって、前記ゲートドライバ回路１２ｂのゲート信号線１７ｂに非選択電圧（オフ電圧）が印加されるように処理を行う必要がある。
ゲートドライバ回路１２ｂの第３Ｆであるｔ４〜ｔ６の範囲では、書き込み画素行６１の位置（点線で示す）は、すべて表示領域６３の範囲内である。したがって、映像信号を書き込む画素行（ゲートドライバ回路１２ａが選択するゲート信号線１７ａにオン電圧が印加された画素行）と、ゲートドライバ回路１２ｂのゲート信号線１７ｂに選択電圧（オン電圧）が印加された画素行が一致する。したがって、前記ゲートドライバ回路１２ｂのゲート信号線１７ｂに非選択電圧（オフ電圧）が印加されるように処理を行う必要がある。
同様にゲートドライバ回路１２ｂの第４Ｆの範囲では、書き込み画素行６１の位置（点線で示す）は、前半は非表示領域６２の範囲内である。しかし、後半は、表示領域６３の範囲内となる。つまり、後半はゲートドライバ回路１２ｂのゲート信号線１７ｂに選択電圧（オン電圧）が印加された画素行が一致している。したがって、前記ゲートドライバ回路１２ｂのゲート信号線１７ｂに非選択電圧（オフ電圧）が印加されるように処理を行う必要がある。この関係は、ｔ２〜ｔ４のゲートドライバ回路１２ｂの第２Ｆと逆の関係である。
ゲートドライバ回路１２ｂの第３Ｆにおいて、すべての画素行が、第１Ｆに比較してゲートドライバ回路１２ｂの１水平走査期間分、非選択となる。したがって、ｄｕｔｙ比を１／Ｄとし、画素行数をＮとした時、輝度は、本来表示する各画素の輝度に対して１／（Ｎ／Ｄ）の割合で低下する。これを補償するためには、ゲートドライバ回路１２ｂの第３Ｆで、映像信号に、１／（Ｎ／Ｄ）の割合を補償するように、印加する映像信号データを高くする。また、図６５、図６６などで説明したように、第３Ｆで補償する補正データ（白三角印）をゲートドライバ回路１２ｂのシフトレジスタ回路３２ｂに挿入し、画面３４の輝度低下を補償する。
ゲートドライバ回路１２ｂの第２Ｆでは、画面３４の上半分が１／（Ｎ／Ｄ）の割合で低下する。第４Ｆでは、画面３４の下半分が１／（Ｎ／Ｄ）の割合で低下する。したがって、打ち消しあって、画面３４の輝度変化の境目は見えない。全体的に輝度低下することを補償するためには、いずれか一方のフレームにおいて、図６５、図６６などで説明した補償データにより、補正すればよい。また、ゲートドライバ回路１２ｂの第２Ｆでは、画面３４の上半分に対して、１／（Ｎ／Ｄ）の割合で補償するように映像信号の大きさを調整する。第４Ｆでは、画面３４の下半分に対して、１／（Ｎ／Ｄ）の割合で補償するように映像信号の大きさを調整する。
また、図５１、図５８などで説明したように、ＯＥＶ端子を制御することにより輝度低下を補償する方式も例示される。たとえば、図８０のゲートドライバ回路１２ｂの第２Ｆのように、画面３４の下半分に輝度低下が発生する場合は、画面３４に上半分の領域に画像を書き込んでいる時に、１画素行が選択される期間、画面３４の下半分の領域のＯＥＶ端子を強制的にＨレベルにして、点灯させる。
以上の実施例は、ゲートドライバ回路１２ａの動作フレームレートを６０Ｈｚ、ゲートドライバ回路１２ｂの動作フレームレートを９０Ｈｚとしたが、これは一例であって、ゲートドライバ回路１２のフレームレートは任意のフレームレートに設定できる。ゲート信号線１７ａとゲート信号線１７ｂが同一の画素行を選択することにより、当該ゲート信号線１７ｂを非選択状態にし、発生する輝度低下は、当該画素行に書き込む映像信号の大きさを補正すること、図６６の補正データを挿入すること、ＯＥＶ端子により制御することにより補正することができる。また、これらの補正方法は単独で、複数を組み合わせて実施することができる。
ゲートドライバ回路１２ａのフレームレートと、ゲートドライバ回路１２ｂのフレームレートは、ゲートドライバ回路１２ａが選択する画素行とゲートドライバ回路１２ｂが選択する画素行が一致する位置（画素行位置）が特定の画素行にならないようにすることが好ましい。ゲートドライバ回路１２ａの偶数フレームで、ゲートドライバ回路１２ａとゲートドライバ回路１２ｂとが第１２０番目の画素行を必ず選択するフレームレートとすると、表示画面３４に横線状に認識されてしまう。選択する画素行が、フレームごとに第１２０画素行、第１３０画素行、第１４０画素行、第１５０画素行、第１６０画素行、・・・・と移動すれば視覚的に認識されにくい。
ゲートドライバ回路１２ａのフレームレートは映像信号のフレームレートに規定される構成が容易である。ゲートドライバ回路１２ｂのフレームレートは、基本的に自由に設定あるいは調整することができる。また、ゲートドライバ回路１２ｂのフレームレートは、フレームごとに変化させることができる。たとえば、偶数フレームは、フレームレートを９０Ｈｚとし、奇数フレームはフレームレート８０Ｈｚとする。
図８０は表示領域６３、非表示領域６２をゲートドライバ回路１２ｂの各フレームで一括して挿入した実施例であった。しかし、本発明はこれに限定するものではない。たとえば、図８１に図示するように、表示領域６２を表示領域６３ａ、表示領域６３ｂに分割している。
図８０などは、表示領域６３内に書き込み画素行がある構成であった。そのため、ゲートドライバ回路１２ａが選択する画素行と、ゲートドライバ回路１２ｂが選択する画素行が一致する。したがって、排他処理を行う必要があった。また、図７２など説明したように補正処理を実施する必要があった。
図８２は、表示領域６３と書き込み画素行とが重ならないようにした駆動方法の説明図である。ｔ３〜ｔ６の期間の書き込み画素行をさけて、表示領域６３ａ、表示領域６３ｂが挿入されている。
図８２は、書き込み画素行６１と表示領域６３が重なることを避けるため、表示領域６３を分割した実施例であった。ゲートドライバ回路１２ｂがゲート信号線１７ｂを選択するデータパルスの移動速度は変化していない。
図８３は、書き込み画素行６１と用事領域６３が重なることを避けるため、ゲートドライバ回路１２bのデータパルスの移動速度を変化した実施例である。つまり、ゲートドライバ回路１２ｂのフレームレートを変化している。
図８３では、ゲートドライバ回路１２ｂの第１フレームと第２フレームではフレームレートを変化させている。第１フレームのフレームレートに比較して、第２フレームのフレームレートの方が速くしている。
図８４では、ゲートドライバ回路１２ａのフレームレートに同期する書き込み画素行６１に表示領域６３が重ならないように、ゲートドライバ回路１２ｂのフレームレートを設定したものである。ゲートドライバ回路１２ａの１フレームレートの長さを３とした時、ゲートドライバ回路１２ｂの１フレームレートの長さを２としている。
以上の実施例は、シフトレジスタ回路３１、ＡＮＤ回路２１３などを用いて表示領域６３、非表示領域６２を発生あるいは制御したものであった。しかし、本発明はこれに限定するものでない。図４４のＯＥＶ端子、図５９の選択信号線５９１などを用いて、表示面３４を全体的にあるいは部分ごとに表示領域６３、非表示領域６２となるように制御してもよい。この実施例を図８５に図示している。ｔ１〜ｔ２、ｔ３〜ｔ４、ｔ５〜ｔ６の期間を表示領域６３とし、ＯＥＶ端子の制御などにより０〜ｔ１、ｔ２〜ｔ３、ｔ４〜ｔ５の期間を非表示領域６２としている。
以上の実施例は、画面３４の全面に画像表示を行う場合の実施例であった。しかし、画像表示には図８６に図示するように、画面の上下に黒表示を行い、中央部に画像表示を行うレターボックス表示がある。
図８６の黒表示部（１画素行〜ａ画素行、ｂ画素行〜Ｎ画素行（ａ、ｂ、Ｎは整数、Ｎは最大画素行番号、ａ＜ｂ））は、プリチャージ電圧Ｖｐが印加されて黒表示が実現される。また、この領域は、同時にｍ画素行（ｍは２以上ａ以下の整数）が選択され、プリチャージ電圧Ｖｐが画素１６に印加される。ａ〜ｂ画素行は、１画素行ずつ選択され、ソースドライバＩＣ（回路）１４から映像信号が画素１６に書き込まれる（図８７）。なお、説明を容易にするため、黒表示部は、画素行１〜ａ、ｂ〜Ｎとし、画像表示部はａ〜ｂとする。正確には、黒表示部は、１画素行目からａ画素行目、ｂ画素行目からＮ画素行目とし、画像表示部は、ａ＋１画素行目からｂ−１画素行目までとする。
したがって、図８７の方式では、黒表示部は、画像表示部（ａ〜ｂ）に比較して、画素行に高速に映像信号（この場合は、プリチャージ電圧Ｖｐとする）が印加される。つまり、図８７に図示するように、ｍ画素行のゲート信号線１７ａが同時に選択され、選択されたゲート信号線１７ａにプリチャージ電圧Ｖｐが印加される。プリチャージ電圧Ｖｐは黒電圧信号である。
なお、以下の実施例では、黒表示部（画素行１〜ａ、ｂ〜Ｎ）は画面３４の上下に発生させるとするが、これに限定するものではなく、画面３４の上下の一方に発生させるとしてもい。
レターボックス表示では、図８８に書き込み画素行６１として図示するように、１〜ａ画素行目は、ｍ画素行を同時に選択するため高速に書きこむ。ａ〜ｂ画素行は、ソース信号線１８に印加された映像信号を１画素行ずつ選択した画素行に書き込む。なお、複数の画素行を同時に選択して、複数の画素行にソースドライバ回路１４からの映像信号を書き込んでも良い。ｂ〜Ｎ画素行目は、ｍ画素行を同時に選択し、プリチャージ電圧Ｖｐを画素行に書き込む。そのため、選択される書き込み画素位置の移動は高速である。
ゲートドライバ回路１２ｂの動作は、図６１、図６２、図７５で説明した実施例と同様である。ゲートドライバ回路１２ａが選択する画素行とゲートドライバ回路１２ｂが選択する画素行が一致した時、該当画素行を選択するゲートドライバ回路１２ｂにオフ電圧を印加する。また、ゲートドライバ回路１２ａの動作も同様である。画素行１〜ａ、画素行ｂ〜Ｎはｍ画素行を同時に選択し、プリチャージ電圧Ｖｐを印加する。
なお、画素行１〜ａ、画素行ｂ〜Ｎにおいてプリチャージ電圧Ｖｐを印加するとしたが、黒表示に限定するものではない、たとえば、ブルーバック表示でもよい。また、プリチャージ電圧Ｖｐを階調電圧として、灰色表示などをおこなってもよい。画素行１〜ａ、画素行ｂ〜Ｎにおいてプリチャージ電圧Ｖｐを印加するとしたが、同時に複数画素行を選択し、プログラム電流を印加してもよい。プログラム電流は選択する画素行に対応して印加する。以上の事項は本発明の他の実施例においても適用することができる。また、本明細書の他の実施例と組み合わせることができる。
画素行ａ〜ｂにおいては、１画素行ずつ画素行を選択し、ソースドライバ回路１４からの映像信号を印加する。他の構成、動作は以前に説明した実施例と同様であるので説明を省略する。
図８９の実施例は、図８０、図８１、図８３、図８４などと同様に書き込み画素行６１と表示領域６３が重ならないようにゲートドライバ回路１２ａ、ゲートドライバ回路１２ｂの制御、動作を調整した実施例である。
図９０は、図８９に加えて、画素行１〜ａ、ｂ〜Ｎの書き込み速度とゲートドライバ回路１２ｂの速度を一致させ、書き込み画素行と表示領域６３が重ならず、また、ゲートドライバ回路１２ｂのフレームレートを最も遅くした実施例である。
以上の実施例では、画素行１から画素行Ｎに順次映像信号を印加するというものであった。しかし、本発明はこれに限定するものではない。たとえば、図９１に図示するように、画素行１〜ａ、画素行ｂ〜Ｎの範囲にあって、画素１６ａと画素１６ｂを同時に選択し、プリチャージ電圧Ｖｐを印加してもよい。つまり、１水平走査期間に、画素行１〜ａと画素行ｂ〜Ｎの両方において画素行が選択され、映像信号あるいはプリチャージ電圧Ｖｐが印加される。
なお、本発明の実施例において、映像信号を書き込む画素行と、駆動用トランジスタ１１ａの電流をＥＬ素子１５に電流を流すようにする画素行とが一致した時、前記画素行のＥＬ素子１５に電流を流さないようにするとした。しかし、本発明は、これに限定するものではない。任意の画素において、映像信号を書き込む期間とＥＬ素子１５に電流を供給する期間が重なっていても良い。選択期間が完了する前に、ＥＬ素子１５に供給あるいは印加する電流が停止した後、正規の映像信号を画素に書き込めればよい。つまり、ＥＬ素子１５に電流を供給していても、停止した後、映像信号を書き込めればよい。
また、本発明では、ゲート信号線１７ａとゲート信号線１７ｂが同一の画素行を選択したとき、ＥＬ素子１５が点灯しないように前記ゲート信号線１７ｂにオフ電圧を印加するとした。前記ゲート信号線１７ｂにオフ電圧を印加するのは、ＥＬ素子を点灯状態にしない、ことに意味があるのではない。映像信号の書き込みに影響を与えない、ようにすることに技術的意味がある。
したがって、ＥＬ素子１５に電流が流れる状態（ＥＬ素子１５が点灯している状態）が、該当画素の映像信号書き込みに影響しなければいずれの方式であっても本発明の技術的範疇である。画素１６のトランジスタの配置構成では、ＥＬ素子１５が点灯している方が、当該画素１５の映像信号の書き込みに影響を与えない場合もある。画素行を非点灯領域６２、点灯領域６３にすることに本発明が制限されるものではない。本発明は、画素１６を点灯させるゲートドライバ回路１２ｂのフレームレートあるいはゲート信号線１７ｂの選択するフレームレートと、映像信号を書き込むゲートドライバ回路１２ａのフレームレートあるいはゲート信号線１７ａのフレームレートとを異ならせることものである。
特に、画素１６を点灯させるゲートドライバ回路１２ｂのフレームレートあるいはゲート信号線１７ｂの選択するフレームレートを、映像信号を書き込むゲートドライバ回路１２ａのフレームレートあるいはゲート信号線１７ａのフレームレートよりも早くすることを特徴とするものである。また、映像信号を書き込むために選択されたゲート信号線１７ａとＥＬ素子１５を点灯非点灯制御するゲート信号線１７ｂとが同一画素行を選択するとき、前記画素行では、映像信号を書き込むことを優先する駆動方式である。また、前記方式で画素行に輝度差が発生する場合は、補正処理を実施するものである。
ゲートドライバ回路１２ｂのフレームレートは、画像の内容によって変化してもよい。たとえば、高精細の画像ではフレームレートを低くし、低精細の画像ではフレームレートを高くする。
ゲートドライバ回路１２ｂのフレーム周波数を高くすれば、フリッカは発生しにくくなる。しかし、余り高くすると、動画視認性が低下する。静止画では、フリッカが見えやすいので、ゲートドライバ回路１２ｂのフレームレートを高くする必要がある。逆に動画では、画像表示が絶えず変化しているので、フリッカは目立ちにくい。そのため、フレームレートを下げて、動画視認性を向上させる。
本発明は、上記の事項をかんがみて、動画と静止画でゲートドライバ回路１２ｂのフレームレートを変化させている。
図７３にその実施例を図示している。図７３において、横軸は、変化画素数割合である。変化画素数割合とは、１フレーム間で、画素１６に印加する映像データの差を検出し、変化があった画素数を全画素数で割り算してパーセント表示したものである。たとえば、変化画素数が５万画素で、表示領域３４の全画素数が２０万画素の場合は、変化画素数割合は２５％である。変化画素数割合が高いほど、画像表示は動画である。変化画素数割合が低いほど、静止画である。変化画素数割合が１００％の状態とは、たとえばカメラをパンした状態である。
図７３の実施例では、変化画素数割合が５０％以上で、フレームレートは６０Ｈｚとしている。つまり、ゲートドライバ回路１２ａのフレームレートとゲートドライバ回路１２ｂのフレームレートは同一である。画面３４に占める非表示領域６２は一括して行う。したがって、ｄｕｔｙ比が３／４では、全画素数の１／４の非表示領域６２の帯が画面３４の上辺から下辺にフレームレート６０Ｈｚで移動表示する。
変化画素数割合がＡ％（たとえば、１０％）以下で、フレームレートは１２０Ｈｚとしている。つまり、ゲートドライバ回路１２ｂのフレームレートはゲートドライバ回路１２ａのフレームレートの２倍である。画面３４に占める非表示領域６２は一括して行う。したがって、ｄｕｔｙ比が３／４では、全画素数の１／４の非表示領域６２の帯が画面３４の上辺から下辺にフレームレート１２０Ｈｚで移動表示する。
変化画素数割合がＡ％以上５０％の間は、変化画素数割合に応じてゲートドライバ回路１２ｂのフレームレートを線形に変化できるように構成する。
Ａの値は、画面３４のサイズにより異ならせる。したがって、コントローラ回路でＡの値を自由に設定できるように構成することが好ましい。また、図７３の変化画素数割合が５０％と固定しているが、この値も、自由に設定できるように構成することが好ましい。
以上の実施例では、変化画素数割合でゲートドライバ回路１２ｂのフレームレートを変化させるとした。変化画素数割合はたえず、変化している。変化の都度、フレームレートを可変すると、図６５〜図６９など説明した選択、非選択処理も負担となる。また、フレームレートの可変時に、フリッカが発生し、好ましくない。この課題に対して、本発明は、図７４に図示するように遅延処理を行っている。
図７４において、横軸は、フレーム間変化画素数の割合である。つまり、各画素で現フレームと前フレームで印加される画像データの差が発生した比率である。１００％の時は、全画素の画像データが変化したことを示している。０％は静止画である。
フレーム間変化画素数が２５％以下では、変化に必要なフレーム数は２５フレームとしている。たとえば、現在のゲートドライバ回路１２ｂのフレームレートが１２０Ｈｚであり、図７３の変化画素数割合から求めたフレームレートが１６０Ｈｚであれば、２５フレームの期間かかって、フレームレート１２０Ｈｚから１６０Ｈｚに変化させることを示している。
フレーム間変化画素数が７５％以上では、変化に必要なフレーム数は２００フレームとしている。たとえば、現在のゲートドライバ回路１２ｂのフレームレートが１２０Ｈｚであり、図７３の変化画素数割合から求めたフレームレートが６０Ｈｚであれば、２００フレームの期間かかって、フレームレート１２０Ｈｚから６０Ｈｚに変化させることを示している。
なお、他の構成および駆動方式は以前に説明した実施例と同様あるいは類似であるので説明を省略する。また、本発明は本明細書に記載する他の実施例と組み合わせで実施できることは言うまでもない。
なお、画素１６の構成は、図１２などで説明したカレントミラー構成の場合は、図７９などで説明したイネーブル処理を実施する必要はない。つまり、任意の画素１６において、ゲート信号線１７ａとゲート信号線１７ｂが同時に選択されても、ソースドライバ回路１４が画素１６に書き込みプログラム電流Ｉｗに影響を与えないからである。図４８で例示する本発明の技術的思想は、図１の画素構成であっても、図１２の画素構成であってもよい。また、図１３、図１４の画素構成であってもよい。また、図２などの電圧プログラムの画素構成であってもよい。プログラムする画素行を選択するゲート信号線１７ａとＥＬ素子１５を選択するゲート信号線１７ｂが独立に制御できるアレイ構成であれば、いずれの構成であっても実施できる。
図７５は、電圧プログラム方式の画素構成である。ゲート信号線１７ｂによりトランジスタ１１ｄをオンオフ制御する。また、ゲート信号線１７ａを選択することにより、ソースドライバ回路１４から電圧信号を画素１６に順次書き込む。
図７５において、レベル／ロジック変換回路７５１は、ゲート信号線１７ｂとゲート信号線１７ａに印加された電圧（ＶＧＨ、ＶＧＬ）をロジック信号として処理をし、前記ゲート信号線１７ｂにオン電圧（ＶＧＬ）を出力するか、オフ電圧（ＶＧＨ）を出力するかを決定する。また、７５１は、電圧のレベルシフト、電圧変換の機能を有する。
図７５では、図１の画素構成と同様に、ゲートドライバ回路１２ａのフレームレートと、ゲートドライバ回路１２ｂのフレームレートを異ならせることができる。したがって、図６２、図６１、図６０、図６５〜図７２などの構成あるいは方式により、動画視認性を格段に向上させることができる。
以上の事項は本発明の他の実施例にも適用できる。また、図６０、図６１、図６２ではＡＮＤ回路を用いてゲート信号線１７ｂのオンオフ状態を決定するように図示しているが、これに限定するものではなく、図７５などの回路を用いてもよい。また、クロックドインバータなど、他の回路構成を用いて構成してもよい。また、別途シフトレジスタ回路、ロジック回路、レベル変換回路などを形成してもよい。
また、ゲートドライバ回路１２ａが同時に選択する画素行は１画素行に限定されるものではない。たとえば、２画素行以上の複数画素行を同時に選択してもよい。
また、任意の画素行において、ゲート信号線１７ａとゲート信号線１７ｂが同時に選択されたとき、ゲート信号線１７ｂを強制的に非選択状態にするとした（たとえば、図６０など）。しかし、本発明はこれに限定するものではない。たとえば、前記任意の画素行において、その画素行に隣接する画素行のゲート信号線１７ｂも非選択状態にしてもよい。また、ゲートドライバ回路１２ａの走査方向と、ゲートドライバ回路１２ｂの走査方向は、同一方向としたが、これに限定するものではなく、逆方向でもよい。または、適時、走査方法を変化させてもよい。また、走査の開始は、画面３４の上辺または下辺に限定するものではない。たとえば、画面３４の中央部から開始してもよい。
図４８〜図５４、図５７〜図７４、図７７〜図７９、図８０で説明した実施例あるいは本発明は、プログラム電流あるいはプログラム電圧（画素に書き込む映像信号あるいは画像データ）の制御と、ＥＬ素子１５に流す電流あるいは電圧をオンオフさせる制御とが独立に実施できる構成あるいは方式に有効である。なお、独立に制御とは、複数のゲート信号線（たとえば、ゲート信号線１７ａ、１７ｂ）のよる制御に限定されるものではない。たとえば、１つのゲート信号線で、時分割で、プログラム電流あるいはプログラム電圧（画素に書き込む映像信号あるいは画像データ）の制御と、ＥＬ素子１５に流す電流あるいは電圧をオンオフさせる制御とを実施できる構成あるいは方式でもよい。これらの条件が満足できれば、すべての構成に本発明の方式を適用できる。また、その効果を享受できる。
また、図４８、図６０〜図６２、図７９で説明したように、複数のゲート信号線（１７ａ、１７ｂ）を有する構成の場合は、少なくとも１つにゲート信号線１７を強制的に非選択状態に制御することが非常に有効である。この構成も本発明の特徴ある構成である。
本発明は、図６０、図６１、図６２で説明したように、本発明は、任意の画素１６において、映像を書き込むタイミングまたは期間と、ＥＬ素子１５を点灯させるタイミングまたは期間（構成によっては、ＥＬ素子１５を消灯させるタイミングまたは期間）が重なった時、いずれか一方のタイミングまたは期間が発生しないように制御あるいは構成する方式である。図６０、図６１、図６２では、ＥＬ素子１５を点灯させることを取りやめるとして説明したが、逆に映像信号を書き込むことを停止することも有効である。前記動作を実現するために、ゲートドライバ回路１２によりゲート信号線１７ａとゲート信号線１７ｂのオンオフ状態を制御する。また、本発明は、同一の画素行をゲートドライバ回路１２ａとゲートドライバ回路１２ｂが同時に選択しない状態に制御する方式である。
また、本発明は、映像信号を画素に書き込む状態を、ＥＬ素子１５を点灯または消灯させる動作により影響を与えないように制御あるいは駆動する方式ともいえる。また、駆動用トランジスタ１１ａからＥＬ素子１５に流れる電流が、ソースドライバＩＣ（回路）１４に流れないようにする構成あるいは方式、ソースドライバ回路１４からの電流がＥＬ素子１５に流れないようにする構成あるいは方式である。
また、本発明は、映像信号を印加する画素１６を選択するゲート信号線１７ａとＥＬ素子１５を点灯させるために選択したゲート信号線１７ｂの電位状態で、対応する画素１６のＥＬ素子１５を点灯させるか否かを決定する駆動方式である。
また、以上の実施例は、画素を構成するトランジスタがｐチェンネルトランジスタであっても、ｎチャンネルトランジスタであっても適用できる。また、トランジスタでなくてもよい。また、画素構成が電圧プログラム方式であっても、電流プログラム方式であっても適用できることも言うまでもない。
以上の実施例は、自己発光表示パネルであるＥＬ表示装置の実施例であった。しかし、本発明の技術的思想は液晶表示パネルのような自己発光表示パネルでないものにも適用できる。図９２は、本発明の技術的思想を液晶表示パネルに適用した実施例である。なお、図９２の画素１６はマトリックス状に形成されるが、説明を容易にするため、１画素のみを図示している。また、説明は液晶表示パネルあるいは液晶表示装置に本発明の技術的思想を適用するのみ必要な箇所を中心として説明する。他の説明しない事項は、他の本発明の記載事項あるいは説明事項が適用される。また、図９２の液晶表示パネルは説明を容易にするため、階調数は２階調として説明する。
図９２の液晶表示パネルは、ｐ−Ｓｉ（ポリシリコンプロセスを使用したアレイ）で画素およびゲートドライバ回路１２が形成されている。ソースドライバ回路１４は、ｐ−ＳｉまたはシリコンからなるＩＣチップで形成されている。画素１６は４つのトランジスタから構成される。トランジスタ１１ｃは選択トランジスタであり、ソースドライバ回路１４がソース信号線１８に出力した電圧信号を画素１６に印加するものである。ゲートドライバ回路１２ａがゲート信号線１７ａに印加した選択電圧（オン電圧）によりトランジスタ１１ｃがクローズし、電圧信号をトランジスタ１１ａのゲート端子に印加する。コンデンサ１９は、印加された電圧信号を１フレーム期間は保持する。
液晶層９２１は、ｂ端子である画素電極と、対向電極との間に配置されている。液晶層９２１は、ノーマリブラック（ＮＢ）モードであり、液晶層９２１に電圧が印加されていない時は、黒表示となるように、偏光板などが配置されている。また、ｂ端子の画素電極と共通電極などのコモン電圧を印加する電極（ａと記載）には、トランジスタ１１ｅが形成さえている。トランジスタ１１ｅは、ゲートドライバ回路１２ｂがゲート信号線１７ｂ２に印加した選択電圧（オン電圧）によりクローズする。トランジスタ１１ｅのクローズにより液晶層９２１の両端子（ａ端子、ｂ端子）が共通電位となり、液晶層９２１には電位が印加されないようになり、該当液晶層９２１は黒表示となる。この動作は画素行単位で実施される。コモン電圧は、１水平走査期間あるいは複数水平走査期間で電圧が変化し、また、１フレーム期間で電圧が変化する。変化する電圧は正電圧と負電圧の２値である。
トランジスタ１１ａは、ゲート端子に印加された（コンデンサ１９に保持された）電圧信号がオン電圧以上（Ｖｔ電圧以上）でオン状態を保持する。トランジスタ１１ｄはゲートドライバ回路１２ｂがゲート信号線１７ｂ１に印加した選択電圧（オン電圧）によりクローズし、トランジスタ１１ａから出力される電圧を液晶層９２１のｂ端子に印加する。このとき、トランジスタ１１ｅはオープン状態に制御される。
トランジスタ１１ｄがオンしている期間を調整あるいは制御することにより、液晶層９２１のｂ端子に印加する電圧の大きさを変化できる。また、トランジスタ１１ａのゲート端子に印加する電圧信号の大きさによってもｂ端子に印加する電圧の大きさを変化することができる。したがって、液晶層９２１に多種多様な電圧を印加できるから、印加する電圧により多階調表示を実現できる。トランジスタ１１ｄのオン時間またはオフ時間の制御は、ＯＥＶ端子の制御により実現できる。トランジスタ１１ａのゲート端子に印加する電圧の大きさは、ソースドライバ回路１４から出力する電圧信号により変化できる。また、ソースドライバ回路１４から出力する電圧によりトランジスタ１１ａをオフ状態にすることもできる。
画素行を非表示領域６２とするときは、該当ゲート信号線１７ｂ２にオン電圧を印加し、トランジスタ１１ｅをオンさせる。選択するゲート信号線１７ｂ２の位置を走査することにより非表示領域６２を順次移動（画面３４の上辺から下辺に向かって）させることができる。表示領域６３は、トランジスタ１１ｅをオフにし、トランジスタ１１ｄをオンにしてトランジスタ１１ａが出力する電圧を液晶層９２１のｂ端子に印加する。トランジスタ１１ａは、コンデンサ１９に電圧が保持されているため、フレーム期間に何度でも設定された電圧を出力できる。ゲート信号線１７ｂ１とゲート信号線１７ｂ２とは基本的には排他制御を行う。ゲート信号線１７ａとゲート信号線１７ｂ１との排他制御は、図６０、図６１、図６２、図７５で説明した方式を用いてばよい。
以上の画素を、図５１、図５９、図６０、図６１、図６２、図７５、図９１などで説明した本発明の構成に適用することにより、図６６〜図７４、図７７〜図９０の本発明の駆動方式を実現できる。ゲート信号線１７ａが選択する画素行とゲート信号線１７ｂ１が選択するが一致する場合は、図７５などで説明した回路１８５１などで排他制御を行う。つまり、ゲート信号線１７ａが選択している画素行は、ゲート信号線１７ｂ１にオフ電圧を印加し、トランジスタ１１ｄをオフ状態とする。
図９３は、図９２における構成で、ゲートドライバ回路１２ａ、１２ｂが制御するゲート信号線１７ａ、ゲート信号線１７ｂ１、１７ｂ２のタイミングチャートである。ＶＧＬがオン電圧、ＶＧＨをオフ電圧としている。トランジスタ１１ｅがオンすることにより液晶層９２１に保持された電荷は放電する。ゲート信号線１７ｂ２がオフすることにより液晶層９２１の電荷は保持される。ゲート信号線１７ｂ１にオン電圧が印加されることにより、液晶層９２１に電圧が印加される（トランジスタ１１ｅがオフであることが必要）。ゲート信号線１７ａにオン電圧が印加されることにより、画素１６に映像信号が書き込まれる。
図９２の本発明の表示パネル（表示装置）は、先に説明したＥＬ表示装置と同様に、ゲートドライバ回路１２ａでソースドライバ回路１４からの映像信号（電圧信号）を画素に順次書き込むことができる。また、ゲートドライバ回路１２ｂでトランジスタ１１ｄ、トランジスタ１１１ｅをオンまたはオフさせることにより、表示画面３４に表示領域６３と非表示領域６２を帯状に発生させることができる。
以上の動作により、ゲートドライバ回路１２ａのフレームレートと、ゲートドライバ回路１２ｂのフレームレートを異ならせることができる。また、画像は、各画素１６のコンデンサ１９にメモリされている。したがって、外部メモリを使用せずフレームレート返還を容易に行うことができる。したがって、本発明の技術的思想は、ＥＬ表示パネルなどの自己発光表示装置だけでなく、液晶表示装置などのように、非発光表示装置にも適用できる。
また、フィールドエミッションディスプレイ（ＦＥＤ）、ＳＥＤ（キヤノンと東芝が開発したディスプレイ）、ＰＤＰ（プラズマディスプレイパネル）などにも本発明の技術的思想は適用することができる。
本明細書で記載した本発明の駆動方法および駆動回路などは、有機ＥＬ表示パネルの駆動方法および駆動回路などに限定されるものではない。図９４に図示するようにフィールドエミッションディスプレイ（ＦＥＤ）、ＳＥＤ（キャノンと東芝が開発したディスプレイ）などの他のディスプレイにも適用できることは言うまでもない。
図９４のＦＥＤでは基板３０上にマトリックス状に電子を放出する電子放出突起９４１が形成されている。画素には映像信号回路１４からの画像データを保持するコンデンサ（図示せず）が形成されている。また、電子放出突起９４１前面には制御電極９４３が配置されている。制御電極９４３にはオンオフ制御回路（ゲートドライバ回路）１２ｂにより電圧信号が印加される。
映像信号回路１４からソース信号線１８に画像データ信号が印加される。映像信号の書き込み制御は、図７５、図９２などと同様に、ゲートドライバ回路１２ａで行われる。オンオフ制御回路１２ｂから電子放出突起を有する画素１６選択信号が印加され、画像データが書き込まれる。制御電極９４３に印加する電圧の大きさで、電子放出突起９４１から電子の放出（画像表示＝表示領域６３）あるいは、電子の非放出（非表示領域６２）状態が形成される。
以上のように、ＦＥＤでも、ゲートドライバ回路１２ａとゲートドライバ回路１２ｂを制御し、また、図７５、図９２などで説明したようにレベル／ロジック変換回路１８５１を用いることにより容易にフレームレート変換を行うことができる。
以上の実施例は、本発明の他の実施例と組み合わせることができることは言うまでもない。
以下、本発明のＥＬ表示パネルまたはＥＬ表示装置もしくはその駆動方法などを用いた装置などについて説明をする。以下の装置は、以前に説明した本発明の装置または方法を実施する。図５４は情報端末装置の一例としての携帯電話の平面図である。筐体５４３にアンテナ５４１、テンキー５４２などが取り付けられている。
図５５はビデオカメラの斜視図である。ビデオカメラは撮影（撮像）レンズ部５５２とビデオカメラ本体を具備し、撮影レンズ部５５２とビューファインダ部とは背中合わせとなっている。また、ビューファインダ部には接眼カバーが取り付けられている。観察者（ユーザー）はこの接眼カバー部から表示パネル５４４の表示画面１８４を観察する。
本発明のＥＬ表示パネルは表示モニターとしても使用されている。表示部１８４は支点５５１で角度を自由に調整できる。表示部１８４を使用しない時は、格納部５５３に格納される。
本実施の形態のＥＬ表示装置などはビデオカメラだけでなく、図５６に示すような電子カメラ、スチルカメラなどにも適用することができる。表示装置はカメラ本体５６１に付属されたモニター１８４として用いる。カメラ本体５６１にはシャッタスイッチ５６３の他、スイッチ５５４が取り付けられている。
図１、図３、図５、図１２、図１３、図１４、図６２、図７４５、図９１、図９２、図９４などで説明したあるいは記載した本発明の画素構成あるいは表示パネル（表示装置）とその構成回路あるいはその制御方法もしくは技術的思想は、相互に組み合わせることができる。また、相互に適用あるいは複合の構成もしくは形成あるいは組み合わせをすることができる。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。
図４、図３９、図４０、図４１などで説明した本発明の電源回路構成あるいはその制御方法もしくは技術的思想は、相互に組み合わせることができる。また、相互に適用あるいは複合の構成もしくは形成あるいは組み合わせをすることができる。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。
図３、図８、図１５、図１６、図１７、図１８、図１９、図２０、図２１、図２２、図２３、図２４、図２５、図２６、図２７、図２８、図２９、図３０、図３１、図３２、図３３、図３４、図３５、図３６、図３７、図３８などで説明した本発明のソースドライバＩＣ（回路）とその構成回路あるいはその制御方法もしくは技術的思想は、相互に組み合わせることができる。また、相互に適用あるいは複合の構成もしくは形成あるいは組み合わせをすることができる。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。
図４、図５、図６、図７、図９、図１０、図１１、図２３、図２５、図２６、図２７、図２８、図２９、図３５、図３６、図３７、図４２、図４３、図４４、図４５、図４６、図４７、図４８、図４９、図５０、図５１、図５２、図５３、図５７、図５８、図５９、図６０、図６１、図６２、図６３〜図９１、図９２、図９３などで説明した本発明の駆動方法と制御方法もしくは技術的思想は、相互に組み合わせることができる。また、相互に適用あるいは複合の構成もしくは形成あるいは組み合わせをすることができる。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。
以上の本発明は、図５４、図５５、図５６、図９２、図９４などで説明した表示装置に適用できる。また、相互に適用あるいは複合の構成もしくは形成あるいは組み合わせをすることができる。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。
さらに、以上に記載した画素構成あるいは表示パネル（表示装置）あるいはその制御方法もしくは技術的思想、表示パネルあるいは表示装置の駆動方法もしくは制御方法もしくはその技術的思想、ソースドライバ回路（ＩＣ）、ゲートドライバＩＣ（回路）などの駆動回路あるいはコントローラＩＣ（回路）もしくはそれらの制御回路とその調整あるいは制御方法（ゲートドライバ回路なども含む）もしくは技術的思想、検査（評価）装置および検査（評価）方法の技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。また、相互に適用あるいは構成もしくは形成することができることはいうまでもない。また、本発明の調整方法の技術的思想などは、本発明の表示パネルもしくは表示装置などに適用できることは言うまでもない。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。
本発明の実施例で説明した表示装置あるいは駆動方法あるいは制御方法あるいは方式などの技術的思想は、ビデオカメラ、プロジェクター、立体（３Ｄ）テレビ、プロジェクションテレビ、フィールドエミッションディスプレイ（ＦＥＤ）、ＳＥＤ（キヤノンと東芝が開発したディスプレイ）、ＰＤＰ（プラズマディスプレイパネル）などに適用できる。また、ビューファインダ、携帯電話のメインモニターおよびサブモニターあるいは時計表示部、ＰＨＳ、携帯情報端末およびそのモニター、デジタルカメラ、衛星テレビ、衛星モバイルテレビおよびそのモニターにも適用できる。また、電子写真システム、ヘッドマウントディスプレイ、直視モニターディスプレイ、ノートパーソナルコンピュータ、ビデオカメラ、デジタルスチルカメラ、電子スチルカメラにも適用できる。また、現金自動引き出し機のモニター、公衆電話、テレビ電話、パーソナルコンピュータ、腕時計およびその表示装置などにも適用できる。また、バーコードなどの情報の発生機器にも適用することができる。これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。
本発明は、炊飯器などの家庭電器機器の表示モニター、カーオーディオの表示部、車のスピードメーター、ひげそりの表示部、ポケットゲーム機器およびそのモニター、電話器の番号、工場の計測器のインジケーターなどの表示モニター、電車の行き先表示モニター、ネオン表示装置の置き換え、表示パネル用バックライトあるいは家庭用もしくは業務用の照明装置、天井灯、窓ガラス、車のヘッドライトなどの照明装置などにも適用あるいは応用展開できることは言うまでもない。照明装置は色温度を可変できるように構成することが好ましい。これは、ＲＧＢの画素をストライプ状あるいはドットマトリックス状に形成し、これらに流す電流を調整することにより色温度を変更できる。また、広告あるいはポスターなどの表示装置、ＲＧＢの信号器、警報表示灯などにも応用できる。これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。
スキャナの光源としても本発明の自己発光素子もしくは表示装置あるいは有機ＥＬ表示パネルは有効である。ＲＧＢのドットマトリックスを光源として、対象物に光を照射し、画像を読み取る。もちろん、単色でもよいことは言うまでもない。また、本発明の表示装置から出力される光を単一波長あるいは狭帯域の波長がでるように構成し、レーザー表示装置またはその応用として用いても良いことは言うまでもない。狭帯域化は、干渉効果あるいは光学フィルタなどを用いることにより実現できる。
なお、本発明は上記各実施形態に限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で種々な変形・変更が可能である。また、各実施形態は可能な限り適宜組み合わせて実施されてもよく、その場合は、その組み合わせによる特徴ある効果が得られる。
本発明に係るＥＬ表示装置およびＥＬ表示装置の駆動方法は、表示ムラを低減しつつ、全階調領域で書き込み不足を生じさせないという効果を有するので、有機または無機エレクトロルミネッセンス（ＥＬ）素子などを用いたＥＬ表示パネル（表示装置）などの自発光表示パネル（表示装置）、その駆動方法、駆動装置、およびこれらの表示パネルを用いた表示装置などに有用である。
１１ トランジスタ（ＴＦＴ）
１２ ゲートドライバＩＣ（回路）
１４ ソースドライバ回路（ＩＣ）
１５ ＥＬ（素子）（発光素子）
１６ 画素
１７ ゲート信号線
１８ ソース信号線
１９ 蓄積容量（付加コンデンサ、付加容量）
３０ アレイ基板（透明基板、ガラス基板）
３１ シフトレジスタ回路
３２ バッファ回路
３４ 表示画面
６１ 書き込み行
６２ 非表示領域（非点灯領域、黒表示領域）
６３ 表示領域（点灯領域、画像表示領域）
８１ 電流保持回路
８２ ポリシリコン電流保持回路（内蔵電流保持回路）
８３ 出力端子
１５１ オペアンプ（バッファ回路）
１５２ 電子ボリウム(電圧出力回路)
１５３ 定電流回路
１５４ 電流階調回路
１６１ スイッチ（オンオフ手段、選択手段）
１６２ 内部配線（電流出力配線）
１６３ ゲート配線
１６４ 単位トランジスタ（単位電流源）
１６５ トランジスタ群
１６７ トランジスタ
１６８ トランジスタ
２１１ 一致回路
２１２ カウンタ回路
２１３ ＡＮＤ（回路）
２１４ プリチャージ回路（プリチャージ電圧発生回路）
２２１ ラッチ回路
２２２ セレクタ回路（選択回路）
２３１ 電圧階調回路（電圧出力回路）
２４１ サンプルホールド回路
２４２ ソース信号線端子
２９１ 切り換え回路
３２１ 単位トランジスタ
３３１ 比較回路
３８１ 階調スイッチ制御回路
３８２ プリチャージ電流制御回路
３８３ プリチャージ期間判定回路
３８４ インバータ回路
５４１ アンテナ
５４２ キー
５４３ 筐体
５４４ 表示パネル
５５１ 支点
５５２ 撮影レンズ
５５３ 格納部
５５４ スイッチ
５６１ カメラ本体
５６２ 撮影部
５６３ シャッタスイッチ
５９１ 選択信号線
７５１ レベル／ロジック変換回路
１２ ゲートドライバＩＣ（回路）
１４ ソースドライバ回路（ＩＣ）
１５ ＥＬ（素子）（発光素子）
１６ 画素
１７ ゲート信号線
１８ ソース信号線
１９ 蓄積容量（付加コンデンサ、付加容量）
３０ アレイ基板（透明基板、ガラス基板）
３１ シフトレジスタ回路
３２ バッファ回路
３４ 表示画面
６１ 書き込み行
６２ 非表示領域（非点灯領域、黒表示領域）
６３ 表示領域（点灯領域、画像表示領域）
８１ 電流保持回路
８２ ポリシリコン電流保持回路（内蔵電流保持回路）
８３ 出力端子
１５１ オペアンプ（バッファ回路）
１５２ 電子ボリウム(電圧出力回路)
１５３ 定電流回路
１５４ 電流階調回路
１６１ スイッチ（オンオフ手段、選択手段）
１６２ 内部配線（電流出力配線）
１６３ ゲート配線
１６４ 単位トランジスタ（単位電流源）
１６５ トランジスタ群
１６７ トランジスタ
１６８ トランジスタ
２１１ 一致回路
２１２ カウンタ回路
２１３ ＡＮＤ（回路）
２１４ プリチャージ回路（プリチャージ電圧発生回路）
２２１ ラッチ回路
２２２ セレクタ回路（選択回路）
２３１ 電圧階調回路（電圧出力回路）
２４１ サンプルホールド回路
２４２ ソース信号線端子
２９１ 切り換え回路
３２１ 単位トランジスタ
３３１ 比較回路
３８１ 階調スイッチ制御回路
３８２ プリチャージ電流制御回路
３８３ プリチャージ期間判定回路
３８４ インバータ回路
５４１ アンテナ
５４２ キー
５４３ 筐体
５４４ 表示パネル
５５１ 支点
５５２ 撮影レンズ
５５３ 格納部
５５４ スイッチ
５６１ カメラ本体
５６２ 撮影部
５６３ シャッタスイッチ
５９１ 選択信号線
７５１ レベル／ロジック変換回路
Claims (10)
- ＥＬ素子を有する画素がマトリックス状に配置された表示画面を有するＥＬ表示装置であって、
映像信号を書き込む画素行を選択する第１のゲートドライバ回路と、
前記ＥＬ素子を点灯させる画素行を選択する第２のゲートドライバ回路と、
前記第１のゲートドライバ回路が選択する画素行と、前記第２のゲートドライバ回路が選択する画素行が一致する時、前記第２のゲートドライバ回路が選択する画素行を非選択にする選択制御回路とを具備することを特徴とするＥＬ表示装置。 - ＥＬ素子を有する画素がマトリックス状に配置された表示画面を有するＥＬ表示装置であって、
映像信号を書き込む画素行を選択する第１のゲートドライバ回路と、
前記ＥＬ素子を点灯させる画素行を選択する第２のゲートドライバ回路と、
前記第１のゲートドライバ回路が選択する画素行と、前記第２のゲートドライバ回路が選択する画素行が一致する時、前記第２のゲートドライバ回路が選択する画素行を非選択にする選択制御回路とを具備し、
前記表示画面が複数に区分され、
前記複数に区分された前記表示画面の内の第１の区分は、複数の画素行が選択され、その選択された画素行にプリチャージ電圧が印加され、
前記複数に区分された表示画面の内の他の区分は、１つの画素行が選択され、その選択された画素行に前記映像信号が印加されることを特徴とするＥＬ表示装置。 - 前記第１のゲートドライバ回路の動作周波数と、前記第２のゲートドライバ回路の動作周波数とは同期が取られていることを特徴とする請求項１または請求項２記載のＥＬ表示装置。
- 前記第１のゲートドライバ回路の１周期動作する周波数よりも、前記第２のゲートドライバ回路の１周期動作する周波数の方が高いことを特徴とする請求項１または請求項２記載のＥＬ表示装置。
- 前記第２のゲートドライバ回路の１周期動作する周波数は、前記第１のゲートドライバ回路の１周期動作する周波数の１．２５倍、１．５倍、１．７５倍、２．０倍のいずれかであることを特徴とする請求項１または請求項２記載のＥＬ表示装置。
- 前記第１のゲートドライバ回路が選択する画素と、前記第２のゲートドライバ回路が選択する画素が同一にならないように制御されることを特徴とする請求項１または請求項２記載のＥＬ表示装置。
- 前記第１のゲートドライバ回路が選択する画素と、前記第２のゲートドライバ回路が選択する画素が一致する時、強制的に一方のゲートドライバ回路の選択を排除することを特徴とする請求項１または請求項２記載のＥＬ表示装置。
- 前記第２のゲートドライバ回路により、前記表示画面に非表示領域を発生させ、
前記非表示領域を前記表示画面で移動させることを特徴とする請求項１または請求項２記載のＥＬ表示装置。 - 前記画素にコンデンサが形成され、前記コンデンサに前記映像信号が保持されることを特徴とする請求項１または請求項２記載のＥＬ表示装置。
- 前記第１及び第２のゲートドライバ回路の出力段にレベルシフト回路が形成されていることを特徴とする請求項１または請求項２記載のＥＬ表示装置。
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