JP2004341435A - アクティブマトリクス型表示装置、アクティブマトリクス型表示装置の駆動方法 - Google Patents

Abstract

【課題】有機ＥＬ素子の電流駆動において、複数本のゲートラインを同時に駆動するときに生じる表示むらを防止する。
【解決手段】複数のゲートラインＧ１〜Ｇ２２０の前記先頭行のゲートラインＧ１の前段および／または前記末尾行のゲートラインＧ２２０の後段に設けられた、ゲートドライバ１１の制御によりソースラインＳ１〜Ｓ１７６から電流プログラムされる所定数のダミーゲートライン１４および／または１５を備えたアクティブマトリックス型表示装置。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明はアクティブマトリクス型表示装置等に関する。より詳しくは、表示データを電流制御により駆動し、有機ＥＬ素子を発光させるアクティブマトリクス型表示装置の駆動技術に関する。
【０００２】
【従来の技術】
図４を参照して従来のアクティブマトリクス型表示装置の構成を説明する。図４は、従来パネルの回路ブロックの例を示す。従来のアクティブマトリクス型表示装置は、行状に配線した複数のゲートラインＧ１からＧ２２０と、列状に配線した複数のソースラインＳ１からＳ１９６と、上記ゲートライン、及びソースラインの交差部に設けられる有機ＥＬ素子、蓄積容量、及び画素駆動用の薄膜トランジスタＴＦＴより構成された画素部４３と、上記複数のデータラインごとに、画像信号の供給を制御するための複数の電流源を具備したソースドライバ４２と、上記複数のゲートラインを制御するゲートドライバ４１とから構成されている（例えば、特許文献１を参照）。
【０００３】
次に、図５を参照しながら、有機ＥＬ素子を電流駆動にて動作させる方法について説明する。図５は上記表示素子における１つの画素と１つのソースラインを示す。ここで、５１は画素部であり、ＶＤＤは電源、Ｃｓは蓄積容量、ＭＰ１からＭＰ４はＰチャンネル型のＭＯＳトランジスタ、ＥＬは有機ＥＬ素子を示している。また、ＧｎＡはＭＯＳトランジスタＭＰ１およびＭＰ３をオン又はオフさせるための制御信号、ＧｎＢは同様にＭＯＳトランジスタＭＰ４をオン又はオフさせるための制御信号であり、ＭＰ１・ＭＰ３・ＭＰ４はそれぞれのゲートラインを介してゲートドライバに接続されている。また５２はソースライン、５４はソースライン上に存在する抵抗成分Ｒと容量成分Ｃからなる負荷インピーダンス、５３はソースドライバ中の画像信号をセットするための電流源である。ここで、画像データが決定されると、電流源５３にはデータに対応した電流Ｉｄが設定される。
【０００４】
次にＧｎＡが「Ｌ」になるとＭＯＳトランジスタＭＰ１・ＭＰ３がオンとなり、蓄積容量Ｃｓに設定電流Ｉｄに対応した電荷が蓄積される。次に蓄積容量ＣｓによりＭＯＳトランジスタＭＰ２がバイアスされ、ソースライン５２には設定電流Ｉｄと等しい電流Ｉが印加され、この電流Ｉの電流値による電流プログラムが行われる。次にＧｎＡが「Ｈ」、ＧｎＢが「Ｌ」になると、ＭＰ４がオンとなり、結果的に、電流プログラムされたソースライン電流ＩはＭＰ４を介して有機ＥＬ素子に書き込まれ、設定電流に応じて、有機ＥＬ素子が発光する。すなわち、図４に示すゲートラインＧ１からＧ２２０は、実際にはそれぞれ制御信号ＧｎＡ・ＧｎＢを導通させるため一対の組から構成されており、これら制御信号により電流プログラム、および有機ＥＬ素子の発光の２つの制御を行う。
【０００５】
以上のようにして、他のゲートラインに対しても、同様の方法で画像データを書き込んでいく。なお、上記「Ｌ」は、ローレベルを示し、上記「Ｈ」は、ハイレベルを示す。また、上記「オン」は、ＭＯＳトランジスタのドレイン電極・ソース電極間が導通状態であることを示し、上記「オフ」は、ＭＯＳトランジスタのドレイン電極・ソース電極間が非導通状態であることを示す。
【０００６】
【特許文献１】
特公昭６１−４１１４号公報
【０００７】
【発明が解決しようとする課題】
ここで、有機ＥＬ素子が発光するのに必要な電流は、一般的に数十ｎＡから数μＡ程度と非常に小さい。特に、黒表示の場合、数十ｎＡの精度で画素に電流を書き込むことが必要となる。また、実際ソースライン５２には、負荷インピーダンス５４が存在するため、上記のような小さい電流では、負荷インピーダンス５４の影響により、１水平走査期間内で、十分な電流を画素５１に書き込むことができないといった問題が生じる。
【０００８】
上記問題を解決するためのひとつの方法として、電流プログラム時に、複数本のゲートラインを同時に選択し、ソースライン５２への電流を複数倍に増やしてやることにより、負荷インピーダンス５４の影響による書き込み不足を低減させる方法が挙げられる。
【０００９】
次に、図６を参照しながら、上記複数本の駆動を行う方法とそのときの課題について説明する。図６はゲートラインを複数本同時に選択した場合の動作例について説明した図である。ここで、６１・６５は画素部であり、構成、動作については図５で示したものと同様である。また、ＧｎＡ・ＧｎＡ２はそれぞれの画素のＭＯＳトランジスタをオン又はオフさせるための制御信号であり、それぞれのゲートラインを介してゲートドライバに接続されている。
【００１０】
また６２はソースライン、６４はソースライン上に存在する抵抗成分Ｒと容量成分Ｃとからなる負荷インピーダンス、６３はソースドライバ中の画像信号をセットするための電流源である。ここで、制御信号ＧｎＡとＧｎＡ２を同時に選択することにより、画素６１と画素６５には同時にオンとなり、ソースライン６２から電流源６３へ流れる電流は、画素６１と画素６５の各電流の和となる。結果として、上記同時選択本数を増やすことにより、ソースライン６２への充電能力を増加させることができ、電流プログラム時における上記ソースラインへの電流の書き込み不足を低減することが可能となる。
【００１１】
しかしながら、上記複数本駆動を行う場合、新たに表示むらの課題が発生する。上記表示むらの課題について、図７、図８を参照しながら説明する。図７はゲートのタイミングチャート例を示したものである。ここで、Ｇ１からＧ４及びＥ１からＥ４は各ゲートラインに印加される信号波形を示し、それぞれ図５のＧｎＡ及びＧｎＢに対応している。なお、各波形の論理についてはここでは考慮していない。つまり、Ｇ１からＧ４がソースライン６２への書き込みタイミング、すなわち電流プログラムのであり、Ｅ１からＥ４は有機ＥＬ素子を発光させるタイミングである。また、７２は１ライン分に相当する水平走査期間を示す。したがって、ここでは走査順に上から３本の信号を同時に選択し、またこの選択した３本のうち、走査順に一番上のゲートラインに接続された画素の有機ＥＬ表示素子を発光させる場合を想定している。
【００１２】
ここで、各タイミングにおいて、図７の実線以降では、すべて３本のゲートラインが同時に選択されている。しかし、走査の開始時と終了時のタイミングにおいては１本・２本と同時選択本数が不足している期間７１が存在することがわかる。つまり走査の開始時は、まず先頭行の一本のゲートラインのみが選択され、次に先頭行および次の行の計２本のゲートラインが選択され、次いで先頭行〜３行目の計３本のゲートラインが表示される。また、走査の終了時には、末尾行から一本前のゲートラインと末尾行の計２本のゲートラインが選択され、次に末尾行のゲートライン一本が選択されて、走査を完了する。これはゲートドライバがシフトレジスタを用いており、ゲートラインの選択数の増減は、一本単位でしか行えないからである。
【００１３】
上記のように、ゲートラインを複数本同時に選択させて走査した場合、ゲートラインの行先頭を含む走査開始ラインと、ゲートラインの行末尾を含む走査終了ラインには、同時選択する本数に応じて必ず選択数が不足するラインが存在してしまう。本例では３本のゲートラインを同時選択しようとしているので、走査開始ラインと走査終了ラインには同時選択本数３本から１引いた数、具体的には、それぞれ２本のゲートラインについて、同時選択本数の不足が生じる。前述したように、同時に選択する本数を増やすと、ソースラインへの書き込み不足は低減されるので、反対に、上記２本のゲートラインについてはソースラインへの書き込み量が他のゲートラインとは異なってしまい、点灯時にゲートライン毎の表示むらが発生する。ここで結果として図８に示すように、正常な表示領域８１に対し、画面の上下端の少なくとも一方に、表示むら８２ａ、８２ｂに示すような表示むらを生ずる。なお、表示むらの発生の仕方は、有機ＥＬ素子の発光タイミングに依存し、表示むら８２ａのように画面上部に生ずる表示むらは、３本選択されたゲートラインのうち、走査順に一番下のゲートラインに接続された画素の有機ＥＬ表示素子を発光させる場合にはゲートライン２本分発生し、表示むら８２ｂのように画面下部に生ずる表示むらは、３本選択されたゲートラインのうち、走査順に一番上のゲートラインに接続された画素の有機ＥＬ表示素子を発光させる場合にゲートライン２本分発生する。さらに、３本選択されたゲートラインのうち、走査順に真ん中のゲートラインに接続された画素の有機ＥＬ表示素子を発光させる場合は、表示むら８２ａおよび８２ｂが、それぞれゲートライン一本分ずつ発生する。また、図においては略したが、実際には表示むら８２ａ、８２ｂは、同時選択本数の不足分に応じた階調として、ゲートライン毎に表示される。
【００１４】
本発明は、上記の課題に鑑みてなされたものであり、上記ゲートラインを複数本を同時に選択して走査した場合に発生する表示むらを低減し、高品質な表示装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記の目的を達成するために、第１の本発明は、行状に配設される複数のゲートラインと、
前記複数のゲートラインと交差して列状に配設される複数のソースラインと、
前記ゲートラインと前記ソースラインの交差部に配設される、ＥＬ素子、蓄積容量及び画素駆動用の薄膜トランジスタを含む画素部と、前記複数のソースラインの各々へ供給される画像信号を制御する、複数の電流源を有するソースドライバと、前記複数のゲートラインから、所定本数を選択して電流プログラムを行い、前記選択がゲートライン一本刻みの走査となるよう制御するとともに、前記電流プログラムされたゲートラインのうち、予め定めた順番の発光用ゲートラインに接続された前記画素部の前記ＥＬ素子を発光させる制御を行うゲートドライバとを有し、
前記ゲートドライバによる一回の前記走査における前記電流プログラムのため選択される前記ゲートラインの前記所定本数が、
前記先頭行から数えてｎ（ｎ：２以上の自然数）番目までの前記ゲートラインは、１本からｎ本まで選択本数が逐次増加し、
前記先頭行からｎ＋１番目から、末尾行から数えてｎ番目までの前記ゲートライン以外のゲートラインについてはｎ本であり、
前記末尾行から数えてｎ番目までの前記ゲートラインは、ｎ−１本から１本まで選択本数が逐次減少するアクティブマトリックス型表示装置において、
前記複数のゲートラインの前記先頭行の前段および／または前記末尾行の後段に設けられた、前記ゲートドライバの制御により前記ソースラインから電流プログラムされる所定数のダミーゲートラインを備えたアクティブマトリックス型表示装置である。
【００１６】
また、第２の本発明は、前記所定数のダミーゲートラインは、前記電流プログラムが行われる前記所定本数の前記ゲートラインにおける前記発光用ゲートラインの位置に応じて、前記先頭行の前段および／または前記末尾行の後段に一括または分配して配置されている第１の本発明のアクティブマトリックス型表示装置である。
【００１７】
また、第３の本発明は、前記所定数のダミーゲートラインの総計はｎ−１本であって、
前記ｎ−１本のダミーゲートラインは、
前記電流プログラム用に選択されるｎ本のゲートラインのうち、前記発光ゲートラインとなるものを、先頭からｋ（ｋは１〜ｎまでの整数）番目とすると、前記先頭行の前段にはｋ−１本、前記末尾行の後段にはｎ−ｋ本に分配して配置される第２の本発明のアクティブマトリックス型表示装置である。
【００１８】
また、第４の本発明は、前記ダミーゲートラインと前記ソースラインとの交差部に配設される、少なくとも薄膜トランジスタを含むダミー画素部を備えた第１の本発明のアクティブマトリックス型表示装置である。
【００１９】
また、第５の本発明は、行状に配設される複数のゲートラインと、前記複数のゲートラインと交差して列状に配設される複数のソースラインと、前記ゲートラインと前記ソースラインの交差部に配設される、ＥＬ素子、蓄積容量及び画素駆動用の薄膜トランジスタを含む画素部と、前記複数のソースラインの各々へ供給される画像信号を制御する、複数の電流源を有するソースドライバと、前記複数のゲートラインから、所定本数を選択して電流プログラムを行い、前記選択がゲートライン一本刻みの走査となるよう制御するとともに、前記電流プログラムされたゲートラインのうち、予め定めた順番の発光用ゲートラインに接続された前記画素部の前記ＥＬ素子を発光させる制御を行うゲートドライバと、前記複数のゲートラインの前記先頭行の前段および／または前記末尾行の後段に設けられた、前記ゲートドライバの制御により前記ソースラインから電流プログラムされる所定数のダミーゲートラインを備えたアクティブマトリックス型表示装置の駆動方法であって、
一回の前記走査における前記電流プログラムのため選択される前記ゲートラインの前記所定本数を、前記先頭行から数えてｎ（ｎ：２以上の自然数）番目までの前記ゲートラインは、１本からｎ本まで選択本数が逐次増加させ、前記先頭行からｎ＋１番目から、末尾行から数えてｎ番目までの前記ゲートライン以外のゲートラインについては、ｎ本とし、前記末尾行から数えてｎ番目までの前記ゲートラインは、ｎ−１本から１本まで選択本数が逐次減少させるように選択し、
前記先頭行から数えてｎ番目までの前記ゲートラインまたは前記末尾行から数えてｎ番目までの前記ゲートラインの前記選択においては、前記所定数のダミーゲートラインも同時に選択するアクティブマトリックス型表示装置の駆動方法である。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【００２１】
（実施の形態１）
図１は本発明の実施の形態におけるアクティブマトリクス型表示装置の構成を示したものである。本実施の形態のアクティブマトリクス型表示装置は、行状に配線した複数のゲートラインＧ１からＧ２２０と、列状に配線した複数のソースラインＳ１からＳ１９６と、上記ゲートライン及びソースラインの交差部に設けられ、有機ＥＬ素子ＥＬ、蓄積容量Ｃｓ、及び画素駆動用の薄膜トランジスタＴＦＴより構成された画素部１３と、上記複数のデータラインごとに、画像信号の供給を制御するための複数の電流源を有するソースドライバ１２と、上記複数のゲートラインを制御するゲートドライバ１１とから構成されている。また、行先頭のゲートラインＧ１のさらに前段、、および行末尾のゲートラインＧ２２０のさらに後段には、ソースドライバ１２により制御される複数のダミーゲートライン１４、及び１５がそれぞれ設けられる。なお、図においてはダミーゲートライン１４および１５を両方とも設けた例を示したが、これは条件によっては、行先頭のさらに前段、および行末尾のさらに後段いずれか一方だけ設けるようにしてもよく、詳細については後に述べる。また、有機ＥＬ素子ＥＬを電流駆動にて動作させる方法については、従来技術と特に変わりはないので、詳細については省略する。
【００２２】
次に、本発明の複数のダミーゲートラインを有した表示装置の動作について、図２・図３を参照しながら説明するとともに、これにより、本発明のアクティブマトリクス型表示装置の駆動方法の一実施の形態について説明を行う。ただし、以下はダミーゲートライン１４のみが備えられた構成として説明を行う。
【００２３】
図２は本実施例におけるゲートラインの走査開始時のタイミングチャートを示す。ここで、Ｇ１からＧ３及びＥ１からＥ３は複数のゲートライン信号を示し、それぞれ図５のＧｎＡ及びＧｎＢに対応している。具体的には、Ｇ１からＧ３がソースラインＳ１…Ｓ１７６への書き込み、すなわち電流プログラムのタイミングであり、Ｅ１からＥ３は画素部１３の有機ＥＬ素子を発光させるタイミングとなる。また２３は１ライン分に相当する水平走査期間を示す。従って、本例では、ゲートライン３本の信号を同時に選択して電流プログラムを行い、またこの選択した３本のうち、走査順に一番最後のゲートラインに接続された画素の有機ＥＬ表示素子を発光させた場合を想定している。また、ＧＤ１、ＧＤ２及びＥＤ１、ＥＤ２はダミーゲートライン１４のタイミングを示す。本例ではダミーゲートライン１４の本数は（同時選択数−１）であるとした。つまりダミーゲートライン１４は２本のダミーゲートラインを有する。なお、発光する有機ＥＬ素子が接続されたゲートラインは、本発明の発光用ゲートラインに相当する。
【００２４】
ここで、各タイミングにおいて、図２の実線より前の期間に相当するダミー期間２１では、選択されるゲートラインは先頭行の１本、次に先頭行とその次の行の計２本という風に、同時選択本数が増加しながらもそれぞれ不足しているが、ダミーゲートライン１４を含めた同時選択本数は常に３本となっている。また、図２の実線以降に相当する実走査期間２２では常に３本の同時選択本数が確保できていることがかわる。すなわち、ダミーゲートラインを含めて選択し、電流プログラムを行わせていることで、先頭行のゲートラインのみが選択されたとき、および先頭行とその次の行の計２本のゲートラインのみが選択されたときも、これらゲートラインにより選択されたソースラインには、実走査期間２２と同様、３本分の電流が流れるようになっている。
【００２５】
このように、本実施の形態によれば、ゲートラインの走査開始ラインの先頭行の前段に少なくとも２本のダミーゲートラインを設け、これらダミーゲートラインも選択して電流プログラムを行うようにしたことにより、選択した３本のうち、走査順に一番最後のゲートラインに接続された画素の有機ＥＬ表示素子を発光させる場合でも、１ライン目から３本同時選択による走査を行うことが可能となり、従来の画面上端部における表示むらの課題を解決することができる。
【００２６】
なお、上記ダミーゲートライン１４に接続されるダミー画素部には、ソースラインの負荷インピーダンスに充電させる、ＭＯＳトランジスタと蓄積容量のみを用い、有機ＥＬ素子を配置しないことにより、ダミーゲートラインの表示については無視できる。このとき、ダミー画素部からソースラインＳ１…Ｓ１７６の画像信号を取り出して、これをプリチャージ用の信号として蓄積するようにしておいてもよい。また、ダミー画素部は省略した構成としてもよい。
【００２７】
以上述べたように、本実施の形態の表示装置を用いることにより、上記複数本を同時に選択して駆動した場合においても従来課題であった表示むらを低減し、高品質な表示装置を得ることができる。
【００２８】
（実施の形態２）
次に、本発明の第２の実施例における複数のダミーゲートラインを備える表示装置の動作の他の一例としてダミーゲートライン１４を省いてダミーゲートライン１５のみを備えた場合の動作について、図３を参照しながら説明する。なお、ダミーゲートラインを除く表示装置の構成、及び有機ＥＬ素子の駆動方法については、（実施の形態１）と特に変わりはないので、ここでは省略する。
【００２９】
図３は本実施例におけるゲート走査終了時のタイミングチャートを示す。ここで、Ｇ２１８からＧ２２０及びＥ２１８からＥ２２０はゲートライン信号を示したもので、それぞれ図５のＧｎＡ及びＧｎＢに対応している。具体的には、Ｇ２１８からＧ２２０がソースラインＳ１…Ｓ１７６への書き込みタイミングであり、Ｅ２１８からＥ２２０は画素部１３の有機ＥＬ素子を発光させるタイミングとなる。また３３は１ラインに相当する水平走査期間を示す。したがって、本例ではゲートライン３本の信号を同時に選択して電流プログラムを行い、またこの選択した３本のうち、走査順に一番最初のゲートラインに接続された画素の有機ＥＬ表示素子を発光させた場合を想定している。また、ＧＤ３、ＧＤ４及びＥＤ３、ＥＤ４はダミーゲートライン１５のタイミングを示す。本例ではダミーゲートライン１５の本数は、実施の形態１と同様（同時選択数−１）で２本である。つまり２本のダミーゲートラインを有している。なお、発光する有機ＥＬ素子が接続されたゲートラインは、本発明の発光用ゲートラインに相当する。
【００３０】
ここで、各タイミングにおいて、図３の実線以降の期間に相当するダミー期間３２では、選択されるゲートラインは末尾行とその前の行の計２本、次に末尾行の１本とそれぞれ同時選択本数が減少するように不足しているが、ダミーゲートライン１４を含めた同時選択本数は常に３本となっている。また、図２の実線以前に相当する実走査期間３１では常に３本の同時選択本数が確保できていることがかわる。すなわち、ダミーゲートラインを含めて選択し、電流プログラムを行わせていることで、末尾行とその前の行の計２本のゲートラインのみが選択されたとき、および末尾行のゲートラインのみが選択されたときも、これらゲートラインにより選択されたソースラインには、実走査期間３１と同様、３本分の電流が流れるようになっている。
【００３１】
このように、ゲート走査終了ラインの末尾行の後段に少なくとも２本のダミーゲートライン設け、これらダミーゲートラインも選択して電流プログラムを行うようにしたことにより、選択した３本のうち、走査順に一番最初のゲートラインに接続された画素の有機ＥＬ表示素子を発光させる場合でも、末尾行である２２０ライン目まで３本同時選択による走査を行うことが可能となり、従来の画面下端部における表示むらの課題を解決することができる。
【００３２】
なお、実施の形態１と同様、上記ダミーゲートライン１５に接続されるダミー画素部には、ソースラインの負荷インピーダンスに充電させるＭＯＳトランジスタと蓄積容量のみを用い、有機ＥＬ素子を配設しないことにより、ダミーゲートラインの表示については無視できる。また、ダミー画素部は省略した構成としてもよい。
【００３３】
また、上記の各実施の形態においては、ゲートライン３本の信号を同時に選択して電流プログラムを行い、またこの選択した３本のうち、走査順に一番最後のゲートラインまたは一番最後のゲートラインに接続された画素の有機ＥＬ表示素子を発光させた場合を想定して説明を行ったが、走査順に真ん中のゲートラインを発光用ゲートラインとし、この接続された画素の有機ＥＬ表示素子を発光させて動作させるようにしてもよい。この場合、行頭部のゲートラインＧ１の前段に設けるダミーゲートライン１４、および末尾部のゲートラインＧ１の前段に設けるダミーゲートライン１５をそれぞれ一本ずつ設けるようにする。
【００３４】
さらに、電流プログラムするために同時選択するゲートラインの本数は２本または３本以上でもよい。このとき選択されたゲートラインのうち、発光用ゲートラインとして走査順にどのゲートラインに接続された画素の有機ＥＬ素子を発光させるかによって、ダミーゲートライン１４，１５の配置が定められる。例えば、ダミーゲートライン１４，１５のそれぞれの本数は同数でなくともよい。
【００３５】
最適なのは、ダミーゲートラインの総数が、同時選択するゲートラインの総数ｎ（ｎは２以上の自然数）本よりも一本少ないｎ−１本であるとした場合、このｎ−１本のダミーゲートラインの配置は、発光させる有機ＥＬ素子が接続された発光用ゲートラインを、同時選択されたｎ本のゲートラインにおいて先頭からｋ（ｋは１〜ｎまでの整数）番目に定めた場合に、ダミーゲートライン１４としてｋ−１本、ダミーゲートライン１５としてｎ−ｋ本のダミーゲートラインを配置することである。これにより、ｎ本のゲートラインを同時選択する場合でも、同時選択したゲートラインから、どのゲートラインに接続された画素を発光させるかに応じて、最適なダミーゲートラインの配置ができ、表示むらを解消することができる。
【００３６】
さらに、上記の最適条件に限定されず、ダミーゲートラインは任意の所定数でよく、電流プログラムが行われるよう選択されたゲートラインにおいて、発光させる画素に接続されたゲートラインの位置に応じて、先頭行のゲートラインの前段および／または末尾行ゲートラインの後段に一括または分配して配置すればよい。
【００３７】
また、上記の説明においては、画素部１３は有機ＥＬ素子ＥＬを有するものとして説明を行ったが、無機ＥＬ素子を有するものとしてもよい。電流駆動するものであれば、他の素子でもよい。
【００３８】
以上述べたように、本実施の形態のアクティブマトリックス表示装置を用いることにより、複数本を同時に選択して駆動した場合においても従来課題であった表示むらを低減し、高品質な表示装置を得ることができる。
【００３９】
【発明の効果】
本発明は、実際の走査期間において、常に複数本の同時選択による走査を行いながら、表示むらの課題を解決すると共に、高品質な表示装置を得ることができ、産業的価値が大きい。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるアクティブマトリクス型表示装置の構成図
【図２】本発明の実施の形態１におけるアクティブマトリクス型表示装置のタイミングチャートを示した図
【図３】本発明の実施の形態２におけるアクティブマトリクス型表示装置のタイミングチャートを示した図
【図４】従来のアクティブマトリクス型表示装置の構成図
【図５】従来のアクティブマトリクス型表示装置の画素構成図
【図６】従来のアクティブマトリクス型表示装置の課題を示した図
【図７】従来のアクティブマトリクス型表示装置のタイミングチャートを示した図
【図８】従来のアクティブマトリクス型表示装置の表示課題を示した図
【符号の説明】
１１、４１ ゲートドライバ
１２、４２ ソースドライバ
１３、４３、５１、６１、６５ 画素部
１４、１５ ダミーゲートライン
２１、３２ ダミー期間
２２、３１ 実走査期間
２３、３３、７２ 水平走査期間
５２、６２ ソースライン
５３、６３ 電流源
５４、６４ 負荷インピーダンス
７１ 同時選択数不足期間
８１、８２ 表示むら
Ｇ１からＧ２２０ ゲートライン
Ｓ１からＳ１７６ ソースライン
ＧＤ１からＧＤ４、ＥＤ１からＥＤ４ ダミーゲートライン波形
ＶＤＤ 電源
Ｃｓ 蓄積容量
Ｉｄ データ設定電流
Ｉ ソース電流
ＧｎＡ、ＧｎＡ２、ＧｎＢ ゲート選択信号
ＭＰ１からＭＰ４ ＰチャンネルＭＯＳトランジスタ
ＥＬ 有機ＥＬ素子

Claims (5)

1. 行状に配設される複数のゲートラインと、
   前記複数のゲートラインと交差して列状に配設される複数のソースラインと、
   前記ゲートラインと前記ソースラインの交差部に配設される、ＥＬ素子、蓄積容量及び画素駆動用の薄膜トランジスタを含む画素部と、前記複数のソースラインの各々へ供給される画像信号を制御する、複数の電流源を有するソースドライバと、前記複数のゲートラインから、所定本数を選択して電流プログラムを行い、前記選択がゲートライン一本刻みの走査となるよう制御するとともに、前記電流プログラムされたゲートラインのうち、予め定めた順番の発光用ゲートラインに接続された前記画素部の前記ＥＬ素子を発光させる制御を行うゲートドライバとを有し、
   前記ゲートドライバによる一回の前記走査における前記電流プログラムのため選択される前記ゲートラインの前記所定本数が、
   前記先頭行から数えてｎ（ｎ：２以上の自然数）番目までの前記ゲートラインは、１本からｎ本まで選択本数が逐次増加し、
   前記先頭行からｎ＋１番目から、末尾行から数えてｎ番目までの前記ゲートライン以外のゲートラインについてはｎ本であり、
   前記末尾行から数えてｎ番目までの前記ゲートラインは、ｎ−１本から１本まで選択本数が逐次減少するアクティブマトリックス型表示装置において、
   前記複数のゲートラインの前記先頭行の前段および／または前記末尾行の後段に設けられた、前記ゲートドライバの制御により前記ソースラインから電流プログラムされる所定数のダミーゲートラインを備えたアクティブマトリックス型表示装置。
2. 前記所定数のダミーゲートラインは、前記電流プログラムが行われる前記所定本数の前記ゲートラインにおける前記発光用ゲートラインの位置に応じて、前記先頭行の前段および／または前記末尾行の後段に一括または分配して配置されている請求項１に記載のアクティブマトリックス型表示装置。
3. 前記所定数のダミーゲートラインの総計はｎ−１本であって、
   前記ｎ−１本のダミーゲートラインは、
   前記電流プログラム用に選択されるｎ本のゲートラインのうち、前記発光ゲートラインとなるものを、先頭からｋ（ｋは１〜ｎまでの整数）番目とすると、前記先頭行の前段にはｋ−１本、前記末尾行の後段にはｎ−ｋ本に分配して配置される請求項２に記載のアクティブマトリックス型表示装置。
4. 前記ダミーゲートラインと前記ソースラインとの交差部に配設される、少なくとも薄膜トランジスタを含むダミー画素部を備えた請求項１に記載のアクティブマトリックス型表示装置。
5. 行状に配設される複数のゲートラインと、前記複数のゲートラインと交差して列状に配設される複数のソースラインと、前記ゲートラインと前記ソースラインの交差部に配設される、ＥＬ素子、蓄積容量及び画素駆動用の薄膜トランジスタを含む画素部と、前記複数のソースラインの各々へ供給される画像信号を制御する、複数の電流源を有するソースドライバと、前記複数のゲートラインから、所定本数を選択して電流プログラムを行い、前記選択がゲートライン一本刻みの走査となるよう制御するとともに、前記電流プログラムされたゲートラインのうち、予め定めた順番の発光用ゲートラインに接続された前記画素部の前記ＥＬ素子を発光させる制御を行うゲートドライバと、前記複数のゲートラインの前記先頭行の前段および／または前記末尾行の後段に設けられた、前記ゲートドライバの制御により前記ソースラインから電流プログラムされる所定数のダミーゲートラインを備えたアクティブマトリックス型表示装置の駆動方法であって、
   一回の前記走査における前記電流プログラムのため選択される前記ゲートラインの前記所定本数を、前記先頭行から数えてｎ（ｎ：２以上の自然数）番目までの前記ゲートラインは、１本からｎ本まで選択本数が逐次増加させ、前記先頭行からｎ＋１番目から、末尾行から数えてｎ番目までの前記ゲートライン以外のゲートラインについては、ｎ本とし、前記末尾行から数えてｎ番目までの前記ゲートラインは、ｎ−１本から１本まで選択本数が逐次減少させるように選択し、
   前記先頭行から数えてｎ番目までの前記ゲートラインまたは前記末尾行から数えてｎ番目までの前記ゲートラインの前記選択においては、前記所定数のダミーゲートラインも同時に選択するアクティブマトリックス型表示装置の駆動方法。

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