CN110599978B - 移位寄存器、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明提供一种移位寄存器、栅极驱动电路及显示装置，该移位寄存器包括至少一个下拉控制模块、输入模块、上拉模块、复位模块和与下拉控制模块一一对应的降噪模块，下拉控制模块能够响应于对应的第二控制端输出的第二控制信号的控制，将对应的第二电源输出的第二电源电压写入对应的下拉节点，并使下拉节点能够保持输出第二电源电压，从而使得对应的降噪模块能够响应于下拉节点输出的第二电源电压的控制，持续不间断地对上拉节点和信号输出端进行降噪，直至对应的第一控制端输出第一控制信号。本发明能够提升栅极驱动电路的稳定性，保证应用该栅极驱动电路的显示面板的正常驱动，进而提升了该显示面板的显示画面品质。

Description

移位寄存器、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器、栅极驱动电路及显示装置。

背景技术

液晶显示面板由垂直和水平阵列式像素矩阵组成，在显示过程中通过栅极驱动电路输出栅极扫描信号，逐行扫描访问各像素；栅极驱动电路用于产生像素的栅极扫描电压，阵列基板行驱动(Gate On Array简称：GOA)技术是一种将栅极驱动电路集成于薄膜晶体管(TFT)基板上的技术，每个GOA单元作为一个移位寄存器将扫描信号依次传递给下一GOA单元，逐行开启像素中的TFT的开关，完成像素单元的数据信号输入；GOA双向扫描电路是一种特殊的栅极驱动电路，可在不改变GOA物理单元结构的条件下，仅改变输入信号时序来控制栅极扫描信号的正向或逆向扫描。

目前，在GOA单元中，如果不能有效地对上拉节点和GOA单元的输出进行降噪，则将会导致上拉节点和GOA单元的输出信号可能出现多输出(Multi)现象，影响了GOA电路的稳定性，从而影响了液晶面板的正常驱动。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提供了一种移位寄存器、栅极驱动电路及显示装置。

为实现上述目的，本发明提供了一种移位寄存器，该移位寄存器包括：

至少一个下拉控制模块，每个所述下拉控制模块与对应的第一控制端、对应的第二控制端、对应的下拉节点、对应的第一电源和对应的第二电源连接，用于响应于对应的所述第一控制端输出处于有效电平状态的的第一控制信号的控制，将对应的所述第一电源输出的处于非有效电平状态的第一电源电压写入对应的所述下拉节点；响应于对应的所述第二控制端输出的处于有效电平状态的第二控制信号的控制，将对应的所述第二电源输出的处于有效电平状态的第二电源电压写入对应的所述下拉节点，并使对应的所述第二电源输出的处于有效电平状态的第二电源电压持续写入对应的所述下拉节点，直至对应的所述第一控制端输出处于有效电平状态的所述第一控制信号。

输入模块，其与信号输入端和上拉节点连接，用于响应于信号输入端输出的处于有效电平状态的输入信号的控制，对所述上拉节点进行充电；

上拉模块，其与所述上拉节点、时钟信号端和信号输出端连接，用于响应于所述上拉节点输出的处于有效电平状态的信号的控制，将所述时钟信号端输出的时钟信号传输至所述信号输出端；

复位模块，其与复位信号端、所述第一电源、所述上拉节点和所述信号输出端连接，用于响应于所述复位信号端输出的处于有效电平状态的复位信号的控制，将所述第一电源输出的处于非有效电平状态的第一电源电压写入所述上拉节点和所述信号输出端，以对所述上拉节点和所述信号输出端进行复位；

与所述下拉控制模块一一对应的降噪模块，每个所述降噪模块与所述上拉节点、所述信号输出端、对应的所述下拉节点和对应的所述第一电源连接，用于响应于对应的所述下拉节点持续输出的处于有效电平状态的第二电源电压的控制，持续对所述上拉节点和所述信号输出端进行降噪，直至对应的所述下拉控制模块所对应的第一控制端输出处于有效电平状态的所述第一控制信号。

可选地，所述下拉控制模块的数量为1个。

可选地，所述下拉控制模块包括第一晶体管、第二晶体管和第三晶体管；

所述第一晶体管的第一极连接至所述下拉节点，所述第一晶体管的第二极与所述第一电源连接，所述第一晶体管的控制极与所述第一控制端连接；

所述第二晶体管的第一极与所述第二控制端连接，所述第二晶体管的控制极与所述第二控制端连接，所述第二晶体管的第二极与所述第三晶体管的控制极连接；

所述第三晶体管的第一极与所述第二电源连接，所述第三晶体管的第二极连接至所述下拉节点。

可选地，所述降噪模块包括第四晶体管和第五晶体管；

所述第四晶体管的第一极连接至所述上拉节点，所述第四晶体管的第二极与所述第一电源连接，所述第四晶体管的控制极连接至所述下拉节点；

所述第五晶体管的第一极与所述信号输出端连接，所述第五晶体管的第二极与所述第一电源连接，所述第五晶体管的控制极连接至所述下拉节点。

可选地，所述输入模块包括第六晶体管，所述第六晶体管的第一极与所述信号输入端连接，所述第六晶体管的第二极连接至所述上拉节点，所述第六晶体管的控制极与所述信号输入端连接。

可选地，所述上拉模块包括第七晶体管和电容；

所述第七晶体管的第一极与所述时钟信号端连接，所述第七晶体管的第二极与所述信号输出端连接，所述第七晶体管的控制极连接至所述上拉节点；

所述电容的第一端连接至所述上拉节点，所述电容的第二端与所述信号输出端连接。

可选地，所述复位模块包括第八晶体管和第九晶体管；

所述第八晶体管的第一极连接至所述上拉节点，所述第八晶体管的第二极与所述第一电源连接，所述第八晶体管的控制极与所述复位信号端连接；

所述第九晶体管的第一极与所述信号输出端连接，所述第九晶体管的第二极与所述第一电源连接，所述第九晶体管的控制极与所述复位信号端连接。

可选地，所述下拉控制模块的数量为2个，该2个所述下拉控制模块包括第一下拉控制模块和第二下拉控制模块，所述第一下拉控制模块对应的所述下拉节点为第一下拉节点，所述第二下拉控制模块对应的所述下拉节点为第二下拉节点，所述第一下拉控制模块对应的所述第一控制端为第一子控制端，所述第二下拉控制模块对应的所述第一控制端为第二子控制端，所述第一下拉控制模块对应的所述第二控制端为第三子控制端，所述第二下拉控制模块对应的所述第二控制端为第四子控制端。

可选地，所述第一下拉控制模块包括第十晶体管、第十一晶体管和第十二晶体管，所述第二下拉控制模块包括第十三晶体管、第十四晶体管和第十五晶体管；

所述第十晶体管的第一极连接至所述第一下拉节点，所述第十晶体管的第二极与所述第一电源连接，所述第十晶体管的控制极与所述第一子控制端连接；

所述第十一晶体管的第一极与所述第三子控制端连接，所述第十一晶体管的控制极与所述第三子控制端连接，所述第十一晶体管的第二极与所述第十二晶体管的控制极连接；

所述第十二晶体管的第一极与所述第二电源连接，所述第十二晶体管的第二极连接至所述第一下拉节点；

所述第十三晶体管的第一极连接至所述第二下拉节点，所述第十三晶体管的第二极与所述第一电源连接，所述第十三晶体管的控制极与所述第二子控制端连接；

所述第十四晶体管的第一极与所述第四子控制端连接，所述第十四晶体管的控制极与所述第四子控制端连接，所述第十四晶体管的第二极与所述第十五晶体管的控制极连接；

所述第十五晶体管的第一极与所述第二电源连接，所述第十五晶体管的第二极连接至所述第二下拉节点。

可选地，与所述第一下拉控制模块对应的降噪模块为第一降噪模块，与所述第二下拉控制模块对应的降噪模块为第二降噪模块；

所述第一降噪模块包括第十六晶体管和第十七晶体管；所述第十六晶体管的第一极连接至所述上拉节点，所述第十六晶体管的第二极与所述第一电源连接，所述第十六晶体管的控制极连接至所述第一下拉节点；所述第十七晶体管的第一极与所述信号输出端连接，所述第十七晶体管的第二极与所述第一电源连接，所述第十七晶体管的控制极连接至所述第一下拉节点；

所述第二降噪模块包括第十八晶体管和第十九晶体管；所述第十八晶体管的第一极连接至所述上拉节点，所述第十八晶体管的第二极与所述第一电源连接，所述第十八晶体管的控制极连接至所述第二下拉节点；所述第十九晶体管的第一极与所述信号输出端连接，所述第十九晶体管的第二极与所述第一电源连接，所述第十九晶体管的控制极连接至所述第二下拉节点。

为实现上述目的，本发明提供了一种栅极驱动电路，包括级联的N个移位寄存器，所述移位寄存器采用上述任一移位寄存器，其中，N为正整数。

可选地，位于第1级的移位寄存器的信号输入端与帧起始信号输入端连接，位于第i级的移位寄存器的信号输入端与位于第i-1级的移位寄存器的信号输出端连接；其中，2≤i≤N，且i为正整数；

位于第1级的移位寄存器的第一控制端与第一外部时序控制电路连接，位于第2级的移位寄存器的第一控制端与第二外部时序控制电路连接，位于第j级的移位寄存器的第一控制端与位于第j-2级的移位寄存器的信号输出端连接；其中，3≤j≤N，且j为正整数；

位于第m级的移位寄存器的复位信号端与位于第m+1级的移位寄存器的信号输出端连接，位于第N级的移位寄存器的复位信号端与外部复位信号电路连接；其中，1≤m＜N，且m为正整数；

位于第q级的移位寄存器的第二控制端与位于第q+1级的移位寄存器的信号输出端连接，位于第N级的移位寄存器的第二控制端与外部复位信号电路连接；其中，1≤q＜N，且q为正整数。

可选地，位于第1级的移位寄存器的信号输入端与帧起始信号输入端连接，位于第x级的移位寄存器的信号输入端与位于第x-1级的移位寄存器的信号输出端连接；其中，2≤x≤N，且x为正整数；

位于第y级的移位寄存器的第一子控制端与位于第2y级移位寄存器的信号输出端连接，位于第[N/2]级至第N级的移位寄存器的第一子控制端与第三外部时序控制电路连接；其中，1≤y＜[N/2]，且j为正整数；

位于第z级的移位寄存器的复位信号端与位于第z+1级的移位寄存器的信号输出端连接，位于第N级的移位寄存器的复位信号端与外部复位信号电路连接；其中，1≤z＜N，且z为正整数；

位于第p级的移位寄存器的第三子控制端与位于第p+1级的移位寄存器的信号输出端连接，位于第N级的移位寄存器的第三子控制端与外部复位信号电路连接；其中，1≤p＜N，且p为正整数；

位于第h级的移位寄存器第二子控制端与位于第2h+1级的移位寄存器的信号输出端连接，位于第[(N+1)/2]至第N级的移位寄存器的第二子控制端与第四外部时序控制电路连接；其中，1≤h＜[(N+1)/2]，且h为正整数；

位于第1级的移位寄存器的第四子控制端与第五外部时序控制电路连接，位于第2级的移位寄存器的第四子控制端与第五外部时序控制电路连接，位于第g级的移位寄存器的第四子控制端与位于第g-2级的移位寄存器的信号输出端连接；其中，3≤g≤N，且g为正整数。

为实现上述目的，本发明提供了一种显示装置，包括上述任一栅极驱动电路。

附图说明

图1为本发明实施例一提供的一种移位寄存器的结构示意图；

图2为本发明实施例二提供的一种移位寄存器的结构示意图；

图3为图2中的移位寄存器的一种工作时序图；

图4为本发明实施例三提供的一种移位寄存器的结构示意图；

图5为图4中的移位寄存器的一种工作时序图；

图6为本发明实施例四提供的一种栅极驱动电路的结构示意图；

图7为本发明实施例五提供的一种栅极驱动电路的结构示意图。

具体实施方式

为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器、栅极驱动电路及显示装置进行详细描述。

需要说明的是，本发明中的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。晶体管一般包括三个极：栅极、源极和漏极，晶体管中的源极和漏极在结构上是对称的，根据需要两者是可以互换的。在本发明中，控制极是指晶体管的栅极，第一极和第二极中的一者为源极，另一者为漏极。

此外，按照晶体管特性，可将晶体管分为N型晶体管和P型晶体管；当晶体管为N型晶体管时，其导通电压为高电平电压，截止电压为低电平电压；当晶体管为P型晶体管时，其导通电压为低电平电压，截止电压为高电平电压。本发明中的“有效电平”是指能够控制相应晶体管导通的电压，“非有效电平”是指能够控制相应晶体管截止的电压；因此，当晶体管为N型晶体管时，有效电平是指高电平，非有效电平是指低电平；当晶体管为P型晶体管时，有效电平是指低电平，非有效电平是指高电平。

在下面各实施例的描述中，以各晶体管均为N型晶体管为例进行示例性说明。此时，有效电平是指高电平，相应的，有效电平状态是指高电平状态，非有效电平是指低电平，相应的，非有效电平状态是指低电平状态。本领域技术人员应该知晓的是，下述实施例中的各晶体管还可以为P型晶体管。

图1为本发明实施例一提供的一种移位寄存器的结构示意图，如图1所示，该移位寄存器包括：至少一个下拉控制模块1、输入模块2、上拉模块3、复位模块4和与下拉控制模块1一一对应的降噪模块5。

其中，每个下拉控制模块1与对应的第一控制端K1、对应的第二控制端K2、对应的下拉节点PD、对应的第一电源U1和对应的第二电源U2连接，用于响应于对应的第一控制端K1输出的处于有效电平状态的第一控制信号的控制，将对应的第一电源U1输出的处于非有效电平状态的第一电源电压写入对应的下拉节点PD；响应于对应的第二控制端K2输出的处于有效电平状态的第二控制信号的控制，将对应的第二电源U2输出的处于有效电平状态的第二电源电压写入对应的下拉节点PD，并使对应的第二电源U2输出的处于有效电平状态的第二电源电压持续写入对应的下拉节点PD，直至对应的第一控制端K1输出处于有效电平状态的第一控制信号。

输入模块2与信号输入端INPUT和上拉节点PU连接，用于响应于信号输入端INPUT输出的处于有效电平状态的输入信号的控制，对上拉节点PU进行充电。

上拉模块3与上拉节点PU、时钟信号端CLK和信号输出端OUTPUT连接，用于响应于上拉节点PU输出的处于有效电平状态的信号的控制，将时钟信号端CLK输出的时钟信号传输至信号输出端OUTPUT。

复位模块4与复位信号端RESET、第一电源U1、上拉节点PU和信号输出端OUTPUT连接，用于响应于复位信号端RESET输出的处于有效电平状态的复位信号的控制，将第一电源U1输出的处于非有效电平状态的第一电源电压写入上拉节点PU和信号输出端OUTPUT，以对上拉节点PU和信号输出端OUTPUT进行复位。

每个降噪模块5与上拉节点PU、信号输出端OUTPUT、对应的下拉节点PD和对应的第一电源U1连接，用于响应于对应的下拉节点PD持续输出的处于有效电平状态的第二电源电压的控制，持续对上拉节点PU和信号输出端OUTPUT进行降噪，直至对应的下拉控制模块1所对应的第一控制端K1输出处于有效电平状态的第一控制信号。

需要说明的是，图1仅示出了移位寄存器包括一个下拉控制模块1和一个降噪模块5的情况，但图1所示的移位寄存器仅作为本实施例所提供的移位寄存器的一个示例，并不表示本实施例所提供的移位寄存器仅包括一个下拉控制模块1和一个降噪模块5，本实施例所提供的移位寄存器还可以包括多个下拉控制模块1和与下拉控制模块1一一对应的降噪模块5。

本实施例所提供的移位寄存器的技术方案中，下拉控制模块能够响应于对应的第二控制端输出的处于有效电平状态的第二控制信号的控制，将对应的第二电源输出的处于有效电平状态的第二电源电压写入对应的下拉节点，并使下拉节点能够保持输出处于有效电平状态的第二电源电压，从而使得对应的降噪模块能够响应于下拉节点输出的第二电源电压的控制，持续不间断地对上拉节点和信号输出端进行降噪，直至对应的第一控制端输出处于有效电平状态的第一控制信号，从而有效避免了上拉节点和信号输出端输出的信号出现多输出(Multi)现象。本实施例所提供的移位寄存器可应用于栅极驱动电路中，从而能够提升栅极驱动电路的稳定性，保证应用该栅极驱动电路的显示面板的正常驱动，进而提升了该显示面板的显示画面品质。

图2为本发明实施例二提供的一种移位寄存器的结构示意图，如图2所示，图2所示移位寄存器为基于图1所示移位寄存器的一种具体实施方案。

参见图1和图2，在本实施例中，下拉控制模块1的数量为1个，相应的，降噪模块5的数量也为1个。

在本实施例中，如图2所示，下拉控制模块1包括第一晶体管M1、第二晶体管M2和第三晶体管M3。其中，第一晶体管M1的第一极连接至下拉节点PD，第一晶体管M1的第二极与第一电源U1连接，第一晶体管M1的控制极与第一控制端K1连接；第二晶体管M2的第一极与第二控制端K2连接，第二晶体管M2的控制极与第二控制端K2连接，第二晶体管M2的第二极与第三晶体管M3的控制极连接；第三晶体管M3的第一极与第二电源U2连接，第三晶体管M3的第二极连接至下拉节点PD。

在本实施例中，如图2所示，降噪模块5包括第四晶体管M4和第五晶体管M5。其中，第四晶体管M4的第一极连接至上拉节点PU，第四晶体管M4的第二极与第一电源U1连接，第四晶体管M4的控制极连接至下拉节点PD；第五晶体管M5的第一极与信号输出端OUTPUT连接，第五晶体管M5的第二极与第一电源U1连接，第五晶体管M5的控制极连接至下拉节点PD。

在本实施例中，如图2所示，输入模块2包括第六晶体管M6，第六晶体管M6的第一极与信号输入端INPUT连接，第六晶体管M6的第二极连接至上拉节点PU，第六晶体管M6的控制极与信号输入端INPUT连接。

在本实施例中，如图2所示，上拉模块3包括第七晶体管M7和电容C。其中，第七晶体管M7的第一极与时钟信号端CLK连接，第七晶体管M7的第二极与信号输出端OUTPUT连接，第七晶体管M7的控制极连接至上拉节点PU；电容C的第一端连接至上拉节点PU，电容C的第二端与信号输出端OUTPUT连接。

在本实施例中，如图2所示，复位模块4包括第八晶体管M8和第九晶体管M9。其中，第八晶体管M8的第一极连接至上拉节点PU，第八晶体管M8的第二极与第一电源U1连接，第八晶体管M8的控制极与复位信号端RESET连接；第九晶体管M9的第一极与信号输出端OUTPUT连接，第九晶体管M9的第二极与第一电源U1连接，第九晶体管M9的控制极与复位信号端RESET连接。

在本实施例中，第二控制端K2为复位信号端RESET，即第二控制端K2与复位信号端RESET输出的信号相同。

图3为图2中的移位寄存器的一种工作时序图，为便于本领域技术人员更好的理解本发明的技术方案，下面将结合图2和图3，对本实施例所提供的移位寄存器的工作过程进行详细描述。

在第一阶段T1，第一控制端K1输出处于有效电平状态的第一控制信号，在第一控制端K1输出的处于有效电平状态的第一控制信号控制下，第一晶体管M1导通，第一电源U1通过导通的第一晶体管M1向下拉节点PD写入处于非有效电平状态的第一电源电压Vss，以将下拉节点PD的电位拉低至第一电源电压Vss，从而使得降噪模块5暂停工作，以暂停降噪功能，即使得第四晶体管M4和第五晶体管M5关闭，从而停止对上拉节点PU和信号输出端OUTPUT降噪。其中，在T1阶段，处于有效电平状态的第一控制信号为高电平信号，在本实施例中，第一电源U1输出的第一电源电压Vss为恒定电压，具体地，处于非有效电平状态的第一电源电压Vss为恒定的低电平电压。可选地，第一电源电压Vss为恒定的负电压。

在第二阶段(输入阶段)T2，信号输入端INPUT输出处于有效电平状态的输入信号，在信号输入端INPUT输出的处于有效电平状态的输入信号的控制下，第六晶体管M6导通，信号输入端INPUT通过导通的第六晶体管M6将处于有效电平状态的输入信号写入至上拉节点PU，以对上拉节点PU进行充电，即对电容C进行充电，使得上拉节点PU的电位被拉高至第一电压V1。其中，在T2阶段，信号输入端INPUT输出的处于有效电平状态的输入信号为高电平信号，第一电压V1为高电平电压。

同时，在T2阶段，时钟信号端CLK输出处于非有效电平状态的时钟信号(低电平信号)，由于上拉节点PU的电位被拉高至第一电压V1(高电平信号)，使得第七晶体管M7在上拉节点PU输出的处于有效电平状态的信号的控制下导通，时钟信号端CLK通过导通的第七晶体管M7将处于非有效电平状态的时钟信号(低电平信号)写入至信号输出端OUTPUT，使得信号输出端OUTPUT输出低电平信号。

在第三阶段(输出阶段)T3，由于电容C的自举效应，上拉节点PU的电位进一步被拉高，具体地，上拉节点PU的电位从第一电压V1被拉高至第二电压V2，其中，第二电压V2为高电平电压。在T3阶段，时钟信号端CLK输出处于有效电平状态的时钟信号(高电平信号)，第七晶体管M7在上拉节点PU输出的处于有效电平状态的信号(第二电压V2)的控制下保持导通，时钟信号端CLK通过导通的第七晶体管M7将处于有效电平状态的时钟信号(高电平信号)写入至信号输出端，使得信号输出端OUTPUT输出高电平信号。

在第四阶段(复位和降噪阶段)T4，复位信号端RESET输出处于有效电平状态的复位信号，第八晶体管M8在复位信号端RESET输出的处于有效电平状态的复位信号的控制下导通，第一电源U1通过导通的第八晶体管M8将处于非有效电平状态的第一电源电压Vss写入至上拉节点PU，以拉低上拉节点PU的电位，对上拉节点PU进行复位；同时，第九晶体管M9在复位信号端RESET输出的处于有效电平状态的复位信号的控制下导通，第一电源U1通过导通的第九晶体管M9将处于非有效电平状态的第一电源电压Vss写入至信号输出端OUTPUT，以拉低信号输出端OUTPUT的电位，对信号输出端OUTPUT进行复位。其中，处于有效电平状态的复位信号为高电平信号。

与此同时，在T4阶段，第二控制端K2输出处于有效电平状态的第二控制信号，第二电源U2输出处于有效电平状态的第二电源电压Vh，第二晶体管M2在第二控制端K2输出的处于有效电平状态的第二控制信号的控制下导通，第二控制端K2通过导通的第二晶体管M2将处于有效电平状态的第二控制信号写入第三晶体管M3的控制极，使得第三晶体管M3在处于有效电平状态的第二控制信号的控制下导通，第二电源U2通过导通的第三晶体管M3将处于有效电平状态的第二电源电压Vh写入至下拉节点PD，以拉高下拉节点PD的电位，使得下拉节点PD的电位处于有效电平状态(高电平状态)。其中，处于有效电平状态的第二控制信号为高电平信号，处于有效电平状态的第二电源电压Vh为恒定电压，具体地，处于有效电平状态的第二电源电压Vh为恒定的高电平电压。可选地，第二电源U2还可以仅在T1阶段输出处于非有效电平状态的电压，而在其余阶段均输出处于有效电平状态的第二电源电压Vh(此种情况未在图中示出)。

当下拉节点PD的电位处于有效电平状态时，第四晶体管M4和第五晶体管M5均在下拉节点PD输出的处于有效电平状态的信号的控制下导通，第一电源U1通过导通的第四晶体管M4将处于非有效电平状态的第一电源电压Vss写入上拉节点PU，以对上拉节点进行降噪，第一电源U1通过导通的第五晶体管M5将处于非有效电平状态的第一电源电压Vss写入信号输出端OUTPUT，以对信号输出端OUTPUT进行降噪。

当第二控制端K2输出的信号由处于有效电平状态的第二控制信号变为处于非有效电平状态的信号(低电平信号)时，第二晶体管M2关闭，第二晶体管M2的第一极和第二极断开，由于结电容效应，使得第二晶体管M2的与第三晶体管M3的控制极连接的第二极的电荷不会通过第二晶体管M2的第一极而流失，因此，第二晶体管M2的第二极的电位保持有效电平状态(高电平状态)，使得第三晶体管M3在第二晶体管M2的第二极输出的信号(高电平信号)的控制下持续导通，从而使得第二电源U2输出的处于有效电平状态的第二电源电压Vh能够持续写入至下拉节点PD，使得下拉节点PD的电位能够持续地处于有效电平状态(高电平状态)，进而使得第四晶体管M4和第五晶体管M5能够持续导通，第一电源U1能够通过导通的第四晶体管M4和第五晶体管M5持续对上拉节点PU和信号输出端OUTPUT进行降噪，直至第一控制端K1输出处于有效电平状态的第一控制信号，即直至下一个T1阶段的到来。

换言之，在本实施例中，在输出阶段T3阶段之后，在下拉控制模块1的控制下，下拉节点PD的电位能够一直保持在有效电平状态(高电平状态)，使得降噪模块5能够在下拉节点PD输出的信号的控制下，一直保持工作状态，一直对上拉节点PU和信号输出端OUTPUT进行降噪，直到下一个T1阶段到来。从而有效避免上拉节点PU和信号输出端OUTPUT输出的信号出现多输出(Multi)现象。

本实施例所提供的移位寄存器的技术方案中，下拉控制模块能够响应于对应的第二控制端输出的处于有效电平状态的第二控制信号的控制，将对应的第二电源输出的处于有效电平状态的第二电源电压写入对应的下拉节点，并使下拉节点能够保持输出处于有效电平状态的第二电源电压，从而使得对应的降噪模块能够响应于下拉节点输出的第二电源电压的控制，持续不间断地对上拉节点和信号输出端进行降噪，直至对应的第一控制端输出处于有效电平状态的第一控制信号，从而有效避免了上拉节点和信号输出端输出的信号出现多输出(Multi)现象。本实施例所提供的移位寄存器可应用于栅极驱动电路中，从而能够提升栅极驱动电路的稳定性，保证应用该栅极驱动电路的显示面板的正常驱动，进而提升了该显示面板的显示画面品质。

图4为本发明实施例三提供的一种移位寄存器的结构示意图，如图4所示，图4所示移位寄存器为基于图1所示移位寄存器的一种具体实施方案。

与前述实施例二提供的移位寄存器不同的是：参见图1和图4，在本实施例中，下拉控制模块1的数量为2个，相应的，降噪模块5的数量也为2个，下拉节点PD的数量为两个。

该2个下拉控制模块1包括第一下拉控制模块11和第二下拉控制模块12，第一下拉控制模块11对应的下拉节点为第一下拉节点PD_O，第二下拉控制模块12对应的下拉节点为第二下拉节点PD_E，第一下拉控制模块11对应的第一控制端为第一子控制端K11，第二下拉控制模块12对应的第一控制端为第二子控制端K12，第一下拉控制模块11对应的第二控制端为第三子控制端K21，第二下拉控制模块12对应的第二控制端为第四子控制端K22。与第一下拉控制模块11对应的降噪模块为第一降噪模块51，与第二下拉控制模块12对应的降噪模块为第二降噪模块52。

在本实施例中，第一下拉控制模块11对应的第一电源和第二下拉控制模块12对应的第一电源为同一电源U1。第一下拉控制模块11对应的第二电源和第二下拉控制模块12对应的第二电源为同一电源U2。

在本实施例中，第一下拉控制模块11包括第十晶体管M10、第十一晶体管M11和第十二晶体管M12；其中，第十晶体管M10的第一极连接至第一下拉节点PD_O，第十晶体管M10的第二极与第一电源U1连接，第十晶体管M10的控制极与第一子控制端K11连接；第十一晶体管M11的第一极与第三子控制端K21连接，第十一晶体管M11的控制极与第三子控制端K21连接，第十一晶体管M11的第二极与第十二晶体管M12的控制极连接；第十二晶体管M12的第一极与第二电源U2连接，第十二晶体管M12的第二极连接至第一下拉节点PD_O。

第二下拉控制模块12包括第十三晶体管M13、第十四晶体管M14和第十五晶体管M15；其中，第十三晶体管M13的第一极连接至第二下拉节点PD_E，第十三晶体管M13的第二极与第一电源U1连接，第十三晶体管M13的控制极与第二子控制端K12连接；第十四晶体管M14的第一极与第四子控制端K22连接，第十四晶体管M14的控制极与第四子控制端K22连接，第十四晶体管M14的第二极与第十五晶体管M15的控制极连接；第十五晶体管M15的第一极与第二电源U2连接，第十五晶体管M15的第二极连接至第二下拉节点PD_E。

与第一下拉控制模块11对应的第一降噪模块51包括第十六晶体管M16和第十七晶体管M17；其中，第十六晶体管M16的第一极连接至上拉节点PU，第十六晶体管M16的第二极与第一电源U1连接，第十六晶体管M16的控制极连接至第一下拉节点PD_O；第十七晶体管M17的第一极与信号输出端OUTPUT连接，第十七晶体管M17的第二极与第一电源U1连接，第十七晶体管M17的控制极连接至第一下拉节点PD_O。

与第二下拉控制模块12对应的第二降噪模块52包括第十八晶体管M18和第十九晶体管M19；其中，第十八晶体管M18的第一极连接至上拉节点PU，第十八晶体管M18的第二极与第一电源U1连接，第十八晶体管M18的控制极连接至第二下拉节点PD_E；第十九晶体管M19的第一极与信号输出端OUTPUT连接，第十九晶体管M19的第二极与第一电源U1连接，第十九晶体管M19的控制极连接至第二下拉节点PD_E。

在本实施例中，第三控制端K21为复位信号端RESET，即第三子控制端K21与复位信号端RESET输出的信号相同。

关于本实施例所提供的移位寄存器的输入模块2、上拉模块3和复位模块4的具体描述可参见前述实施例二中的描述，此处不再赘述。

图5为图4中的移位寄存器的一种工作时序图，为便于本领域技术人员更好的理解本发明的技术方案，下面将结合图4和图5，对本实施例所提供的移位寄存器的工作过程进行详细描述。

需要说明的是，本实施例所提供的移位寄存器在第二阶段(输入阶段)T2的工作过程和前述实施例的移位寄存器在T2阶段的工作过程相同，在第三阶段(输出阶段)T3的工作过程和前述实施例的移位寄存器在T3阶段的工作过程相同，具体可参见前述实施例二的描述，此处不再赘述。下面仅针对本实施例所提供的移位寄存器在第一阶段T1和第四阶段(复位和降噪阶段)T4的工作过程进行描述。

在第一阶段T1，第二子控制端K12输出处于有效电平状态的信号，在第一控制端K1输出的处于有效电平状态的信号控制下，第十三晶体管M13导通，第一电源U1通过导通的第十三晶体管M13向第二下拉节点PD_E写入处于非有效电平状态的第一电源电压Vss，以将第二下拉节点PD_E的电位拉低至第一电源电压Vss，从而使得对应第二降噪模块52暂停工作，以暂停第二降噪模块52的降噪功能，即使得第十八晶体管M18和第十九晶体管M19关闭，从而停止对上拉节点PU和信号输出端OUTPUT降噪。其中，在T1阶段，第二子控制端K12输出的处于有效电平状态的信号为高电平信号，关于第一电源电压Vss的描述可参见前述实施例二中的描述，此处不再赘述。

在第四阶段(复位和降噪阶段)T4，复位信号端RESET输出处于有效电平状态的复位信号，第八晶体管M8在复位信号端RESET输出的处于有效电平状态的复位信号的控制下导通，第一电源U1通过导通的第八晶体管M8将处于非有效电平状态的第一电源电压Vss写入至上拉节点PU，以拉低上拉节点PU的电位，对上拉节点PU进行复位；同时，第九晶体管M9在复位信号端RESET输出的处于有效电平状态的复位信号的控制下导通，第一电源U1通过导通的第九晶体管M9将处于非有效电平状态的第一电源电压Vss写入至信号输出端OUTPUT，以拉低信号输出端OUTPUT的电位，对信号输出端OUTPUT进行复位。其中，处于有效电平状态的复位信号为高电平信号。

与此同时，在T4阶段，第三子控制端K21输出处于有效电平状态的信号，第二电源U2输出处于有效电平状态的第二电源电压Vh，第十一晶体管M11在第三子控制端K21输出的处于有效电平状态的信号的控制下导通，第三子控制端K21通过导通的第十一晶体管M11将处于有效电平状态的信号写入第十二晶体管M12的控制极，使得第十二晶体管M12在处于有效电平状态的信号的控制下导通，第二电源U2通过导通的第十二晶体管M12将处于有效电平状态的第二电源电压Vh写入至第一下拉节点PD_O，以拉高第一下拉节点PD_O的电位，使得第一下拉节点PD_O的电位处于有效电平状态(高电平状态)。其中，第三子控制端K21输出的处于有效电平状态的信号为高电平信号，关于第二电源电压Vh的描述可参见前述实施例二中的描述，此处不再赘述。

在T4阶段，当第一下拉节点PD_O的电位处于有效电平状态时，第十六晶体管M16和第十七晶体管M17均在第一下拉节点PD_O输出的处于有效电平状态的信号的控制下导通，第一电源U1通过导通的第十六晶体管M16将处于非有效电平状态的第一电源电压Vss写入上拉节点PU，以对上拉节点PU进行降噪，第一电源U1通过导通的第十七晶体管M17将处于非有效电平状态的第一电源电压Vss写入信号输出端OUTPUT，以对信号输出端OUTPUT进行降噪。

在T4阶段，当第三子控制端K21输出的信号由处于有效电平状态的信号(高电平信号)变为处于非有效电平状态的信号(低电平信号)时，第十一晶体管M11关闭，第十一晶体管M11的第一极和第二极断开，由于结电容效应，使得第十一晶体管M11的与第十二晶体管M12的控制极连接的第二极的电荷不会通过第十一晶体管M11的第一极而流失，因此，第十一晶体管M11的第二极的电位保持有效电平状态(高电平状态)，使得第十二晶体管M12在第十一晶体管M11的第二极输出的信号(高电平信号)的控制下持续导通，从而使得第二电源U2输出的处于有效电平状态的第二电源电压Vh能够持续写入至第一下拉节点PD_O，使得第一下拉节点PD_O的电位能够持续地处于有效电平状态(高电平状态)，进而使得第十六晶体管M16和第十七晶体管M17能够持续导通，第一电源U1能够通过导通的第十六晶体管M16和第十七晶体管M17持续对上拉节点PU和信号输出端OUTPUT进行降噪，直至第一子控制端K11输出处于有效电平状态的信号为止。

在T4阶段，当第一子控制端K11输出处于有效电平状态的信号时，第十晶体管M10在第一子控制端K11输出的处于有效电平状态的信号的控制下导通，第一电源U1通过导通的第十晶体管M10将处于非有效电平状态的第一电源电压Vss写入第一下拉节点PD_O，以将第一下拉节点PD_O的电位拉低至第一电源电压Vss，从而使得第一降噪模块51暂停工作，以暂停第一降噪模块51的降噪功能。其中，第一子控制端K11输出处于有效电平状态的信号为高电平信号。

在T4阶段，当第四子控制端K22输出处于有效电平状态的信号时，第十四晶体管M14在第四子控制端K22输出的处于有效电平状态的信号的控制下导通，第四子控制端K22通过导通的第十四晶体管M14将处于有效电平状态的信号写入第十五晶体管M15的控制极，使得第十五晶体管M15在处于有效电平状态的信号的控制下导通，第二电源U2通过导通的第十五晶体管M15将处于有效电平状态的第二电源电压Vh写入至第二下拉节点PD_E，以拉高第二下拉节点PD_E的电位，使得第二下拉节点PD_E的电位处于有效电平状态(高电平状态)。其中，第四子控制端K22输出的处于有效电平状态的信号为高电平信号。

在T4阶段，当第二下拉节点PD_E的电位处于有效电平状态时，第十八晶体管M18和第十九晶体管M19均在第二下拉节点PD_E输出的处于有效电平状态的信号的控制下导通，第一电源U1通过导通的第十八晶体管M18将处于非有效电平状态的第一电源电压Vss写入上拉节点PU，以对上拉节点PU进行降噪，第一电源U1通过导通的第十九晶体管M19将处于非有效电平状态的第一电源电压Vss写入信号输出端OUTPUT，以对信号输出端OUTPUT进行降噪。

在T4阶段，当第四子控制端K22输出的信号由处于有效电平状态的信号(高电平信号)变为处于非有效电平状态的信号(低电平信号)时，第十四晶体管M14关闭，第十四晶体管M14的第一极和第二极断开，由于结电容效应，使得第十四晶体管M14的与第十五晶体管M15的控制极连接的第二极的电荷不会通过第十四晶体管M14的第一极而流失，因此，第十四晶体管M14的第二极的电位保持有效电平状态(高电平状态)，使得第十五晶体管M15在第十四晶体管M14的第二极输出的信号(高电平信号)的控制下持续导通，从而使得第二电源U2输出的处于有效电平状态的第二电源电压Vh能够持续写入至第二下拉节点PD_E，使得第二下拉节点PD_E的电位能够持续地处于有效电平状态(高电平状态)，进而使得第十八晶体管M18和第十九晶体管M19能够持续导通，第一电源U1能够通过导通的第十八晶体管M18和第十九晶体管M19持续对上拉节点PU和信号输出端OUTPUT进行降噪，直至第二子控制端K12输出处于有效电平状态的信号为止，即直至下一个T1阶段到来为止。

换言之，在本实施例中，在输出阶段T3阶段之后，通过第一下拉控制模块11和第二下拉控制模块12，对第一下拉节点PD_O和第二下拉节点PD_E交替进行控制，以使得第一下拉节点PD_O和第二下拉节点PD_E的电位能够交替保持在有效电平状态(高电平状态)，使得第一降噪模块51和第二降噪模块52能够交替对上拉节点PU和信号输出端OUTPUT进行降噪，直到下一个T1阶段到来。从而有效避免上拉节点PU和信号输出端OUTPUT输出的信号出现多输出(Multi)现象。

图6为本发明实施例四提供的一种栅极驱动电路的结构示意图，如图6所示，该栅极驱动电路包括级联的N个移位寄存器，N为正整数，该移位寄存器采用上述实施例二提供的移位寄存器。

在本实施例中，如图6所示，位于第1级的移位寄存器G(1)的信号输入端与帧起始信号输入端STV连接，位于第i级的移位寄存器G(i)的信号输入端INPUT与第i-1级的移位寄存器G(i-1)的信号输出端OUTPUT连接；其中，2≤i≤N，且i为正整数。

位于第1级的移位寄存器G(1)的第一控制端K1与第一外部时序控制电路连接，位于第2级的移位寄存器G(2)的第一控制端K1与第二外部时序控制电路连接，位于第j级的移位寄存器的第一控制端与位于第j-2级的移位寄存器的信号输出端OUTPUT连接；其中，3≤j≤N，且j为正整数。本实施例对于第一外部时序控制电路和第二外部时序控制电路的具体实现形式不作限制，只要其能够向第一控制端K1提供所需的信号即可。

位于第m级的移位寄存器G(m)的复位信号端RESET与位于第m+1级的移位寄存器G(m+1)的信号输出端OUTPUT连接，位于第N级的移位寄存器G(N)的复位信号端RESET与外部复位信号电路连接；其中，1≤m＜N，且m为正整数。本实施例对于外部复位信号电路的具体实现形式不作限制，只要其能够向复位信号端RESET提供所需的信号即可。

位于第q级的移位寄存器G(q)的第二控制端K2与位于第q+1级的移位寄存器G(q+1)的信号输出端OUTPUT连接，位于第N级的移位寄存器G(N)的第二控制端K2与外部复位信号电路连接；其中，1≤q＜N，且q为正整数。

本公开实施例所提供的栅极驱动电路中，每一级移位寄存器的信号输出端OUTPUT均对应连接一条像素电路的栅极扫描线，用于向对应连接的栅极扫描线传输像素单元的开关晶体管所需的栅极驱动信号。如，第1级移位寄存器G(1)的信号输出端OUTPUT与第一行像素单元的栅极扫描线Gate1连接，第2级移位寄存器G(1)的信号输出端OUTPUT与第一行像素单元的栅极扫描线Gate2连接，依此类推。

本实施例所提供的栅极驱动电路为GOA驱动电路，具体地，栅极驱动电路为交流模式的GOA驱动电路。

此外，关于该移位寄存器的描述可参见上述实施例二提供的移位寄存器的描述，此处不再赘述。

图7为本发明实施例五提供的一种栅极驱动电路的结构示意图，如图7所示，该栅极驱动电路包括级联的N个移位寄存器，N为正整数，该移位寄存器采用上述实施例三提供的移位寄存器。

在本实施例中，如图7所示，位于第1级的移位寄存器G(1)的信号输入端INPUT与帧起始信号输入端STV连接，位于第x级的移位寄存器G(x)的信号输入端INPUT与位于第x-1级的移位寄存器G(x-1)的信号输出端OUTPUT连接；其中，2≤x≤N，且x为正整数。

位于第y级的移位寄存器G(y)的第一子控制端K11与位于第2y级移位寄存器G(2y)的信号输出端OUTPUT连接，位于第[N/2]级至第N级的移位寄存器的第一子控制端K11与第三外部时序控制电路连接；其中，1≤y＜[N/2]，且j为正整数。本实施例对于第三外部时序控制电路的具体实现形式不作限制，只要其能够向第一子控制端K1提供所需的信号即可。

位于第z级的移位寄存器G(z)的复位信号端RESET与位于第z+1级的移位寄存器G(z+1)的信号输出端OUTPUT连接，位于第N级的移位寄存器G(N)的复位信号端RESET与外部复位信号电路连接；其中，1≤z＜N，且z为正整数；本实施例对于外部复位信号电路的具体实现形式不作限制，只要其能够向复位信号端RESET提供所需的信号即可。

位于第p级的移位寄存器G(p)的第三子控制端K21与位于第p+1级的移位寄存器G(p+1)的信号输出端OUTPUT连接，位于第N级的移位寄存器G(N)的第三子控制端K21与外部复位信号电路连接；其中，1≤p＜N，且p为正整数。

位于第h级的移位寄存器G(h)第二子控制端K12与位于第2h+1级的移位寄存器G(2h+1)的信号输出端OUTPUT连接，位于第[(N+1)/2]至第N级的移位寄存器的第二子控制端K12与第四外部时序控制电路连接；其中，1≤h＜[(N+1)/2]，且h为正整数。本实施例对于第四外部时序控制电路的具体实现形式不作限制，只要其能够向第二子控制端K12提供所需的信号即可。

位于第1级的移位寄存器G(1)的第四子控制端K22与第五外部时序控制电路连接，位于第2级的移位寄存器G(1)的第四子控制端K22与第五外部时序控制电路连接，位于第g级的移位寄存器G(g)的第四子控制端K22与位于第g-2级的移位寄存器G(g-2)的信号输出端OUTPUT连接；其中，3≤g≤N，且g为正整数。本实施例对于第五外部时序控制电路的具体实现形式不作限制，只要其能够向第四子控制端K22提供所需的信号即可。

本公开实施例所提供的栅极驱动电路中，每一级移位寄存器的信号输出端OUTPUT均对应连接一条像素电路的栅极扫描线，用于向对应连接的栅极扫描线传输像素单元的开关晶体管所需的栅极驱动信号。如，第1级移位寄存器G(1)的信号输出端OUTPUT与第一行像素单元的栅极扫描线Gate1连接，第2级移位寄存器G(1)的信号输出端OUTPUT与第一行像素单元的栅极扫描线Gate2连接，依此类推。

本实施例所提供的栅极驱动电路为GOA驱动电路，具体地，栅极驱动电路为直流模式的GOA驱动电路。

此外，关于该移位寄存器的描述可参见上述实施例三提供的移位寄存器的描述，此处不再赘述。

此外，本发明实施例六还提供一种显示装置，该显示装置包括上述实施例四提供的栅极驱动电路或者上述实施例五提供的栅极驱动电路。

关于该栅极驱动电路的描述可参见上述实施例四或实施例五的描述，此处不再赘述。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (14)

1.一种移位寄存器，其特征在于，包括：

至少一个下拉控制模块，每个所述下拉控制模块与对应的第一控制端、对应的第二控制端、对应的下拉节点、对应的第一电源和对应的第二电源连接，用于响应于对应的所述第一控制端输出处于有效电平状态的第一控制信号的控制，将对应的所述第一电源输出的处于非有效电平状态的第一电源电压写入对应的所述下拉节点；响应于对应的所述第二控制端输出的处于有效电平状态的第二控制信号的控制，将对应的所述第二电源输出的处于有效电平状态的第二电源电压写入对应的所述下拉节点，并使对应的所述第二电源输出的处于有效电平状态的第二电源电压持续写入对应的所述下拉节点，直至对应的所述第一控制端输出处于有效电平状态的所述第一控制信号；

输入模块，其与信号输入端和上拉节点连接，用于响应于信号输入端输出的处于有效电平状态的输入信号的控制，对所述上拉节点进行充电；

上拉模块，其与所述上拉节点、时钟信号端和信号输出端连接，用于响应于所述上拉节点输出的处于有效电平状态的信号的控制，将所述时钟信号端输出的时钟信号传输至所述信号输出端；

复位模块，其与复位信号端、所述第一电源、所述上拉节点和所述信号输出端连接，用于响应于所述复位信号端输出的处于有效电平状态的复位信号的控制，将所述第一电源输出的处于非有效电平状态的第一电源电压写入所述上拉节点和所述信号输出端，以对所述上拉节点和所述信号输出端进行复位；

与所述下拉控制模块一一对应的降噪模块，每个所述降噪模块与所述上拉节点、所述信号输出端、对应的所述下拉节点和对应的所述第一电源连接，用于响应于对应的所述下拉节点持续输出的处于有效电平状态的第二电源电压的控制，持续对所述上拉节点和所述信号输出端进行降噪，直至对应的所述下拉控制模块所对应的第一控制端输出处于有效电平状态的所述第一控制信号。

2.根据权利要求1所述的移位寄存器，其特征在于，所述下拉控制模块的数量为1个。

3.根据权利要求2所述的移位寄存器，其特征在于，所述下拉控制模块包括第一晶体管、第二晶体管和第三晶体管；

所述第一晶体管的第一极连接至所述下拉节点，所述第一晶体管的第二极与所述第一电源连接，所述第一晶体管的控制极与所述第一控制端连接；

所述第二晶体管的第一极与所述第二控制端连接，所述第二晶体管的控制极与所述第二控制端连接，所述第二晶体管的第二极与所述第三晶体管的控制极连接；

所述第三晶体管的第一极与所述第二电源连接，所述第三晶体管的第二极连接至所述下拉节点。

4.根据权利要求2所述的移位寄存器，其特征在于，所述降噪模块包括第四晶体管和第五晶体管；

所述第四晶体管的第一极连接至所述上拉节点，所述第四晶体管的第二极与所述第一电源连接，所述第四晶体管的控制极连接至所述下拉节点；

所述第五晶体管的第一极与所述信号输出端连接，所述第五晶体管的第二极与所述第一电源连接，所述第五晶体管的控制极连接至所述下拉节点。

5.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块包括第六晶体管，所述第六晶体管的第一极与所述信号输入端连接，所述第六晶体管的第二极连接至所述上拉节点，所述第六晶体管的控制极与所述信号输入端连接。

6.根据权利要求1所述的移位寄存器，其特征在于，所述上拉模块包括第七晶体管和电容；

所述第七晶体管的第一极与所述时钟信号端连接，所述第七晶体管的第二极与所述信号输出端连接，所述第七晶体管的控制极连接至所述上拉节点；

所述电容的第一端连接至所述上拉节点，所述电容的第二端与所述信号输出端连接。

7.根据权利要求1所述的移位寄存器，其特征在于，所述复位模块包括第八晶体管和第九晶体管；

所述第八晶体管的第一极连接至所述上拉节点，所述第八晶体管的第二极与所述第一电源连接，所述第八晶体管的控制极与所述复位信号端连接；

所述第九晶体管的第一极与所述信号输出端连接，所述第九晶体管的第二极与所述第一电源连接，所述第九晶体管的控制极与所述复位信号端连接。

8.根据权利要求1所述的移位寄存器，其特征在于，所述下拉控制模块的数量为2个，该2个所述下拉控制模块包括第一下拉控制模块和第二下拉控制模块，所述第一下拉控制模块对应的所述下拉节点为第一下拉节点，所述第二下拉控制模块对应的所述下拉节点为第二下拉节点，所述第一下拉控制模块对应的所述第一控制端为第一子控制端，所述第二下拉控制模块对应的所述第一控制端为第二子控制端，所述第一下拉控制模块对应的所述第二控制端为第三子控制端，所述第二下拉控制模块对应的所述第二控制端为第四子控制端。

9.根据权利要求8所述的移位寄存器，其特征在于，所述第一下拉控制模块包括第十晶体管、第十一晶体管和第十二晶体管，所述第二下拉控制模块包括第十三晶体管、第十四晶体管和第十五晶体管；

所述第十晶体管的第一极连接至所述第一下拉节点，所述第十晶体管的第二极与所述第一电源连接，所述第十晶体管的控制极与所述第一子控制端连接；

所述第十一晶体管的第一极与所述第三子控制端连接，所述第十一晶体管的控制极与所述第三子控制端连接，所述第十一晶体管的第二极与所述第十二晶体管的控制极连接；

所述第十二晶体管的第一极与所述第二电源连接，所述第十二晶体管的第二极连接至所述第一下拉节点；

所述第十三晶体管的第一极连接至所述第二下拉节点，所述第十三晶体管的第二极与所述第一电源连接，所述第十三晶体管的控制极与所述第二子控制端连接；

所述第十四晶体管的第一极与所述第四子控制端连接，所述第十四晶体管的控制极与所述第四子控制端连接，所述第十四晶体管的第二极与所述第十五晶体管的控制极连接；

所述第十五晶体管的第一极与所述第二电源连接，所述第十五晶体管的第二极连接至所述第二下拉节点。

10.根据权利要求8所述的移位寄存器，其特征在于，与所述第一下拉控制模块对应的降噪模块为第一降噪模块，与所述第二下拉控制模块对应的降噪模块为第二降噪模块；

所述第一降噪模块包括第十六晶体管和第十七晶体管；所述第十六晶体管的第一极连接至所述上拉节点，所述第十六晶体管的第二极与所述第一电源连接，所述第十六晶体管的控制极连接至所述第一下拉节点；所述第十七晶体管的第一极与所述信号输出端连接，所述第十七晶体管的第二极与所述第一电源连接，所述第十七晶体管的控制极连接至所述第一下拉节点；

所述第二降噪模块包括第十八晶体管和第十九晶体管；所述第十八晶体管的第一极连接至所述上拉节点，所述第十八晶体管的第二极与所述第一电源连接，所述第十八晶体管的控制极连接至所述第二下拉节点；所述第十九晶体管的第一极与所述信号输出端连接，所述第十九晶体管的第二极与所述第一电源连接，所述第十九晶体管的控制极连接至所述第二下拉节点。

11.一种栅极驱动电路，其特征在于，包括级联的N个移位寄存器，所述移位寄存器采用上述权利要求1至10中任一项所述的移位寄存器，其中，N为正整数。

12.根据权利要求11所述的栅极驱动电路，其特征在于，所述移位寄存器采用上述权利要求2至7中任一项所述的移位寄存器；

位于第1级的移位寄存器的信号输入端与帧起始信号输入端连接，位于第i级的移位寄存器的信号输入端与位于第i-1级的移位寄存器的信号输出端连接；其中，2≤i≤N，且i为正整数；

位于第1级的移位寄存器的第一控制端与第一外部时序控制电路连接，位于第2级的移位寄存器的第一控制端与第二外部时序控制电路连接，位于第j级的移位寄存器的第一控制端与位于第j-2级的移位寄存器的信号输出端连接；其中，3≤j≤N，且j为正整数；

位于第m级的移位寄存器的复位信号端与位于第m+1级的移位寄存器的信号输出端连接，位于第N级的移位寄存器的复位信号端与外部复位信号电路连接；其中，1≤m＜N，且m为正整数；

位于第q级的移位寄存器的第二控制端与位于第q+1级的移位寄存器的信号输出端连接，位于第N级的移位寄存器的第二控制端与外部复位信号电路连接；其中，1≤q＜N，且q为正整数。

13.根据权利要求11所述的栅极驱动电路，其特征在于，所述移位寄存器采用上述权利要求8至10中任一项所述的移位寄存器；

位于第1级的移位寄存器的信号输入端与帧起始信号输入端连接，位于第x级的移位寄存器的信号输入端与位于第x-1级的移位寄存器的信号输出端连接；其中，2≤x≤N，且x为正整数；

位于第y级的移位寄存器的第一子控制端与位于第2y级移位寄存器的信号输出端连接，位于第[N/2]级至第N级的移位寄存器的第一子控制端与第三外部时序控制电路连接；其中，1≤y＜[N/2]，且j为正整数；

位于第z级的移位寄存器的复位信号端与位于第z+1级的移位寄存器的信号输出端连接，位于第N级的移位寄存器的复位信号端与外部复位信号电路连接；其中，1≤z＜N，且z为正整数；

位于第p级的移位寄存器的第三子控制端与位于第p+1级的移位寄存器的信号输出端连接，位于第N级的移位寄存器的第三子控制端与外部复位信号电路连接；其中，1≤p＜N，且p为正整数；

位于第h级的移位寄存器第二子控制端与位于第2h+1级的移位寄存器的信号输出端连接，位于第[(N+1)/2]至第N级的移位寄存器的第二子控制端与第四外部时序控制电路连接；其中，1≤h＜[(N+1)/2]，且h为正整数；

位于第1级的移位寄存器的第四子控制端与第五外部时序控制电路连接，位于第2级的移位寄存器的第四子控制端与第五外部时序控制电路连接，位于第g级的移位寄存器的第四子控制端与位于第g-2级的移位寄存器的信号输出端连接；其中，3≤g≤N，且g为正整数。

14.一种显示装置，其特征在于，包括上述权利要求11至13中任一项所述的栅极驱动电路。

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