JP5193423B2 - 表示装置 - Google Patents

Description

本発明は、アクティブマトリックス型の表示装置に関するが、特にデジタル信号をアナログ信号に変換する回路を内蔵した表示装置に好適なものである。

画素部にスイッチング素子を備えた、ＴＦＴ（Thin Film Transistor）方式の液晶表示装置は、パソコン等の表示装置として広く使用されている。また、ＴＦＴ方式の表示装置は、携帯電話機等の携帯用端末装置の表示装置にも利用されている。携帯用端末装置に用いられる表示装置は、従来から用いられてきた液晶表示装置に比べて、さらに小型で、低消費電力な性能を要求されている。また、小型ながらより高精細な表示装置が要求されるようになってきている。

小型化に伴う問題点として、表示装置の駆動回路を実装するスペースが減少することが挙げられる。また、高精細化に伴う問題点として、画素数の増加による駆動回路の規模増大が挙げられる。

一般に表示装置の外観は、表示領域に比較して周辺部が狭いのもの（狭額縁）が好まれる。しかしながら、表示領域の周辺部は、駆動回路が実装される実装領域として用いられる。よって狭額縁化のため、駆動回路はより小型化が要求され、その実装面積は狭く制限される。さらに、より高精細な表示装置の開発にあたっては、画素数が増加するにもかかわらず実装面積の増加は抑えられることになる。また、高精細化においては、駆動回路からの出力数が増加することに伴い、接続端子ピッチがより狭くなり、接続信頼性が低下する問題や、回路規模の増大に伴い製造コストが増加する問題も生じる。

そこで、より小面積で駆動回路を実現し、さらには接続や製造コスト増加による問題も解消するために、画素部のスイッチング素子と同様の製造工程で、同一基板上に駆動回路も製造する、所謂駆動回路内蔵型の表示装置が開発、実用化されている。

しかしながら、駆動回路を構成する回路の中で、デジタル信号をアナログ信号に変換し、階調電圧を出力する回路であるＤＡ変換回路は構造が複雑であり、表示可能な階調数を増やす場合に、表示データのビット数が４ビット、６ビット、８ビットと増加することに伴い、回路規模が増加し、逆に駆動回路を形成する面積が駆動回路内蔵型で増加するといった問題が生じていた。

そこで、小規模な回路規模を保ったままで、階調数を増加させる目的で、画素の面積比率により階調を変化させる表示装置が提案されている。画素の面積比率により階調表示を行う表示装置に関しては、特許文献１に開示されてある。しかしながら、特許文献１に開示された表示装置は駆動回路の動作にまで考慮してあるものではない。

特開２００１−３５６７４３号公報

階調数を増加させる要求とは別に、表示装置は透過開口率を高くすることが要求されている。さらに、駆動回路をより安定させ確実にするとともに、小規模な回路構成とすることも要求されている。

本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、多階調表示可能な小型の表示装置において、最適な駆動回路を実現する技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。

同一基板上に画素部と、画素部に画素電極と、画素電極に映像信号を供給するスイッチング素子と、スイッチング素子に映像信号を供給する映像信号駆動回路と、走査信号を出力する走査信号駆動回路とを設け、
１つの画素部に、階調表示を行うため、面積が異なる画素電極を複数形成する。

画素電極の面積比率により階調表示を行うとともに、映像信号駆動回路からは各画素電極に対して、表示する階調に応じた階調電圧を供給し、走査信号駆動回路は映像信号駆動回路から階調電圧が出力するタイミングに対応して、スイッチング素子をオン状態として、画素電極に階調電圧を供給する。

ＤＡ変換のための回路規模を低減でき、面積比率による階調表示を行う場合に駆動回路のレイアウトにおける省スペース化が図れる。駆動回路から階調電圧を出力し、かつ画素電極の面積比率による階調表示を併用することで、回路規模が低減できる。

表示装置において、マトリクス状に画素部を設け、該画素部には面積が異なる複数の画素電極を設け、画素電極に映像信号を供給するスイッチング素子と、スイッチング素子に映像信号を供給する映像信号線と、スイッチング素子を制御する走査信号を供給する走査信号線と、映像信号線に階調電圧を出力する映像信号駆動回路と、走査信号線に走査信号を出力する走査信号駆動回路とを同一基板上に設ける。

映像信号駆動回路は、１つの画素部に設けられた複数の面積が異なる画素電極に対応して、１走査期間内（以下１Ｈとも表示する）を複数の出力期間（分割期間と呼ぶ）に分割し、画素電極毎に階調電圧を供給する。

映像信号駆動回路には階調電圧選択回路と表示データ保持回路とを形成して、表示データ保持回路からは、各画素電極に対応する表示データが、分割期間毎に順次出力し、階調電圧選択回路は表示データに従い階調電圧を映像信号線に出力する。

走査信号線駆動回路は各分割期間の開始に合わせて、画素電極毎に設けられたスイッチング素子をオン状態とし、各画素電極に階調電圧を供給する。

表示データ保持回路は、各分割期間にｎ階調分の表示データを階調電圧選択回路に出力可能であり、各画素の面積はｎ倍の関係にある。

以下、図面を参照して本発明の実施例を詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

図１は、本発明の実施例の基本構成を示すブロック図である。同図に示すように、表示装置１００は、表示パネル１と、制御回路３とから構成される。

表示パネル１は、透明なガラス、またはプラスチック等の絶縁基板や、半導体基板からなる素子基板２を備えている。素子基板２には、表示領域９が形成されている。表示領域９には、画素部８がマトリクス状に形成されている。表示領域９の周辺には、映像信号線駆動回路２０と、走査信号線駆動回路３０、電源回路６０とが形成されている。

画素部８には複数の画素電極１１−１、１１−２、１１−３が設けられている。画素部８の画素電極１１−１から１１−３は、表示装置が表示する画像の画素を構成するが、本実施例では、画素電極１１−１から１１−３の面積比率の差を用いて階調を表示することが可能であり、１画素部内に面積の異なる複数の画素電極１１−１から１１−３を有している。

映像信号線駆動回路２０からは複数の映像信号線１２が表示領域９に伸びて画素部８と電気的に接続されている。映像信号線１２により映像信号が画素部８に供給される。また、走査信号駆動回路３０からは複数の走査信号線１３が映像信号線１２と交差するように、表示領域９に伸びて画素部８と電気的に接続している。走査信号線１３により画素部８に走査信号が供給される。表示装置１００は走査信号を用いて画素部８に設けられたスイッチング素子１０（図２参照）を制御して、映像信号線１２から画素電極１１−１、１１−２、１１−３に映像信号を書き込む。

表示領域９の周囲には電源回路６０が設けられており、表示パネル１で必要な電源電圧を発生している。電源回路６０は電源電圧線４３で供給される電圧を昇圧して必要な電圧を発生させる昇圧回路６２と、階調表示に用いられる階調電圧を発生する階調電圧生成回路６１とを有している。なお、表示装置１００に備えられる各回路には必要な電源電圧が供給されているが、図をわかり易くするため、各回路に電源電圧を供給する配線については図中省略している。

映像信号駆動回路２０には、制御信号線４１と表示データ線４２とが制御回路３から供給されている。映像信号駆動回路２０は、水平シフトレジスタ２１と、表示データ保持回路２２、階調電圧選択回路２３を有している。

水平シフトレジスタ２１は制御信号の一つであるクロック信号に従い、表示データ保持回路２２が表示データを保持するタイミング信号を出力している。表示データ保持回路２２はタイミング信号に従い表示データ線を介して入力する表示データを保持する。階調電圧選択回路２３は表示データ保持回路２２に保持された表示データに従い階調電圧生成回路６１から供給される階調電圧を選択し、映像信号線１２毎に階調電圧を出力する。

走査信号線回路３０には、垂直シフトレジスタ３１が設けられており、１走査期間（１Ｈ）に走査信号を走査信号線１３に順次出力する。

次に、図２を用いて表示データ保持回路２２と階調電圧選択回路２３について説明する。表示パネル１には外部から端子部３５を介して６ビットの表示データが表示データ線４２−１から４２−６を介して表示データ保持回路２２に入力している。表示データ保持回路２２では、水平シフトレジスタ２１からタイミング信号線４５を介して入力するタイミング信号に従いビットデータ保持回路２４に表示データを保持する。

本実施例では表示データは６ビットの場合を示している。ビットデータ保持回路２４−１は表示データの１ビット目のデータを保持し、ビットデータ保持回路２４−２は２ビット目を保持する。以下６ビット目までビット毎、ビットデータ保持回路２４は表示データを保持する。なお、表示データは６ビットに限るものではなく、階調数に合わせたビット数で同様に実施可能である。

表示データはビットデータ保持回路２４に保持された後、階調電圧選択回路２３に出力される。階調電圧選択回路２３には選択スイッチング素子２５が設けられている。表示データは２ビット毎、選択スイッチング素子２５の制御端子に入力している。また、階調電圧選択回路２３には階調電圧生成回路６１から階調電圧が供給されている。ビットデータ保持回路２４から出力する表示データに従い選択スイッチング素子２５により階調電圧が選択され、映像信号線１２に出力される。

階調電圧選択回路２３から出力する階調電圧は、映像信号線１２、スイッチング素子１０を介して画素電極１１に供給される。画素電極１１は面積が異なる３つの電極で１つの画素部を構成している。画素電極１１−１に対して画素電極１１−２は、同じ電圧が印加された場合に、透過または反射されて表示に寄与する光の強度が４倍になるように形成されている。また、画素電極１１−２に対して画素電極１１−３は、同じ電圧が印加された場合に、透過または反射されて表示に寄与する光の強度が４倍になるように形成されている。

画素部８に設けられた３つのスイッチング素子１０の制御端子には、走査信号線１３が接続されている。３本の走査信号線１３−１、１３−２、１３−３が各画素部８に入力しており、各走査信号線１３は走査信号分割回路３３から出力している。垂直シフトレジスタ３１からは１走査期間（１Ｈ）毎に走査信号出力線３２を介して走査信号が走査信号分割回路３３に出力している。走査信号分割回路３３には、分割演算回路３４が設けられており、分割信号線４４を介して入力する分割信号と走査信号との間で演算を行い、走査信号線１３に分割走査信号を出力する。

図３に分割走査信号のタイミングチャートを示す。分割信号Φ４４−１、Φ４４−２、Φ４４−３は１走査期間（１Ｈ）を３分割するように順次供給されており、表示データ保持回路２４と分割演算回路３４に入力している。分割演算回路３４では、シフトレジスタ出力信号Φ３２と分割信号Φ４４との間で演算を行い、走査信号線１３に分割走査信号Φ１３−１、Φ１３−２、Φ１３−３を出力する。

なお、転送信号Φ４６はビットデータ保持回路２４に供給されており、表示データ保持回路２４内で表示データが転送されるタイミングを示している。また同時に、分割信号Φ４４は表示データ保持回路２４から表示データが階調電圧選択回路２３に出力するタイミングも制御可能である。そのため、分割走査信号Φ１３により画素電極１１が選択されるタイミングと、階調電圧選択回路２３から階調電圧が出力するタイミングとを合わせることが可能となる。

次に、各画素電極１１に供給される階調電圧と画素電極の面積との関係について説明する。まず、図４に画素電極に印加される電圧と液晶の透過率との関係を示す。図４では電圧を印加しない場合に透過率が最大となるノーマリホワイトの場合で、縦軸に各サブピクセルの透過率を示し、最大透過率をＴ１００としている。また横軸には画素電極に印加される階調電圧を示している。

図４において、透過率が最小（Ｔ０）となる階調電圧はＶ３であり、透過率Ｔ１００の３３％となる階調電圧はＶ２、透過率Ｔ１００の６６％となる階調電圧はＶ１、透過率Ｔ１００となる階調電圧はＶ０となっている。

本実施例では、１画素部は有効面積比率が１：４：１６となるような３個のサブピクセルから構成されている。そのため、例えば各画素電極１１に階調電圧Ｖ０を印加した場合に、各サブピクセルから透過または反射して表示に寄与する光の強度の比は、１：４：１６となる。

図２に示すように、階調電圧生成回路６０はラダー抵抗６４により電圧Ｖ０、Ｖ１、Ｖ２、Ｖ３を発生しており、階調電圧生成回路６０から階調電圧選択回路２３に電圧Ｖ０、Ｖ１、Ｖ２、Ｖ３が供給されている。なお、図２においては、電圧Ｖ０とＶ３は端子部３５、電圧供給線４９を介して外部から供給可能としている。

階調電圧選択回路２３には、選択スイッチング素子２５が設けられており、選択スイッチング素子２５により、電圧Ｖ０、Ｖ１、Ｖ２、Ｖ３のうち一つの電圧が選択され映像信号線１２に出力する。選択スイッチング素子２５にはビットデータ保持回路２４から２ビット毎表示データが伝送されている。ビットデータ保持回路２４から伝送される２ビットの表示データの下位ビットが０で上位ビットが０の（０、０）場合に電圧Ｖ３が選択され、下位ビットが１で上位ビットが０の（１、０）で電圧Ｖ２が選択され、下位ビットが０で上位ビットが１の（０、１）で電圧Ｖ１が選択され、下位ビットが１で上位ビットが１の（１、１）で電圧Ｖ０が選択される。

例えば、画素電極１１−１に電圧Ｖ２を書き込む場合は、分割走査信号線１３−１でスイッチング素子１０−１をオン状態として、映像信号線１２と画素電極１１−１とを電気的に接続して、ビットデータ保持回路２４−１と２４−２から表示データ（１、０）を階調電圧選択回路２３に伝送すると、電圧Ｖ２が映像信号線１２に出力されるので、電圧Ｖ２が画素電極１１−１に書き込まれる。

３個のサブピクセルは有効面積比率が１：４：１６となっているため、画素電極１１−１に電圧Ｖ２が書き込まれた場合を階調１とすると、画素電極１１−２に電圧Ｖ２が書き込まれた場合は階調４となり、画素電極１１−２に電圧Ｖ２が書き込まれた場合は階調１６となる。

画素電極１１−１に電圧Ｖ３から電圧Ｖ０までを書き込むことで階調０から階調３まで表示可能で、画素電極１１−１と画素電極１１−２に電圧Ｖ３から電圧Ｖ０までを書き込むことで階調４から階調１５まで表示可能で、画素電極１１−１と１１−２、１１−３に電圧Ｖ３から電圧Ｖ０までを書き込むことで階調１６から階調６３まで表示が可能である。

このように、ｉ番目のサブピクセルとｉ＋１番目サブピクセルの有効面積比率が１：ｎとなっている場合には、表示データをｎ階調分のデータに分割して、ｉ番目のサブピクセルにｎ階調分の電圧を供給し、ｉ＋１番目のサブピクセルにもｎ階調分の電圧を供給することで、面積比率による階調表示を併せて、階調電圧による階調表示が可能となる。

本実施例の構成とすることで、階調電圧選択回路２３は、ｉ番目のサブピクセルとｉ＋１番目のサブピクセルに、表示データの中からｎ階調分の電圧を分割して出力する小規模な回路構成となっている。また、ｉ番目のサブピクセルとｉ＋１番目のサブピクセルに、ｎ階調分の電圧を出力する選択スイッチング素子２５を共用することでも回路規模を抑えることが可能となっている。

次に図５を用いて、表示データ保持回路２２とビットデータ保持回路２４について説明する。表示データ保持回路２２は表示データのビット数分のビットデータ保持回路２４を有している。ビットデータ保持回路２４は、ｉ番目のサブピクセルとｉ＋１番目サブピクセルの有効面積比率が１：ｎとなっている場合には、２^ｋ＝ｎを満たすｋビット毎に１組となって階調電圧選択回路２３に表示データを出力するよう構成されている。

図５では、ビットデータ保持回路２４は２ビット毎に１組となり、３組が縦に並んでいる。各ビットデータ保持回路２４は、第１の転送素子２６−１と第１の保持素子２７−１、第２の転送素子２６−２、第２の保持素子２７−２、第３の転送素子２６−３を備えている。

表示データ保持回路２２では、水平シフトレジスタ２１からタイミング信号線４５を介してタイミング信号が各ビットデータ保持回路２４に伝えられると、第１の転送回路２６−１がオン状態となり、表示データ線４２から表示データの各ビットの値が第１の保持素子２７−１に伝達される。その後、第１の転送素子２６−１がオフ状態となると第１の保持素子２７−１に表示データが保持される。

次に、１行分の表示データが各第１の保持素子２７−１に保持されると、転送信号線４６を介して転送信号が第２の転送素子２６−２に伝達され、第１の保持素子２７−１に保持されたビット毎の表示データが第２の保持素子２７−２に伝送される。

第１の保持素子２７−１と第２の保持素子２７−２とを設けることで、第２の保持素子２７−２から表示データを出力している期間中に、第１の保持素子２７−１に次行の表示データを書き込むことが可能である。ただし、本実施例では１走査期間中に表示データは２ビット毎、３回に分割されて階調電圧選択回路２３に出力される。

図５に示すように、ビットデータ保持回路２４は１ビット毎に保持素子２７を縦に並べて配置しているため、映像信号線１２の延長線上に縦長の形状で配置可能となっている。また、１走査期間中に表示データは２ビット毎、３回に分割されて階調電圧選択回路２３に出力されるため、１、２ビット目のビットデータ保持回路２４の組と、３、４ビット目のビットデータ保持回路２４の組と、５、６ビット目のビットデータ保持回路２４の組とを縦（図５中Ｙ方向）に並べて設け、ビットデータ線２９−１と２９−２とで各ビットデータ保持回路２４の組と階調電圧選択回路２３とを接続している。

ビットデータ線２９−１と２９−２とで、縦方向に並んだ各ビットデータ保持回路２４の組と階調電圧選択回路２３とを接続することで、縦長の形状で配置された各ビットデータ保持回路２４のデータが階調電圧選択回路２３に伝達可能となっている。

次に図６と図７を用いて転送素子２６と保持素子２７と、その動作について説明する。第１の転送素子２６−１は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタの組からなるアナログスイッチで構成されている。表示データ線４２が第１の転送素子２６−１の一方の端子に接続されており、第１の転送素子２６−１の他方の端子は第１の保持素子２７−１の入力端子に接続している。

図７に示すように、水平シフトレジスタからタイミング信号Φ４５が出力すると、図６に示す第１の転送素子２６−１はオン状態となり、表示データ線４２から表示データが第１の保持素子２７−１に伝達される。タイミング信号線４５にはインバータ５１が設けられており、タイミング信号線４５−２にはタイミング信号を反転した信号が出力している。タイミング信号Φ４５が出力すると、タイミング信号線４５−１によりアナログスイッチのｎＭＯＳトランジスタをオン状態とし、タイミング信号線４５−２によりアナログスイッチのｐＭＯＳがオン状態となる。

なお、図７ではタイミング信号Φ４５は任意のｍ番目のタイミング信号線４５への出力を示している。表示装置の水平方向の画素数が１２８０×３＝３８４０個の場合は、３８４０段のタイミング信号Φ４５が出力される。

第１の転送素子２６−１がオン状態で、表示データが第１の保持素子２７−１に入力していると、２個のインバータを直列接続した、第１の保持素子２７−１の出力は、表示データと同じ値となっている。次に、タイミング信号Φ４５の出力が終了すると、第１の転送素子２６−１はオフ状態となる。この時、第１の保持素子２７−１の入力と出力を接続するスイッチング素子２８−１がオン状態となって、第１の保持素子２７−１の入力と出力を接続するので、第１の保持素子２７に入力していた表示データが保持される。

次に転送信号Φ４６が第２の転送素子２６−２に入力すると、１行分の第１の保持素子２７−１に保持された表示データが第２の保持素子２７−２に入力する。その後、転送信号Φ４６の出力を停止して、第２の保持素子２７−２に表示データを保持する。

転送信号Φ４６の出力を停止して、第１の保持素子２７−１と第２の保持素子２７−２との電気的接続を切断した後、１走査期間（１Ｈ）を３分割するように、分割転送信号Φ４８を第３の転送素子２６−３に入力し、ビットデータ保持回路２４から２ビット毎、ビットデータ線２９−１と２９−２とを介して表示データを階調電圧選択回路２３に出力する。

分割転送信号Φ４８−１、Φ４８−２によりビットデータ保持回路２４−１、２４−２から１ビット目と２ビット目の表示データが階調電圧選択回路２３に出力し、分割転送信号Φ４８−３、Φ４８−４によりビットデータ保持回路２４−３、２４−４から３ビット目と４ビット目の表示データが階調電圧選択回路２３に出力し、分割転送信号Φ４８−５、Φ４８−６によりビットデータ保持回路２４−５、２４−６から５ビット目と６ビット目の表示データが階調電圧選択回路２３に出力する。

次に図８に、保持素子２７を１段とした場合の回路構成を示す。図９に図８に示す回路のタイミングチャートを示す。水平シフトレジスタ２１からは、ビットデータ保持回路２４−１、２４−２用のタイミング信号Φ４５−１と、ビットデータ保持回路２４−３、２４−４用のタイミング信号Φ４５−２と、ビットデータ保持回路２４−５、２４−６用のタイミング信号Φ４５−３とが出力している。

なお、タイミング信号Φ４５−１、Φ４５−２、Φ４５−３は表示装置の水平方向の画素数が１２８０×３＝３８４０個の場合は、３８４０段出力することになる。

図９に示すように、タイミング信号Φ４５−１が出力して、第１の転送素子２６−１１と２６−２１とをオン状態として第１の保持素子２７−１０と２７−２０とに表示データを入力し、タイミング信号Φ４５−１の出力を停止することで、第１の保持素子２７−１０と２７−２０とに表示データを保持する。その後、ブランキング期間ＴＢに分割転送信号Φ４８−１、Φ４８−２を出力して、ビットデータ保持回路２４−１、２４−２から１ビット目と２ビット目の表示データを階調電圧選択回路２３に出力する。

次に、分割転送信号Φ４８−１、Φ４８−２の出力を停止し、タイミング信号Φ４５−２を出力して、第１の転送素子２６−３１と２６−４１とをオン状態として第１の保持素子２７−３０と２７−４０とに表示データを入力し、タイミング信号Φ４５−２の出力を停止することで、第１の保持素子２７−３０と２７−４０とに表示データを保持する。その後、ブランキング期間ＴＢに分割転送信号Φ４８−３、Φ４８−４を出力して、ビットデータ保持回路２４−３、２４−４から３ビット目と４ビット目の表示データを階調電圧選択回路２３に出力する。

次に、分割転送信号Φ４８−３、Φ４８−４の出力を停止し、タイミング信号Φ４５−３を出力して、第１の転送素子２６−５１と２６−６１とをオン状態として第１の保持素子２７−５０と２７−６０とに表示データを入力し、タイミング信号Φ４５−３の出力を停止することで、第１の保持素子２７−５０と２７−６０とに表示データを保持する。その後、ブランキング期間ＴＢに分割転送信号Φ４８−５、Φ４８−６を出力して、ビットデータ保持回路２４−５、２４−６から５ビット目と６ビット目の表示データを階調電圧選択回路２３に出力する。

次に１６階調の階調電圧を出力する場合について、図１０を用いて説明する。図１０では、４ビットのデータをもとに１６階調の階調電圧を出力するため、ビットデータ保持回路２４からは４ビットのデータが階調電圧選択回路２３に入力している。

階調電圧選択回路２３の選択スイッチング素子２５は下位２ビット用を１組として、４段縦に並べて形成され、各段の間には上位ビットスイッチング素子５５が設けられている。

上位ビットスイッチング素子５５と階調電圧選択回路２３とを縦に並べることで、映像信号線１２の延長線上の横幅が狭い範囲内に、階調電圧選択回路２３を設けることが可能となっている。

選択スイッチ素子２５−１で、１階調から４階調を選択し、選択スイッチング素子２５−２と上位ビットスイッチング素子５５−１とで、５階調から８階調を選択し、選択スイッチング素子２５−３と上位ビットスイッチング素子５５−２で９階調から１２階調を選択し、選択スイッチング素子２５−４と上位ビットスイッチング素子５５−３で１３階調から１６階調を選択している。

次に、図１１に有効面積比率が１：１６となるような２個のサブピクセルから構成される場合を示す。画素電極１１−１１に階調電圧Ｖ０を印加した場合に対して、画素電極１１−１２に階調電圧Ｖ０を印加した場合では、各サブピクセルから透過または反射して表示に寄与する光の強度の比は、１：１６となる。

図１１に示す表示パネルでは、階調電圧選択回路２３から１６階調が出力し、面積比率により１６階調を表示可能であるため、１６×１６＝２５６階調の表示が可能である。

ビットデータ保持回路２４−１０では、１ビット目と２ビット目の表示データを保持し、ビットデータ保持回路２４−２０では、３ビット目と４ビット目の表示データを保持し、ビットデータ保持回路２４−３０では、５ビット目と６ビット目の表示データを保持し、ビットデータ保持回路２４−４０では、７ビット目と８ビット目の表示データを保持する。

分割信号線４４によって１走査期間は２つに分割され、第１の期間で、ビットデータ保持回路２４−１０と２４−２０から表示データが階調電圧選択回路２３に出力し、同時に走査信号線１３−１にはスイッチング素子１０−１がオン状態となるように走査信号が出力する。

また、第２の期間で、ビットデータ保持回路２４−３０と２４−４０から表示データが階調電圧選択回路２３に出力し、同時に走査信号線１３−２にはスイッチング素子１０−２がオン状態となるように走査信号が出力する。

次に図１２を用いて、ガンマ補正を行う構成について説明する。図１２では階調電圧生成回路６１を複数有しており、２種類以上の階調電圧を出力することが可能である。

階調電圧生成回路６１を複数有することで、画素電極１１−１と１１−２とで、階調電圧選択回路２３に入力する２ビットのデータが同じであっても、異なる階調電圧を供給することが可能である。

すなわち、２ビットのデータが（１、１）と同じ値であっても、ラダー抵抗選択素子６５−１をオン状態とすることで、映像信号線１２には電圧Ｖ０−１を供給し、ラダー抵抗選択素子６５−２をオン状態とすることで、映像信号線１２には電圧Ｖ０−２を供給することが可能である。

例えば、電圧Ｖ０−１とＶ１−１との電圧値の差と、電圧Ｖ０−２と電圧Ｖ１−２との電圧値の差を異ならせることで、高階調側と低階調側とで人間の目で観測する際に階調の変化を均一に近づけることが可能である。

次に、図１３〜図１６を用いて画素部にメモリ回路を設ける場合の構成について説明する。

図１３に示す表示パネルでは、２値信号ラダー抵抗を有しており、ビットデータ保持回路２４に保持された２ビットの組の内、上位ビットが１の場合にハイレベルの電圧Ｖ０−３を出力し、上位ビットが０の場合にロウレベルの電圧Ｖ３−３（０Ｖ）を出力する。

画素部８には画素メモリ素子１９を有しており、静止画を長時間表示する場合に、画素メモリ素子１９を介して表示を行う。

次に、図１４に本発明の単位画素メモリの回路構成を示す。図中前述したように、符号１０はスイッチング素子で１１は画素電極である。画素電極に対向配置された対向電極１２には、信号電圧のハイレベルとロウレベルを周期的に繰り返すクロックパルスΦｃｏｍが印加されている。

スイッチング素子１０は走査信号線１３の走査信号によりオン・オフが制御される。図１４ではスイッチング素子１０をｎ型トランジスタで示したので、走査信号がハイレベルで導通状態となり、ロウレベルで高抵抗状態となる。スイッチング素子１０がオン状態となると映像信号線１２を介して伝送された映像信号がノードＮ１に伝達される。

図１４では、スイッチング素子１０から画素電極１１に映像信号が伝達される経路が２つあり、一つはノードＮ１を経てＣＭＯＳトランジスタで構成されるインバータ回路１６に入力し、ノードＮ２、アナログスイッチ１７を介してノードＮ３、画素電極１１に接続する。他方はノードＮ１からアナログスイッチ１８を介してノードＮ３、画素電極１１に接続している。

ＣＭＯＳトランジスタで構成されるインバータ回路１６には電源としてハイレベル電圧ＶＨとロウレベル電圧ＶＬが入力している。インバータ回路１６は入力信号と逆極性の電圧を出力するが、例えばノードＮ１にロウレベルの信号が入力した場合、ノードＮ２にはハイレベル電圧ＶＨが供給されることになる。

ノードＮ２とノードＮ３の間には制御パルスΦＳＬＣ１、ΦＳＬＣ２によりオン・オフが制御されるアナログスイッチ１７が設けられ、ノードＮ３とノードＮ１との間には、同じく制御パルスΦＳＬＣ１、ΦＳＬＣ２によりオン・オフが制御されるアナログスイッチ１８が設けられている。

アナログスイッチ１７はｎ型トランジスタとｐ型トランジスタとで構成され、アナログスイッチ１８はｎ型トランジスタとｐ型トランジスタとで構成され、制御パルスΦＳＬＣ１、ΦＳＬＣ２によりオン状態となった場合には、低抵抗となり双方向に信号を伝達可能である。アナログスイッチ１８を例にとると、オン状態の場合には、ノードＮ１とノードＮ３の電圧によって、ノードＮ１からノードＮ３に信号が伝達することもノードＮ３からノードＮ１に信号が伝達することも可能である。

各画素の白表示、黒表示は、画素電極１１に接続したノードＮ３の電圧が、対向電極１２に印加されたクロックパルスΦｃｏｍの電圧と同じであるか逆であるかにより決まる。ノーマリブラックモードの場合は、ノードＮ３の電圧が図１５に示すクロックパルスΦｃｏｍと同じならば黒表示、ノードＮ３の電圧がクロックパルスΦｃｏｍと逆極性であるならば白表示となる。

なお、ノーマリホワイトモードの場合では逆になるが、本実施例ではノーマリブラックモードを前提に説明する。また、本実施例では、対向電極１２には１画面（１フレーム）毎に極性が反転するクロックパルスを印加する所謂コモン交流化方式を例に説明するが、対向電極１２に一定の電圧が印加される場合でも同様に適用可能である。

以下、図１４に示す回路のメモリ駆動時の動作を図１５に示すタイミングチャートを用いて説明する。まず、図１５に示す時刻ｔ３以前ではノードＮ３−１、Ｎ３−２、Ｎ３−３の電圧がロウレベルで、クロックパルスΦｃｏｍがハイレベルの場合は、画素電極１１−１、１１−２、１１−３の電圧がロウレベルで対向電極１２の電圧がハイレベルであり、画素電極１１と対向電極１２とが逆極性なので、白表示となる。

時刻ｔ３でパルスΦＳＬＣ１がロウレベルからハイレベルに変化し、パルスΦＳＬＣ２がハイレベルからロウレベルに変化すると、図１４の各ノードＮ２とノードＮ３の間のアナログスイッチ１７−１、１７−２、１７−３がオフ状態になり、ノードＮ３とノードＮ１間のアナログスイッチ１８−１、１８−２、１８−３がオン状態になる。画素電極１１と対向電極１２との間の液晶容量をノードＮ１の容量より十分大きく設計することは可能で、その場合は時刻ｔ３のタイミングで、ノードＮ１の電位はノードＮ３と同様のロウレベルに変わる。この時ノードＮ２はロウレベルからハイレベルに変わる。

時刻ｔ４でパルスΦＳＬＣ１がハイレベルからロウレベルに変化し、パルスΦＳＬＣ２がハイレベルからロウレベルに変化すると、図１４に示すノードＮ２とノードＮ３間のアナログスイッチ１７−１、１７−２、１７−３がオン状態になり、ノードＮ３とノードＮ１との間に設けられたアナログスイッチ１８−１、１８−２、１８−３がオフ状態になる。インバータ１６を介してノードＮ３はノードＮ２同様にハイレベルになる。

時刻ｔ４以前でパルスΦｃｏｍはハイレベルからロウレベルに変わっているので、前述したように、ノードＮ３の電位はパルスΦｃｏｍと逆極性の電位となり、白表示が継続される。

時刻ｔ５で、走査信号線１３−１の走査信号ΦＧ−１がロウレベルからハイレベルに変わりスイッチング素子１０−１がオン状態になる。この時の２値信号により映像信号線１２がハイレベル（パルスΦｃｏｍと同極性で黒表示）であったとする。ノードＮ１−１はロウレベルからハイレベルに変化する。インバータ１６−１の出力はロウレベルになるので、ノードＮ２−１とノードＮ３−１はロウレベルになる。この時パルスΦｃｏｍはロウレベルなので、液晶容量にかかる電界は０Ｖになり黒表示に変化する。

時刻ｔ７でパルスΦＳＬＣ１がロウレベルからハイレベルに変化し、パルスΦＳＬＣ２がハイレベルからロウレベルに変化すると、ノードＮ２−１とノードＮ３−１間のアナログスイッチ１７−１がオフ状態になり、ノードＮ３−１とノードＮ１−１との間のアナログスイッチ１８−１がオン状態になる。時刻ｔ７のタイミングでノードＮ１−１の電位はノードＮ３−１と同様のロウレベルに変わる。この時ノードＮ２−１はロウレベルからハイレベルにかわる。

時刻ｔ８でパルスΦＳＬＣ１がハイレベルからロウレベルに変化し、パルスΦＳＬＣ２がロウレベルからハイレベルに変化すると、ノードＮ２−１とノードＮ３−１との間のアナログスイッチ１７−１がオン状態になり、ノードＮ３−１とノードＮ１−１との間のアナログスイッチ１８−１がオフ状態になる。インバータ１６−１を介してノードＮ３−１はノードＮ２−１同様ハイレベルになる。

時刻ｔ８以前でパルスΦｃｏｍはロウレベルからハイレベルに変わっているので、前述したように、ノードＮ３−１の電位はパルスΦｃｏｍの電位と同極性の電位であるから、黒表示が継続されかつ液晶駆動のための電圧反転方式も利用可能になった。

時刻ｔ９でパルスΦＳＬＣ１がロウレベルからハイレベルに変化し、パルスΦＳＬＣ２がロウレベルからハイレベルに変化すると、ノードＮ２−１とノードＮ３−１間のアナログスイッチ１７−１がＯＦＦ状態となり、ノードＮ３−１とノードＮ１−１との間のアナログスイッチ１８−１がＯＮ状態となる。時刻ｔ９のタイミングでノードＮ１−１の電位はノードＮ３−１と同様のハイレベルに変わる。この時ノードＮ２−１はハイレベルからロウレベルに変わる。

時刻ｔ１０でパルスΦＳＬＣ１がハイレベルからロウレベルに変化し、パルスΦＳＬＣ２がロウレベルからハイレベルに変化すると、ノードＮ２−１とノードＮ３−１との間のアナログスイッチ１７−１がＯＮ状態となり、ノードＮ３−１とノードＮ１−１との間のアナログスイッチ１８−１がＯＦＦ状態となる。またインバータ１６−１を介してノードＮ３−１はノードＮ２−１同様にロウレベルになる。

時刻ｔ１０以前では、パルスΦｃｏｍはハイレベルからロウレベルに変わるので、前述の結果ノードＮ３−１の電位はパルスΦｃｏｍと同極性の電位であるから、黒表示が継続され、かつ交流化駆動も行うことができた。

以降、新たに信号が書き換えられなければ、上記各状態の変化が繰り返され、交流化駆動も行いながら、メモリ状態を維持、表示も可能である。また、同様に画素電極１１−２、１１−３に設けられた画素メモリ素子１９を用いて表示が可能である。

なお、画素電極１１−１、１１−２、１１−３により構成されるサブピクセルの有効面積比率は１：４：１６となっているので、擬似的に階調表示も可能である。

図１６に階調電圧選択回路２３で電圧Ｖ０からＶ３を選択出力して階調電圧表示する場合のタイミングチャートを示す。階調電圧表示の場合には、メモリ動作用の電源であるハイレベル電圧ＶＨとロウレベル電圧ＶＬは同電位にしておく。これはインバータ１６のゲート電圧であるノードＮ１がどのような電圧になっても、インバータ１６に貫通電流が流れないようにするためである。ハイレベル電圧ＶＨとロウレベル電圧ＶＬとが同電位であれば、電圧は任意であるが、本実施例ではロウレベルに固定している。

制御パルスΦＳＬＣ１はハイレベル、ΦＳＬＣ２はロウレベルに固定する。すなわち、ノードＮ２とノードＮ３の間は遮断し、ノードＮ１とノードＮ３の間は接続状態とする。図１６の時刻ｔ１で走査信号ΦＧ−１がロウレベルからハイレベルに変化すると、画素トランジスタであるスイッチング素子１０−１がオン状態となり、ノードＮ１−１とノードＮ３−１は映像信号線１２を介して階調電圧生成回路６１で生成された階調電圧が供給される。これにより、通常の表示動作同様に画素電極１１−１に階調電圧を供給可能である。

図１３の構成によれば、２値データを画素メモリに保持し、映像信号線１２により書き換えることなく、交流化駆動することが可能である。また、画素メモリに必要なレイアウト面積も小さく抑えることができ、多ビットの画素メモリでありながら高開口率を得ることができる。

本発明の実施例の表示装置を示す概略ブロック図である。 本発明の実施例の表示パネルを示す概略ブロック図である。 本発明の実施例の動作を示すタイミングチャートである。 本発明の実施例の印加電圧と透過率との関係を示す関係図である。 本発明の実施例の表示パネルを示す概略ブロック図である。 本発明の実施例の表示パネルを示す概略ブロック図である。 本発明の実施例の動作を示すタイミングチャートである。 本発明の実施例の表示パネルを示す概略ブロック図である。 本発明の実施例の動作を示すタイミングチャートである。 本発明の実施例の表示パネルを示す概略ブロック図である。 本発明の実施例の表示パネルを示す概略ブロック図である。 本発明の実施例の表示パネルを示す概略ブロック図である。 本発明の実施例の表示パネルを示す概略ブロック図である。 本発明の実施例の表示パネルを示す概略ブロック図である。 本発明の実施例の動作を示すタイミングチャートである。 本発明の実施例の動作を示すタイミングチャートである。

符号の説明

１…表示パネル、２…素子基板、３…制御回路、８…画素部、９…表示領域、１０…スイッチング素子（薄膜トランジスタ）、１１…画素電極、１２…映像信号線、１３…走査信号線、１６…インバータ、１７…アナログスイッチ、１８…アナログスイッチ、２０…映像信号線駆動回路、２１…水平シフトレジスタ、２２…表示データ保持回路、２３…階調電圧選択回路、２４…ビットデータ保持回路、２５…選択スイッチング素子、２６…転送素子、２７…保持素子、２８…スイッチング素子、２９…ビットデータ線、３０…走査信号線駆動回路、３１…垂直シフトレジスタ、３２…走査信号出力線、３３…走査信号分割回路、３４…分割演算回路、３５…端子部、４１…制御信号線、４２…表示データ線、４３…電源電圧線、４４…分割信号線、４５…タイミング信号線、４８…分割転送信号線、４９…電圧供給線、５１…インバータ、５５…上位ビットスイッチング素子、６０…電源回路、６１…階調電圧生成回路、６２…昇圧回路、６４…ラダー抵抗、６５…ラダー抵抗選択スイッチング素子、６７…２値信号用ラダー抵抗、６８…２値信号選択スイッチ、１００…表示装置。

Claims (4)

1. 第１の基板と、
   前記第１の基板に設けられた複数の画素電極と、
   該画素電極に対向して配置された対向電極と、
   前記画素電極に映像信号を供給するスイッチング素子と、
   前記スイッチング素子に映像信号を供給する映像信号線と、
   前記映像信号線に映像信号を出力する階調電圧回路と、
   前記スイッチング素子を制御する走査信号を供給する走査信号線とを有し、
   前記画素電極は第１の画素電極と、該第１の画素電極と面積が異なる第２の画素電極からなり、
   前記階調電圧回路は、第１の画素電極に供給される映像信号に対応する１ビット目と２ビット目の表示データを保持する第１の保持回路と、
   第２の画素電極に供給される映像信号に対応する３ビット目と４ビット目の表示データを保持する第２の保持回路と、
   ２の２乗個の階調電圧を出力する階調電圧生成回路と、
   第１の期間に上記第１の保持回路から出力する２ビットの表示データに従って上記階調電圧生成回路から出力した階調電圧のうちの一つの階調電圧を選択し、第２の期間に上記第２の保持回路から出力する２ビットの表示データに従って上記階調電圧生成回路から出力した階調電圧のうちの一つの階調電圧を選択する階調電圧選択回路と、を有し、
   前記階調電圧選択回路は、前記第１の保持回路および前記第２の保持回路に電気的に接続されるビットデータ線に電気的に接続し、前記第１の保持回路からの表示データに従って選択した階調電圧と、前記第２の保持回路からの表示データに従って選択した階調電圧とを同じ映像信号線に出力する、
   ことを特徴とする表示装置。
2. 第１の基板と、
   前記第１の基板に設けられた複数の画素電極と、
   該画素電極に対向して配置された対向電極と、
   前記画素電極に映像信号を供給するスイッチング素子と、
   前記スイッチング素子に映像信号を供給する映像信号線と、
   前記映像信号線に映像信号を出力する階調電圧回路と、
   前記スイッチング素子を制御する走査信号を供給する走査信号線とを有し、
   前記画素電極は第１の画素電極と、該第１の画素電極と面積が異なる第２の画素電極からなり、
   前記階調電圧回路は、第１の画素電極に供給される映像信号に対応するｎビットの表示データを保持する第１の保持回路と、
   第２の画素電極に供給される映像信号に対応するｎビットの表示データを保持する第２の保持回路と、
   ２のｎ乗個の階調電圧を出力する階調電圧生成回路と、
   第１の期間に、前記第１の保持回路のデータに従って上記階調電圧生成回路から出力した階調電圧のうちの一つの階調電圧を選択し階調電圧を生成する階調電圧生成回路を有し、
   前記階調電圧生成回路は第２の期間に第２の保持データ従って上記階調電圧生成回路から出力した階調電圧のうちの一つの階調電圧を選択し階調電圧を生成し、
   前記階調電圧選択回路は、前記第１の保持回路および前記第２の保持回路に電気的に接続されるビットデータ線に電気的に接続し、前記第１の保持回路からの表示データに従って選択した階調電圧と、前記第２の保持回路からの表示データに従って選択した階調電圧とを同じ映像信号線に出力する、
   ことを特徴とする表示装置。
3. 第１の基板と、
   前記第１の基板にマトリクス状に設けられた複数の画素部と、
   該画素部に設けられた第１の画素電極と、
   前記第１の画素電極の２のｎ乗倍の光透過面積を有する第２の画素電極と、
   前記画素部に映像信号を供給する映像信号線と、
   前記映像信号線に映像信号を出力する階調電圧出力回路とを有し、
   前記階調電圧出力回路は、
   第１の画素電極に供給される映像信号に対応するｎビットの表示データを保持する第１の保持回路と、
   第２の画素電極に供給される映像信号に対応するｎビットの表示データを保持する第２の保持回路と、
   ２のｎ乗個の階調電圧を出力する階調電圧生成回路と、
   第１の期間に上記第１の保持回路から出力するｎビットの表示データに従って上記階調電圧生成回路から出力した階調電圧のうちの一つの階調電圧を前記第１の画素電極に供給し、第２の期間に上記第２の保持回路から出力するｎビットの表示データに従って上記階調電圧生成回路から出力した階調電圧のうちの一つの階調電圧を前記第２の画素電極に供給する階調電圧選択回路と、を有し、
   前記階調電圧選択回路は、前記第１の保持回路および前記第２の保持回路に電気的に接続されるビットデータ線に電気的に接続し、前記第１の保持回路からの表示データに従って選択した階調電圧と、前記第２の保持回路からの表示データに従って選択した階調電圧とを同じ映像信号線に出力する、
   ことを特徴とする表示装置。
4. 上記表示装置は、分割信号線をさらに有し、
   前記第１の保持回路および前記第２の保持回路は、前記分割信号線の分割信号に従い順に表示データを出力し、
   前記第１の画素電極に映像信号を供給するスイッチング素子を制御する走査信号線および前記第２の画素電極に映像信号を供給するスイッチング素子を制御する走査信号線は、前記分割信号線の分割信号に従い順に前記走査信号を供給する、
   ことを特徴とする請求項１に記載の表示装置。
   

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