JPH11317659A - プログラム可能論理装置 - Google Patents
プログラム可能論理装置Info
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- JPH11317659A JPH11317659A JP11062374A JP6237499A JPH11317659A JP H11317659 A JPH11317659 A JP H11317659A JP 11062374 A JP11062374 A JP 11062374A JP 6237499 A JP6237499 A JP 6237499A JP H11317659 A JPH11317659 A JP H11317659A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
Abstract
(57)【要約】
【課題】 プログラミングすることによりユーザが容易
に所望の論理機能を実現することの可能な集積回路チッ
プ上に形成したプログラム可能論理装置を提供する。 【解決手段】 各々が入力リード（ｉｎ）と出力リード
（ｏｕｔ）とを具備する複数個の論理要素（ＬＥ）が設
けられており、各論理要素を所望の形態とさせることに
より所望の論理機能を実現させる。論理要素間を接続さ
せる一群の相互接続線（Ｌ）が設けられると共に複数個
の入力／出力ポート（Ｉ／Ｏ）が設けられている。一群
の相互接続線を互いに接続させ、一群の相互接続線を選
択した論理要素の入力リード又は出力リードへ接続さ
せ、且つ一群の相互接続線を入力／出力ポートへプログ
ラミングによって選択的に接続させるためのプログラミ
ング可能接続手段が設けられている。
に所望の論理機能を実現することの可能な集積回路チッ
プ上に形成したプログラム可能論理装置を提供する。 【解決手段】 各々が入力リード（ｉｎ）と出力リード
（ｏｕｔ）とを具備する複数個の論理要素（ＬＥ）が設
けられており、各論理要素を所望の形態とさせることに
より所望の論理機能を実現させる。論理要素間を接続さ
せる一群の相互接続線（Ｌ）が設けられると共に複数個
の入力／出力ポート（Ｉ／Ｏ）が設けられている。一群
の相互接続線を互いに接続させ、一群の相互接続線を選
択した論理要素の入力リード又は出力リードへ接続さ
せ、且つ一群の相互接続線を入力／出力ポートへプログ
ラミングによって選択的に接続させるためのプログラミ
ング可能接続手段が設けられている。
Description
【０００１】
【産業上の利用分野】本発明はプログラム可能（プログ
ラマブル）論理アレイに関するものであり、更に詳細に
は、単一の集積回路チップ上に形成した単一チッププロ
グラム可能論理装置に関するものである。
ラマブル）論理アレイに関するものであり、更に詳細に
は、単一の集積回路チップ上に形成した単一チッププロ
グラム可能論理装置に関するものである。
【０００２】
【従来の技術】従来ゲートアレイは公知である。典型的
に、ゲートアレイは、所望の論理機能を得るために多数
の態様の内のいずれか一つで基本アレイ内の複数個の活
性デバイスを相互接続させることによって製造される。
ゲートアレイが一層複雑化すると、基本アレイ内の活性
デバイスに与えられた相互接続から得られるべき論理機
能のシミュレーションは一層困難なものとなり、且つ、
通常、コンピュータプログラムを使用して実施される。
次いで、従来公知のタイプのＣＡＤプログラムを使用し
て、最終的なゲートアレイを構成するための基本アレイ
内の活性デバイスに対しての実際の相互接続のレイアウ
トを決定する。この様な構成を設計するプロセスは複雑
であり、且つ論理シミュレーション及び検証プログラム
及び半導体装置レイアウトプログラム等を使用すること
が必要であり、かなりコスト高となる場合がある。従っ
て、基本アレイから所望の論理機能を得ることを容易化
させる技術を開発することが所望されていた。
に、ゲートアレイは、所望の論理機能を得るために多数
の態様の内のいずれか一つで基本アレイ内の複数個の活
性デバイスを相互接続させることによって製造される。
ゲートアレイが一層複雑化すると、基本アレイ内の活性
デバイスに与えられた相互接続から得られるべき論理機
能のシミュレーションは一層困難なものとなり、且つ、
通常、コンピュータプログラムを使用して実施される。
次いで、従来公知のタイプのＣＡＤプログラムを使用し
て、最終的なゲートアレイを構成するための基本アレイ
内の活性デバイスに対しての実際の相互接続のレイアウ
トを決定する。この様な構成を設計するプロセスは複雑
であり、且つ論理シミュレーション及び検証プログラム
及び半導体装置レイアウトプログラム等を使用すること
が必要であり、かなりコスト高となる場合がある。従っ
て、基本アレイから所望の論理機能を得ることを容易化
させる技術を開発することが所望されていた。
【０００３】
【発明が解決しようとする課題】本発明は以上の点に鑑
みなされたものであった、上述したような従来技術の欠
点を解消し、基本アレイから容易に所望の論理機能を実
現することを可能とした論理装置を提供することを目的
とする。
みなされたものであった、上述したような従来技術の欠
点を解消し、基本アレイから容易に所望の論理機能を実
現することを可能とした論理装置を提供することを目的
とする。
【０００４】本発明の別の目的とするところは、ユーザ
が供給すべき制御信号を決定することにより容易に基本
アレイを所望の論理機能を実現させるべくプログラムす
ることが可能なプログラム可能論理装置を提供すること
である。
が供給すべき制御信号を決定することにより容易に基本
アレイを所望の論理機能を実現させるべくプログラムす
ることが可能なプログラム可能論理装置を提供すること
である。
【０００５】本発明の更に別の目的とするところは、単
一チップ上に形成した小型のプログラム可能論理装置を
提供することである。
一チップ上に形成した小型のプログラム可能論理装置を
提供することである。
【０００６】
【課題を解決するための手段】後に詳述する如く、本発
明において「形態適合可能論理要素（configurable log
ic element）」（以下、「論理要素」とも呼称する）と
は、複数個の論理機能の任意の１つを形成する為の制御
ビットに応答して動作されるスイッチによって電気的に
相互接続されることの可能なデバイスの結合のことであ
る。
明において「形態適合可能論理要素（configurable log
ic element）」（以下、「論理要素」とも呼称する）と
は、複数個の論理機能の任意の１つを形成する為の制御
ビットに応答して動作されるスイッチによって電気的に
相互接続されることの可能なデバイスの結合のことであ
る。
【０００７】各形態適合可能論理要素（ＣＬＥ）は、Ａ
ＮＤゲート、フリップフロップ、ラッチ、インバータ、
ＮＯＲゲート、排他的ＯＲゲート、一層複雑な機能を形
成する為のこれら機能の結合によって与えられる機能の
１つ又はそれ以上を与えるのに必要な全ての回路要素を
有することが可能である。形態適合可能論理要素によっ
て実行される特定の機能は制御論理から形態適合可能論
理要素へ印加される制御信号によって決定される。制御
信号に依存して、形態適合可能論理要素は、物理的構造
に何等変化を発生させることなしに、ＡＮＤゲート、Ｏ
Ｒゲート、ＮＯＲゲート、ＮＡＮＤゲート、又は排他的
ＯＲゲート、又はその他の多数の論理要素の任意の１つ
として機能することが可能である。制御論理は各形態適
合可能論理要素の形態を制御する制御信号をストアし且
つ発生する。
ＮＤゲート、フリップフロップ、ラッチ、インバータ、
ＮＯＲゲート、排他的ＯＲゲート、一層複雑な機能を形
成する為のこれら機能の結合によって与えられる機能の
１つ又はそれ以上を与えるのに必要な全ての回路要素を
有することが可能である。形態適合可能論理要素によっ
て実行される特定の機能は制御論理から形態適合可能論
理要素へ印加される制御信号によって決定される。制御
信号に依存して、形態適合可能論理要素は、物理的構造
に何等変化を発生させることなしに、ＡＮＤゲート、Ｏ
Ｒゲート、ＮＯＲゲート、ＮＡＮＤゲート、又は排他的
ＯＲゲート、又はその他の多数の論理要素の任意の１つ
として機能することが可能である。制御論理は各形態適
合可能論理要素の形態を制御する制御信号をストアし且
つ発生する。
【０００８】制御論理は典型的に形態適合可能論理要素
を包含する集積回路チップと一体的に且つその１部とし
て形成される。然しながら、所望により、制御情報はこ
の集積回路の外側でストアし 及び／又は 発生させ且
つピンを介して形態適合可能論理要素へ伝達させること
が可能である。
を包含する集積回路チップと一体的に且つその１部とし
て形成される。然しながら、所望により、制御情報はこ
の集積回路の外側でストアし 及び／又は 発生させ且
つピンを介して形態適合可能論理要素へ伝達させること
が可能である。
【０００９】一般的に、与えられた組の制御信号が１つ
の形態適合可能論理要素へ伝達されてその形態適合可能
論理要素の形態を制御する。従って、制御論理は、チッ
プ上の各形態適合可能論理要素へ複数組の制御ビットの
任意の１つの組を供給する様に配列されている。集積回
路チップ上の各形態適合可能論理要素へ供給される制御
ビットの実際の組は、該集積回路チップ又は該チップ上
の各形態適合可能論理要素によって実行される機能に依
存する。チップ上の各論理要素の形態はチップ全体の意
図した機能及び該チップの１部としてその形態適合可能
論理要素の意図した形成によって決定される。
の形態適合可能論理要素へ伝達されてその形態適合可能
論理要素の形態を制御する。従って、制御論理は、チッ
プ上の各形態適合可能論理要素へ複数組の制御ビットの
任意の１つの組を供給する様に配列されている。集積回
路チップ上の各形態適合可能論理要素へ供給される制御
ビットの実際の組は、該集積回路チップ又は該チップ上
の各形態適合可能論理要素によって実行される機能に依
存する。チップ上の各論理要素の形態はチップ全体の意
図した機能及び該チップの１部としてその形態適合可能
論理要素の意図した形成によって決定される。
【００１０】形態適合可能論理アレイ（ＣＬＡ）は、複
数個のＣＬＥでその各々は１つ又はそれ以上の入力リー
ドと１つ又はそれ以上の出力リードを持っているＣＬＥ
と、各入力リード用と各出力リード用の１組のアクセス
接続部と、一般相互接続構成体とを有している。該一般
相互接続構成体は、複数個の一般相互接続リードと、複
数個の一般相互接続接続部とを有している。該一般相互
接続構成体は、一般相互接続構成体内の各リードに対し
て、与えられた一般相互接続リードを一般相互接続接続
部によって１つ又はそれ以上のその他の一般相互接続リ
ードへ接続させる一般相互接続接続部のプログラミング
が存在するという特性を持っている。アクセス接続部
は、一般相互接続リードをＣＬＥの入力リードへ接続さ
せる為又はＣＬＥの出力リードを一般相互接続リードへ
接続させる為のプログラム可能接続部である。
数個のＣＬＥでその各々は１つ又はそれ以上の入力リー
ドと１つ又はそれ以上の出力リードを持っているＣＬＥ
と、各入力リード用と各出力リード用の１組のアクセス
接続部と、一般相互接続構成体とを有している。該一般
相互接続構成体は、複数個の一般相互接続リードと、複
数個の一般相互接続接続部とを有している。該一般相互
接続構成体は、一般相互接続構成体内の各リードに対し
て、与えられた一般相互接続リードを一般相互接続接続
部によって１つ又はそれ以上のその他の一般相互接続リ
ードへ接続させる一般相互接続接続部のプログラミング
が存在するという特性を持っている。アクセス接続部
は、一般相互接続リードをＣＬＥの入力リードへ接続さ
せる為又はＣＬＥの出力リードを一般相互接続リードへ
接続させる為のプログラム可能接続部である。
【００１１】ＣＬＡは、常に接続部（アクセス及び一般
相互接続の両方）のプログラミングがあり従ってＣＬＡ
内の与えられたＣＬＥの与えられた出力リードはＣＬＡ
内のその他のＣＬＥの与えられた入力リードへ接続させ
ることが可能であるという特性を持っている。
相互接続の両方）のプログラミングがあり従ってＣＬＡ
内の与えられたＣＬＥの与えられた出力リードはＣＬＡ
内のその他のＣＬＥの与えられた入力リードへ接続させ
ることが可能であるという特性を持っている。
【００１２】
【発明の実施の形態】以下、添付の図面を参考に、本発
明の具体的実施の態様に付いて詳細に説明する。以下の
本発明の詳細な説明は単に例示的なものであって何等限
定的なものを意図したものではない。以下の説明を参考
に当業者等にとって本発明のその他の実施例も自明であ
る。１９８４年３月１２日に出願した発明者Ross H. Fr
eemanの発明に係わる米国特許出願第588,478号「形態適
合可能論理アレイ（Configurable Logic Array）」が本
発明に関係するものとして引用する。
明の具体的実施の態様に付いて詳細に説明する。以下の
本発明の詳細な説明は単に例示的なものであって何等限
定的なものを意図したものではない。以下の説明を参考
に当業者等にとって本発明のその他の実施例も自明であ
る。１９８４年３月１２日に出願した発明者Ross H. Fr
eemanの発明に係わる米国特許出願第588,478号「形態適
合可能論理アレイ（Configurable Logic Array）」が本
発明に関係するものとして引用する。
【００１３】第１図は形態適合可能論理要素によって実
施可能な或る論理機能を示している。第１図に示してあ
る２８個の機能は単に例示的なものであり、図示してい
ないその他の要素を所望により形態適合可能論理要素に
よって実施することが可能である。次の機能が示されて
いる。
施可能な或る論理機能を示している。第１図に示してあ
る２８個の機能は単に例示的なものであり、図示してい
ないその他の要素を所望により形態適合可能論理要素に
よって実施することが可能である。次の機能が示されて
いる。
【００１４】 要 素 機 能 １ ANDゲート ２ NANDゲート ３ 反転入力付ANDゲート ４ 反転入力付ANDゲート ５ ORゲート ６ NORゲート ７ 排他的ORゲート ８ 排他的NORゲート ９ ３入力ANDゲート 10 ３入力NANDゲート 11 ３入力ORゲート 12 ３入力NORゲート 13 ANDゲートを有する１入力付ORゲート 14 ANDゲートを有する１入力付NORゲート 15 ORゲートを有する１入力付ANDゲート 16 ORゲートを有する１入力付NANDゲート 17 １反転入力付３入力ANDゲート 18 １反転入力付３入力NANDゲート 19 １反転入力付３入力ORゲート 20 １反転入力付３リードNORゲート 21 ２入力の１マルチプレクサ 22 ２入力の１反転マルチプレクサ 23 リセット付“Ｄ”フリップフロップ 24 セット・リセットラッチ 25 リセット及び反転出力付“Ｄ"フリップフロップ 26 リセット及び反転出力付セット・リセットラッチ 27 セット付“Ｄ”フリップフロップ 28 セット及び反転出力付“Ｄ”フリップフロップ 勿論、形態適合可能論理要素においてその他の論理機能
も実施させることが可能である。
も実施させることが可能である。
【００１５】第２図は、２つの変数Ａ及びＢの全ての有
用な基本的機能を実施することの可能な１つの可能な形
態適合可能論理要素の内部論理構造を示しており、これ
らの機能は制御リードＣ０、Ｃ０＿、…、Ｃ５上の形態
制御信号Ｃ０、Ｃ０＿、Ｃ１、Ｃ１＿、…、Ｃ５によっ
て選択される。この例においては、各制御リードはＮチ
ャンネルエンハンスメント型パストランジスタのゲート
に接続されている。第２図に示した構造を使用してＡＮ
Ｄゲート機能を実行する為に、Ａ及びＢとして示した入
力リードが夫々インバータ２１及び２２を通過してＣ１
及びＣ０形態制御リード上の高レベル信号によってＡＮ
Ｄゲート２５へシャントされる。即ち、Ｃ１及びＣ０の
高レベル信号はＮチャンネルエンハンスメント型パスト
ランジスタ２９ｃ及び２９ｄのゲートに接続されてパス
トランジスタ２９ｃ及び２９ｄをターンオンさせる。
尚、本明細書において、英文字記号の最後にアンダーラ
インを付した記号は、その記号の反転信号であることを
表しており、従来英文字記号の上にオーバーラインを付
したものと同じ意味である。
用な基本的機能を実施することの可能な１つの可能な形
態適合可能論理要素の内部論理構造を示しており、これ
らの機能は制御リードＣ０、Ｃ０＿、…、Ｃ５上の形態
制御信号Ｃ０、Ｃ０＿、Ｃ１、Ｃ１＿、…、Ｃ５によっ
て選択される。この例においては、各制御リードはＮチ
ャンネルエンハンスメント型パストランジスタのゲート
に接続されている。第２図に示した構造を使用してＡＮ
Ｄゲート機能を実行する為に、Ａ及びＢとして示した入
力リードが夫々インバータ２１及び２２を通過してＣ１
及びＣ０形態制御リード上の高レベル信号によってＡＮ
Ｄゲート２５へシャントされる。即ち、Ｃ１及びＣ０の
高レベル信号はＮチャンネルエンハンスメント型パスト
ランジスタ２９ｃ及び２９ｄのゲートに接続されてパス
トランジスタ２９ｃ及び２９ｄをターンオンさせる。
尚、本明細書において、英文字記号の最後にアンダーラ
インを付した記号は、その記号の反転信号であることを
表しており、従来英文字記号の上にオーバーラインを付
したものと同じ意味である。
【００１６】低レベル信号が形態制御リードＣ０＿及び
Ｃ１＿へ印加され、従って、ＡＮＤゲート２５へのイン
バータ２１及び２２の出力信号を阻止する。更に、リー
ドＣ５上の高レベル信号がイネーブルＡＮＤゲート２５
へ印加される。従って、３入力ＡＮＤゲート２５は信号
Ａ及びＢに関して２入力ＡＮＤゲートとして機能する。
ＡＮＤゲート２５の出力信号はＮＯＲゲート２６への１
入力信号を供給する。ＮＯＲゲート２６への第２の入力
信号はＡＮＤゲート２４の出力信号によって与えられ
る。ＡＮＤゲート２４の出力信号は論理０を形態制御リ
ードＣ４へ印加することによって論理０に保持される。
従って、制御信号Ｃ２及びＣ３は「don'tcare」であ
り、即ちこれらの信号はＡＮＤゲート２４の出力信号に
影響を与えることなしに高又は低となることが可能であ
る。ＡＮＤゲート２４の出力信号は論理０であり且つＮ
ＯＲゲート２６へのトライステート制御入力信号は論理
０であるので、ＡＮＤゲート２５とＡＮＤゲート２４と
ＮＯＲゲート２６とは一体となって入力信号Ａ及びＢに
関しＮＡＮＤゲートとして機能することを理解すること
は容易である。ＮＯＲゲート２７へ入力されるトライス
テート制御信号は論理０（リセット期間を除いて）であ
るので、ＮＯＲゲート２７はＮＯＲゲート２６の出力信
号に関してインバータとして作用する。ＮＯＲゲート２
６の出力信号はＮチャンネルトランジスタ２９ａ（その
ソースは接地され且つドレインは出力リード２８に接続
されている）のゲートへ印加され、且つＮＯＲゲート２
６の出力信号の補元はＮチャンネルトランジスタ２９ｂ
（そのソースは電源に接続され且つドレインは出力リー
ド２８とＮチャンネルトランジスタ２９ａのドレインの
両方に接続されている）のゲートへ印加される。従っ
て、上述した如く形態に適合された第２図の構造は信号
Ａ及びＢに関してＡＮＤゲートの機能を行なう。本構造
内の適宜のパストランジスタ及びゲートを活性化させる
為に形態制御リードＣ０乃至Ｃ５へ供給される制御信号
の適宜の選択によってその他の論理機能を発生させるこ
とも可能である。
Ｃ１＿へ印加され、従って、ＡＮＤゲート２５へのイン
バータ２１及び２２の出力信号を阻止する。更に、リー
ドＣ５上の高レベル信号がイネーブルＡＮＤゲート２５
へ印加される。従って、３入力ＡＮＤゲート２５は信号
Ａ及びＢに関して２入力ＡＮＤゲートとして機能する。
ＡＮＤゲート２５の出力信号はＮＯＲゲート２６への１
入力信号を供給する。ＮＯＲゲート２６への第２の入力
信号はＡＮＤゲート２４の出力信号によって与えられ
る。ＡＮＤゲート２４の出力信号は論理０を形態制御リ
ードＣ４へ印加することによって論理０に保持される。
従って、制御信号Ｃ２及びＣ３は「don'tcare」であ
り、即ちこれらの信号はＡＮＤゲート２４の出力信号に
影響を与えることなしに高又は低となることが可能であ
る。ＡＮＤゲート２４の出力信号は論理０であり且つＮ
ＯＲゲート２６へのトライステート制御入力信号は論理
０であるので、ＡＮＤゲート２５とＡＮＤゲート２４と
ＮＯＲゲート２６とは一体となって入力信号Ａ及びＢに
関しＮＡＮＤゲートとして機能することを理解すること
は容易である。ＮＯＲゲート２７へ入力されるトライス
テート制御信号は論理０（リセット期間を除いて）であ
るので、ＮＯＲゲート２７はＮＯＲゲート２６の出力信
号に関してインバータとして作用する。ＮＯＲゲート２
６の出力信号はＮチャンネルトランジスタ２９ａ（その
ソースは接地され且つドレインは出力リード２８に接続
されている）のゲートへ印加され、且つＮＯＲゲート２
６の出力信号の補元はＮチャンネルトランジスタ２９ｂ
（そのソースは電源に接続され且つドレインは出力リー
ド２８とＮチャンネルトランジスタ２９ａのドレインの
両方に接続されている）のゲートへ印加される。従っ
て、上述した如く形態に適合された第２図の構造は信号
Ａ及びＢに関してＡＮＤゲートの機能を行なう。本構造
内の適宜のパストランジスタ及びゲートを活性化させる
為に形態制御リードＣ０乃至Ｃ５へ供給される制御信号
の適宜の選択によってその他の論理機能を発生させるこ
とも可能である。
【００１７】第３Ａ図は、入力信号の１６個の可能な組
み合せの任意の１つに応答して出力信号を発生すること
の可能な１６ビットＲＡＭを示している。従って、入力
信号Ａ及びＢがＸデコーダを制御して１６ビットＲＡＭ
内の４つの列の任意の１つを選択する。入力信号Ｃ及び
ＤはＹデコーダを制御して１６ビットＲＡＭ内の４つの
行の任意の１つを選択する。１６ビットＲＡＭは選択さ
れた行及び列の交差点におけるビットを表わす出力信号
を発生する。この様な交差点は１６個あり、従ってこの
様なビットは１６個ある。１６ビットによって表わすこ
との可能な機能の可能な組み合せは２16個ある。従っ
て、ＮＯＲゲートがＲＡＭ内の１６ビットによってシミ
ュレートする場合、ＲＡＭ用のカルノーマップは第３Ｃ
図に示した如くなる。第３Ｃ図において、第１行（Ａ＝
０、Ｂ＝０）及び第１列（Ｃ＝０、Ｄ＝０）の交差点に
おけるビットを除いて全てのビットは「０」である。１
６ビットＲＡＭによってより頻繁にでなく使用される機
能を発生させることが望まれる場合、（例えば、「１」
出力信号がＡ＝１、Ｂ＝０、Ｃ＝０、Ｄ＝０に対して所
望される場合）、二進数「１」が第２行と第１列の交差
点にストアされる。Ａ＝０、Ｂ＝０、Ｃ＝０、Ｄ＝０で
あるとき及びＡ＝１、Ｂ＝０、Ｃ＝０、Ｄ＝０であると
きの両方に二進数「１」が所望される場合、二進数
「１」は第１列と第１行及び第２行との各交差点にスト
アされる。ＲＡＭのこのローディングによって表わされ
る論理回路は第３Ｄ図に示してある。従って、第３Ａ図
のＲＡＭは２ 16論理機能の任意の１つのエレガントで簡
単な実施態様を表わしている。
み合せの任意の１つに応答して出力信号を発生すること
の可能な１６ビットＲＡＭを示している。従って、入力
信号Ａ及びＢがＸデコーダを制御して１６ビットＲＡＭ
内の４つの列の任意の１つを選択する。入力信号Ｃ及び
ＤはＹデコーダを制御して１６ビットＲＡＭ内の４つの
行の任意の１つを選択する。１６ビットＲＡＭは選択さ
れた行及び列の交差点におけるビットを表わす出力信号
を発生する。この様な交差点は１６個あり、従ってこの
様なビットは１６個ある。１６ビットによって表わすこ
との可能な機能の可能な組み合せは２16個ある。従っ
て、ＮＯＲゲートがＲＡＭ内の１６ビットによってシミ
ュレートする場合、ＲＡＭ用のカルノーマップは第３Ｃ
図に示した如くなる。第３Ｃ図において、第１行（Ａ＝
０、Ｂ＝０）及び第１列（Ｃ＝０、Ｄ＝０）の交差点に
おけるビットを除いて全てのビットは「０」である。１
６ビットＲＡＭによってより頻繁にでなく使用される機
能を発生させることが望まれる場合、（例えば、「１」
出力信号がＡ＝１、Ｂ＝０、Ｃ＝０、Ｄ＝０に対して所
望される場合）、二進数「１」が第２行と第１列の交差
点にストアされる。Ａ＝０、Ｂ＝０、Ｃ＝０、Ｄ＝０で
あるとき及びＡ＝１、Ｂ＝０、Ｃ＝０、Ｄ＝０であると
きの両方に二進数「１」が所望される場合、二進数
「１」は第１列と第１行及び第２行との各交差点にスト
アされる。ＲＡＭのこのローディングによって表わされ
る論理回路は第３Ｄ図に示してある。従って、第３Ａ図
のＲＡＭは２ 16論理機能の任意の１つのエレガントで簡
単な実施態様を表わしている。
【００１８】第３Ｂ図は１６個のセレクトビットの任意
の１つを発生する為の別の構成を示している。左側に
「１６セレクトビット」として付してある垂直列内の各
レジスタ０〜１５は二進数１か又は０の選択された信号
を有している。Ａ、Ｂ、Ｃ、Ｄの適切な組み合せを選択
することによって、１６セレクトビットレジスタ内の１
６個の位置の特定の１つの内にストアされている特定の
ビットは出力リードへ伝達される。従って、例えば、
「１」レジスタ内のビットを出力リードへ伝達させる為
に、信号Ａ、Ｂ、Ｃ、Ｄがその様に符号を付けたリード
へ印加される。１６セレクトビットレジスタ内の１６番
目の位置内の「１５」と番号付けした信号を出力リード
へ伝達する為に、信号Ａ、Ｂ、Ｃ、Ｄが適宜の列へ印加
される。再度、２16論理関数の任意の１つをこの構成を
使用して実施することが可能である。
の１つを発生する為の別の構成を示している。左側に
「１６セレクトビット」として付してある垂直列内の各
レジスタ０〜１５は二進数１か又は０の選択された信号
を有している。Ａ、Ｂ、Ｃ、Ｄの適切な組み合せを選択
することによって、１６セレクトビットレジスタ内の１
６個の位置の特定の１つの内にストアされている特定の
ビットは出力リードへ伝達される。従って、例えば、
「１」レジスタ内のビットを出力リードへ伝達させる為
に、信号Ａ、Ｂ、Ｃ、Ｄがその様に符号を付けたリード
へ印加される。１６セレクトビットレジスタ内の１６番
目の位置内の「１５」と番号付けした信号を出力リード
へ伝達する為に、信号Ａ、Ｂ、Ｃ、Ｄが適宜の列へ印加
される。再度、２16論理関数の任意の１つをこの構成を
使用して実施することが可能である。
【００１９】第４Ａ図は９個の形態適合可能論理要素を
包含する形態適合可能論理アレイを示している。第４ａ
図に示した如く、９個のＣＬＥ４０−１乃至４０−９の
各ＣＬＥは複数個の入力リードと１つ又はそれ以上の出
力リードとを持っている。各入力リードは複数個のアク
セス接続部を持っており、その各々は選択した一般相互
接続リードを入力リードへ接続させる。ＣＬＥ４０−７
の入力リード２用のアクセス接続部は第４ａ図中におい
てＡ１乃至Ａ４と番号が付けてある。その他の入力リー
ド用のアクセス接続部は概略示してあるが簡単化の為に
番号を付けていない。同様に、各ＣＬＥの各出力リード
は複数個のアクセス接続部を持っており、その各々は出
力リードを一般相互接続リードの対応する１つに接続さ
せる。アクセス接続部は第４ａ図中各ＣＬＥの各出力リ
ードに対して概略示してある。ＣＬＥ４０−７の出力リ
ード用のアクセス接続部はＢ１乃至Ｂ５として番号付け
してある。入力リードでもなく又出力リードでもない第
４ａ図中のリードは一般相互接続リードと呼ばれ、入力
リード及び出力リード用のアクセス接続部でない第４ａ
図中の接続部は一般相互接続接続部と呼ばれる。第４Ａ
図に示した如く、９個の論理要素が、プログラム可能ア
クセス接続部及び一般相互接続リードと種々のリードを
他のリードに接続する為のプログラム可能一般相互接続
接続部とを有する一般相互接続構成体と共に、集積回路
チップ上に配置される。一般相互接続リードと該一般相
互接続リードを相互接続するプログラム可能接続部との
一般相互接続構成体セットは、一般相互接続構成体内の
各一般相互接続リードに対して、与えられた一般相互接
続リードを一般相互接続構成体内の１つ又はそれ以上の
リードに接続する一般相互接続接続部のプログラミング
があるという特性を持っている。更に、ＣＬＡ内の任意
のＣＬＥの任意の与えられた出力リードに対して且つＣ
ＬＡ内の任意のその他のＣＬＥの任意の与えられた入力
リードに対して、該与えられた出力リードが該与えられ
た入力リードに接続される様な接続部のプログラミング
がある様な接続部（アクセス及び一般相互接続の両方）
のプログラミングがある。与えられた出力リードから与
えられた入力リードへの電気的経路は少なくとも２つの
アクセス接続部と一般相互接続リードの少なくとも１部
とを常に包含している。例えば、ＣＬＥ４０−８の出力
リードからＣＬＥ４０−９の第２入力リードへの電気的
経路はアクセス接続部Ａ７及びＢ７と一般相互接続リー
ドのマークを付けた部分Ｐとを包含している。典型的
に、１つのＣＬＥの出力リードから別のＣＬＥの入力リ
ードへの電気的経路は又１つ又はそれ以上の一般相互接
続接続部を包含する。論理要素４０−１乃至４０−９の
各々は、第２図内に示した如き回路又は多数の論理機能
の任意の１つを実施する為に第２図において上述した如
く形態を適合可能な同様の構造の集合を表わしている。
該回路をプログラムする為に、（形態適合可能相互接続
スイッチと形態適合可能論理要素の両方）、選択した信
号を形態制御入力リードとして識別される入力リードへ
印加してその際に該論理要素の各々の内に所望の論理関
数を発生させ且つ該論理要素を所望の如く相互接続させ
る。第４Ａ図において、形態制御信号用の入力リードと
してどの特定のリードも識別していなかった。然しなが
ら、任意のいずれのＩ／Ｏパッドもこの目的の為に選択
することが可能である。典型的にはプログラム用レジス
タ（不図示）内にストアされている設計考量に依存し
て、形態制御ビットは直列又は並列の何れかで形態適合
可能論理アレイ内に入力させることが可能である。一
方、形態制御ビットはチップ上のメモリ内にストアさせ
ることが可能である。更に、形態制御信号のプログラム
用レジスタ内へのローディングの為に特に使用される入
力クロック信号に関して別のＩ／Ｏパッドを使用する。
第４Ａ図に示した形態適合可能論理アレイの形態が適合
されると、論理要素４０−１乃至４０−９の選択された
出力信号が選択されたＩ／Ｏパッドへ供給される。第４
Ｂ図は第４Ａ図に使用された接続部記号の意味を示して
いる。
包含する形態適合可能論理アレイを示している。第４ａ
図に示した如く、９個のＣＬＥ４０−１乃至４０−９の
各ＣＬＥは複数個の入力リードと１つ又はそれ以上の出
力リードとを持っている。各入力リードは複数個のアク
セス接続部を持っており、その各々は選択した一般相互
接続リードを入力リードへ接続させる。ＣＬＥ４０−７
の入力リード２用のアクセス接続部は第４ａ図中におい
てＡ１乃至Ａ４と番号が付けてある。その他の入力リー
ド用のアクセス接続部は概略示してあるが簡単化の為に
番号を付けていない。同様に、各ＣＬＥの各出力リード
は複数個のアクセス接続部を持っており、その各々は出
力リードを一般相互接続リードの対応する１つに接続さ
せる。アクセス接続部は第４ａ図中各ＣＬＥの各出力リ
ードに対して概略示してある。ＣＬＥ４０−７の出力リ
ード用のアクセス接続部はＢ１乃至Ｂ５として番号付け
してある。入力リードでもなく又出力リードでもない第
４ａ図中のリードは一般相互接続リードと呼ばれ、入力
リード及び出力リード用のアクセス接続部でない第４ａ
図中の接続部は一般相互接続接続部と呼ばれる。第４Ａ
図に示した如く、９個の論理要素が、プログラム可能ア
クセス接続部及び一般相互接続リードと種々のリードを
他のリードに接続する為のプログラム可能一般相互接続
接続部とを有する一般相互接続構成体と共に、集積回路
チップ上に配置される。一般相互接続リードと該一般相
互接続リードを相互接続するプログラム可能接続部との
一般相互接続構成体セットは、一般相互接続構成体内の
各一般相互接続リードに対して、与えられた一般相互接
続リードを一般相互接続構成体内の１つ又はそれ以上の
リードに接続する一般相互接続接続部のプログラミング
があるという特性を持っている。更に、ＣＬＡ内の任意
のＣＬＥの任意の与えられた出力リードに対して且つＣ
ＬＡ内の任意のその他のＣＬＥの任意の与えられた入力
リードに対して、該与えられた出力リードが該与えられ
た入力リードに接続される様な接続部のプログラミング
がある様な接続部（アクセス及び一般相互接続の両方）
のプログラミングがある。与えられた出力リードから与
えられた入力リードへの電気的経路は少なくとも２つの
アクセス接続部と一般相互接続リードの少なくとも１部
とを常に包含している。例えば、ＣＬＥ４０−８の出力
リードからＣＬＥ４０−９の第２入力リードへの電気的
経路はアクセス接続部Ａ７及びＢ７と一般相互接続リー
ドのマークを付けた部分Ｐとを包含している。典型的
に、１つのＣＬＥの出力リードから別のＣＬＥの入力リ
ードへの電気的経路は又１つ又はそれ以上の一般相互接
続接続部を包含する。論理要素４０−１乃至４０−９の
各々は、第２図内に示した如き回路又は多数の論理機能
の任意の１つを実施する為に第２図において上述した如
く形態を適合可能な同様の構造の集合を表わしている。
該回路をプログラムする為に、（形態適合可能相互接続
スイッチと形態適合可能論理要素の両方）、選択した信
号を形態制御入力リードとして識別される入力リードへ
印加してその際に該論理要素の各々の内に所望の論理関
数を発生させ且つ該論理要素を所望の如く相互接続させ
る。第４Ａ図において、形態制御信号用の入力リードと
してどの特定のリードも識別していなかった。然しなが
ら、任意のいずれのＩ／Ｏパッドもこの目的の為に選択
することが可能である。典型的にはプログラム用レジス
タ（不図示）内にストアされている設計考量に依存し
て、形態制御ビットは直列又は並列の何れかで形態適合
可能論理アレイ内に入力させることが可能である。一
方、形態制御ビットはチップ上のメモリ内にストアさせ
ることが可能である。更に、形態制御信号のプログラム
用レジスタ内へのローディングの為に特に使用される入
力クロック信号に関して別のＩ／Ｏパッドを使用する。
第４Ａ図に示した形態適合可能論理アレイの形態が適合
されると、論理要素４０−１乃至４０−９の選択された
出力信号が選択されたＩ／Ｏパッドへ供給される。第４
Ｂ図は第４Ａ図に使用された接続部記号の意味を示して
いる。
【００２０】論理要素４０−１（第４Ａ図、第４Ｂ図）
の如き論理要素の形態とする為には、例えば、第２図に
示した如く、リードＣ０乃至Ｃ５の如き形態制御リード
へ多数のビットを印加せねばならない。これを行なう為
に、例えば、シフトレジスタを各形態適合可能論理要素
の１部として使用する。第５図は使用することの可能な
シフトレジスタを示している。第５図のシフトレジスタ
は２個の基本的記憶セルを示している。各記憶セルは１
ビット情報をストアすることが可能である。勿論、実際
のシフトレジスタは所望の形態の為にそのシフトレジス
タが１部である論理要素の形態とするのに必要とされる
数の記憶セルを有している。動作において、入力信号が
入力リード５８へ印加される。この入力信号（第６Ｄ図
に図示）は、所望の論理機能を行なう為に形態適合可能
論理要素を構成するか又は以下に説明する態様でアクセ
ス接続部又は一般相互接続リード間の一般相互接続接続
部を構成（プログラム）する為に形態制御ビットとして
シフトレジスタ内にストアされるべきビット列を有して
いる。従って、入力リード５８へ印加されるパルスのシ
ーケンスは、シフトレジスタの記憶セル内にストアされ
る場合に適切な態様で形態制御ビットを活性化させて所
望の機能的 及び／又 は相互接続結果を達成するパル
スを表わしている。例えば、第２図の回路がＡＮＤゲー
トを形成する為に形態が適合される場合、パルスＣ０、
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５は１、１、Ｘ、Ｘ、０、
１で表わされる。
の如き論理要素の形態とする為には、例えば、第２図に
示した如く、リードＣ０乃至Ｃ５の如き形態制御リード
へ多数のビットを印加せねばならない。これを行なう為
に、例えば、シフトレジスタを各形態適合可能論理要素
の１部として使用する。第５図は使用することの可能な
シフトレジスタを示している。第５図のシフトレジスタ
は２個の基本的記憶セルを示している。各記憶セルは１
ビット情報をストアすることが可能である。勿論、実際
のシフトレジスタは所望の形態の為にそのシフトレジス
タが１部である論理要素の形態とするのに必要とされる
数の記憶セルを有している。動作において、入力信号が
入力リード５８へ印加される。この入力信号（第６Ｄ図
に図示）は、所望の論理機能を行なう為に形態適合可能
論理要素を構成するか又は以下に説明する態様でアクセ
ス接続部又は一般相互接続リード間の一般相互接続接続
部を構成（プログラム）する為に形態制御ビットとして
シフトレジスタ内にストアされるべきビット列を有して
いる。従って、入力リード５８へ印加されるパルスのシ
ーケンスは、シフトレジスタの記憶セル内にストアされ
る場合に適切な態様で形態制御ビットを活性化させて所
望の機能的 及び／又 は相互接続結果を達成するパル
スを表わしている。例えば、第２図の回路がＡＮＤゲー
トを形成する為に形態が適合される場合、パルスＣ０、
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５は１、１、Ｘ、Ｘ、０、
１で表わされる。
【００２１】入力リ−ド５８に印加されるパルスシ−ケ
ンスは夫々リ−ド５７及び５９へ印加されるクロックパ
ルスφ１及びφ２と同期される。従って、動作の第１周
期において、クロックパルスφ１は高となり（第６Ａ
図）、クロックパルスφ２は低となり（第６Ｂ図）、ホ
−ルド信号はシフト動作の間低となりその際にシフトレ
ジスタの逐次接続されているセル５−１，５−２等を介
してのデ−タの通過を容易とする。パタ−ン０１０１０
をシフトレジスタ内にシフトする為には、次の動作が行
われる。クロック周期ｔ１の略最初の半サイクルの間に
リ−ド５８上の入力信号は低である。インバ−タ５１−
１の出力信号Ｑ１＿は低レベル入力信号とφ１高とに応
答して高レベルとなり、パストランジスタ５３−１をイ
ネ−ブルさせる。最初のクロック周期ｔ１の間のいつか
に、クロック信号φ１が低となり（第６Ａ図）、クロッ
ク信号φ２は僅かその後に高となり（第６Ｂ図）パスト
ランジスタ５５−１をイネ−ブルさせる。その結果、高
レベル出力信号Ｑ１＿はイネ−ブルされたパストランジ
スタ５５−１によってインバ−タ５２−１の入力リ−ド
へ伝達され、その際にインバ−タ５２−１の出力リ−ド
上に低レベル出力信号Ｑ１を発生する。従って、周期ｔ
１の終端において、インバ−タ５２−１からの出力信号
Ｑ１（第６Ｆ図）は低レベルとなる。第２セル内のイン
バ−タ５１−２及び５２−２からの出力信号Ｑ２＿及び
Ｑ２は未だ不定である。何故ならば、既知の信号が未だ
第２記憶セル５−２へ伝播してこれらのインバ−タの信
号を既知の状態へ変化させていないからである。
ンスは夫々リ−ド５７及び５９へ印加されるクロックパ
ルスφ１及びφ２と同期される。従って、動作の第１周
期において、クロックパルスφ１は高となり（第６Ａ
図）、クロックパルスφ２は低となり（第６Ｂ図）、ホ
−ルド信号はシフト動作の間低となりその際にシフトレ
ジスタの逐次接続されているセル５−１，５−２等を介
してのデ−タの通過を容易とする。パタ−ン０１０１０
をシフトレジスタ内にシフトする為には、次の動作が行
われる。クロック周期ｔ１の略最初の半サイクルの間に
リ−ド５８上の入力信号は低である。インバ−タ５１−
１の出力信号Ｑ１＿は低レベル入力信号とφ１高とに応
答して高レベルとなり、パストランジスタ５３−１をイ
ネ−ブルさせる。最初のクロック周期ｔ１の間のいつか
に、クロック信号φ１が低となり（第６Ａ図）、クロッ
ク信号φ２は僅かその後に高となり（第６Ｂ図）パスト
ランジスタ５５−１をイネ−ブルさせる。その結果、高
レベル出力信号Ｑ１＿はイネ−ブルされたパストランジ
スタ５５−１によってインバ−タ５２−１の入力リ−ド
へ伝達され、その際にインバ−タ５２−１の出力リ−ド
上に低レベル出力信号Ｑ１を発生する。従って、周期ｔ
１の終端において、インバ−タ５２−１からの出力信号
Ｑ１（第６Ｆ図）は低レベルとなる。第２セル内のイン
バ−タ５１−２及び５２−２からの出力信号Ｑ２＿及び
Ｑ２は未だ不定である。何故ならば、既知の信号が未だ
第２記憶セル５−２へ伝播してこれらのインバ−タの信
号を既知の状態へ変化させていないからである。
【００２２】第２周期（第６Ａ図中「ｔ２」として示し
てある）の開始において、φ１は高となり（第６Ａ図）
且つφ２は低（第６Ｂ図）となり、それは周期ｔ１が終
了する前に低となる。入力信号（第６Ｄ図）は高レベル
となり、二進数１を表し、従ってインバ−タ５１−１の
出力信号Ｑ１＿は低となる。インバ−タ５２−１の出力
信号Ｑ１は低のままであるが、それはパストランジスタ
５５−１が低レベルφ２信号によってオフに保持される
からである。第２周期の間のいつかに、φ１が低とな
り、その後僅かの時間の後にφ２が高となる。この時点
において、出力信号Ｑ１＿はパストランジスタ５５−１
を介してインバ−タ５２−１へ伝達され、その際にイン
バ−タ５２−１からの出力信号Ｑ１を高レベルへドライ
ブする。一方、周期ｔ２の間、Ｑ１上の以前の低レベル
信号はＱ１が高レベルにある時にインバ−タ５１−２の
出力信号Ｑ２＿を高レベルへドライブして、パストラン
ジスタ５３−２をイネ−ブルし、且つパストランジスタ
５５−２をイネ−ブルする為のφ２における低レベルか
ら高レベルへの変化はインバ−タ５２−２からの出力信
号Ｑ２を低レベルへドライブする。この様に、リ−ド５
８上の入力信号（第６Ｄ図）はシフトレジスタ内のセル
５−１、５−２、５−３等の各々を介して伝達される。
所望の情報をシフトレジスタ内に転送すると、ホ−ルド
信号（第６Ｃ図）がイネ−ブルされ（即ち、高レベルへ
ドライブされる）、その際にインバ−タ５２の出力リ−
ドからのフィ−ドバックリ−ド５０−１、５０−２及び
５０−３等をインバ−タ５１の入力リ−ドへ接続させ、
その時の情報を各セル内に無期限に保持させる。動作
上、与えられたセル、例えば５−１、内にストアされた
信号は形態制御又は相互接続パスデバイスへ接続され
る。
てある）の開始において、φ１は高となり（第６Ａ図）
且つφ２は低（第６Ｂ図）となり、それは周期ｔ１が終
了する前に低となる。入力信号（第６Ｄ図）は高レベル
となり、二進数１を表し、従ってインバ−タ５１−１の
出力信号Ｑ１＿は低となる。インバ−タ５２−１の出力
信号Ｑ１は低のままであるが、それはパストランジスタ
５５−１が低レベルφ２信号によってオフに保持される
からである。第２周期の間のいつかに、φ１が低とな
り、その後僅かの時間の後にφ２が高となる。この時点
において、出力信号Ｑ１＿はパストランジスタ５５−１
を介してインバ−タ５２−１へ伝達され、その際にイン
バ−タ５２−１からの出力信号Ｑ１を高レベルへドライ
ブする。一方、周期ｔ２の間、Ｑ１上の以前の低レベル
信号はＱ１が高レベルにある時にインバ−タ５１−２の
出力信号Ｑ２＿を高レベルへドライブして、パストラン
ジスタ５３−２をイネ−ブルし、且つパストランジスタ
５５−２をイネ−ブルする為のφ２における低レベルか
ら高レベルへの変化はインバ−タ５２−２からの出力信
号Ｑ２を低レベルへドライブする。この様に、リ−ド５
８上の入力信号（第６Ｄ図）はシフトレジスタ内のセル
５−１、５−２、５−３等の各々を介して伝達される。
所望の情報をシフトレジスタ内に転送すると、ホ−ルド
信号（第６Ｃ図）がイネ−ブルされ（即ち、高レベルへ
ドライブされる）、その際にインバ−タ５２の出力リ−
ドからのフィ−ドバックリ−ド５０−１、５０−２及び
５０−３等をインバ−タ５１の入力リ−ドへ接続させ、
その時の情報を各セル内に無期限に保持させる。動作
上、与えられたセル、例えば５−１、内にストアされた
信号は形態制御又は相互接続パスデバイスへ接続され
る。
【００２３】シフトレジスタのＱ１＿，Ｑ１，Ｑ２＿，
Ｑ２等は論理要素又は一般相互接続接続部のパスデバイ
スの（形態）制御入力へ直接的に接続される。
Ｑ２等は論理要素又は一般相互接続接続部のパスデバイ
スの（形態）制御入力へ直接的に接続される。
【００２４】φ１が低であると、φ２及びホ−ルドは高
とされ、従ってそのデ−タを無期限にホ−ルドする。φ
１及びφ２の両方が高でホ−ルドが低で入力をセット又
はクリアすることによってシフトレジスタ全体をセット
又はクリアさせることが可能である。この様にして信号
がシフトレジスタの全長を伝播してシフトレジスタをク
リアする為に充分なセット／リセット時間が与えられね
ばならない。当然、この時間はシフトレジスタの長さに
依存する。
とされ、従ってそのデ−タを無期限にホ−ルドする。φ
１及びφ２の両方が高でホ−ルドが低で入力をセット又
はクリアすることによってシフトレジスタ全体をセット
又はクリアさせることが可能である。この様にして信号
がシフトレジスタの全長を伝播してシフトレジスタをク
リアする為に充分なセット／リセット時間が与えられね
ばならない。当然、この時間はシフトレジスタの長さに
依存する。
【００２５】シフトレジスタは動的態様で動作し、シフ
トレジスタのインバ−タ５１−１、５２−１、５１−
２、５２−２等からなるトランジスタ（第５図には示し
てないが公知）のゲ−ト上の電荷としてシフトされてい
る情報をストアする。これらのインバ−タは公知の構成
であり、ここでの詳細な説明は割愛する。動的シフトレ
ジスタの使用は重要であり、何故ならば動的シフトレジ
スタは６個のトランジスタを使用しており、従ってあま
り面積を占有することがないからである。動的シフトレ
ジスタはただ１個のトランジスタを付加するだけで静的
ラッチへ変換される。従って、動的シフトレジスタ（静
的ラッチ）は、回路に著しい複雑性を付加させたり又著
しい半導体面積を消費したりすること無く、形態適合可
能論理要素の一部として容易に製造することが可能であ
る。「ホ−ルド」信号の為に、動的シフトレジスタは静
的ラッチとなることが可能である。何故ならば、シフト
レジスタをホ−ルドにさせることは自動的にデ−タをリ
フレッシュさせるからである。従って、別のリフレッシ
ュ回路は不要である。
トレジスタのインバ−タ５１−１、５２−１、５１−
２、５２−２等からなるトランジスタ（第５図には示し
てないが公知）のゲ−ト上の電荷としてシフトされてい
る情報をストアする。これらのインバ−タは公知の構成
であり、ここでの詳細な説明は割愛する。動的シフトレ
ジスタの使用は重要であり、何故ならば動的シフトレジ
スタは６個のトランジスタを使用しており、従ってあま
り面積を占有することがないからである。動的シフトレ
ジスタはただ１個のトランジスタを付加するだけで静的
ラッチへ変換される。従って、動的シフトレジスタ（静
的ラッチ）は、回路に著しい複雑性を付加させたり又著
しい半導体面積を消費したりすること無く、形態適合可
能論理要素の一部として容易に製造することが可能であ
る。「ホ−ルド」信号の為に、動的シフトレジスタは静
的ラッチとなることが可能である。何故ならば、シフト
レジスタをホ−ルドにさせることは自動的にデ−タをリ
フレッシュさせるからである。従って、別のリフレッシ
ュ回路は不要である。
【００２６】上述した説明から明らかであるが、動的シ
フトレジスタ（静的ラッチ）回路は、それが一度ホ−ル
ド位置にラッチされるとリフレッシュ動作を必要としな
い。このことは、例えば、セル５−１内のリ−ド５−１
とパストランジスタ５４−１からなるフィ−ドバック回
路を使用することによって達成される。
フトレジスタ（静的ラッチ）回路は、それが一度ホ−ル
ド位置にラッチされるとリフレッシュ動作を必要としな
い。このことは、例えば、セル５−１内のリ−ド５−１
とパストランジスタ５４−１からなるフィ−ドバック回
路を使用することによって達成される。
【００２７】第７Ａ図は、複数個の形態適合可能論理要
素を包含する付加的な形態適合可能論理アレイを示して
いる。特に、形態適合可能論理要素７０−１、７０−
２、７０−４、７０−５はその全体を示してあるが、形
態適合可能論理要素７０−３、７０−６、７０−７乃至
７０−９は部分的に示してある。特に、これら最後の５
個の論理要素の完全な相互接続は示していない。第７Ａ
図に示した構造は単に形態及び接続のタイプの例示であ
って、それは本発明の形態適合論理アレイを使用して実
施可能であり、意図した機能を実施する為の形態とされ
た実際の回路を図示するものではない。
素を包含する付加的な形態適合可能論理アレイを示して
いる。特に、形態適合可能論理要素７０−１、７０−
２、７０−４、７０−５はその全体を示してあるが、形
態適合可能論理要素７０−３、７０−６、７０−７乃至
７０−９は部分的に示してある。特に、これら最後の５
個の論理要素の完全な相互接続は示していない。第７Ａ
図に示した構造は単に形態及び接続のタイプの例示であ
って、それは本発明の形態適合論理アレイを使用して実
施可能であり、意図した機能を実施する為の形態とされ
た実際の回路を図示するものではない。
【００２８】第７Ａ図に示す如く、一般相互接続構造に
おける与えられたリ−ドは種々の一般相互接続接続部に
よって相互接続させることが可能である。第７Ａ図に示
されている相互接続接続部を表す記号を第７Ｂ図に示し
てある。特に、種々の相互接続接続部を表す概略図は或
る程度自明であるが、第７Ｂ−１図乃至第７Ｂ−７図に
おいて使用した記号法は更に第８Ａ図乃至第８Ｇ図にお
いて説明してある。
おける与えられたリ−ドは種々の一般相互接続接続部に
よって相互接続させることが可能である。第７Ａ図に示
されている相互接続接続部を表す記号を第７Ｂ図に示し
てある。特に、種々の相互接続接続部を表す概略図は或
る程度自明であるが、第７Ｂ−１図乃至第７Ｂ−７図に
おいて使用した記号法は更に第８Ａ図乃至第８Ｇ図にお
いて説明してある。
【００２９】第８Ａ図は、接続点にやってくる４つのリ
−ド、即ち水平リ−ド９０−１及び９０−４と垂直リ−
ド９０−２及び９０−３、の間の多数の異なった相互接
続を行う為の回路の概略図である。従って、パストラン
ジスタ２は、導通状態に活性化されると、リ−ド９０−
３をリ−ド９０−１へ接続させる。パストランジスタ１
は、導通状態であると、リ−ド９０−３をリ−ド９０−
４へ接続させる。パストランジスタ４は、導通状態であ
ると、リ−ド９０−４をリ−ド９０−２へ接続させ、且
つパストランジスタ３は、導通状態にあると、リ−ド９
０−１をリ−ド９０−２へ接続させる。パストランジス
タ５及び６は、オフであると、リ−ド９０−４をリ−ド
９０−１から分離し且つリ−ド９０−２をリ−ド９０−
３から分離する。従って、垂直リ−ド９０−２を垂直リ
−ド９０−３へ接続させることが所望させる場合に、パ
ストランジスタ６が活性化される。同様に、水平リ−ド
９０−１を水平リ−ド９０−４へ接続させることが所望
される場合には、パストランジスタ５が活性化される。
複数個のリ−ド間の可能な接続を表す為に使用される用
語はかなり複雑なものとなることがある。従って、第８
Ｂ図乃至第８Ｄ図に示した簡単化した記号方式を採用し
てある。
−ド、即ち水平リ−ド９０−１及び９０−４と垂直リ−
ド９０−２及び９０−３、の間の多数の異なった相互接
続を行う為の回路の概略図である。従って、パストラン
ジスタ２は、導通状態に活性化されると、リ−ド９０−
３をリ−ド９０−１へ接続させる。パストランジスタ１
は、導通状態であると、リ−ド９０−３をリ−ド９０−
４へ接続させる。パストランジスタ４は、導通状態であ
ると、リ−ド９０−４をリ−ド９０−２へ接続させ、且
つパストランジスタ３は、導通状態にあると、リ−ド９
０−１をリ−ド９０−２へ接続させる。パストランジス
タ５及び６は、オフであると、リ−ド９０−４をリ−ド
９０−１から分離し且つリ−ド９０−２をリ−ド９０−
３から分離する。従って、垂直リ−ド９０−２を垂直リ
−ド９０−３へ接続させることが所望させる場合に、パ
ストランジスタ６が活性化される。同様に、水平リ−ド
９０−１を水平リ−ド９０−４へ接続させることが所望
される場合には、パストランジスタ５が活性化される。
複数個のリ−ド間の可能な接続を表す為に使用される用
語はかなり複雑なものとなることがある。従って、第８
Ｂ図乃至第８Ｄ図に示した簡単化した記号方式を採用し
てある。
【００３０】第８Ｂ図において、複数個のパストランジ
スタ９２−１乃至９２−１３を示してある。第８Ｂ図に
採用した記号法は、与えられたパストランジスタを単一
の短い線で表すことである。従って、９２−１で示した
線はパストランジスタを表している。パストランジスタ
９２−１は、その２つの端点がパストランジスタ９２−
１によって相互接続されるリ−ド９１−５及び９１−６
の端部へ向かう様に描かれている。同様に、パストラン
ジスタ９２−１の右端９３ａはリ−ド９１−５の端部９
４ａへ向けられている。パストランジスタ９２−１の左
端９３ｂはリ−ド９１−６の端部９４ｂへ向けられてい
る。簡単化の為及び第８Ｂ図を複雑にすることを回避す
る為に、トランジスタのその他の端部には符号を付して
いない。然し乍ら、与えられたパストランジスタを表す
線をリ−ド９１−１乃至９１−６の端部と視覚的に整合
させることによって、そのパストランジスタによって相
互接続される特定の２つのリ−ドを決定することが可能
である。従って、パストランジスタ９２−７は水平リ−
ド９１−４を水平リ−ド９１−１と相互接続させる。パ
ストランジスタ９２−１３は水平リ−ド９１−４を水平
リ−ド９１−２と相互接続させる。パストランジスタ９
２−１２はリ−ド９１−３をリ−ド９１−５と相互接続
させる。同様な接続をその他のパストランジスタとその
他のリ−ドとの間で行うことが可能である。第１１図内
の表はリ−ドＡをリ−ドＢと接続させるパストランジス
タをリストしている。
スタ９２−１乃至９２−１３を示してある。第８Ｂ図に
採用した記号法は、与えられたパストランジスタを単一
の短い線で表すことである。従って、９２−１で示した
線はパストランジスタを表している。パストランジスタ
９２−１は、その２つの端点がパストランジスタ９２−
１によって相互接続されるリ−ド９１−５及び９１−６
の端部へ向かう様に描かれている。同様に、パストラン
ジスタ９２−１の右端９３ａはリ−ド９１−５の端部９
４ａへ向けられている。パストランジスタ９２−１の左
端９３ｂはリ−ド９１−６の端部９４ｂへ向けられてい
る。簡単化の為及び第８Ｂ図を複雑にすることを回避す
る為に、トランジスタのその他の端部には符号を付して
いない。然し乍ら、与えられたパストランジスタを表す
線をリ−ド９１−１乃至９１−６の端部と視覚的に整合
させることによって、そのパストランジスタによって相
互接続される特定の２つのリ−ドを決定することが可能
である。従って、パストランジスタ９２−７は水平リ−
ド９１−４を水平リ−ド９１−１と相互接続させる。パ
ストランジスタ９２−１３は水平リ−ド９１−４を水平
リ−ド９１−２と相互接続させる。パストランジスタ９
２−１２はリ−ド９１−３をリ−ド９１−５と相互接続
させる。同様な接続をその他のパストランジスタとその
他のリ−ドとの間で行うことが可能である。第１１図内
の表はリ−ドＡをリ−ドＢと接続させるパストランジス
タをリストしている。
【００３１】上述した説明では、２つのリ−ドのみが相
互接続されることを仮定している。３つ以上のリ−ドを
相互接続させる場合には、第８Ｂ図の構造もこの目的の
為に使用することが可能である。従って、パストランジ
スタ９１−３をタ−ンオンさせることによってリ−ド９
１−３をリ−ド９１−２へ接続させることが可能であ
る。同時に、パストランジスタ９２−１３をタ−ンオン
させることによってリ−ド９１−３をリ−ド９１−４へ
接続させることが可能である。一方、パストランジスタ
９２−１１をタ−ンオンさせることによってリ−ド９１
−３をリ−ド９１−４へ接続させることが可能である。
勿論、これは更にリ−ド９１−４乃至リ−ド９１−３及
びパストランジスタ９２−１０をリ−ド９１−２へ接続
させる。更に、例えば、リ−ド９１−６は、パストラン
ジスタ９２−８をタ−ンオンさせることによって３本の
リ−ド９１−２、９１−３、９１−４へ接続させること
が可能である。この構造を使用して構成することの可能
な相互接続の数は設計者の想像力によってのみ制限され
る。限界において、全てのパストランジスタがタ−ンオ
ンされると、全てのリ−ド９１−１乃至９１−６が相互
接続される。その結果得られる構造は大きな容量を持っ
ており、それは実際に部品として回路内において使用す
ることが可能である。勿論、第８Ｂ図における全てのリ
−ドを最小５本リ−ドをタ−ンオンさせることによって
相互接続させることが可能である。第８Ｂ図において注
意すべきことであるが、リ−ド９１−１及び９１−２は
互いに直接接続させることは可能ではなく、又別のリ−
ドを使用すること無しにリ−ド９１−４をリ−ド９１−
５へ直接接続させることも不可能である。然し乍ら、一
般的に、集積回路において、２本の水平なリ−ドが同じ
信号を担持することは必要ではないので、この省略は重
要である。勿論、第８Ｂ図が交差するリ−ドの象徴的な
表現に過ぎず又リ−ド９１−１及び９１−２が単に便宜
的に平行である様に示してあるが実際は集積回路上の非
平行なリ−ドを表すものである場合、第８Ｂ図の構造に
２つの付加的なパストランジスタを付加することが可能
である。
互接続されることを仮定している。３つ以上のリ−ドを
相互接続させる場合には、第８Ｂ図の構造もこの目的の
為に使用することが可能である。従って、パストランジ
スタ９１−３をタ−ンオンさせることによってリ−ド９
１−３をリ−ド９１−２へ接続させることが可能であ
る。同時に、パストランジスタ９２−１３をタ−ンオン
させることによってリ−ド９１−３をリ−ド９１−４へ
接続させることが可能である。一方、パストランジスタ
９２−１１をタ−ンオンさせることによってリ−ド９１
−３をリ−ド９１−４へ接続させることが可能である。
勿論、これは更にリ−ド９１−４乃至リ−ド９１−３及
びパストランジスタ９２−１０をリ−ド９１−２へ接続
させる。更に、例えば、リ−ド９１−６は、パストラン
ジスタ９２−８をタ−ンオンさせることによって３本の
リ−ド９１−２、９１−３、９１−４へ接続させること
が可能である。この構造を使用して構成することの可能
な相互接続の数は設計者の想像力によってのみ制限され
る。限界において、全てのパストランジスタがタ−ンオ
ンされると、全てのリ−ド９１−１乃至９１−６が相互
接続される。その結果得られる構造は大きな容量を持っ
ており、それは実際に部品として回路内において使用す
ることが可能である。勿論、第８Ｂ図における全てのリ
−ドを最小５本リ−ドをタ−ンオンさせることによって
相互接続させることが可能である。第８Ｂ図において注
意すべきことであるが、リ−ド９１−１及び９１−２は
互いに直接接続させることは可能ではなく、又別のリ−
ドを使用すること無しにリ−ド９１−４をリ−ド９１−
５へ直接接続させることも不可能である。然し乍ら、一
般的に、集積回路において、２本の水平なリ−ドが同じ
信号を担持することは必要ではないので、この省略は重
要である。勿論、第８Ｂ図が交差するリ−ドの象徴的な
表現に過ぎず又リ−ド９１−１及び９１−２が単に便宜
的に平行である様に示してあるが実際は集積回路上の非
平行なリ−ドを表すものである場合、第８Ｂ図の構造に
２つの付加的なパストランジスタを付加することが可能
である。
【００３２】第８Ｃ図には別の可能な相互接続トポロジ
−を示してある。第８Ｃ図において、リ−ド１乃至８は
複雑な接続部へやってくる様に示してある。リ−ド１及
び８は平行水平で左側へ延在し、リ−ド４及び５は平行
水平で右側へ延在し、リ−ド２及び３は平行垂直で上方
へ延在し、リ−ド６及び７は平行垂直で下方へ延在して
いる。リ−ド６に注目すると、リ−ド６の端部６ａはリ
−ド１，２，３，４，５，８の端部「ａ」へ接続させる
ことに意味がある。しかし、リ−ド６をリ−ド７へ接続
させることに意味はない。何故ならば、理論的に、２つ
のリ−ドが１つの方向へ延在することになるが、その方
向へ必要な情報を担持するには１つのリ−ドのみが必要
だからである。リ−ド６は６つの所望の可能な接続を持
っており且つその他７つのリ−ドの各々も６つの可能な
接続を持っているので、第８Ｃ図の８本のリ−ドの間に
は全部で４８個の所望の可能な接続がある。与えられた
パストランジスタは２つの端部を接続するので、所望の
４８個の接続を行う為には２４個のパストランジスタが
必要である。各パストランジスタは、その端部に第８Ｃ
図に示した如く符号が付けられており、与えられたパス
トランジスタによって接続されるリ−ドを示している。
従って、パストランジスタ６−８はリ−ド６の端部６ａ
をリ−ド８の端部８ａへ相互接続させる。パストランジ
スタ７−５はリ−ド７の端部７ａをリ−ド５の端部５ａ
へ相互接続させている。第８Ｄ図の構造が複雑であるか
ら、第８Ｂ図に関連して上に説明したものとのは多少異
なる記号法（線と両端部の番号）を採用してパストラン
ジスタを表している。
−を示してある。第８Ｃ図において、リ−ド１乃至８は
複雑な接続部へやってくる様に示してある。リ−ド１及
び８は平行水平で左側へ延在し、リ−ド４及び５は平行
水平で右側へ延在し、リ−ド２及び３は平行垂直で上方
へ延在し、リ−ド６及び７は平行垂直で下方へ延在して
いる。リ−ド６に注目すると、リ−ド６の端部６ａはリ
−ド１，２，３，４，５，８の端部「ａ」へ接続させる
ことに意味がある。しかし、リ−ド６をリ−ド７へ接続
させることに意味はない。何故ならば、理論的に、２つ
のリ−ドが１つの方向へ延在することになるが、その方
向へ必要な情報を担持するには１つのリ−ドのみが必要
だからである。リ−ド６は６つの所望の可能な接続を持
っており且つその他７つのリ−ドの各々も６つの可能な
接続を持っているので、第８Ｃ図の８本のリ−ドの間に
は全部で４８個の所望の可能な接続がある。与えられた
パストランジスタは２つの端部を接続するので、所望の
４８個の接続を行う為には２４個のパストランジスタが
必要である。各パストランジスタは、その端部に第８Ｃ
図に示した如く符号が付けられており、与えられたパス
トランジスタによって接続されるリ−ドを示している。
従って、パストランジスタ６−８はリ−ド６の端部６ａ
をリ−ド８の端部８ａへ相互接続させる。パストランジ
スタ７−５はリ−ド７の端部７ａをリ−ド５の端部５ａ
へ相互接続させている。第８Ｄ図の構造が複雑であるか
ら、第８Ｂ図に関連して上に説明したものとのは多少異
なる記号法（線と両端部の番号）を採用してパストラン
ジスタを表している。
【００３３】第８Ｄ図は、第８Ｃ図内の接続部に対して
示した２４個ではなく２０個の相互接続トランジスタの
みを使用する第８Ｃ図のものと類似した形態を示してい
る。第８Ｄ図に示した如く、パストランジスタ１−６、
７−４、２−５、８−３は第８Ｃ図内に示したトランジ
スタから削除している。
示した２４個ではなく２０個の相互接続トランジスタの
みを使用する第８Ｃ図のものと類似した形態を示してい
る。第８Ｄ図に示した如く、パストランジスタ１−６、
７−４、２−５、８−３は第８Ｃ図内に示したトランジ
スタから削除している。
【００３４】第８Ｅ図は、第８Ｃ図から削除した４個の
パストランジスタが実際に設けられた場合に可能となる
直接接続を示している。（ＡとＢとが単一のパストラン
ジスタによって接続される場合、リ−ドＡとリ−ドＢと
の間の接続は直接的である。）点線はこれらの削除され
たトランジスタによって可能な直接的相互接続を示して
いる。然し乍ら、第８Ｆ図は、第８Ｅ図に示した４個の
トランジスタ接続が存在すること無しにリ−ド４及び７
を相互接続することの可能な方法を示している。従っ
て、例えば、リ−ド４をリ−ド７へ接続する為に、リ−
ド４はトランジスタ４−８によってリ−ド８へ直接接続
され、一方リ−ド８はパストランジスタ８−７によって
リ−ド７へ接続される。
パストランジスタが実際に設けられた場合に可能となる
直接接続を示している。（ＡとＢとが単一のパストラン
ジスタによって接続される場合、リ−ドＡとリ−ドＢと
の間の接続は直接的である。）点線はこれらの削除され
たトランジスタによって可能な直接的相互接続を示して
いる。然し乍ら、第８Ｆ図は、第８Ｅ図に示した４個の
トランジスタ接続が存在すること無しにリ−ド４及び７
を相互接続することの可能な方法を示している。従っ
て、例えば、リ−ド４をリ−ド７へ接続する為に、リ−
ド４はトランジスタ４−８によってリ−ド８へ直接接続
され、一方リ−ド８はパストランジスタ８−７によって
リ−ド７へ接続される。
【００３５】第８Ａ図乃至第８Ｅ図において上に説明し
た相互接続の各々は、１つの接続リ−ドを別の接続リ−
ドへ接続させるのにただ１つのパストランジスタが必要
であり、一方第８Ｆ図に示した特定の形態に対しては、
２個のパストランジスタが必要であるということに注意
すべきである。
た相互接続の各々は、１つの接続リ−ドを別の接続リ−
ドへ接続させるのにただ１つのパストランジスタが必要
であり、一方第８Ｆ図に示した特定の形態に対しては、
２個のパストランジスタが必要であるということに注意
すべきである。
【００３６】第８Ｇ図は可能な相互接続のタイプを示し
ている。相互接続されたリ−ドは、連続的な直線セグメ
ントを合流させることによって示されている。これらの
相互接続は自明である。
ている。相互接続されたリ−ドは、連続的な直線セグメ
ントを合流させることによって示されている。これらの
相互接続は自明である。
【００３７】第７Ｂ−１図乃至第７Ｂ−７図に使用した
記号法は第８Ａ図乃至第８Ｇ図に関連して説明した記号
法と同一である。従って、例えば、第７Ｂ−７図は２０
個のパストランジスタ接続部を持った黒塗ブロックを図
示している。第７Ｂ−７図に示した２０個のトランジス
タ交換は、第８Ｄ図に関連して上に詳細に説明した交換
と精密に対応している。
記号法は第８Ａ図乃至第８Ｇ図に関連して説明した記号
法と同一である。従って、例えば、第７Ｂ−７図は２０
個のパストランジスタ接続部を持った黒塗ブロックを図
示している。第７Ｂ−７図に示した２０個のトランジス
タ交換は、第８Ｄ図に関連して上に詳細に説明した交換
と精密に対応している。
【００３８】第７Ｂ−１図はＴ接続又は交差接続を行う
ことが可能であるが完全な相互接続を行なうことはない
３つのトランジスタを示している。完全な相互接続と
は、接続部にやってくるリ−ド（第７Ｂ−１においては
４本リ−ド）の各々を該接続部へやってくるその他のリ
−ドの任意の組合せに接続する能力のことを意味する。
ことが可能であるが完全な相互接続を行なうことはない
３つのトランジスタを示している。完全な相互接続と
は、接続部にやってくるリ−ド（第７Ｂ−１においては
４本リ−ド）の各々を該接続部へやってくるその他のリ
−ドの任意の組合せに接続する能力のことを意味する。
【００３９】第７Ｂ−２図は行を列と接続させる為の１
個のトランジスタの接続部を示している。第７Ｂ−３図
は６個のトランジスタの完全相互接続を示しており、接
続部へやってくる４本のリ−ドの任意の１本を該接続部
へやってくるその他の３本のリ−ドの任意の１本へ接続
させることが可能である。第７Ｂ−４図は接続部へやっ
てくる６本のリ−ドを示しており、１０個のパストラン
ジスタを使用して６本の入力リ−ドの任意の１本を該接
続部の５本のその他のリ−ドの任意の１本へ相互接続さ
せている。第７Ｂ−５図は４本リ−ド接続部を示してお
り、２本の水平連続リ−ドは５個のパストランジスタを
使用して２本の別の垂直リ−ドと相互接続されている。
個のトランジスタの接続部を示している。第７Ｂ−３図
は６個のトランジスタの完全相互接続を示しており、接
続部へやってくる４本のリ−ドの任意の１本を該接続部
へやってくるその他の３本のリ−ドの任意の１本へ接続
させることが可能である。第７Ｂ−４図は接続部へやっ
てくる６本のリ−ドを示しており、１０個のパストラン
ジスタを使用して６本の入力リ−ドの任意の１本を該接
続部の５本のその他のリ−ドの任意の１本へ相互接続さ
せている。第７Ｂ−５図は４本リ−ド接続部を示してお
り、２本の水平連続リ−ドは５個のパストランジスタを
使用して２本の別の垂直リ−ドと相互接続されている。
【００４０】第７Ｂ−６図は３個のトランジスタの接続
部を示しており、接続部へやってくる３本のリ−ドの任
意の１本はその他の２本のリ−ドの任意の１本と相互接
続させることが可能である。第７Ｂ−７図は、第８Ｄ図
に示されている如く相互接続されているリ−ドと平行で
且つ隣接するリ−ドを除き且つ第８Ｅ図に示した４個の
相互接続部を除いて（それも第７Ｂ−７図の構造を使用
して直接行なうことは不可能）、８本の入力リ−ドの任
意の１本をその他の８本の入力リ−ドの任意の１本へ相
互接続させる為の２０個のトランジスタの接続部を示し
ている。
部を示しており、接続部へやってくる３本のリ−ドの任
意の１本はその他の２本のリ−ドの任意の１本と相互接
続させることが可能である。第７Ｂ−７図は、第８Ｄ図
に示されている如く相互接続されているリ−ドと平行で
且つ隣接するリ−ドを除き且つ第８Ｅ図に示した４個の
相互接続部を除いて（それも第７Ｂ−７図の構造を使用
して直接行なうことは不可能）、８本の入力リ−ドの任
意の１本をその他の８本の入力リ−ドの任意の１本へ相
互接続させる為の２０個のトランジスタの接続部を示し
ている。
【００４１】ＣＭＯＳ伝達ゲ−トを上述した相互接続を
実施する上でパストランジスタの代りに使用することが
可能である。
実施する上でパストランジスタの代りに使用することが
可能である。
【００４２】屡々、形態適合可能論理要素４０−１乃至
４０−９とそれらの入力リ−ド及び出力リ−ドとそれら
のアクセス接続部と一般相互接続リ−ドと種々の一般相
互接続接続部を有する第４Ａ図に示した論理アレイの如
き形態適合可能論理アレイ内の論理要素を相互接続させ
る場合、１つの形態適合可能論理要素からの出力信号が
１つ又は２つのその他の形態適合可能論理要素へのみ接
続されることが望ましい。目安として、相互接続を容易
とする為に、１つの論理要素をそれを接続すべきその他
の論理要素へ可及的に近接させて位置させることが望ま
しい。
４０−９とそれらの入力リ−ド及び出力リ−ドとそれら
のアクセス接続部と一般相互接続リ−ドと種々の一般相
互接続接続部を有する第４Ａ図に示した論理アレイの如
き形態適合可能論理アレイ内の論理要素を相互接続させ
る場合、１つの形態適合可能論理要素からの出力信号が
１つ又は２つのその他の形態適合可能論理要素へのみ接
続されることが望ましい。目安として、相互接続を容易
とする為に、１つの論理要素をそれを接続すべきその他
の論理要素へ可及的に近接させて位置させることが望ま
しい。
【００４３】第９図は、形態適合可能論理要素９−１乃
至９−６及び一般相互接続リ−ドＬ１乃至Ｌ５０と一般
相互接続接続部Ｊ１乃至Ｊ１２を具備する形態適合可能
論理アレイの一部を示している。第９図における接続部
記号は第４Ｂ図において説明したものと同じ意味を持っ
ている。３０個のアクセストランジスタの１組は第９図
に点線で示してある。この組はＣＬＥ９−２の４本の入
力リ−ド用の２０個のアクセス接続部とＣＬＥ９−１の
出力リ−ド用の１０個のアクセス接続部を有している。
このアクセス接続部は簡単化の為に個々には符号を付し
ていない。第９図を参照して、例えば、形態適合可能論
理要素９−３の出力リ−ド１上の信号を形態適合可能論
理要素９−１の入力リ−ド４へ接続させることが望まれ
るものと仮定し、且つ同時に、ＣＬＥ９−３の出力リ−
ド１上の出力信号をＣＬＥ９−５の入力リ−ド１へ接続
することが望まれるものと仮定する。ＣＬＥ９−３の出
力リ−ド１上の出力信号がＣＬＥ９−１の入力リ−ド４
に到達する為には、その信号は少なくとも４個の接続
部、例えば、アクセス接続部Ａ１０、一般相互接続部Ｊ
４、一般相互接続部Ｊ１、アクセス接続部Ａ２０を介し
て通過させることが必要である。同様に、ＣＬＥ９−５
の入力リ−ド１に到達する為には、ＣＬＥ９−３の出力
リ−ド１上の信号が少なくとも４個の接続部を通過する
ことが必要である。例えば、アクセス接続部１０、一般
相互接続部Ｊ１０、一般相互接続部Ｊ７、アクセス接続
部Ａ３０である。同様に、ＣＬＥ９−３の出力リ−ド２
上の出力信号がＣＬＥ９−４の入力リ−ド４へ接続する
ことを望まれる場合、その信号は少なくとも２つの接続
部とこれら２つの接続部の間の一般相互接続リ−ドＬ３
８の少なくとも一部Ｐを介して通過することが必要であ
る。例えば、ＣＬＥ９−３のリ−ド２上の出力信号は一
般相互接続リ−ドＬ３９のマ−クを付けた部分Ｐを介し
てアクセス接続部Ａ４０を介して出力リ−ド２からＣＬ
Ｅ９−４の入力リ−ド４上のアクセス接続部Ａ５０へ通
過する場合がある。従って、形態適合可能論理要素９−
３が第９図に示した形態適合可能論理アレイ内に位置さ
れており従ってそれが形態適合可能論理アレイ９−１、
９−５、９−４の次であっても、ＣＬＥ９−３からの出
力信号は適切な入力リ−ドに到達する為には幾つかの接
続部及び一般相互接続リ−ドの少なくとも一部を介して
通過することが必要である。
至９−６及び一般相互接続リ−ドＬ１乃至Ｌ５０と一般
相互接続接続部Ｊ１乃至Ｊ１２を具備する形態適合可能
論理アレイの一部を示している。第９図における接続部
記号は第４Ｂ図において説明したものと同じ意味を持っ
ている。３０個のアクセストランジスタの１組は第９図
に点線で示してある。この組はＣＬＥ９−２の４本の入
力リ−ド用の２０個のアクセス接続部とＣＬＥ９−１の
出力リ−ド用の１０個のアクセス接続部を有している。
このアクセス接続部は簡単化の為に個々には符号を付し
ていない。第９図を参照して、例えば、形態適合可能論
理要素９−３の出力リ−ド１上の信号を形態適合可能論
理要素９−１の入力リ−ド４へ接続させることが望まれ
るものと仮定し、且つ同時に、ＣＬＥ９−３の出力リ−
ド１上の出力信号をＣＬＥ９−５の入力リ−ド１へ接続
することが望まれるものと仮定する。ＣＬＥ９−３の出
力リ−ド１上の出力信号がＣＬＥ９−１の入力リ−ド４
に到達する為には、その信号は少なくとも４個の接続
部、例えば、アクセス接続部Ａ１０、一般相互接続部Ｊ
４、一般相互接続部Ｊ１、アクセス接続部Ａ２０を介し
て通過させることが必要である。同様に、ＣＬＥ９−５
の入力リ−ド１に到達する為には、ＣＬＥ９−３の出力
リ−ド１上の信号が少なくとも４個の接続部を通過する
ことが必要である。例えば、アクセス接続部１０、一般
相互接続部Ｊ１０、一般相互接続部Ｊ７、アクセス接続
部Ａ３０である。同様に、ＣＬＥ９−３の出力リ−ド２
上の出力信号がＣＬＥ９−４の入力リ−ド４へ接続する
ことを望まれる場合、その信号は少なくとも２つの接続
部とこれら２つの接続部の間の一般相互接続リ−ドＬ３
８の少なくとも一部Ｐを介して通過することが必要であ
る。例えば、ＣＬＥ９−３のリ−ド２上の出力信号は一
般相互接続リ−ドＬ３９のマ−クを付けた部分Ｐを介し
てアクセス接続部Ａ４０を介して出力リ−ド２からＣＬ
Ｅ９−４の入力リ−ド４上のアクセス接続部Ａ５０へ通
過する場合がある。従って、形態適合可能論理要素９−
３が第９図に示した形態適合可能論理アレイ内に位置さ
れており従ってそれが形態適合可能論理アレイ９−１、
９−５、９−４の次であっても、ＣＬＥ９−３からの出
力信号は適切な入力リ−ドに到達する為には幾つかの接
続部及び一般相互接続リ−ドの少なくとも一部を介して
通過することが必要である。
【００４４】以上、本発明の具体的実施の態様に付いて
詳細に説明したが、本発明はこれら具体例にのみ限定さ
れるべきものでは無く、本発明の技術的範囲を逸脱する
こと無しに種々の変形が可能であることは勿論である。
詳細に説明したが、本発明はこれら具体例にのみ限定さ
れるべきものでは無く、本発明の技術的範囲を逸脱する
こと無しに種々の変形が可能であることは勿論である。
【００４５】
【発明の効果】本発明によれば、対応する１組の制御信
号によって所望の論理機能を実行する形態に適合させる
ことの可能な論理要素を使用しているので、ユーザが容
易にプログラミングを行うことが可能である。更に、本
装置は、単一チップ上に形成されているので小型であり
且つ製造が容易である。又、ある論理要素の出力リード
は別の論理要素の入力リードへ相互接続線を介して接続
されるので、各論理要素は独自性を有しておりプログラ
ミングの柔軟性を与えている。
号によって所望の論理機能を実行する形態に適合させる
ことの可能な論理要素を使用しているので、ユーザが容
易にプログラミングを行うことが可能である。更に、本
装置は、単一チップ上に形成されているので小型であり
且つ製造が容易である。又、ある論理要素の出力リード
は別の論理要素の入力リードへ相互接続線を介して接続
されるので、各論理要素は独自性を有しておりプログラ
ミングの柔軟性を与えている。
【図１】 形態適合可能論理アレイ内の各論理要素内で
実施することの可能な種々の論理機能を幾つかを示した
説明図。
実施することの可能な種々の論理機能を幾つかを示した
説明図。
【図２】 ２つの変数Ａ及びＢの多数の有用な機能を実
施することの可能な１つの可能な形態適合可能論理要素
の内部論理構造を示した説明図。
施することの可能な１つの可能な形態適合可能論理要素
の内部論理構造を示した説明図。
【図３Ａ】 １６個の可能な入力状態の任意の１つを識
別することが可能であり且つ２16個の機能を実施するこ
との可能な１６ビットＲＡＭ回路の説明図。
別することが可能であり且つ２16個の機能を実施するこ
との可能な１６ビットＲＡＭ回路の説明図。
【図３Ｂ】 出力リ−ドへ伝送する為に２16個の機能を
実施することの可能な１６個のビットの任意の１つを選
択する選択構造を示した説明図。
実施することの可能な１６個のビットの任意の１つを選
択する選択構造を示した説明図。
【図３Ｃ】 第３Ａ図の構造に対する１つの可能なカル
ノマップの説明図。
ノマップの説明図。
【図３Ｄ】 第１及び第２行と第１列の交点に第３Ｃ図
のカルノマップ内に二進数１を配置させることによって
表された論理ゲ−トを示した説明図。
のカルノマップ内に二進数１を配置させることによって
表された論理ゲ−トを示した説明図。
【図４Ａ】 選択した入出力パッド及び論理要素間のリ
−ドの相互接続と共に又所望の論理機能を発生させる為
に選択したリ−ド間に形成したプログラム可能相互接続
と共に集積回路チップ上に形成した複数個の形態適合可
能論理要素（９個の論理要素として示してある）を示し
た説明図。
−ドの相互接続と共に又所望の論理機能を発生させる為
に選択したリ−ド間に形成したプログラム可能相互接続
と共に集積回路チップ上に形成した複数個の形態適合可
能論理要素（９個の論理要素として示してある）を示し
た説明図。
【図４Ｂ】 第４Ａ図内の交差する導電性リ−ド間の交
差接続の記号を示した説明図。
差接続の記号を示した説明図。
【図５】 本発明の形態適合可能論理アレイに使用する
のに適した新規な結合型静的・動的シフトレジスタの回
路の一部を示した説明図。
のに適した新規な結合型静的・動的シフトレジスタの回
路の一部を示した説明図。
【図６】 第５図の構造の動作を説明する為の各波形線
図。
図。
【図７Ａ】 Ｎを９よりも大きな選択した整数で且つ導
電性リ−ド間の選択した相互接続であるとしてＮ個の形
態適合可能論理要素の９つを示した形態適合可能論理ア
レイの概略図。
電性リ−ド間の選択した相互接続であるとしてＮ個の形
態適合可能論理要素の９つを示した形態適合可能論理ア
レイの概略図。
【図７Ｂ】 第７Ａ図に示した記号によってなされる相
互接続のタイプを示した説明図。
互接続のタイプを示した説明図。
【図８Ａ】 形態適合可能論理アレイの２つ又はそれ以
上のリ−ド間に相互接続を形成する為の種々のトポロジ
−を示した説明図。
上のリ−ド間に相互接続を形成する為の種々のトポロジ
−を示した説明図。
【図８Ｂ】 形態適合可能論理アレイの２つ又はそれ以
上のリ−ド間に相互接続を形成する為の種々のトポロジ
−を示した説明図。
上のリ−ド間に相互接続を形成する為の種々のトポロジ
−を示した説明図。
【図８Ｃ】 形態適合可能論理アレイの２つ又はそれ以
上のリ−ド間に相互接続を形成する為の種々のトポロジ
−を示した説明図。
上のリ−ド間に相互接続を形成する為の種々のトポロジ
−を示した説明図。
【図８Ｄ】 形態適合可能論理アレイの２つ又はそれ以
上のリ−ド間に相互接続を形成する為の種々のトポロジ
−を示した説明図。
上のリ−ド間に相互接続を形成する為の種々のトポロジ
−を示した説明図。
【図８Ｅ】 形態適合可能論理アレイの２つ又はそれ以
上のリ−ド間に相互接続を形成する為の種々のトポロジ
−を示した説明図。
上のリ−ド間に相互接続を形成する為の種々のトポロジ
−を示した説明図。
【図８Ｆ】 形態適合可能論理アレイの２つ又はそれ以
上のリ−ド間に相互接続を形成する為の種々のトポロジ
−を示した説明図。
上のリ−ド間に相互接続を形成する為の種々のトポロジ
−を示した説明図。
【図８Ｇ】 形態適合可能論理アレイの２つ又はそれ以
上のリ−ド間に相互接続を形成する為の種々のトポロジ
−を示した説明図。
上のリ−ド間に相互接続を形成する為の種々のトポロジ
−を示した説明図。
【図９】 本発明の形態適合可能論理アレイを示した説
明図。
明図。
【図１０】 第８Ｂ図におけるリ−ドＡとリ−ドＢとを
接続するパストランジスタをリストした説明図。
接続するパストランジスタをリストした説明図。
１〜８：相互接続リード ９−１〜９−６：ＣＬＥ ２１，２２：インバータ ２３〜２７：論理ゲート ２９ａ，２９ｂ：インバータトランジスタ ２９ｃ，２９ｄ：パストランジスタ ４０：ＣＬＥ ５０，５１，５２：シフトレジスタ ５３，５４，５５，５６，５７，５９：シフトレジスタ
制御 ５８：入力リード ６０：論理装置 ７０：形態適合可能論理要素 ９０，９１：リード ９２：パストランジスタ
制御 ５８：入力リード ６０：論理装置 ７０：形態適合可能論理要素 ９０，９１：リード ９２：パストランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロス エイチ． フリーマン アメリカ合衆国， カリフォルニア 95124， サン ノゼ， マクケラー ド ライブ 5667
Claims (3)
- 【請求項１】 単一チッププログラム可能論理装置にお
いて、 各々が複数個の入力リードと少なくとも１個の出力リー
ドとを具備しており且つユーザのプログラミングによっ
て選択された論理機能を実行させる手段を具備している
複数個のプログラム可能な論理要素、 一群の相互接続線、 複数個の入力／出力ポート、 前記入力リードを前記相互接続線へプログラミングによ
って接続させるプログラム可能な第１接続手段、 前記出力リードを前記相互接続線へプログラミングによ
って接続させるプログラム可能な第２接続手段、 前記入力／出力ポートを前記相互接続線へプログラミン
グによって接続させるプログラミング可能な第３接続手
段、 前記相互接続線を互いにプログラミングによって接続さ
せるプログラム可能な第４接続手段、を有しており、 前記一群の相互接続線は少なくとも第１方向に延在する
第１複数個の第１相互接続線と前記第１方向とは異なる
第２方向に延在する第２複数個の第２相互接続線とを有
しており、前記第１複数個の内の幾つかの第１相互接続
線の各々の一端部は別の第１相互接続線の一端部及び少
なくとも１本の第２相互接続線の一端部に夫々前記第４
接続手段を介して接続されている、ことを特徴とする単
一チッププログラム可能論理装置。 - 【請求項２】 請求項１において、前記第４接続手段が
パストランジスタから構成されていることを特徴とする
単一チッププログラム可能論理装置。 - 【請求項３】 請求項１又は２において、前記第１複数
個の第１相互接続線は前記第１方向において並列的に且
つ直列的に整列して配設されており且つ前記第２複数個
の第２相互接続線は前記第２方向において並列的に且つ
直列的に整列して配設されていることを特徴とする単一
チッププログラム可能論理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/655,007 US4642487A (en) | 1984-09-26 | 1984-09-26 | Special interconnect for configurable logic array |
| US655007 | 1984-09-26 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8262127A Division JPH09261039A (ja) | 1984-09-26 | 1996-10-02 | プログラム可能論理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11317659A true JPH11317659A (ja) | 1999-11-16 |
| JP3083813B2 JP3083813B2 (ja) | 2000-09-04 |
Family
ID=24627112
Family Applications (7)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60211193A Pending JPS61198919A (ja) | 1984-09-26 | 1985-09-26 | 形態適合可能論理アレイ用特別相互接続 |
| JP2417892A Pending JPH06283996A (ja) | 1984-09-26 | 1990-12-19 | 形態適合可能論理アレイ用特別相互接続 |
| JP7121251A Expired - Lifetime JP2873997B2 (ja) | 1984-09-26 | 1995-05-19 | 相互接続構成体 |
| JP7121058A Expired - Lifetime JP2718006B2 (ja) | 1984-09-26 | 1995-05-19 | 単一チップ形態適合可能論理アレイ |
| JP8262127A Pending JPH09261039A (ja) | 1984-09-26 | 1996-10-02 | プログラム可能論理装置 |
| JP8262146A Expired - Lifetime JP3002425B2 (ja) | 1984-09-26 | 1996-10-02 | プログラム可能論理装置 |
| JP11062374A Expired - Lifetime JP3083813B2 (ja) | 1984-09-26 | 1999-03-09 | プログラム可能論理装置 |
Family Applications Before (6)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60211193A Pending JPS61198919A (ja) | 1984-09-26 | 1985-09-26 | 形態適合可能論理アレイ用特別相互接続 |
| JP2417892A Pending JPH06283996A (ja) | 1984-09-26 | 1990-12-19 | 形態適合可能論理アレイ用特別相互接続 |
| JP7121251A Expired - Lifetime JP2873997B2 (ja) | 1984-09-26 | 1995-05-19 | 相互接続構成体 |
| JP7121058A Expired - Lifetime JP2718006B2 (ja) | 1984-09-26 | 1995-05-19 | 単一チップ形態適合可能論理アレイ |
| JP8262127A Pending JPH09261039A (ja) | 1984-09-26 | 1996-10-02 | プログラム可能論理装置 |
| JP8262146A Expired - Lifetime JP3002425B2 (ja) | 1984-09-26 | 1996-10-02 | プログラム可能論理装置 |
Country Status (5)
| Country | Link |
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| US (1) | US4642487A (ja) |
| EP (1) | EP0177261B1 (ja) |
| JP (7) | JPS61198919A (ja) |
| CA (1) | CA1248597A (ja) |
| DE (1) | DE3580642D1 (ja) |
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| JP2873997B2 (ja) | 1999-03-24 |
| JPH09261039A (ja) | 1997-10-03 |
| EP0177261A2 (en) | 1986-04-09 |
| JPH09261040A (ja) | 1997-10-03 |
| EP0177261A3 (en) | 1988-02-10 |
| JPH08107347A (ja) | 1996-04-23 |
| JPH06283996A (ja) | 1994-10-07 |
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