JPS61280120A - コンフイグラブルロジツクアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、プログラマブル−ロジックアレイ（ＰＬＡ　
：　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａ
ｙ）に関し、特に任意の要求される機能を実現する論理
要素を構成するために、半導体チップ上に形成された複
数の論理要素をチップ上にてプログラムし得る構造に関
する。

〈従来の技術〉 ゲートアレイは従来から良く知られている。一般に、ゲ
ートアレイは、所望の論理機能を実現するように、基本
となるベースアレイ中の複数の能動素子を様々な態様に
て相互接続することにより製造される。ゲートアレイが
より複雑になるにつれて、ベースアレイ中の能動素子の
特定の態様の相互接続により実現される論理のシミュレ
ーションはより困難となり、通常コンピュータプログラ
ムを用いて実行されることとなる。

〈発明が解決しようとする問題点〉 完成したゲートアレイを構成するベースアレイ中の能動
素子の実際の接続レイアウトは、当該技術分野では周知
の形式のコンピュータ支援式設計用プログラムを用いて
決定される。このような構造を設計する過程は複雑であ
り、また論理シミュレーション、検査プログラム及び半
導体素子レイアウトプログラムの使用を必要とするため
、当然高価なものとなる。従って、ベースアレイからの
所定の論理機能の実行を大幅に単純化し得る代替手段が
望まれている。

く問題点を解決するための手段〉 本発明によれば、コンフィグラブルロジックアレイ（Ｃ
ｏｎｆｉａｕｒａｂｌｅ　Ｌｏｏｉｃ　Ａｒｒａｙ）　
　（以下ＣＬＡと略記する）が提供される。この構造に
よれば、完成した集積回路（ＩＣ）の構成を、時に応じ
て（たとえ集積回路がシステム中に設置された後でも）
変化させることにより、同一の集積回路から複数の論理
機能を獲得することができる。

本発明によれば、複数のコンフィグラブルロジックエレ
メント（以下ＯＬＥと略記する）を用いることにより、
当該集積回路が構成するシステムが果すべき課題に応じ
て、複数の異なる論理機能の内の任意のものを果し得る
ような新規な形式の集積回路が実現される。ＯＬＥとは
、複数の論理機能の内の任意のものを実現し得るように
、コントロールビットに応答して動作するスイッチによ
って電気的に相互接続されることのできるデバイスの組
合せを意味する。

本発明のＣＬＡは複数のＯＬＥからなり、各ＯＬＥはＡ
ＮＤゲート、フリップフロップ、インバータ、ＮＯＲゲ
ート、エクスクル−シブＯＲゲートその他それらの組合
せによって実現される複数の機能を獲得するのに必要な
すべての回路要素を含んでいる。本発明に従ってＯＬＥ
により実行される任意の機能は、コントロールロジック
からＯＬＥに与えられるコントロール信号によって決定
される。

本発明の１つの実施例によれば、ＯＬＥは物理的な構造
に何等の変化も伴わず、与えられたコントロール信号に
応じて、ＡＮＤゲート、ＯＲゲート、ＮＯＲゲート、Ｎ
ＡＮＤゲート、エクスクル−シブＯＲゲートその他いか
なる論理要素としても機能し得る。本発明によれば、各
ＯＬＥに於いて任意の機能を選択し得るような構造が提
供される。これは、各ＯＬＥの構造を制御するコントロ
ール信号を記憶し生成するコントロールロジックを用い
ることにより達成される。

本発明の１つの実施例に於ては、コントロールロジック
は、ＯＬＥを含む集積回路チップの一部として構成され
、コントロール信号は、コントロールロジックにより記
憶され転送される。しかしながら、必要に応じて、コン
トロール情報が、この集積回路の外部にて記憶または生
成され、そしてピンを通してＯＬＥに転送されるように
しても良い。

一般に、本発明によれば、コントロール信号の所定の１
組がＯＬＥに転送され、当該ＯＬＥの構造を制御する。

コントロールロジックは、このようにコントロールビッ
トの任意の１組を各ＯＬＥに転送するように構成されて
いる。集積回路チップ上のＯＬＥに転送される実際のコ
ントロールビットの組は、集積回路チップ又はチップ上
の各ＯＬＥにより実行されるべき機能に応じて定められ
る。チップ上の各論理要素の構成は、意図されたチップ
全体の機能及びチップの部分としてのＯＬＥについて意
図された配合構造により決定される。

このようにして形成された構造はコンフィグラブルロジ
ックアレイ或いはＣＬＡとして知られており、またこの
アレイ中の各論理要素はコンフィグラブルロジックエレ
メント或いはＯＬＥとして知られている。

一般に、各集積回路チップは、コントロールロジックに
加え、またコントロールロジックに組合されて特定のチ
ップ上データルート決定回路を有している。１つの実施
例に於ては、ＯＬＥの構造を形成するために用いられる
特定のデータを、メモリに記憶し、更にそのデータをメ
モリからチップ上のＯＬＥの中、或いＣＬＥに組合され
ているダイナミックシフトレジスタ及びスタティックラ
ッチエレメントとの新しい組合せに転送することにより
、チップ上データルート決定回路が実現される。

く作用〉 本発明の技術は、実施例に示されているように、Ｐチャ
ンネル、Ｎチャンネル或いはＣＭＯＳテクノロジー等に
応用し得る汎用性を有するものである。また、本発明の
原理を応用した構造は、必要に応じて、その他のいかな
る半導体技術を用いても実現可能である。本発明のダイ
ナミックシフトレジスタ及びスタティックラッチエレメ
ントからなる新規な構成は、構造的なオーバヘッド（即
ちアクセス回路及びルーチン回路）を、チップ全体の有
用な論理機能に比べて小さくし得る点で特に有用である
。特に重要なことは、ダイナミックシフトレジスタ及び
スタティックラッチエレメントからなる新規な構成を本
発明のＣＬＡを実現するために用いた場合には、各ＯＬ
Ｅに於てアドレス指定、データ選択或いはデコーディン
グを必要としない点にある。

〈実施例〉 以下、本発明の好適実施例を添付の図面について詳しく
説明する。

以下の詳細な説明は、本発明の特定の実施例に関するも
のであって、本発明を限定するものではない。当業者で
あれば、以下の説明により本発明の他の実施例も、自ず
と明らかになろう。

第１図は、ＯＬＥに集積し得る具体的な論理機能を図示
している。第１図に示された２８通りの機能は単に説明
として挙げただけであり、もし必要であれば、その他の
要素も集積することができる。以下の第１表にこれらの
論理機能を列挙する。

（以下余白） 第１表 Ｌｕ　　機能 Ｉ　　　　　ＡＮＤゲート ２　　　　　ＮＡＮＤゲート ３　　　　反転入力を有するＡＮＤＮＯゲート　　　反
転入力を有するＮＡＮＤゲート５　　　　０Ｒゲート ６　　　　　ＮＯＲゲート ７　　　　エクスクル−シブＯＲゲート８　　　　エク
スクル−シブＮＯＲゲート９　　　３人力ＡＮＤゲート １０　　　　３人力ＮＯＲゲート １１　　　３人力ＯＲゲート １２　　　３人力ＮＯＲゲート １３　　　　　ＡＮＤゲートを有する１つの入力を有す
るＯＲゲート １４　　　　　ＡＮＤゲートを有する１つの入力を有す
るＮＯＲゲート １５　　　０Ｒゲートを有する１つの入力を有するＡＮ
Ｄゲート １６　　　　０Ｒゲートを有する１つの入力を有するＮ
ＡＮＤゲート １７　　　１つの反転入力を有する３人力ＡＮＤゲート １８　　　１つの反転入力を有する３人力ＮＯＲゲート １９　　　１つの反転入力を有する３人力ＯＲゲート ２０　　　　１つの反転入力を有する３人力ＮＯＲゲー
ト ２１　　　２者択一人力のマルチプレクサ２２　　　２
者択一反転入力のマルチプレクサ ２３　　　　　リセットを有するＤ”フリップフロップ ２４　　　　　セットリセットラッチ ２５　　　　　リセット及び反転出力を有する′“Ｄ″
フリツプフロツ プ６　　　　　リセット及び反転出力を有するセットリ
セットラッチ ２７　　　　　セットを有する“Ｄ″フリツプフロツ プ８　　　　　セット及び反転出力を有する゛′Ｄ″フ
リップフロップ （以下余白） 本発明によれば、その他の論理要素も実現し得ることは
云うまでもない。

第２図は、二つの変数Ａ、Ｂを伴うすべての有用な機能
を実現し得る１つの可能な論理要素の内部論理構造を示
しており、その機能は第１図に承れる。例えば、第２図
に示された構造を用いてＡＮＤＮＯゲートを実現するた
めに、Ａ、Ｂとしてそれぞれラベル付けされた入力リー
ドが、各々構造コントロールリードＣ１、ｃｏに加えら
れたハイレベル信号により、インバータ２１．２２を迂
回するようになっている。構造コントロールリードＣ１
、ｃｏは、それぞれ、公知のパストランジスタ２９Ｃ１
２９ｄに接続されている（本明細書中に於いて、パスト
ランジスタ２９Ｇ、２９ｄは円により囲まれた記号によ
って表示される）。

ローレベル信号は構造コントロールリードＣｏ１Ｃ１、
Ｃ４に作用する。ここで、構造コントロー（−行余白） ルＣ８，Ｃ１及びその他のあらゆるリードがＮチンネル
ＭＯＳパストランジスタに接続されているとすれば、コ
ントロール信号Ｃ２、Ｃ２、Ｃ３、Ｃ３は“どうであっ
ても良い″。即ち、これらの信号は、ハイレベルであろ
うがローレベルであろうが、出力信号に影響を与えるこ
とがない。

更に、Ｃ５上のハイレベル信号はＡＮＤゲート２５をイ
ネーブルさせる。ＡＮＤゲート２５からのハイレベル信
号は、ＮＯＲゲート２６を通過する。ＮＯＲゲート２６
からの信号はローレベル信号としてＭＯＳトランジスタ
２９ａ（ソースは接地されており、ドレインは出力リー
ド２８に接続されている）を遮断し、ＮＯＲゲート２７
を介してＮチャンネルトランジスタ２９ｂ（ドレインが
電源に接続されており、ソースが出力リード２８及びＮ
チャンネルトランジスタ２９ａのドレインに接続されて
いる）を導通させる。

以上説明したように構造形成された第２図の構造はＡＮ
Ｄゲートとなる。構造形成に際して、該構造内の適当な
パストランジスタ及びゲートを活性化するために構造コ
ントロールリードｃｍ−ｃ５に加えられるべきコントロ
ール信号を適当に選択することにより、その伯の論理機
能を実現するこができる。

第３Ａ図は、１６ビツトＲＡＭを示しており、このＲＡ
Ｍは１６通りの可能な入力信号のいずれにも反応して出
力信号を発生する。このようにして、入力信号へ及びＢ
は、Ｘデコーダが１６ビツトＲＡＭ中の４つのコラムの
うちいずれかを選択するかを制御する。入力信＠Ｃ及び
ＤはＹデコータが１６ビツトＲＡＭ中の４つのロウのう
ちいずれを選択するかを制御する。１６ビツトＲＡＭは
選択されたロウとコラムとの交点に於けるビットで代表
される出力信号を発生する。このような交点は１６個あ
り、そのために１６個のそのようなビットが存在する。

１６のビットによって表現し得る機能の組合せは２１６
通りある。従って、ＮＯＲゲートをＲＡＭ中の１６ビツ
トによってシミュレートしようとしたならば、ＲＡＭに
対するカルノーマツプが第３Ｃ図に示されたようになる
。第３Ｃ図に於ては第１０つ（Ａ＝ＯＳＢ＝Ｏを示して
いる）と第１コラム（Ｃ＝Ｏ，Ｄ＝Ｏを示している）と
の交点に於けるビット以外はすべてＯである。比較的頻
繁には用いられない機能が１６ビツトＲＡＭによって実
現されるように要求される場合には（例えば、Ａ＝１、
Ｂ＝Ｏ，Ｃ＝Ｏ，Ｄ＝Ｏに対して出力信号１を発生する
場合）、その時には２進数「１」が第２０つと第１コラ
ムとの交点に記憶される。

Ａ＝Ｏ１Ｂ＝Ｏ，Ｃ＝Ｏ１Ｄ＝０の場合及びＡ＝１、Ｂ
＝Ｏ，Ｃ＝Ｏ１Ｄ＝Ｏの場合に２進数「１」を発生しよ
うとする場合、２進数「１」は第１コラムと第１０つ及
び第２０つとの交点に記憶される。ＲＡＭをこのように
ローディングすることによりに表現される論理回路は、
第３Ｄ図に示されたものとなる。このように、第３Ａ図
のＲＡＭは２１６通りの論理機能を簡潔かつ巧妙に実現
する態様の一例を示している。

第３Ｂ図は、１６個のビットのいずれをもを選択的に発
生するための別の構造を示している。左側に「１６セレ
クトビツト」とラベルされた縦の欄の中の各レジスタは
選択された信号、即ち２進数「１」又はｒＯＪを保持し
ている。Ａ、Ｂ、Ｃ１Ｄの組合せを適当に選択すること
によって、１６セレクトピツトレジスタ於ける１６個の
位置の内の特定の１つの中に保持されているビットが出
力リードに転送される。このように、例えば、第ルジス
タのビットを出力リードに転送するためには、信号Ａ、
Ｂ、Ｃ，Ｄがそのようにラベル付けされているリードに
加えられなければならない。

１６セレクトピツトレジスタの内の１６個の位置の内で
「１５」とラベル付けされている信号を出力リードに転
送するためには、信＠Ａ、Ｂ、Ｃ１及びＤはそのような
コラムに加えられなければならない。このようにしても
、この構造により２１６通りの論理機能を実現すること
ができる。

第４Ａ図は、９つのＯＬＥを含む本発明に基づ＜ＣＬＡ
の１つの実施例を示している。第４Ａ図に示されている
ように、９つのＯＬＥは、相互接続線及びリード同士を
結ぶ種々のスイッチと共に集積回路チップ上に設けられ
ている。論理要素４０−１〜４０−９は、それぞれ、第
２図に示されるような回路の集合、或いは第２図につい
て前記したような任意の複数の論理機能を実行し得るよ
うに構造形成され得る同様な構造の回路の集合を表して
いる。

回路をプログラムするために選択された信号は、構造コ
ントロール入力リードとして特定された入力リードに加
えられ、それによって各論理要素が所定の論理機能を発
揮する。第４Ａ図に於ては、構造コントロール信号の入
力リードとして特別に特定されているものはない。しか
し、任意のＩ１０パッドをこのような目的のために特定
することが可能である。

構造コントロールビットは、適用される設計思想に応じ
て、シリアルに或いはパラレルにＣＬＡにインプットす
ることができる。集積回路チップが所定通り機能してい
るときに、構造コントロール信号を各ＣＬＥにシフトイ
ンし、かつ各論理要素の動作をコントロールするために
、別のＩ１０パッドを、論理要素をクロックする入力ク
ロック信号のために用いることができる。論理要素４０
−１〜４０−９の組合せが、ＣＬＡのための所望の論理
出力を発生する。第４Ｂ図は、第４八図中に用いられた
相互接続線の記号の意味を示している。

論理要素４０−１　（第４Ａ図、第４Ｂ図）等の論理要
素の構造を形成するために、複数のビットが、例えば第
２図に示されたリードｃｏ−０５のような構造コントロ
ールリードに加えられなければならない。これを実現す
るために、本実施例に於いては、シフトレジスタがＯＬ
Ｅの一部として用いられている。

第５図は、本発明に基づく新規なシフトレジスタを示し
ている。第５図のシフトレジスタは２つの基本記憶セル
を有している。各記憶セルは１ビツトの情報を記憶する
ことができる。勿論、実際のシフトレジスタは、上述の
シフトレジスタを部分とする論理要素の構造を形成する
ために必要な数の記憶セルを備えている。作動時には、
入力信号が入力リード５８に加えられる。

この入力信号（第６Ｄ図に示されている）は、所要の論
理機能を実行し得るように各ＯＬＥに加えられるべき、
或いは後記する要領でリード同土間の相互接続線の構造
を形成するために、構造コントロールビットとしてシフ
トレジスタ中に記憶されるべきパルスを含んでいる。

このように入力リード５８に作用する１連のパルスは、
シフトレジスタの記憶セルに記憶された場合に、要求さ
れる機能及び接続、或いはその一方を実行するのに適し
た要領で構造コントロールビットを活性化し得るような
パルスを表している。

例えば、第２図の回路でＡＮＤゲートを形成しようとす
るならば、パルスＣｏ１Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５
は１．１、Ｘ、Ｘ、０，１によって表されることとなる
。

入力リード５８に加えられた一連のパルスは、入力リー
ド５７．５９に各々加えられるクロッキングパルスφ１
、φ２により同期される。即ち、動作の始めの周期に於
てはクロッキングパルスφ１はハイレベルになり（第６
Ａ図）、クロッキングパルスφ２はローレベルになり（
第６Ｂ図）、ホールド信号（第６Ｃ図）は、シフト動作
の間口−レベルであり、それらによって、順番に接続さ
れたシフトレジスタのセル５−１．５−２、・・・中の
データの通過を促進する。

シフトレジスタ中にパターンｒ０１０１０Ｊをシフトす
るためには、以下のような動作が行われる。

クロッキング時間ｔ１の凡そ前半の周期の間、リード５
８上の入力信号はローレベルである。インバータ５１−
１の出力信＠Ｑ１は、ローレベル入力信号及びクロッキ
ングパルスφ１のハイレベルに反応してハイレベルにな
り、パストランジスタ５３−１をイネーブルさせる。ク
ロッキング周期ｔ１の時間経過に伴いクロッキング信号
φ１がローレベルとなり（第６Ａ図）、その後直ちにク
ロッキング信号φ２がハイレベルとなり（第６Ｂ図）、
パストランジスタ５５−１がイネーブルされる。

従って、ハイレベル出力リードＱ１は、イネーブルされ
たパストランジスタ５５−１によってインバータ５２−
１の入力リードに転送され、そこでインバータ５２−１
の出力リードにローレベル出力信＠Ｑ１を発生させる。

従って、周期°ｔ１の終了時点に於いで、インバータ５
２−１の出力リードＱ１は（第６Ｆ図）はローレベルと
なる。このとき、第２番目のセルのインバータ５１−２
．５２−２からの信号を既知の状態に変える信号が未だ
第２の記憶セル５−２に伝えられていないため、第２番
目のセルのインバータ５１−２．５２−２からの出力信
号Ｑ２　、Ｑ２は未だ不確定の状態にある。

第２の周期（第６Ａ図に於て１２として示されている）
の開始時点に於て、φ１はハイレベルにあり（第６Ａ図
）、また、φ２は、周期ｔ１が終了する前にローレベル
となっているため、ローレベルのままである（第６Ｂ図
）。入力信号（第６Ｄ図）が、２進数「１」で表される
ハイレベルになっているため、インバータ５１−１の出
力信号Ｑ１はローレベルとなる。インバータ５２−１の
出力信号Ｑ１は、ローレベル信号φ２によってパストラ
ンジスタ５５−１が遮断されたままであるためにローレ
ベルのままである。

第２周期に入りしばらくすると、φ１はローレベルにな
り僅かな時間の遅れを伴いφ２がハイレベルになる。こ
のとき、出力信号Ｑ１は、パストランジスタ５５−１を
通ってインバータ５２−１に転送され、インバータ５２
−１の出力信号Ｑ１をハイレベルにする。一方、周期ｔ
２の間、Ｑｌがハイレベルであるときに、それまでロー
レベルＱ１によりインバータ５１−２の出力信号０２を
ハイレベルにするため、パストランジスタ５３−２がイ
ネーブルされ、周期ｔ２の後半の期間に於けるφ２のロ
ーレベルからハイレベルへの変化が、パストランジスタ
５５−２をイネーブルし、インバータ５２−２の出力信
号０２をローレベルにする。

このようにして、リード５８（第６Ｄ図）上の入力信号
は、シフトレジスタの各セル５−１．５−２．５−３、
・・・を通って転送される。所望の情報をシフトレジス
タに転送したなら、ホールド信号（第６Ｃ図）はイネー
ブルされ（例えばハイレベルにされる）、それによって
、各セルに情報を継続的に保持するべく、フィードバッ
クリード５０−１．５０−２．５０−３、・・・をイン
バータ５２の出力リードからインバータ５１の入力リー
ドに接続する。作動時に於ては、所定のセル５に保存さ
れた信号は、構造コントロール、或いは内部接続パスデ
バイスに接続される。

・・は、論理ユニット、或いは構造形成可能な内部接続
パスデバイスの４Ｍ造影形成コントロール入力直接接続
される。

φ１がローレベルのとき、φ２及びホールド信号をハイ
レベルとすることにより、データを継続的に保持するこ
とができる。φ１及びφ２をいずれもハイレベルとし、
ホールド信号をローレベルとすることにより、入力をセ
ツティング、或いはクリアして、シフトレジスタ全体を
セット或いはクリアすることができる。このようにして
シフトレジスタをクリアするためには、信号がシフトレ
ジスタ全体の長さを伝達することによる成る程度のセッ
ト・リセットタイムが必要となることは止むを得ない。

当然、この時間はシフトレジスタの全長に依存する。

シフトレジスタは、ダイナミックフェイズに於いて、シ
フトレジスタのインバータ５１−１．５２−１．５１−
２．５２−２、・・・を有するトランジスタ（第５図で
は示されていないが良く知られている）のゲート上を電
荷として転送される情報を記憶することにより動作する
。これらのインバータは良く知られている設計であり、
詳細な説明を省略する。

ダイナミックシフトレジスタは６つのトランジスタを使
用するもので、必要となる面積が小さくて済むことから
、ダイナミックシフトレジスタを利用する点に、本発明
の重要な特徴がある。ダイナミックシフトレジスタは、
たった１つのトランジスタを付加することによりスタテ
ィックラッチに転換することができる。従って、回路を
複雑化することなく、また多大な半導体面積を必要とす
ることなく、ＯＬＥの一部として、このダイナミックシ
フトレジスタとスタティックラッチとの新規な組合せを
容易に製造することができる。シフトレジスタをホール
ドするとデータが自動的にリフレッシュされることから
、「ホールド」信号によって、ダイナミックシフトレジ
スタを極めて低い周波数にて駆動することが可能となる
。それ故、別途のリフレッシュ回路を必要としない。

以上の説明により、この新規なダイナミックシフトレジ
スタ・スタティックラッチ回路が、一旦ホールドポジシ
ョンにラッチされれば、リフレッシュされる必要がない
という点に特徴を有することが理解できよう。これは、
例えばセル５−１のり−ド５０−１及びパストランジス
タ５４−１からなるフィードバック回路の使用により実
現される。

第７Ａ図は、複数のＣＬＥを含むＣＬＡの異なる実施例
を示している。特に、０ＬＥ７０−１．７０−２．７０
−４及び７０−５は全体が示されているが、０ＬＥ７０
−３．７０−６及び７〇−７〜７０−９までは部分的に
のみ示されてる。特に、後者の５つのＯＬＥに関しては
、それらの相互接続線の全体が示されていない。第７Ａ
図で示された構造は、本発明のＣＬＡを用いて実現され
得る構造及び接続形式を例示するものであり、特定の機
能を実行するように構成された実際的な回路を示しては
いない。

第７Ａ図に示されたように、特定のリードの相互接続は
、複数の手段（例えば相互接続構造）のいずれを用いて
行っても良い。第７Ａ図に於いて用いられている相互接
続を表す記号が第７Ｂ図に於いて図式的に説明されてい
る。特に、種々の相互接続を現わす図式的記号は成る程
度自明なものであるが、ここで用いられている表記法が
第９Ａ図〜第９Ｇ図に於いて解説されている。

第９Ａ図は、水平方向のリード９０−１と垂直方向のリ
ード９０−２との間の交差接続を実現するための種々の
態様を示す概略図である。第９Ａ図に於ては、パストラ
ンジスタ２は、導通状態になった時、リード９０−３を
リード９０−１に接続する。パストランジスタ１が導通
したとき、リード９０−３とリード９０−４とが接続す
る。パストランジスタ４が導通したとき、リード９〇−
４とり−ド９０−２とが接続し、パストランジスタ３が
導通したとき、リード９０−１とリード９０−２とが接
続する。パストランジスタ５及びパストランジスタ６が
遮断されたとき、それぞれリード９０−１とり−ド９０
−４とを、リード９〇−２とリード９０−３とを互いに
切離す。従って、垂直なり−ド９０−２と垂直なり一部
９０−３とを接続しようとするならば、パストランジス
タ６が導通すれば良い。同様に水平なリード９０−１と
水平なり一部９０−４とを接続しようするならば、パス
トランジスタ５を導通すれば良い。複数のリードの間を
接続する可能な接続態様を言葉で説明しようとすると、
極めて複雑になる場合がある。そこで、第９Ｂ図から第
９Ｅ図に示されている表記法を採用することとする。

第９Ｂ図に於ては、複数のパストランジスタ９２−１〜
９２−１３が示されている。第９Ｂ図に於て採用された
表記法によれば、各パストランジスタが１本の短い線分
によって表現される。従って、符号９２−１により表さ
れる線分は１個のパストランジスタを表している。パス
トランジスタ９２−１が、リード９１−５．９１−６を
相互接続し得る様子が、パストランジスタ９２−１を現
わす線分の各端がリード９１−５．９１−６を現わす線
分に隣接していることにより表現される。

従って、パストランジスタ９２−１の右端９３ａは、リ
ード９１−５の端点９４ａに隣接しており、パストラン
ジスタ９２−１の左端９３ｂは、リード９１−６の端点
９４ｂに隣接している。

第９Ｂ図に於いては、図版の繁雑化を防ぐために、その
他のトランジスタの端点の符号を省略する。しかしなが
ら、特定のトランジスタを表わす線分とリード９１−１
〜９１−６の端点とが隣接していることに注目すること
により、特定のトランジスタによって接続される２つの
リードが決定される。このようにして、パストランジス
タ９２−７は、水平なリード９１−４と水平なり−ド９
１−１とを接続する。パストランジスタ９２−１３は、
水平なリード９１−４と水平なリード９１−２とを接続
する。パストランジスタ９２−１２は、リード９１−３
とり−ド９１−５を接続する。

同様な接続がその他のパストランジスタとその他のリー
ドとの間に於ても実現される。

以上の説明に於ては２本のリードのみが接続されると仮
定してきた。３本以上のリードを相互接続しようとする
場合に於ても、第９Ｂ図の構造を用いることができる。

リード９１−３は、パストランジスタ９２−１０を導通
させることにより、リード９１−２と接続することがで
きる。同様に、リード９１−３は、パストランジスタ９
２−１３を導通させることにより、リード９１−４に接
続することができる。或いは、リード９１−３を、パス
トランジスタ９２−１１を導通させることにより、リー
ド９１−４に接続することもできる。

勿論、これはリード９１−４を、リード９１−３及びパ
ストランジスタ９２−１０を介して、リード９１−２に
接続することにもなる。更に、リード９１−６は、例え
ばパストランジスタ９２−８を導通させることにより、
３つのリード９１−２．９１−３．９１−４に接続させ
ることができる。

この設計を用いて実現され得る接続の数は、設計者の想
像力によってのみ限定される。もしすべてのパストラン
ジスタを導通させるならば、すべてのり−ド９１−１〜
９１−６が相互接続されることになる。

結果として得られる構造は大きなキャパシタンスを有し
ており、これを積極的に実際の回路中の要素として用い
ることができる。勿論、第９Ｂ図のすべてのリードを相
互接続することは、５個のパストランジスタを導通させ
るのみで可能である。

第９Ｂ図に於て、リード９１−１とり−ド９１−２との
接続及びリード９１−４とリード９１−５との接続は、
それぞれ別のリードを接続させることなく直接的に接続
することができない。しかしながら、これは重要なこと
ではない。何故なら、一般に、集積回路に於ては２つの
水平方向のリードが同じ信号を伝達する必要はないから
である。

第９Ｂ図が、単に互いに交差するリードの状態を便宜的
に表現するものであって、９１−１と９１−２とが便宜
上互いに平行をなすように表わされていたとしても、実
際の集積回路上では平行でなけば、第９Ｂ図の構造に更
に２つのパストランジスタを追加することができる。

第９Ｄ図に於いては、別の相互接続の実施例がトポロジ
ー的に示されている。第９Ｄ図に於ては、リード１〜８
が、複雑な交点に合流する要領が示されている。リード
１及びリード８は、左側にて水平方向に互いに平行をな
し、リード４及びり一部５は、右側にて水平方向に互い
に平行をなしている。リード２及びリード３は、上側に
て垂直方向に互いに平行をなし、リード６及びリード７
は、下側にて垂直方向に互いに平行をなしている。

リード６に注目すると、リード６の端点６ａ）よリード
１．２．３．４．５及び８のａの文字のついた側の端点
に接続可能である。リード６とり一部７とを相互接続す
ることは実際的ではない。何故な°ら、同一方向に延在
する２つのリードのうちどちらか片方だけが、その方向
に必要な情報を伝達すれば充分だからである。このよう
にして、リード６は、６通りの接続が可能であり、かつ
８本のリードがあるため、第９Ｄ図の構造は全体として
４８通りの接続が可能である。各パストランジスタは、
それぞれ２つの端点を接続し１ｑることから、全体とし
て４８個の接続を形成するためには２４個のパストラン
ジスタが必要となる。

第９Ｄ図に於ては、各パストランジスタは、その端点に
、該パストランジスタによって接続されるべきリードに
対応する符号を付して表わされている。従って、パスト
ランジスタ６−８は、り一部６の端点６ａとリード８の
端点８ａとを接続し、パストランジスタ７−５は、リー
ド７の端点７ａとリード５の端点５ａとを接続する。第
９Ｄ図の構造が複雑であるために、ここでは第９Ｂ図の
説明で用いられた表記法とは若干具なる表記法（両端に
符号を付した線分）を用いた。

第９Ｅ図は、本発明の手段を用いて実現し得るタイプの
接続を図示している。相互接続されべきリードは、該リ
ードが他のリードに接続されているか否かに応じて、実
線或いは破線により示されている。これらの接続要領は
自明であるために、その詳しい説明を省略する。

第９Ｆ図は、第９Ｄ図に於て省略された４つのパストラ
ンジスタが実際に設置されたときに可能となる接続を図
示している。破線は、これらの省略されたトランジスタ
によって可能となる接続を示している。このように、第
９Ｄ図はすべての可能な接続を実現するために２４個の
パストランジスタが必要であるところを、２０個のパス
トランジスタのみを示している。しかしながら、第９Ｇ
図は、第９Ｆ図に示された４つのトランジスタ接続を用
いることなくリード４とリード７とを接続し得る要領を
示している。このように、リード４とリード７とを接続
するために、トランジスタ４−８によりリード４とリー
ド８とを直接的に接続し、かつトランジスタ８−７によ
ってリード８とリード７とを接続する。

第９Ｃ図は、第９Ｄ図について前記した２０個のトラン
ジスタ接続の代りに、２４個のトランジスタ接続を用い
た第９Ｄ図の構成を示している。

第９Ｃ図に示したように、第９Ｄ図に示されたトランジ
スタに加えて、パストランジスタ１−６．７−４．２−
５及び８−３が用いられている。図面の繁雑化を避ける
ために、パストランジスタ６−８を除いて、第９Ｄ図に
示されたその他のパストランジスタは、第９Ｃ図に於て
符号が付されていない。

以上、第９Ａ図から第９Ｇ図に示された各接続に於いて
、１本のリードを他のリードに接続するためには、第９
Ｇ図について前記したような２つのゲートを必要とする
構成の場合を除いて、ただ１つのゲートしか必要としな
い。そのため、本発明の接続を用いて構成された回路の
動作速度は、従来技術の接続を用いて構成された回路の
動作速度よりもかなり速くなる。

第７Ｂ−１図から第７Ｂ−７図までに於いて、第７Ａ図
から第７Ｇ図までに用いられたものと同一の表記法が用
いられている。例えば、第７８−２図に於いては、２０
個のパストランジスタを用いた交差点を有するソリッド
ブロックが示されている。この、２０個のパストランジ
スタによる交差点は、第７Ｂ−７図に、より詳細に示さ
れており、第９Ｄ図に於て前記した交差点に丁度対応し
ている。

便宜上、第７Ｂ−１図には、Ｔ接続酸いはクロス接続が
可能であるが、フル接続は不可能な３つの１〜ランジス
タが示されている。フル接続とは、節点に集合する各リ
ード（第７Ｂ−１図に於ける４つのリード）を、所定の
節点に、或いは任意のの組合Ｕにて該節点に集合するリ
ードに接続し得る能力を意味している。

第７Ｂ−２図は、ロウとコラムとを接続するための１つ
のトランジスタによる接続を示している。

第７Ｂ−３図は、６つのトランジスタによるフルクロス
接続を示しており、これによれば、１つの節点に集合す
る４つのリードの各々を、他の３つのリードのうちのい
ずれとも接続することができる。第７Ｂ−４図は、交差
点に集合する６つのリードを示しており、この場合、１
０個のパストランジスタが、６本の入力リードのいずれ
をも、他の５本の入力リードの任意のものと接続して、
節点を形成することができる。第７Ｂ−５図は、４つの
リードが集合する節点を示しており、この場合、５つの
パストランジスタを用いて、２本の水平方向のリードを
垂直方向の２本のリードと接続されている。

第７Ｂ−６図は３つのトランジスタを用いた接続を示し
ており、この場合、節点に於て３本のリードのうち任意
のものを他の２本のリードのいずれとも接続することが
できる。第７Ｂ−７図は、第９Ｄ図に示されているよう
に互いに平行をなしかつ隣り合うようなリード及び第９
Ｆ図に示された４つの接続（第７Ｂ−７図の構造を用い
て直接に実現することができない）を除く８本の入力リ
ードのうち任意のものを他の８本のリードの任意のもの
に接続可能な２０個のトランジスタからなる交差点を示
している。

第８Ａ図及び第８Ｂ図は本発明のＣＬＡを応用可能な２
つの装置を示している。第８Ａ図に於ては、マイクロプ
ロセッサからなるマイクロコントローラは、アドレス信
号、コントロール信号及びデータ信号を発生し、これら
の信号は、マスタＣＬＡに転送される。また、Ｎ個のス
レーブＣＬＡも示されている。

第８Ａ図に示されるように、各スレーブＣＬＡの各ＯＬ
Ｅをコントロールするコントロールビットは、データリ
ード上をマイクロプロセッサからマスタＣＬＡに転送さ
れる。このデータは、マスタＣＬＡからＮ個のＣＬＡの
各々にシリアルに転送される。但し、Ｎとは選択された
整数である。

各ＣＬＡ中の各ＣＬＥ中の構造をコントロールするコン
トロールビットは、スレーブＣＬＡ１、スレーブＣＬＡ
２からスレーブＣＬＡＮまでを経て転送される。データ
は、第５図について前記したにシリアルシフトレジスタ
中に記憶される。適切なビットが各シフトレジスタ中の
適切な記憶セル中に位置していれば、第６Ｃ図に示され
たホールド信号がハイレベルになり、各データビットを
対応するシフトレジスタ中の適当な位置にロックし、各
ＣＬＡ中の各ＯＬＥの構造が形成される。データクロッ
ク信号は、コントロールデータをクロックインするため
に、別のリードを経て各ＣＬＡに供給される。

第８Ａ図のＣＬＡ（マスク）に向けられたアドレス矢印
は、マイクロプロセッサが、該マイクロプロセッサから
のデータを受けるマスタＣＬＡを選択する能力を有する
ことを示している。第８Ｂ図に於ては、マスタＣＬＡは
、各スレーブＣＬＡの構造を形成するために、アドレス
を有する不揮発性メモリから取り出すべきデータを選択
し得るように、不揮発性メモリに対して作用することが
できる。第８Ａ図に於て、マイクロプロセッサはチップ
外メモリ或いは他の回路（図示せず）に転送されるべき
アドレス信号を発生する。

第８Ｂ図の構造は、ＲＯＭ、ＥＰＲＯＭ、或いはＥ２Ｆ
ＲＯＭなどに不揮発性記憶が、各ＣＬＡに転送されるべ
きコントロールビットのソースとして用いられている点
を除いて第８Ａ図に示されたものと同様である。第８Ｂ
図の構造は、パワーがオンされたとき、或いはリセット
信号がマスタＣＬＡに作用したときに、マスタＣＬＡが
、不揮発性メモリからマスタＣＬＡ及びスレーブＣＬＡ
１〜ＮにＣＬＡのための構造制御情報の転送を制御する
ための情報の転送を開始する点に特徴がある。この意味
で、第８Ｂ図の構造はパワーオン、或いはリセット信号
に反応して自己構造形成可能であるといえる。

本発明のＣＬＡを用いたシングルボードマイクロコンピ
ュータが第１１図に示されている。ＣＬＡｌｌｏは、チ
ップデコード機能、ラッチング機能及びシングルボード
マイクロコンピュータを実現するのに必要なその他種々
の特別な論理機能を実現する。ＣＬＡは、パワーオンか
らシングルボードマイクロコンピュータが完全に作動開
始するまでローレベルであるような出力リード（「ＤＯ
ＮＥＪ　＞を有している。

パワーオンされてから最初に発生することは、ＣＬＡ−
１１０がＺ８０００ＣＰＵ１１１をリセット状態にする
ことである。リセットはＣＰＵの出力をトライステート
状態（即ちハイインピーダンスレベルにする）とし、そ
の結果、ＣＬＡが構造形成中にＣＰＵ１１１からのコン
トロールラインを使用し得るようになる。ＣＬＡｌｌｏ
は、アドレスラインＬＡ１〜［Ａ１２を介して、マイク
ロプロセッサのブートストラップとしても用いられるＥ
ＰＲＯＭをアドレスする。更に、ＥＰＲＯＭは、ＣＬＡ
ｌｌｏの構造形成に関する情報を保持している。ＣＬＡ
ｌｌｏは、セルフローディングの間はハイレベルに固定
され、特定の双方向バッファ１１２が、ＥＰＲＯＭ１１
３からＣＬＡｌｌｏへロードされるデータに対して正し
い方向にセットされるようにローレベルに固定される信
号を保持している。更に、０ＬＡ１１０の構造形成を行
うべくＣＰＵ１１１中に読込まれたＥＰＲＯＭ内の記憶
位置を順次アドレスする。ＣＬＡｌｌｏの構造形成が完
了すると、ＣＬＡが新たな機能を獲得し、ＣＰＵＩＩＩ
に対してリセッヂラインを解放するＤＯＮＥ出力をアン
ラッチする。このようにして、ＣＰＵ１１１がシステム
全体をコントロールするようになる。ここで行なわれた
デコードは、システム中の種々のＲＡＭ及びＥＰＲＯＭ
及びＩ１０デバイスのためのチップイネーブル或いはチ
ップセレクトを発生するべく、ＣＰｔＪからのアドレス
をデコードする。

第４Ａ図及び第４Ｂ図に示された双方向の選択可能バッ
フ１は、第１０Ａ図及び第１０Ｂ図に詳細に示されてい
る。第１０Ａ図は、Ｐチャンネルトランジスタ１０３及
びＮチャンネルトランジスタ１０４からなる第２のＣＭ
ＯＳインバータに接続されたインバータ１０１を有する
双方向バッフ１を示しており、このバッファの出力リー
ドはパストランジスタ１０８によってゲートされている
。

逆方向については、インバータ１０２は、Ｎチャンネル
トランジスタ１０６に直列に接続されているＰチャンネ
ルパストランジスタ１０５のゲートに入力信号を供給す
る。ＰチャンネルトランジスタとＮチャンネルトランジ
スタとの間の節点に於ける出力は、パストランジスタ１
０７によってコントロールされる。パストランジスタ１
０７．１０８は、通常のフリップフロップを含むもので
あって良い記憶素子からの信号Ｑ及びＱによって活性化
される。このように、バッファは、パストランジスタ１
０７及びパストランジスタ１゛０８のいずれかが導通し
ているか否かに応じて、リード１０９ａ及びリード１０
９ｂ上の信号を両方向に通過させる。

第１０８図は、第１０Ａ図の回路の概略的に示している
。第１０Ｂ図に於て、互いに直列接続されたＰチャンネ
ルトランジスタ１０３及びＮチャンネルトランジスタ１
０４をインバータ１０３′として表わしており、互いに
直列接続されたＮチャンネルパストランジスタ１０５及
びＮチャンネルパストランジスタ１０６をインバータ１
０５′として表している。勿論、これら両回路の動作の
要領は互いに同一である。

第４Ａ図に於て、双方向アンプ（四角の中のＸで表現さ
れている）は、複数のパストランジスタによって減衰し
た信号を増幅するために用いられている。こうすること
により、回路の動作速度を大幅に増大させることができ
る。信号の遅れは、概ね該信号が通過するパストランジ
スタの数の２乗に比例して増大する。この増幅器は、信
号の電圧を元のレベルまで回復させる。

以上の説明によって、ＣＬＡが回路中に組込まれた俊で
あっても、ＣＬＡ中のＯＬＥ構造を形成し得ることが、
当業者にとって明らかになったであろう。実際、これが
本発明のＣＬＡの１つの重要な利点である。このように
、ＣＬＡは、それが組込まれたシステムの通常の動作の
１つとして、新たな論理機能を獲得するように構造の再
形成が可能である。

この発明の別の利点は、Ｉ１０パッドを入力及び出力パ
ッドのいずれとしても使用可能であり、パストランジス
タを使用することによっていかなる内部信号にも接続で
きるという点にある。

以上、本発明の好適実施例について説明したが、本発明
の上記以外の実施例も自ずと明らかになろう。

【図面の簡単な説明】 第１図は、ＣＬＡの各ＣＬＥ中に集積可能な種々の論理
要素の幾つかを示している。 第２図は、２つの変数Ａ、Ｂと特定の構造コントロール
ビットＣ６−０５により複数の有用な機能を実現し得る
１つの可能な論理要素の内部論理構造を示す図である。 第３Ａ図は、１６通り入力状態を識別し、かつ２１６個
の機能を実現し得る１６ビツトＲＡＭ選択回路を示す図
である。 第３Ｂ図は、出力リードに信号を伝達するべく２１６通
りの機能を実現し得る１６ビツトの組合せの中の任意の
１組を選択し得る選択構造を示す図であ。 第３Ｃ図は、第３Ａ図の構造についての１つ可能なカル
ツマツブを示す図であ。 第３Ｄ図は、第３Ｃ図のカルツマツブの第１０つ及び第
２０つと第１ラインの交点の２進数により表わされる論
理ゲートを示す図である。 第４Ａ図は、複数のＯＬＥ　（９つの論理要素として示
されてい）が、所望の論理機能を実現するために選択さ
れたリード間に形成されたプログラム可能な接続と、論
理要素間のリードの相互接続及びＩ１０パッドと共に回
路上に集積された、本発明の１つの実施例を示す図であ
る。 第４Ｂ図は、第４Ｂ図に於て交差しているリード間の交
差関係の表記法に於ける記号を解説する図である。 第５図は、本発明のＣＬＡと共に用いるのに好適なスタ
ティックシフトレジスタとダイナミックシフトレジスタ
との新規な組合せからなる回路の一部を示す図であ。 第６Ａ図〜第６Ｈ図は、第５図に於ける新規な構造の動
作を説明するための波形図である。 第７Ａ図は、リード間の選択された接続及びＮ個のＯＬ
Ｅのうちの９個を示す概略図であり、Ｎは９より大きい
整数である。 第７Ｂ−１図〜第７Ｂ−７図は第７Ａ図で用いられ接続
のタイプを表わす表記法の記号を解説する図である。 第８Ａ図は、１つのマイクロプロセッサコントローラと
４つのＣＬＡからなシステムを示す図である。 第８Ｂ図は、不揮発性メモリを伴った４つのＣＬＡの組
合せを示す図である。 第９Ａ図乃至第９Ｂ図は、ＣＬＡ上にて、２つまたはそ
れ以上の数のリードの間の相互接続を形成する要領をト
ポロジー的に示す図であ。 第１０Ａ図及び第１０Ｂ図は、第４Ａ図及び第４Ｂ図の
双方向回路を示す図であ。 第１１図は、本発明のＣＬＡを用いたシングルボードマ
イクロコンピュータを示す。 ５・・・記憶セル　　　　２１．２２・・・インバータ
２５・・・ＡＮＤゲート　２６・・・ＮＡＮＤゲート２
９ａ、２９ｂ・・・トランジスタ ２９Ｇ、２９ｄ・・・パストランジスタ４０・・・論理
要素（ロジックエレメント）５０・・・フィードバック
リード ５１〜５２・・・インバータ ５３〜５５・・・パストランジスタ ５７〜５９・・・入力リード ア０・・・ＣＬＥ　　　　　　９０，９１・・・リード
９２・・・パストランジスタ ９３ａ〜９４ｂ・・・端点 １０１．１０２・・・インバータ １０３〜１０８・・・トランジスタ １０９ａ、１０９ｂ−・・リード １１０・・・ＣＬＡ　　　　１１１・・・ＣＰＵ１１２
・・・双方向バッフ１ １１３・・・ＥＰＲＯＭ 出　願　人　ジリンクス・インコーホレイテッド代　理
　人　弁理士　　　大　　島　　陽　　−Ｆｉｇｕｒｅ
　３Ｄ ＦｊＣＪｕｒｅ　７Ａ ７Ｂ−２＋・＋４＋・ＩＴ＋ Ｆｉｇｕｒｅ　７Ｂ Ｆｉｇｕｒｅ　９Ａ 防ｒθ９Ｂ Ｆ々Ｕ′θ９Ｃ Ｆｉｇｕｒｅ　９Ｄ カ予り８月＋；１ブく　午１≦吹ｊシ１爽Ｆｉｇｕｒｅ
　９Ｅ Ｆｉｇｕｒｅ　９Ｆ　　　　　　Ｆｉｇｕｒｅ　９ＧＦ
ｉｇｕｒｅ　１０Ａ Ｆｉｇｕｒｅ　ｌ０Ｂ ２１１００２　４、−り＋Ｌ　ｆｒニー　ｋ”　　ｐＣ
ＴＴＬ　　Ｓ！９１／Ｍ８１　雫゛マーレ　　　　　　
　　　　　　　　　　　　　コシ７４ヂラブ属Ｉ７し４
ギヘメχνＦ孕ｖｒｅ　／／ 手続補正書（方式） ％式％ １、事件の表示 昭和６０年特許願第１２１３５７号 ２、発明の名称 コンフィグラブルロジックアレイ ３、補正をする者 事件との関係　　特許出願人 名　　称　　　　ジリンクス・インコーホレイテッド４
、代理人 居　所　　〒１０２　　東京都千代田区飯田１ｉ１−８
−６渋澤ビル　　電話　２６２−１７６１ 昭和６０年８月７日（昭和６０年年月１２７日送）６、
補正の対象　願書の図面の簡単な説明の欄７、補正の内
容　別紙の通り （補正の内容） （１）明細書第５２頁第８行〜第１０行の「第９Ａ図乃
至第９Ｂ図は、ＣＬＡ上にて、２つまたはそれ以上の数
のリードの間の相互接続を形成する要領をトポロジー的
に示す図であ。」を「第９Ａ図乃至第９Ｇ図は、ＣＬＡ
上にて、２つまたはそれ以上の数のリードの間の相互接
続を形成する要領をトポロジー的に示す図である。」と
訂正する。 以上 （方式・自発） 手続補正書 昭和６０年８月２８日 特許庁長官　志　賀　　学　　殿 １、事件の表示 昭和６０年特許願第１２１３５７号 ２、発明の名称 コンフィグラブルロジックアレイ ３、補正をする者 事件との関係　　特許出願人 名　称　　　　　ジリンクス・インコーホレイテッド４
、代理人 居　所　　〒１０２　　東京都千代田区飯田１１−８−
６渋澤ビル　　電話　２６２−１７６１ ６、補正により増加する発明の数　　０７、補正の対象
　願書の図面の簡単な説明の欄８、補正の内容　別紙の
通り （補正の内容） （１）第５０頁第１５行〜第１６行「図であ。」を１図
でおる。Ｉと訂正する。 （２）第５０頁第１８行「図であ。」を「図である。」
と訂正する。 （３）第５１頁第１４行「図であ。」を「図である。」
と訂正する。 （４）第５２頁第１２行「図であ。」を「図である。」
と訂正する。 以上

Claims (20)

【特許請求の範囲】
1. （１）１からＫまでの直列に接続されたダイナミック記
   憶素子（但し、Ｋは直列に接続された記憶素子の最大個
   数を表わす整数である。）からなるシフトレジスタを構
   成するコンフィグラブルロジックアレイであって、 前記シフトレジスタのすべての素子を一つずつ満すよう
   にしてして、データを順次転送する手段と、 前記各素子に前記データを継続的に保持するための手段
   とを備えることを特徴とするコンフィグラブルロジック
   アレイ。
2. （２）コンフィグラブルロジックアレイの各素子の構造
   を制御するために用いられる構造制御ビットを、対応す
   る前記複数の記憶素子のデータから生成する手段を備え
   ること特徴とする特許請求の範囲第１項に記載のコンフ
   ィグラブルロジックアレイ。
3. （３）前記各記憶素子が、 出力リードと第１のキャパシタンスを有する入力リード
   とを有する第１のインバータと、 出力リードと第２のキャパシタンスを有する入力リード
   とを有する第２のインバータと、 前記第１のインバータの前記出力リードと前記第２のイ
   ンバータの前記入力リードとを接続する第１のパストラ
   ンジスタと、 前記第２のインバータの前記出力リードと前記第１の第
   １のインバータの前記入力リードとを接続することによ
   り、前記第２のインバータの前記出力リードから前記第
   ２のインバータの前記入力リードに至るフィードバック
   経路を形成する第２のパストランジスタと、 前記第１のトランジスタを導通、遮断するための手段と
   、 前記第２のトランジスタを導通、遮断するための手段と
   を備え、 前記第１及び第２のパストランジスタが導通するとき、
   前記第１及び第２のインバータが所定の状態にラッチさ
   れるようにしてなることを特徴とする特許請求の範囲第
   １項に記載のコンフィグラブルロジックアレイ。
4. （４）前記第１のトランジスタを導通、遮断する前記手
   段がクロック信号源を有し、前記第２のトランジスタを
   導通、遮断する前記手段が、前記第１及び第２のインバ
   ータをラッチするホールド信号源を有することを特徴と
   する特許請求の範囲第３項に記載のコンフィグラブルロ
   ジックアレイ。
5. （５）外部から前記複数の記憶素子の第１番目のものへ
   の情報をシリアルにゲートする手段を備えることを特徴
   とする特許請求の範囲第４項に記載のコンフィグラブル
   ロジックアレイ。
6. （６）前記記憶素子のそれぞれが所定のビット及びその
   補数を保持していることを特徴とする特許請求の範囲第
   １項に記載のコンフィグラブルロジックアレイ。
7. （７）前記記憶素子の一つの素子から他の素子へ転送さ
   れるデータが、転送の間、前記第１及び第２のキャパシ
   タンスの電荷として記憶されることを特徴とする特許請
   求の範囲第３項に記載のシフトレジスタ。
8. （８）複数の半導体デバイスによって構成されかつ複数
   の論理機能のいずれをも実行し得るように構成された複
   数の論理要素からなる集積回路と、前記複数の論理機能
   のうちから選択されたものを実行し得るように前記論理
   要素の各々の構造を形成する手段とを備えることを特徴
   とするコンフィグラブルロジックアレイ。
9. （９）前記各論理要素内の前記半導体デバイスが、選択
   された論理機能を実行するように前記半導体デバイスの
   構造を形成するべく、電気的信号によつて活性化される
   複数の電子スイッチを含むことを特徴とする特許請求の
   範囲第８項に記載のコンフィグラブルロジックアレイ。
10. （１０）前記電子スイッチが、ゲートを有するパストラ
    ンジスタからなり、前記電気的信号が、前記ゲートに作
    用する制御信号からなることを特徴とする特許請求の範
    囲第９項に記載のコンフィグラブルロジックアレイ。
11. （１１）前記論理要素が複数の制御信号を保持する手段
    を含み、かつ前記制御信号が、前記論理要素によつて実
    行される特定の論理機能を制御するために、前記論理要
    素内の前記電子スイッチの状態を制御するものであるこ
    とを特徴とする特許請求の範囲第１０項に記載のコンフ
    ィグラブルロジックアレイ。
12. （１２）既に選択された前記論理機能以外の別の機能を
    実行し得るように前記論理要素の構造を再形成し得るよ
    うにするために、前記論理要素が、各々自身に備えられ
    た制御情報を変更する手段を備えていることを特徴とす
    る特許請求の範囲第１１項に記載のコンフィグラブルロ
    ジックアレイ。
13. （１３）所定の集積回路上にて、リード或いはスイッチ
    ング素子によって相互接続された複数の論理要素を有す
    ることを特徴とするコンフィグラブルロジックアレイ。
14. （１４）複数の論理機能のいずれをも実行し得るように
    前記コンフィグラブルロジックアレイを構成するべく、
    前記論理要素を相互接続する前記スイッチング素子の状
    態を変更する手段を備えることを特徴とする特許請求の
    範囲第１３項に記載のコンフィグラブルロジックアレイ
    。
15. （１５）複数の論理機能のいずれをも実行し得るように
    形成され得る構造と、 前記構造形成可能な構造を制御し得る情報を記憶する手
    段と、 前記構造形成可能な構造を制御し得る前記情報を、前記
    記憶手段から前記構造へ転送する手段とを有することを
    特徴とするコンフィグラブルロジックアレイ。
16. （１６）１つのモノリシック集積回路上に形成されたこ
    とを特徴とする特許請求の範囲第１５項に記載のコンフ
    ィグラブルロジックアレイ。
17. （１７）複数のリードと、 該リードのうちの任意のものを、その他のリードの任意
    のものに相互接続させる手段を備えることを特徴とする
    コンフィグラブルロジックアレイ。
18. （１８）前記リードのうちの任意のものを、その他のリ
    ードの任意のものに相互接続させる手段が、前記複数の
    リードを任意の組合わせにて相互接続する手段を備える
    ことを特徴とする特許請求の範囲第１７項に記載のコン
    フィグラブルロジックアレイ。
19. （１９）複数のリードを任意の組合せにて相互接続する
    前記手段が、複数のパストランジスタからなつており、
    前記パストランジスタが、各々導通時には、前記リード
    のうちの任意のものを、その他のリードの任意のものに
    相互接続し得るように配設されていることを特徴とする
    特許請求の範囲第１８項に記載のコンフィグラブルロジ
    ックアレイ。
20. （２０）相互接続されていないＮ本のリードからなる（
    但し、Ｎは所定の整数である）コンフィグラブルロジッ
    クアレイであつて、 Ｍ個のパストランジスタ（但し、Ｍは、前記Ｎ本のリー
    ドのそれぞれを他のリードのそれぞれに接続するのに必
    要なパストランジスタの数である）と、 前記Ｎ本のリードのそれぞれと他のリードのそれぞれと
    の間に導電性経路を形成し得るように前記Ｍ個のパスト
    ランジスタを個々に活性化し得る手段とを備えることを
    特徴とするコンフィグラブルロジックアレイ。