JPH02249196A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｅ産業上の利用分野、コ 本発明は、半導体記憶装置、さらにはり、ＳＩ（大規模
半導体集積回路装置）化された大容量ＲＡＭに適用して
有効な技術に関するもので、例えばＥＣＬ−ＲＡＭに利
用して有効な技術に関するものである。

［従来の技術］ 従来のこの種の半導体記憶装置は、例えば第６図に示す
ように、多数の記憶セルか７トリツクス状に配列された
記憶面１と、この記憶面１内の記憶セルを選択するため
に布線された多数のワード線Ｗ１〜Ｗｎおよびデータ線
Ｄ１〜Ｄｎと、外部から任意に与えられる複数ピッ１へ
長のアドレス信号（Ａｏ〜Δｉ、Ａｊ−Ａｋ）をそれぞ
れ正論理と負論理の信号河（ハ０．八〇〜ハｌ、ハ１．
ハｊ、Ａｊ−Ａｋ、Ａｋ）に分割して出力するアドレス
バッファ２と、このアドレスバッファ２の出力信号（Ａ
ｏ、Ａ、ｏ−Ａｉ、Ａｉ）によってワード線Ｗ１〜Ｗｎ
を択一的に選択するワード線選択回路（Ｘデコーダ）３
と、上記アドレスバッファ２の出力信号によって上記デ
ータ線Ｄ１〜Ｄｍを択一的に選択するための選択信号を
出力するＹデコーダ４と、このＹデコーダ４から出力さ
れる選択信号に従って上記データ線Ｄ１〜Ｄｍの選択を
行なうとともに選択されたデータ線を介して記憶情報の
読出あるいは書込を行なうＹ選択および読出／書込回路
５と、外部から任意に与えられる制御信号Ｒ／Ｗおよび
Ｃ８などにしたがって上記Ｙ選択および読出／書込回路
５を制御するデータ入出力および読出／書込制御回路６
などを有し、アドレス信号（Ａｏ−Ａｉ、Ａｊ−Ａｋ）
によってアドレス指定された記憶セルに対して記憶情報
の読出および書込を行なうように構成されていた。

ＤｏｕｔおよびＤｉｎはその読出情報および書込情報で
ある。

ここで、この種の半導体記憶装置においては。

長時間選択されたツー１〜線に隣接するワー１へ線上の
・記憶情報が破壊されるという不良を生しることがあっ
た。この不良はロング・サイクル不良あるいはワード線
ポーズ不良などと呼ばれ、この不良を含む製品は選択に
よって排除しなければならなし１゜ そこで、従来の半２尊体記憶装置においては、ワード線
を順次１本ずつ長時間選択するとともに、その長時間選
択されたツー１’線に隣接するワード線上に記憶情報の
破壊か生したか否かをチエツクするテストを行なってい
た。

なお、半導体記憶装置のテス１−に関連する文献として
は、例えば特開昭６１−０４７５７１号公報、工業調査
会　昭和６１年１１月１８０発行「電子材料別冊１９８
７版　超ＬＳＩ製造試験装置ｊ　ｐ２０７〜２１３があ
る。

［発明か解決しようとする課題］ しかしながら、上述した技術には１次のような問題のあ
ることが本発明者らによって明らかとされた。

すなわち、上述した選別テストでは、多数のワード線を
順次１本ずつ長時間選択しなければならないため、１製
品ごとに非常に長いテスト時間を必要としていた。例え
ば、７ビツト長のアドレス信号で１２８本のワード線を
択一的に選択する半導゛体記憶装置では、その１２８本
のワード線のそれぞれについて５０ｍ５ｅｃ程度の選択
を行なわなければならなかった。このため、少なくとも
１製品あたり１３ｓｅｃ　（５０ｍｓｅｃＸ１２８本岬
１３ｓｅｃ）ものテスト時間が必要であった。

本発明の目的は、半導体記憶装置において、隣接ワード
線が選択されたときの記憶情報破壊の有無を短時間でテ
ストできるようにするという技術を提供することにある
。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、テスト時にワー１へ線を１本おきに同時選択
させる回路手段を設けるというものである。

［作用］ 上記した手段によれば、奇数番目のワード線と偶数番目
のワード線をそれぞれ１回ずつ同時選択するだけでもっ
て、隣接ワード線の長時間選択による記憶情報破壊の有
無をチエツクすることができる。

これにより、半導体記憶装置において、隣接ワード線が
選択されたときの記憶情報破壊の有無を短時間でテスト
できるＪ：うにする、という目的が達成される。

［実施例］ 以下、本発明の好適な実施例を図面を参照しながら説明
する。

なお、図において、同一符号は同一あるいは相当部分を
示すものとする。

第１図は本発明の技術が適用された半導体記憶装置の一
実施例を示したものであって、まず、その基本的な部分
は、上述した従来のものと同様に、記憶面１、ワード線
Ｗ１〜Ｗｎ、データ線Ｄ１〜Ｄｍ、アドレスバッファ２
、ワード線選択回路（Ｘデコーダ）３、Ｙデコーダ４、
Ｙ選択および読出／書込回路５、データ入出力および読
出／書込制御回路６などによって構成されている。

記憶面１には、多数の記憶セルがマトリックス状に配列
されている。この記憶面１内の記憶セルを選択するため
に、多数のワード線Ｗ１〜Ｗｎおよびデータ線Ｄ１〜Ｄ
ｎが布線されている。

アドレスバッファ２は、外部から任意に与えられる複数
ビット長のアドレス信号（Ａｏ〜Ａｉ。

Ａｊ−Ａｋ）をそれぞれ正論理と負論理の信号対（Ａｏ
、Ａｏ−Ａｉ、Ａｉ、Ａｊ、Ａｊ−Ａｋ。

Ａｋ）に位相分割して出力する。

ワード線選択回路（Ｘデコーダ）３は、アドレスバッフ
ァ２の出力信号（Ａｏ、Ａｏ〜Ａｉ、Ａｉ）を入力信号
とし、ワード線Ｗ１〜Ｗｎを択一的に選択して駆動する
。

Ｙデコーダ４は、上記アドレスバッファ２の出力信号（
Ａｊ＋Ａｊ〜Ａｋ、π丁）を入力信号として、上記デー
タ線Ｄ］〜Ｄｍを択一的に選択するための選択信号を出
力する。

Ｙ選択および読出／書込回路５は、Ｙデコーダ４から出
力される選択信号に従って上記データ線Ｄ１〜Ｄｍの選
択を行なうとともに、選択されたデータ線を介して記憶
情報のん“こ出あるいは書込を行なう。

データ入出力およびＵｌ出／書込制御回路６は、外部か
ら任意に与えられる読出／書込制御信号Ｒ／Ｗおよびチ
ップ選択信号Ｃ８などにしたがって、上記Ｙ選択および
読出／書込回路５の動作を制御する。

以上のような構成により、アミルレス信号（Ａ。

〜Ａｉ、Ａｊ〜Ａｋ）による記憶セルの選択と、選択さ
れた記憶セルに対する記憶情報の読出および書込を行な
うようになっている。ＤｏｕｔおよびＤｉｎは記憶の読
出情報および書込情報である。

さらに、第１図に示した実施例の半導体記憶装置では、
上述した構成に加えて、テスト端子パラド７からハイ（
高レベル：論理値１）のテストモード設定信号ＴＰが与
えられたときに、上記ワード線Ｗ１〜Ｗｎを１本おきに
同時選択させる回路手段２１が設けられている。

この回路手段２１は、第２図にその具体的な実施例を示
すように、ＴＰがハイ（論理値１）に設定されたテスト
時に、アドレスバッファ２からワード線選択回路３に入
力される複数の信号対（ＡＡｉ）を共に同じハイ（論理
値１）の能動レベルにさせるような回路によって付加的
に構成することができる。

同図に示した実施例の場合、上記回路手段２１は、Ｅ’
ＣＬ型バッファ回路Ｂ１〜Ｂｉ＋□のうち、２番目から
ｉ番目までのバッファ回路Ｂ２〜Ｂｉや□にそれぞれ１
個ずつのバイポーラトランジスタＱ５を付加するだけで
構成されている。

同図において、アドレスバッファ２の部分は、バイポー
ラトランジスタＱ１〜Ｑ４によるＥ　ＣＬ型バッファ回
路Ｂ１〜Ｂ］＋□をアドレス入力信号（Ａｏ−Ａｉ）の
ビット数い＋１）個だけ設けることによって構成される
。Ｖｃｃは高レベル側電源電位、Ｖｅｅは低レベル側電
源電位、Ｖｃｓは定電流制御電圧、Ｖｅｒｆは論理しき
い値を定める基準電位である。

上記回路手段２１の部分は、ＥＣＬ型バッファ回路Ｂ１
〜Ｂｉ＋１のうち、２番目からｉ番目までのバッファ回
路Ｂ２〜１３ｉ＋□にそれぞれ１個がつのバイポーラト
ランジスタＱ５を付加するだけで構成されている。

これにより、例えば７ビツＩ−長のアドレス信号によっ
て１２８本のワード線を択一的に選択する半導体記憶装
置の場合には、わずか６個のバイポーラトランジスタＱ
５を付加するだけでもって、１２８本のワード線を１本
おきに同時選択させる回路手段２１を構成することがで
きる。

以上のように構成された半導体記憶装置について、以下
、その動作を説明する。

まず、テストモード設定信号ＴＰの論理値が０″′に設
定された通常動作時には、第３図にその通常動作時にお
けるワード線選択回路の動作論理を示すように、各ワー
ド線Ｗ１〜Ｗ１６はそれぞれ、アドレス信号ＡＯ〜Ａ３
の各ビットでの論理値の組み合わせによって、常に１本
だけが選択される。これにより、任意のワード線を選択
し、この選択されたワード線上の記憶セルに対して記憶
情報の読出あるいは書込を行なうことができる。

なお、下線部分は、ワード線が選択されるためにＲＩ　
ＩＩの論理値（能動レベル）をとらなければならない箇
所を示す。

ここで、テストモード設定信号ＴＰの論理値が“１″に
設定されると、第４図あるいは第５図に示すように、ワ
ード線Ｗ１〜Ｗ１６が１本おきに同時選択されるテスト
状態となる。

第４図は、最下位ビットのアドレス信号対ＡＯの論理値
をＩＩ　ＯＩＩにした場合の各ワード線Ｗ１〜Ｗ１６の
選択状態を示したものであって、この状態では、奇数番
目のワード線Ｗｌ、Ｗ３．・・・・Ｗ１５が同時に選択
される。

第５図は、最下位ビットのア１くレス信号対ＡＯの論理
値をＩＩ　Ｉ　ＩＩにした場合の各ワード線Ｗ１〜Ｗ１
６の選択状態を示したものであって、この状態では、偶
数番目のワード線Ｗ２．Ｗ４．・・・・・Ｗ１６が同時
に選択される。。

以上のようにして、テスト時には、奇数番目のワード線
と偶数番目のワード線を交互に同時選択することができ
る。これにより、隣接ワード線の長時間選択による記憶
情報破壊の有無を短時間でテストすることができるよう
になる。

例えば、７ビツ１〜長のアドレス信号で１２８本のワー
ド線を択一的に半導体記憶装置の場合、従来のものでは
、少なくとも１製品あたり１３ｓｅｃ　（５０ｍｓｅｃ
Ｘ１２８本：１３ｓｅｃ）ものテスト時間が必要であっ
たが、」一連した実施例のものでは、わずかＯ，１ｓｅ
ｃ　（５０ｍｓｅｃＸ２弁０．１ｓｅｃ）にも短縮され
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、回路手段２１はワイヤード論理などを用いて構
成してもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＣＬ−ＲＡＭに適
用した場合について説明したが、それに限定されるもの
ではなく、例えばＣＭＯＳ５−８ＲＡあるいはＤＲＡＭ
にも適用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、テスト性能が高められ、隣接ワード線の長時
間選択による記憶情報破壊の有無を短時間でテストする
ことができるようになる、という効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体記憶装置の概略
構成図、 第２図は上記装置の一部を詳細に示した回路図、第３図
は通常動作時のツー１〜線選択論理を表形式で示す図、 第４図はテスト時のワード線選択状態（奇数番目）を表
形式で示す図、 第５図はテスト時のワーＩ・線選択状態（偶数番目）を
表形式で示す図、 第６図は従来の半導体記憶装置の概略構成図である。 １・・・・記憶面、Ｗ１〜Ｗｎ・・・・ツー１−線、Ｄ
１〜Ｄｍ・・・・データ線、２・・・アドレスバッファ
、３・・・・ツー１−線選択回路（Ｘデコーダ）、４・
・・Ｙデコーダ、５・・・・Ｙ選択および読出／書込回
路、６・・・・データ入出力および読出／書込制御回路
、２１・・・・ワード線を同時選択させるための回路手
段。

Claims (1)

1. 【特許請求の範囲】 １、多数のワード線とデータ線を介して記憶セルの選択
   を行なう半導体記憶装置であって、複数ビットからなる
   アドレス信号の各ビット信号をそれぞれ正論理と負論理
   の信号対に位相分割して出力するアドレスバッファと、
   このアドレスバッファの出力信号によって上記ワード線
   を択一的に選択するワード線選択回路とともに、テスト
   時に上記ワード線を１本おきに同時選択させる回路手段
   を備えたことを特徴とする半導体記憶装置。 ２、多数のワード線とデータ線を介して記憶セルの選択
   を行なう半導体記憶装置であって、複数ビットからなる
   アドレス信号の各ビット信号をそれぞれ正論理と負論理
   の信号対に位相分割して出力アドレスバッファと、この
   アドレスバッファの出力信号によって上記ワード線を択
   一的に選択するワード線選択回路とともに、テスト時に
   、アドレスバッファからワード線選択回路に入力される
   複数の信号対のうち、最下位ビット以外の信号対を共に
   同じ能動レベルにさせる回路手段を備えたことを特徴と
   する半導体記憶装置。