JPS6074817A - 集積回路 - Google Patents
集積回路Info
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- JPS6074817A JPS6074817A JP58181973A JP18197383A JPS6074817A JP S6074817 A JPS6074817 A JP S6074817A JP 58181973 A JP58181973 A JP 58181973A JP 18197383 A JP18197383 A JP 18197383A JP S6074817 A JPS6074817 A JP S6074817A
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- Japan
- Prior art keywords
- logic
- circuit
- array
- pla
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、スイッチング速度に関係しない部分を０Ｍ０
３回路で構成し、このＣＭ、Ｏ３回路によって論理が可
変制御できる集積回路に関する。
３回路で構成し、このＣＭ、Ｏ３回路によって論理が可
変制御できる集積回路に関する。
（２）技術の背景
論理集積回路の１種々の応用において特に高速化が望ま
れる部分にはエミツタ・カップルド・ロジックＥＣＬが
不可欠であった。８０５回路はスピードが速いことが特
長であるが消費電力が著しく大きく低消費電力化高集積
化に対しては、ＣＭＯ８回路などに比べて劣っている。
れる部分にはエミツタ・カップルド・ロジックＥＣＬが
不可欠であった。８０５回路はスピードが速いことが特
長であるが消費電力が著しく大きく低消費電力化高集積
化に対しては、ＣＭＯ８回路などに比べて劣っている。
一方２回路の実装密度の向上や回路設計を柔軟にする事
などを目的としてプログラマラ゛ル・ロジック・アレイ
ＰＬＡが多用されて来た。特に、論理の書換えが可能な
ＰＬＡもしくは他の論理回路は回路の変更、試験が容易
に行える同一種の集積回路を異なる用途に使うことがで
きる他、数多くの応用が考えられ有効である。
などを目的としてプログラマラ゛ル・ロジック・アレイ
ＰＬＡが多用されて来た。特に、論理の書換えが可能な
ＰＬＡもしくは他の論理回路は回路の変更、試験が容易
に行える同一種の集積回路を異なる用途に使うことがで
きる他、数多くの応用が考えられ有効である。
（３）従来技術と問題点
従来論理の書換え可能なＰＬＡなどは、その有効性にも
かかわらず、論理素子数が多くなるため。
かかわらず、論理素子数が多くなるため。
ＥＣＬ回路などでは小規模のものしか実現できなかった
。特に電源を切ってもＰＬＡなどの論理を保存できるよ
うな書換え可能なＰＬＡなどはＥＣＬ回路では実現でき
なかった。一方、ＰＬＡなどをＭＯ３技術により構成す
るとスピードが遅く応用が限られてしまうなどの欠点が
あった。
。特に電源を切ってもＰＬＡなどの論理を保存できるよ
うな書換え可能なＰＬＡなどはＥＣＬ回路では実現でき
なかった。一方、ＰＬＡなどをＭＯ３技術により構成す
るとスピードが遅く応用が限られてしまうなどの欠点が
あった。
（４）発明の目的
本発明の第１の目的は以上の従来方法の欠点に鑑み、ス
イッチング速度に影響を与えない部分を０ＭＯ３にて構
成し、他の部分をＥＣＬ回路で構成する事により、ＥＣ
’Ｌ回路の高速性を生かし論理可変とした事によるチッ
プ面積や消費電力の増加が少ない論理可変ＥＣＬ回路の
実現にある。
イッチング速度に影響を与えない部分を０ＭＯ３にて構
成し、他の部分をＥＣＬ回路で構成する事により、ＥＣ
’Ｌ回路の高速性を生かし論理可変とした事によるチッ
プ面積や消費電力の増加が少ない論理可変ＥＣＬ回路の
実現にある。
本発明の第２の目的は電源を切っても記憶した論理が消
去されない論理可変なＥＣＬ回路の実現にある。
去されない論理可変なＥＣＬ回路の実現にある。
（５）発明の構成
本発明は低消費電力、高集積化が可能な論理素子にて構
成される第１論理回路と高速な論理素子にて構成され入
力手段と出力手段とを有する第２論理回路と、前記第１
論理回路に制御情報を書込む書込み手段と、前記制御情
報に従って前記第２論理回路の論理を変化させる制御手
段とを有した集積回路を提供するものである。
成される第１論理回路と高速な論理素子にて構成され入
力手段と出力手段とを有する第２論理回路と、前記第１
論理回路に制御情報を書込む書込み手段と、前記制御情
報に従って前記第２論理回路の論理を変化させる制御手
段とを有した集積回路を提供するものである。
（６）発明の実施例
以下９図面を参照して本発明の実施例を詳細に説゛明す
る。
る。
第１図に本発明による論理可変なＥＣＬ回路のブロック
図を示す。第１図でＥＣＬ部分１２はＰＬＡのＡＮＤ−
ＯＲアレイを構成し、ＣＭＯ３部分１１は消去可能プロ
グラマブル・リードオンリメモリＥＰＲＯＭ、または、
リードライトメモリＲＷＭで構成する。ＣＭ Ｏ、Ｓ部
分１１の各メモリセルの記憶情報の出力はＥＣＬ部分１
２のＡＮＤアレイまたはＯＲアレイの制御入力に制御線
１５を介して１対１に接続される。ＣＭＯ３部分１１の
あるメモリセルに外部から情報を書込むと制御線１５の
内そのメモリセルに対応した制御線がＨｉ ｇ ｈまた
はＬＯＷとなり、対応したＥＣＬ部分１２のＡＮＤアレ
イまたはＯＲアレイの制御入力が書込まれた情報によっ
てＨｉｇｈまたはり。
図を示す。第１図でＥＣＬ部分１２はＰＬＡのＡＮＤ−
ＯＲアレイを構成し、ＣＭＯ３部分１１は消去可能プロ
グラマブル・リードオンリメモリＥＰＲＯＭ、または、
リードライトメモリＲＷＭで構成する。ＣＭ Ｏ、Ｓ部
分１１の各メモリセルの記憶情報の出力はＥＣＬ部分１
２のＡＮＤアレイまたはＯＲアレイの制御入力に制御線
１５を介して１対１に接続される。ＣＭＯ３部分１１の
あるメモリセルに外部から情報を書込むと制御線１５の
内そのメモリセルに対応した制御線がＨｉ ｇ ｈまた
はＬＯＷとなり、対応したＥＣＬ部分１２のＡＮＤアレ
イまたはＯＲアレイの制御入力が書込まれた情報によっ
てＨｉｇｈまたはり。
Ｗとなる。ＥＣＬ部分１２７７）ＡＮＤ７レイ、 ＯＲ
アレイのすべての制御入力に必要な情報を与えるように
ＣＭＯ３部分１１のメモリに情報を書き込むことにより
ＰＬＡのプログラムは完了し、ＥＣ５部分の入力１３か
ら入力した情報は必要な論理操作を経た後ＥＣＬ部分の
出力１４より出力される。ＣＭＯ３部分１１に関しては
通常のＥＦＲＯＭまたはＲＷＭであり特に示さないが、
ＥＣＬによるＰＬＡの詳細を以下に示す。第２図（ａｌ
はＰＬＡの一回路例を示している。ＰＬＡは、）ｔＪｒ
。
アレイのすべての制御入力に必要な情報を与えるように
ＣＭＯ３部分１１のメモリに情報を書き込むことにより
ＰＬＡのプログラムは完了し、ＥＣ５部分の入力１３か
ら入力した情報は必要な論理操作を経た後ＥＣＬ部分の
出力１４より出力される。ＣＭＯ３部分１１に関しては
通常のＥＦＲＯＭまたはＲＷＭであり特に示さないが、
ＥＣＬによるＰＬＡの詳細を以下に示す。第２図（ａｌ
はＰＬＡの一回路例を示している。ＰＬＡは、）ｔＪｒ
。
〜■３と出力０ｏ−０３を有し、ＡＮＤアレイ２１、、
ＯＲアレイ２２の制御入力に適当なプログラムを与える
事により入力１ｏ〜■３と出力ｏ。
ＯＲアレイ２２の制御入力に適当なプログラムを与える
事により入力１ｏ〜■３と出力ｏ。
〜０３との間に任意の論理関係を与えることが出来る。
アンドアレイの交点論理は図中、第２図（ｂ）の様に示
されアンド出力線２３１に入力線２３２の信号を印加す
るか否かを制御人力２３により制御する。すなわち、制
御人力２３が論理１のときには、オア回路ＯＲの出力は
強制的に１になり。
されアンド出力線２３１に入力線２３２の信号を印加す
るか否かを制御人力２３により制御する。すなわち、制
御人力２３が論理１のときには、オア回路ＯＲの出力は
強制的に１になり。
ワイアードアンドの出力２３１は図中の入力に関係なく
、他の入力に依存する。第２図（ａｌのＡＮＤアレイ２
１．ＯＲアレイ２２の各制御人力２３はプログラムすな
わち論理関数を決める制御情報を与える部分であり、Ａ
ＮＤアレイ２１においては縦線の信号すなわち１ビット
デコーダ３１．３２でデコー“ドされた信号の論理積を
とって積項線Ｐｉに出力するか否か及びＯＲアレイ２２
においては横線すなわち積項線の信号の論理和をとるか
否かをプログラムする。第３図は第２図におけるＰＬＡ
の入力部及びＡＮＤアレイ２１の一部分を示している。
、他の入力に依存する。第２図（ａｌのＡＮＤアレイ２
１．ＯＲアレイ２２の各制御人力２３はプログラムすな
わち論理関数を決める制御情報を与える部分であり、Ａ
ＮＤアレイ２１においては縦線の信号すなわち１ビット
デコーダ３１．３２でデコー“ドされた信号の論理積を
とって積項線Ｐｉに出力するか否か及びＯＲアレイ２２
においては横線すなわち積項線の信号の論理和をとるか
否かをプログラムする。第３図は第２図におけるＰＬＡ
の入力部及びＡＮＤアレイ２１の一部分を示している。
ＰＬＡ入力Ｔｏ、Ｉ＋は反転非反転作成回路すなわち１
ビットデコーダ３１．３２において、それぞれ入力信号
の反転出力及び非反転出力の双方４６〜４９を作成し、
ワイヤードアンド的に２表記的にはプログラマブルアン
ド回路３３において、プログラムにより適当に論理積を
とった後、論理積出力Ｐａとなる。第３図ではＰＬＡ入
力はＩｏ、Ｔ＋の２本を与えているが、実際にはＰＬＡ
の入力端子数分の入力回路を必要とする。
ビットデコーダ３１．３２において、それぞれ入力信号
の反転出力及び非反転出力の双方４６〜４９を作成し、
ワイヤードアンド的に２表記的にはプログラマブルアン
ド回路３３において、プログラムにより適当に論理積を
とった後、論理積出力Ｐａとなる。第３図ではＰＬＡ入
力はＩｏ、Ｔ＋の２本を与えているが、実際にはＰＬＡ
の入力端子数分の入力回路を必要とする。
プログラマブルアンド回路３３は第４図に示す構成であ
り、オア回路４１〜４４とアンド回路４５を有し、信号
入力４６〜４９に対応した制御入力４１０〜４１３によ
って制御される。アンド回路４５はワイアードアンド回
路に置換できる。制御人力４１０がＨｉｇｈレベルであ
る時、信号人力４６のＨｔｇｈ、Ｌｏｗにかかわらずオ
ア回路４、１の出力はＨｉ ｇ ｈとなる。また制御人
力４１０がＬｏｗレベルである時オア回路４１の出力は
信号入力４６に従う。同様にオア回路４２〜４４の出力
は制御入力４１１〜４１３により制御されアンド回路４
５に入力する。そこでアンド回路４５の出力は信号入力
４６〜４９のうち、対応する制御入力４１０〜４１３が
Ｌｏｗレベルである信号の論理積をとった結果となり、
第４図の回路全体はプログラム可能なアンド回路として
動作する。
り、オア回路４１〜４４とアンド回路４５を有し、信号
入力４６〜４９に対応した制御入力４１０〜４１３によ
って制御される。アンド回路４５はワイアードアンド回
路に置換できる。制御人力４１０がＨｉｇｈレベルであ
る時、信号人力４６のＨｔｇｈ、Ｌｏｗにかかわらずオ
ア回路４、１の出力はＨｉ ｇ ｈとなる。また制御人
力４１０がＬｏｗレベルである時オア回路４１の出力は
信号入力４６に従う。同様にオア回路４２〜４４の出力
は制御入力４１１〜４１３により制御されアンド回路４
５に入力する。そこでアンド回路４５の出力は信号入力
４６〜４９のうち、対応する制御入力４１０〜４１３が
Ｌｏｗレベルである信号の論理積をとった結果となり、
第４図の回路全体はプログラム可能なアンド回路として
動作する。
次にＯＲアレイ部の構成について第５図に従って説明す
る。第５図はＯＲアレイ部の一部であり。
る。第５図はＯＲアレイ部の一部であり。
ＯＲ回路５１〜５４．負論理のワイアードオア出力５５
．信号入力５６〜５９及び信号入力５６〜５９に対応し
た制御入力５１０〜５１３を有している。信号入力５６
〜５９には前記ＡＮＤアレイ部の出力の論理を反転した
信号Ｐｏ＝Ｐ３を与える制御人力５１０がＨｉｇｈレベ
ルである時、オア回路５１の出力は入力信号５６に無関
係となる。
．信号入力５６〜５９及び信号入力５６〜５９に対応し
た制御入力５１０〜５１３を有している。信号入力５６
〜５９には前記ＡＮＤアレイ部の出力の論理を反転した
信号Ｐｏ＝Ｐ３を与える制御人力５１０がＨｉｇｈレベ
ルである時、オア回路５１の出力は入力信号５６に無関
係となる。
また制御人力５１０がＬｏｗレベルである時、入力信号
５６がＬｏｗレベルであればオア回路５１の出力はＬｏ
ｗレベルとな゛リワイアードアンド出力５５もＬｏｗレ
ベルになる。オア回路５２〜５４も同様に制御入力５１
１〜５１３により制御される。第５図の回路は第４図の
回路と同じ論理で働くが入出力が負論理であるので第５
図の回路全体でプログラム可能なノア回路として働き、
負論理の出力信号Ｏｏを出力する。
５６がＬｏｗレベルであればオア回路５１の出力はＬｏ
ｗレベルとな゛リワイアードアンド出力５５もＬｏｗレ
ベルになる。オア回路５２〜５４も同様に制御入力５１
１〜５１３により制御される。第５図の回路は第４図の
回路と同じ論理で働くが入出力が負論理であるので第５
図の回路全体でプログラム可能なノア回路として働き、
負論理の出力信号Ｏｏを出力する。
次にＰＬＡｔ−Ｐ、ＣＬ回路で構成する具体的な実施例
をＡＮＤアレイ部について説明するがＯＲアレイ部につ
いても同様な回路を用いる。
をＡＮＤアレイ部について説明するがＯＲアレイ部につ
いても同様な回路を用いる。
第６図がＡＮＤアレイ部の８０５回路による実施例であ
る。Ｖｃｃ、Ｖｒｅｆ、Ｖｃｓはそれぞれ電源電圧、レ
ファレンス電圧、エミッタ電流設定用電圧である。信号
人力６１と制御人力６２及び信号人力６３．制御人力６
４はそれぞれ第４図における信号入力４６．制御人力４
１０及び信号人力４７．制御人力４１１に相当する。制
御人力６２がＨｉ ｇ ｈレベルになったとき、トラン
ジスタ６０２はオン状態になりエミッタ電圧を上昇させ
る。このためトランジスタ６０３はベース電流が流れず
オフ状態となる。制御人力６２がＬｏｗレベルの時には
、信号人力６１のＨｉｇｈ、Ｌ。
る。Ｖｃｃ、Ｖｒｅｆ、Ｖｃｓはそれぞれ電源電圧、レ
ファレンス電圧、エミッタ電流設定用電圧である。信号
人力６１と制御人力６２及び信号人力６３．制御人力６
４はそれぞれ第４図における信号入力４６．制御人力４
１０及び信号人力４７．制御人力４１１に相当する。制
御人力６２がＨｉ ｇ ｈレベルになったとき、トラン
ジスタ６０２はオン状態になりエミッタ電圧を上昇させ
る。このためトランジスタ６０３はベース電流が流れず
オフ状態となる。制御人力６２がＬｏｗレベルの時には
、信号人力６１のＨｉｇｈ、Ｌ。
Ｗによりトランジスタ６０１がオン、オフ状態となるの
でトランジスタ６０３はそれぞれオフ、オン状態となる
。同様に信号人力６３．制御人力６４によってトランジ
スタ６０５０オン、オフが決゛まる。トランジスタ６０
３．６０’５は入力に対してワイヤードアンド接続され
ているので両方共にオフ状態の時にトランジスタ６０４
のベース電位がＨｉｇｈとなりエミッタフォロワの出力
６５もＨｉｇｈとなる。第６図では信号入力、制御入力
がそれぞれ２組の場合を示したが３組以上に増えても同
様の回路を用いる。
でトランジスタ６０３はそれぞれオフ、オン状態となる
。同様に信号人力６３．制御人力６４によってトランジ
スタ６０５０オン、オフが決゛まる。トランジスタ６０
３．６０’５は入力に対してワイヤードアンド接続され
ているので両方共にオフ状態の時にトランジスタ６０４
のベース電位がＨｉｇｈとなりエミッタフォロワの出力
６５もＨｉｇｈとなる。第６図では信号入力、制御入力
がそれぞれ２組の場合を示したが３組以上に増えても同
様の回路を用いる。
以上本発明の実施例について８０５回路によりＰＬＡを
構成する場合について示したが本発明はその応用をＰＬ
Ａに限るものではなくランダムロジックを８０５回路に
て構成する場合にも同様に適用できる。
構成する場合について示したが本発明はその応用をＰＬ
Ａに限るものではなくランダムロジックを８０５回路に
て構成する場合にも同様に適用できる。
８０５回路を用いて論理回路を構成した場合。
すべての入力はエミッタフォロワ動作のトランジスタの
ベースに入力するので、入力インピーダンスが高＜、０
Ｍ０３回路で充分なファンアウトを与えられる。また８
０５回路は出力信号の取り出し点をかえることによって
反転出力を容易に得られるので論理回路の構成素子数を
減少できるなどの利点を持つ。
ベースに入力するので、入力インピーダンスが高＜、０
Ｍ０３回路で充分なファンアウトを与えられる。また８
０５回路は出力信号の取り出し点をかえることによって
反転出力を容易に得られるので論理回路の構成素子数を
減少できるなどの利点を持つ。
更に０Ｍ０３回路を用いて書換可能な論理回路のプログ
ラムを与える場合、メモリ素子としてＭｏＳ技術による
ＥＰＲＯＭなどが使える利点の他。
ラムを与える場合、メモリ素子としてＭｏＳ技術による
ＥＰＲＯＭなどが使える利点の他。
消費電力が小さく、またＭｏＳ技術は高集積化が可能な
ためチップ面積を小さくすることが可能である。
ためチップ面積を小さくすることが可能である。
（７）発明の効果
以上のように２本発明によれば高速化が必要な部分には
ＩＥＣＬを用い低速で充分な部分に０ＭＯ８を用いて回
路を構成するので、消費電力やチップ面積を大きくせず
に高速で論理可変な論理回路を構成できる。さらに０Ｍ
Ｏ３技術は記憶素子としてＥＰＲＯＭ等のメモリに用い
る場合にも適しており、電源を切っても記憶した論理が
破壊されない論理可変な論理回路を構成でき単一種の集
積回路を異なる用途に使用できるなどの利点を持つ。
ＩＥＣＬを用い低速で充分な部分に０ＭＯ８を用いて回
路を構成するので、消費電力やチップ面積を大きくせず
に高速で論理可変な論理回路を構成できる。さらに０Ｍ
Ｏ３技術は記憶素子としてＥＰＲＯＭ等のメモリに用い
る場合にも適しており、電源を切っても記憶した論理が
破壊されない論理可変な論理回路を構成でき単一種の集
積回路を異なる用途に使用できるなどの利点を持つ。
更に記憶素子としてＲＷＭを用いた場合には、動的に論
理を変更できるのでその有効性は大きい。
理を変更できるのでその有効性は大きい。
第１図は本発明の実施例のブロック図、第２図はＰＬＡ
の構成図、第３図はＰＬＡの入力部及びＡＮＤアレイの
部分回路図、第４図はＰＬＡのＡＮＤアレイの論理回路
図、第５図はＰＬＡのＯＲアレイの論理回路図、第６図
はＰＬＡのＡＮＤアレイをＥＣＬにより構成した回路図
。 １１・・・ＣＭＯ３部分 １２・・・Ｅ Ｃ’Ｌ部分
２１・・・ＡＮＤアレイ ２２・・・ＯＲアレイ 特許出願人 富士通株式会社 第３図 第４図 第５図 第６図
の構成図、第３図はＰＬＡの入力部及びＡＮＤアレイの
部分回路図、第４図はＰＬＡのＡＮＤアレイの論理回路
図、第５図はＰＬＡのＯＲアレイの論理回路図、第６図
はＰＬＡのＡＮＤアレイをＥＣＬにより構成した回路図
。 １１・・・ＣＭＯ３部分 １２・・・Ｅ Ｃ’Ｌ部分
２１・・・ＡＮＤアレイ ２２・・・ＯＲアレイ 特許出願人 富士通株式会社 第３図 第４図 第５図 第６図
Claims (5)
- （１） 低消費電力、高集積化が可能な論理素子にて構
成される第１論理回路と高速な論理素子にて構成され入
力手段と出力手段とを有する第２論理回路と、前記第１
論理回路に制御情報を書込む書込み手段と、前記制御情
報に従って前記第２論理回路の論理を変化させる制御手
段とを有した集積回路。 - （２） 前記第１論理回路が書き換え可能なリードオン
リメモリである特許請求の範囲第１項記載の集積回路。 - （３） 前記第１ｇ！＋理回路がリードライトメモリで
ある特許請求の範囲第１項記載の集積回路。 - （４） 前記第２論理回路がＰＬＡである特許請求の範
囲第１項記載の集積回路。 - （５） 前記第２論理回路がランダムロジックである特
許請求の範囲第１項記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181973A JPS6074817A (ja) | 1983-09-30 | 1983-09-30 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181973A JPS6074817A (ja) | 1983-09-30 | 1983-09-30 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074817A true JPS6074817A (ja) | 1985-04-27 |
Family
ID=16110100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181973A Pending JPS6074817A (ja) | 1983-09-30 | 1983-09-30 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074817A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161819A (ja) * | 1988-12-14 | 1990-06-21 | Sharp Corp | 半導体集積回路 |
| EP0809362A2 (en) * | 1996-05-22 | 1997-11-26 | Nippon Telegraph And Telephone Corporation | Logic circuit and its fabrication method |
-
1983
- 1983-09-30 JP JP58181973A patent/JPS6074817A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161819A (ja) * | 1988-12-14 | 1990-06-21 | Sharp Corp | 半導体集積回路 |
| EP0809362A2 (en) * | 1996-05-22 | 1997-11-26 | Nippon Telegraph And Telephone Corporation | Logic circuit and its fabrication method |
| EP0809362A3 (en) * | 1996-05-22 | 1999-07-21 | Nippon Telegraph And Telephone Corporation | Logic circuit and its fabrication method |
| US6426261B1 (en) | 1996-05-22 | 2002-07-30 | Nippon Telegraph And Telephone Corporation | Logic circuit and its fabrication method |
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