JPH02161819A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路に関し、特に、マスタスライ
ス型半導体集積回路に関４る。

（従来の技術） 半導体集積回路の少量多品種化に伴う製造効率の低下や
開発コス１−の高騰といった問題を解決するものと１〜
で、マスタスライス型半導体集積回路が利用されている
。これは、論理回路を構成するための論理ゲート等の回
路素子が予め形成された共通の半導体集積回路（マスタ
チップ）上に、ユーザの要求する論理回路の構成に応じ
て配線パターンが形成されるものである。

マスタスライス型半導体集積回路は、ユーザの要望に応
じた独自の論理回路が構成でき、ＰＬＤやＰＲＯＭを用
いた論理回路に比べて回路設計上の自由度が非常に高い
。しがも、製品ごとに異なるのは配線工程だけであり、
マスタチップが共用されているので、フルカスタムＩＣ
に比べて開発期間が短く、開発コストも抑制されるとい
う優れた利点がある。

（発明が解決しようとする課題） しかしながら、従来のマスタスライス型半導体集積回路
では、製品（ヌは試作品）が半導体メーカからユーザの
手にわたってからは、論理回路の修正ができなかった。

論理回路の修正を必要とする場合には、半導体メーカに
配線パターンの手直しを依頼する必要がある。これは高
い費用と少なくとも数日の期間とを要し、ユーザは大き
な負担を強いられていた。

このような問題とは別に、ユーザが開発しようとする半
導体集積回路は、往々にして新製品についての情報と深
く関わっているという事実が存在する。そのため、ユー
ザはその集積回路についての情報を外部に出すことを極
力避けたいと希望するのが普通である。しかし、従来の
マスタスライス型半導体集積回路においては、開発する
集積回路についての全情報を半導体メーカに伝える必要
がある。このことは、特に開発する製品において製造依
頼先の半導体メーカがユーザと競合するおそれのある場
合には、ユーザにとって大きな問題であった。

本発明はこのような状況に鑑みてなされたものであり、
その目的とするところは、配線パターンの変更なしに論
理回路の論理の変更ができ、しかもマスタスライス型半
導＃−集積回路としての利点をそのまま有する半導体集
積回路を提供することにある。

本発明の他の目的は、開発する集積回路についての全て
の情報を製造依頼先の半導体メーカに提供する必要がな
く、守秘性に優れた半導体集積回路を提供することにあ
る。

（課題を解決するための手段） 本発明の半導体集積回路は、マスタチップ上に複数の回
路素子が予め形成されているマスタスライス型の半導体
集積回路であって、該マスタチップ上にフィールドプロ
グラムが可能な記憶素子を備えており、そのことにより
上記目的が達成される。

（作用） マスタスライス上に配線パターンを形成することによっ
て論理回路を構成するにあたり、上記記憶素子内のデー
タによって論理回路の論理が変化し得るように、該記憶
素子を回路素子に接続しておけば、半導体集積回路の完
成後においても該記憶素子に外部からデータをフィール
ドプログラムすることにより、簡単に論理変更や新たな
論理設定を行うことができる。

（実施例〉 本発明を実施例について以下に説明する。

第１図及び第２図に、本発明の実施例のマスタチップの
表面パターンを概略的に示す。

第１図の半導体集積回路は、ゲート敷詰め型マスタスラ
イス型半導体集積回路を基本としており、従来の回路素
子を含む基本セル１の列の間に記憶素子を含む記憶セル
２の列が配置されている。マスタチフス表面の中央部に
は、基本セル１の列と記憶セル２の列とが交互に敷詰め
られており、その周辺には入出力用のＩ１０インターフ
ェイスセル３が配置されている。個々の基本セル１は論
理回路を構成する際に基本となるものであり、例えば４
人力ＮＡＮＤゲート等の回路素子を含んでいる。個々の
記憶セル２は、ラッチ、複数ビットのＥＰＲＯＭ等のフ
ィールドプログラムが可能な記憶素子を含んでいる。記
憶セル２を１個以上組み合せることにより必要とする記
憶回路が構成され得る。

第２図の半導体集積回路もまたゲート敷詰め型マスタス
ライス型半導体集積回路を基本としているが、上述した
ような記憶素子及びその周辺回路はマスタチップ上の一
部分の領域２０にまとめられて配置されている。

本発明の半導体集積回路はマスタスライス型であるので
、第１図及び第２図に例示したようなマスタチップはユ
ーザが要求する論理回路の構成に必要な配線処理を受け
て出荷される。配線工程においては、１個以上の基本セ
ル１を組合わせて必要な回路を構成するだけでなく、そ
の回路に必要数の記憶セル２を組合わせることにより、
ユーザ側で論理設定又は変更が可能な論理回路構成が実
現される。

第３図及び第４図に、本発明の第１図及び第２図に例示
した実施例に於て実現される論理回路の要部の回路図を
示す。

第３図の論理回路は、複数の基本セル１の組合せにより
構成された回路４を有している０回路４は４ｆ［１のＡ
ＮＤ回路４１０〜４１３と１個のＯＲ回路４２とから構
成される。ＡＮＤ回路４１０〜４１３は入力の論理積を
ＯＲ回路４２に与える。

回路４には、記憶素子である４個のラッチ５１０〜５１
３を有する記憶回路５が接続されている。

ラッチ５１０へ−５１３は、Ｌ　ＯＡ　Ｄ信号に従って
データＥ８〜Ｅ、をそれぞれラッチすることができる。

ラッチ５１０〜５１３の出力は、それぞれＡＮＤ回路４
１０〜４】３の一方の入力端に入力される。ＡＮＤ回路
４１０　ヘ−４１３の他方の入力端にはデータＤ。−Ｄ
ａがそれぞれ入力されている。

このような論理回路を有する半導体集積回路では、ユー
ザが独自にその論理回路の論理設定を行うことができる
。論理設定を行うには、記憶さぜたいデータＥＩ］〜Ｅ
３を、マスタチップ上のＩ１０インターフェイスセル３
を介してラッチ５１０〜５１３に与えておいて、ラッチ
５１０〜５１３にＬ　ＯＡ　Ｄ信号を加える。このこと
により、論理回路では下記の論理積和Ｙが演算される。

Ｙ＝Ｄ、・ＥＩＩ＋Ｄ、・Ｅ、＋Ｄ２・Ｅ２＋Ｄ、・Ｅ
３これは、Ｅ６〜Ｅ３のデータ選択によりり、〜Ｄ。

に対して１６通りの論理和が演算できることを意味する
。例えば、Ｅ　ｎ　＝　Ｅ　２　＝　１及びＥＩ＝Ｅ３
＝０とすることにより、Ｙ　＝　Ｄ　ｅ　＋　０２が演
算される６従来のマスタスライス型半導体１を回路では
、配線段階でＥ６〜Ｅ３の値がＶＣＣ又はＧ　Ｎ　Ｄに
固定されるため、ユーザによって予め決定された一種類
の演算しか実行できなかった。

第４図の論理回路においては、基本セル１内の回路素子
により構成された回路４が、ｎ＋１個のバッファ４５８
〜４５．、及びＯＲ回路４６を備えている。入力バッフ
ァ４３．〜４３１は、入力対して同じ論理及び反転論理
の２種類の信号を出力する０回路４に組合される記憶回
路５は、ＥＰＲＯＭにおいて用いられている記憶素子で
あるＦＡＭＯ８５２がｎ＋１行２ｍ列に配列されたＡＮ
Ｄアレイである。各行のワード線５３と各列のピッ１−
線５４とが交差するノート部においては、ＦＡＭＯ３５
２のドレインがワード線５３に、ゲートがビット線５４
にそれぞれ接続されている。ＦＡＭＯ８５２のソースは
接地されているやビット線５４には、入力バッファ４３
１〜４３．の出力が加えられる。

記憶回路５にはプログラム回路６が接続されている。プ
ログラム回路６は、ワード線５３に接続されているコラ
ムゲート６１［ｌ〜６１．、、コラムゲート６１．〜６
１．の制御を行うコラムデコーダ６２、及びコラムゲー
ト６１．〜６１．を通じてワード線５３にプログラム電
圧■１．を加えるプログラム制御回路６３を有している
。

論理設定は、プログラム回路６を用いて、ＥＰＲＯＭの
技術分野に於て周知の方法でＦＡＭＯ３５２にデータを
記憶させることによって行われる。

即ち、プログラムアドレスＡ、〜Ａｎを与えられたコラ
ムデコーダ６２がその指示に従ってコラムゲ−］−６１
，−６１，、を開く、同時に、プログラム制御回路６３
はプログラムデータＤｌｌ−Ｄ、、に従って、対応する
ＦＡＭＯ５５２にプログラム電圧■Ｐρを加える。プロ
グラムを行うときには、回路４と記憶回路５との間に介
設されているプログラム回路ｈ　４４　ｓ〜４４．は、
回路４を保護するために閉しられる。このような書き込
みをＡＮＤアレイの全ての列に対して行うことにより、
記憶回路５内の各ノード部に設けられたＦＡＭＯ９５２
はプログラムされる。

プログラムが終了した記憶回路５のビット線５４には、
入力データＴ１〜１．が入力バッファ４３、〜４３．を
介して入力される。これにより、各行のワード線５３か
らは、入力データエ、〜■。

に対してＦＡＭＯ３５２のプログラム状態に基づいてと
られた論理積が出力される６ＯＲ回路４６からはワード
線５３上のデータの論理和が出力される。つまり、記憶
回路５のプログラムの仕方により、配線を終えた後にお
いても入力データ１１〜■、の任意の論理積和演算が実
現できる。従来のマスタスライス型半導体集積回路でこ
のような配線後の論理設定が不可能なことは言うまでも
ない。

上述の実施例では、記憶セル２または領域２０内の記憶
素子にラッチやＦＡＭＯ３が使用されているが、これに
限定されるものではなく、任意の記憶素子を用いること
ができる。また、この記憶素子は、論理回路の論理設定
に用いられているが、本発明の半導体集積回路では、記
憶素子をデータを蓄積するための記憶手段そのものとし
て使用することもできる。

（発明の効果） 本発明の半導体集積回路は、このように、マスタスライ
ス型半導体集積回路でありながら記憶素子を有している
ため、配線後の論理設定や論理変更が可能にされている
。この記憶素子は、マスタスライス型としての半導体集
積回路の利点を何等阻害せず、従って、品種が多用化し
ても経済性に著しく優れ、開発期間も短い０本発明の半
導体集積回路は、ユーザ側での論理回路の論理設定が可
能であるので、論理回路の機能の部分修正は半導体メー
カに依頼せずにユーザが簡単に実施することができ、開
発効率に於て従来のマスタスライス型半導体集積回路よ
りも優れている。また、本発明の半導体集積回路の開発
に際しては、その回路の動作についての全情報を製造依
頼先の半導体メーカに提供する必要がなく、ユーザにと
って守秘性に非常に優れている。

、・・　　　の　　ｆ舌　口 第１図及び第２図は本発明の実施例のマスタチップ上で
のセル等の配置の概略を示す平面図、第３図及び第４図
はそれらの実施例に於て配線が施されることによって実
現され得る回路構成を例示する回路図である。

１・・・基本セル（回路素子を含む）、２・・・記憶セ
ル（記憶素子を含む）、２０・・・記憶素子を含む領域
、４・・・基本セル内の回路素子で構成された回路、５
・・・記憶セルまたは上記領域内の記憶素子で構成され
た記憶回路。

以上

Claims (1)

【特許請求の範囲】
1. １、マスタチップ上に複数の回路素子が予め形成されて
   いるマスタスライス型の半導体集積回路であって、該マ
   スタチップ上にフィールドプログラムが可能な記憶素子
   を備えている半導体集積回路。