JPH01106444A - ゲートアレイ集積回路 - Google Patents
ゲートアレイ集積回路Info
- Publication number
- JPH01106444A JPH01106444A JP62264577A JP26457787A JPH01106444A JP H01106444 A JPH01106444 A JP H01106444A JP 62264577 A JP62264577 A JP 62264577A JP 26457787 A JP26457787 A JP 26457787A JP H01106444 A JPH01106444 A JP H01106444A
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- JP
- Japan
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- array
- internal
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- 230000015654 memory Effects 0.000 claims abstract description 66
- 230000002093 peripheral effect Effects 0.000 claims abstract description 16
- 239000000872 buffer Substances 0.000 claims abstract description 6
- 239000002699 waste material Substances 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000003491 array Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、メモリを内蔵するゲートアレイ集積回路に
関する。
関する。
メモリとしてＲＡ Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｎ＋ｏｒｙ）やＲＯＭ （Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ）を内蔵可能なゲートアレイは、大規模集
積回路（ＬＳＩ）の製造技術の向上とともに大規模なゲ
ート数のゲートアレイが実現可能となるにつれ、ゲート
アレイの高機能化の一つとして出現して来た。
Ｍｅｎ＋ｏｒｙ）やＲＯＭ （Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ）を内蔵可能なゲートアレイは、大規模集
積回路（ＬＳＩ）の製造技術の向上とともに大規模なゲ
ート数のゲートアレイが実現可能となるにつれ、ゲート
アレイの高機能化の一つとして出現して来た。
第２図は、この従来のメモリを内蔵したゲートアレイ集
積回路のマスタチップの構成例を示す図である。この図
において、１はチップ外部からの信号とチップ内部の内
部ゲートとのインターフェイスである入出カバソファ領
域、２は内部ゲートを構成するための基本セル２１をｍ
個並べた基本セル列であり、この基本セル列２をｎ段並
べてｍ×ｎゲートの内部ゲートのアレイが構成されてい
る。３はメモリ専用に設けられた領域であり、メモリを
構成するために必要最小限の素子数かつメモリ内部回路
の各部分でのトランジスタサイズや配置が最適化された
パターンとなっている。
積回路のマスタチップの構成例を示す図である。この図
において、１はチップ外部からの信号とチップ内部の内
部ゲートとのインターフェイスである入出カバソファ領
域、２は内部ゲートを構成するための基本セル２１をｍ
個並べた基本セル列であり、この基本セル列２をｎ段並
べてｍ×ｎゲートの内部ゲートのアレイが構成されてい
る。３はメモリ専用に設けられた領域であり、メモリを
構成するために必要最小限の素子数かつメモリ内部回路
の各部分でのトランジスタサイズや配置が最適化された
パターンとなっている。
専用のメモリ領域３は、ゲートアレイのマスク工程（ト
ランジスタ形成までの段階）から形成されるため、通常
はユーザーがどの様な構成のメモリを必要とするかを想
定して、例えばＲＡＭ６４ｗｏｒｄＸ ３２ｂｉｔの様
に、その領域で構成できる最大のメモリ容量を決めて形
成される。
ランジスタ形成までの段階）から形成されるため、通常
はユーザーがどの様な構成のメモリを必要とするかを想
定して、例えばＲＡＭ６４ｗｏｒｄＸ ３２ｂｉｔの様
に、その領域で構成できる最大のメモリ容量を決めて形
成される。
この時、第３図に示す様に、６４ｗｏｒｄＸ ３２ｂｉ
ｔをスライス工程で分割して別々のメモリ （例えば６
４ｗＸ８ｂを４個）として使用可能な様に予めレイアウ
トに工夫がなされている。第３図において、（ｉ）〜（
ｉｖ）のブロックが各々６４Ｗ×８ｂのＲＡＭである。
ｔをスライス工程で分割して別々のメモリ （例えば６
４ｗＸ８ｂを４個）として使用可能な様に予めレイアウ
トに工夫がなされている。第３図において、（ｉ）〜（
ｉｖ）のブロックが各々６４Ｗ×８ｂのＲＡＭである。
３ａはアドレスバッファ。
センスアンプ、Ｒ／Ｗ （リード／ライト）制御回路等
の周辺回路、３ｂはデコーダ、３Ｃはメモリセルのアレ
イであり、これらは、各（ｉ）〜（ｉｖ ）のブロック
に対して一つずつ用意されている。この第３図のメモリ
では、６４ｗＸ３２ｂ、６４Ｗｘ２４ｂ＋６４ｗＸ８ｂ
、６４ＷＸ１６ｂＸ２個。
の周辺回路、３ｂはデコーダ、３Ｃはメモリセルのアレ
イであり、これらは、各（ｉ）〜（ｉｖ ）のブロック
に対して一つずつ用意されている。この第３図のメモリ
では、６４ｗＸ３２ｂ、６４Ｗｘ２４ｂ＋６４ｗＸ８ｂ
、６４ＷＸ１６ｂＸ２個。
６４Ｗｘ８ｂｘ４個が構成可能である。
従来のメモリ内蔵のゲートアレイ集積回路は以上の様に
構成されているので、例えば第３図の様な専用メモリを
構成した場合、１２８ｗｘ１６ｂや３２ＷＸ６４ｂとい
ったＲＡＭはメモリセルの数としては存在するが周辺回
路がそれに見合った素子を用意していないために構成で
きないという問題点があった。また、あらゆる組合わせ
のメモリを可能とするためには、デコーダを含む周辺回
路の面積が大きくなり過ぎるという欠点がある。
構成されているので、例えば第３図の様な専用メモリを
構成した場合、１２８ｗｘ１６ｂや３２ＷＸ６４ｂとい
ったＲＡＭはメモリセルの数としては存在するが周辺回
路がそれに見合った素子を用意していないために構成で
きないという問題点があった。また、あらゆる組合わせ
のメモリを可能とするためには、デコーダを含む周辺回
路の面積が大きくなり過ぎるという欠点がある。
そして、たとえ用意された構成のメモリとして使ったと
しても、例えば第３図に示す様な場合では６４ｗＸ８ｂ
のＲＡＭを１個しか使わなかった場合には、残り３個分
のメモリセル、デコーダ、周辺回路は無駄になってしま
うという問題点があった。
しても、例えば第３図に示す様な場合では６４ｗＸ８ｂ
のＲＡＭを１個しか使わなかった場合には、残り３個分
のメモリセル、デコーダ、周辺回路は無駄になってしま
うという問題点があった。
この発明は上記の様な問題点を解消するためになされた
もので、メモリを構成するワード数、ビット数の設定自
由度が大きく、専用メモリ領域での無駄が少ないゲート
アレイ集積回路を得ることを目的とする。
もので、メモリを構成するワード数、ビット数の設定自
由度が大きく、専用メモリ領域での無駄が少ないゲート
アレイ集積回路を得ることを目的とする。
本発明に係るゲートアレイ集積回路は、専用メモリ領域
にはメモリセルをアレイ状に並べたメモリセルアレイし
か配置せず、デコーダを含む周辺回路は基本セルをアレ
イ状に並べた内部ゲート領域で構成する様にしたもので
ある。
にはメモリセルをアレイ状に並べたメモリセルアレイし
か配置せず、デコーダを含む周辺回路は基本セルをアレ
イ状に並べた内部ゲート領域で構成する様にしたもので
ある。
本発明においては、専用メモリ領域にはメモリセルアレ
イのみ配置し、デコーダを含む周辺回路を内部ゲート領
域で構成することにより、メモリを構成するワード数と
ビット数の設定の自由度が高まり、専用メモリ領域での
無駄が少なくなる。
イのみ配置し、デコーダを含む周辺回路を内部ゲート領
域で構成することにより、メモリを構成するワード数と
ビット数の設定の自由度が高まり、専用メモリ領域での
無駄が少なくなる。
本発明の一実施例によるゲートアレイ集積回路を第１図
に示す、この図において、１はチップ外部との信号の授
受を行うための入出カバソファ、２はＣＭＯＳゲートを
構成する基本セル２１を並べた基本セル列、３ａはメモ
リの周辺回路、３ｂはデコーダ、３ｃはメモリセルアレ
イである。
に示す、この図において、１はチップ外部との信号の授
受を行うための入出カバソファ、２はＣＭＯＳゲートを
構成する基本セル２１を並べた基本セル列、３ａはメモ
リの周辺回路、３ｂはデコーダ、３ｃはメモリセルアレ
イである。
本実施例では、従来専用メモリ領域に形成していたセン
スアンプやアドレスバッファ等の周辺回路３ａ及びメモ
リ用のデコーダ３ｂを内部ゲート領域の内部ゲート２を
用いて構成する。従って、専用メモリ領域に存在するの
はメモリセルアレイ３Ｃのみである。
スアンプやアドレスバッファ等の周辺回路３ａ及びメモ
リ用のデコーダ３ｂを内部ゲート領域の内部ゲート２を
用いて構成する。従って、専用メモリ領域に存在するの
はメモリセルアレイ３Ｃのみである。
このため、メモリを構成するワード数とビット数は、メ
モリセルアレイ３Ｃに存在するメモリセルの数で構成し
得る範囲で自由に設定でき、必要な周辺回路３ ａ ＋
デコーダ３ｂは内部ゲート２の使用の増減で調整でき、
メモリ部分は常に最適化できる。
モリセルアレイ３Ｃに存在するメモリセルの数で構成し
得る範囲で自由に設定でき、必要な周辺回路３ ａ ＋
デコーダ３ｂは内部ゲート２の使用の増減で調整でき、
メモリ部分は常に最適化できる。
なお、周辺回路３ａ、デコーダ３ｂをゲートアレイ部分
２で構成する場合に、破線で示したブロック（ｉ）の様
に特定の内部ゲート領域に固定しても良いし、ブロック
（ｉｉ ）の様に内部のゲートの使用状況に応じて分散
させても良い。
２で構成する場合に、破線で示したブロック（ｉ）の様
に特定の内部ゲート領域に固定しても良いし、ブロック
（ｉｉ ）の様に内部のゲートの使用状況に応じて分散
させても良い。
以上の様に、本発明に係るゲートアレイ集積回路によれ
ば、専用メモリ領域にはメモリセルアレイのみを配し、
メモリのデコーダやアドレスバッ゛ファ、センスアンプ
等の周辺回路を内部ゲート部分で構成したので、メモリ
を構成するワード数。
ば、専用メモリ領域にはメモリセルアレイのみを配し、
メモリのデコーダやアドレスバッ゛ファ、センスアンプ
等の周辺回路を内部ゲート部分で構成したので、メモリ
を構成するワード数。
ビット数の設定自由度を大きくし、専用メモリ領域での
無駄を少なくできる効果がある。
無駄を少なくできる効果がある。
第１図は本発明の一実施例による専用メモリ領域を持っ
たゲートアレイ集積回路を示す図、第２図は従来の専用
メモリ領域を持ったゲートアレイ集積回路を示す図、第
３図は従来の専用メモリ領域におけるＲＡＭ構成の一例
を示す図である。 １は入出カバソファ領域、２は内部ゲートの基本セル列
、３ａは周辺回路、３ｂはデコーダ、３Ｃはメモリセル
アレイ。 なお、図中、同一符号は同一、又は相当部分を示す。
たゲートアレイ集積回路を示す図、第２図は従来の専用
メモリ領域を持ったゲートアレイ集積回路を示す図、第
３図は従来の専用メモリ領域におけるＲＡＭ構成の一例
を示す図である。 １は入出カバソファ領域、２は内部ゲートの基本セル列
、３ａは周辺回路、３ｂはデコーダ、３Ｃはメモリセル
アレイ。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １）チップ外部との信号の授受を行うための入出力バ
ッファ領域を該チップ周辺に配置し、ＣＭＯＳゲートを
構成するための基本セルをアレイ状に配置した内部ゲー
ト領域と、ＲＡＭまたはＲＯＭを構成するための専用メ
モリ領域とを、上記バッファ領域の内側の上記チップ上
に具備して成るゲートアレイ集積回路において、 上記専用メモリ領域はメモリセルをアレイ状に配置した
メモリセルアレイのみを有するものであり、メモリの周
辺回路は上記内部ゲート領域を用いて構成されるもので
あることを特徴とするゲートアレイ集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264577A JPH0812903B2 (ja) | 1987-10-19 | 1987-10-19 | ゲートアレイ集積回路 |
| US07/258,592 US4945513A (en) | 1987-10-19 | 1988-10-17 | Gate array device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264577A JPH0812903B2 (ja) | 1987-10-19 | 1987-10-19 | ゲートアレイ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01106444A true JPH01106444A (ja) | 1989-04-24 |
| JPH0812903B2 JPH0812903B2 (ja) | 1996-02-07 |
Family
ID=17405219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62264577A Expired - Lifetime JPH0812903B2 (ja) | 1987-10-19 | 1987-10-19 | ゲートアレイ集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4945513A (ja) |
| JP (1) | JPH0812903B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265045A (en) * | 1986-10-31 | 1993-11-23 | Hitachi, Ltd. | Semiconductor integrated circuit device with built-in memory circuit group |
| JP2891709B2 (ja) * | 1989-01-16 | 1999-05-17 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5146428A (en) * | 1989-02-07 | 1992-09-08 | Hitachi, Ltd. | Single chip gate array |
| KR910006849A (ko) * | 1989-09-29 | 1991-04-30 | 미다 가쓰시게 | 반도체 집적회로 장치 |
| US5257360A (en) * | 1990-03-23 | 1993-10-26 | Advanced Micro Devices,Inc. | Re-configurable block length cache |
| US5220518A (en) * | 1990-06-07 | 1993-06-15 | Vlsi Technology, Inc. | Integrated circuit memory with non-binary array configuration |
| US5093805A (en) * | 1990-06-20 | 1992-03-03 | Cypress Semiconductor Corporation | Non-binary memory array |
| US5687108A (en) * | 1996-04-10 | 1997-11-11 | Proebsting; Robert J. | Power bussing layout for memory circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6288336A (ja) * | 1985-10-15 | 1987-04-22 | Nec Corp | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890758A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 相補形集積回路装置 |
| JPH0652784B2 (ja) * | 1984-12-07 | 1994-07-06 | 富士通株式会社 | ゲートアレイ集積回路装置及びその製造方法 |
-
1987
- 1987-10-19 JP JP62264577A patent/JPH0812903B2/ja not_active Expired - Lifetime
-
1988
- 1988-10-17 US US07/258,592 patent/US4945513A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6288336A (ja) * | 1985-10-15 | 1987-04-22 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4945513A (en) | 1990-07-31 |
| JPH0812903B2 (ja) | 1996-02-07 |
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| JPH0581851A (ja) | 半導体記憶装置 |
Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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