JPS5887644A - プログラム可能なデジタル情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背量 近年、デジタル情報処理システムに用いられる電子デバ
イスの複雑さは増大し、そのためそれら電子デバイスの
大きさと電力は本質的に減小せざるを得なくなった。

１つの主要な進歩は、コンピュータシステムに対する命
令であるソフトウェアと、コンぎエータシステムの論理
ｍ粍と物理的結線であるハードウェアとの差異に対する
認識である。マイクロプログラムのようなコンピュータ
ゾログラＡ　アルイ＋！命令である「ファームウェア」
は、ソフトウェア中に含まれるかわりに、読取り専用メ
モリ中和記憶させておいて頻繁に使用できるようになっ
ており、このファームウェアの進歩も更に複雑なシステ
ムの開発を可能和してきた。その変形としては・バー「
ウェアの入で処理のできるような簡単なシステムや、非
常に高速に機能するシステム、現任処理できる最も困難
な問題を処理できるソフトウェア制御の非常に複雑なシ
ステムが含まれる０フアームウエアは符号化されたプロ
グラム４ＲＯＭ（読取り専用メモリ）上に記憶している
ためＫ。

プロセッサへのアクセスが大幅に容易になることで、シ
ステムの速度な改善する・ 半導体技術の各種発展に関しては、最大速度。

回路要素の最大密度、鍛小電力消費に対する有限の限界
があると考えられている。従つぎ、本発明の目的は、現
在の技術耗刀の中で、進歩したデジタル情報処理システ
ムを得ることである。

本発明の更に他の目的は、プロセス工程な減らすことに
より、比輯的複雑な方法による半導体デバイスの製造を
簡単化することである。

本発明の更に別の目的は、進歩した動作特性なもった。

より高速のデジタル情報処理システムを得ることである
。

本発明の更に別の目的は、そのデバイスの特性のゆえに
、最終回路設計の時点から短縮化された期間内に製造す
ることのできる、比較的複雑なデジタル情報処理システ
ムな得ることである。

発明の要約 本、発明に従えば、プログラムされれば複数個の論理機
能？有するようになる中立（ｕｎｃｏｍｍｉｔ・ｄ）の
デート配列、上記デート配列と接続されてシステムに対
して制御あるいは定数［暫供給する読取り専用メモリを
含む、ゾログラム可能なデジタル情報処理システムが単
一の基板上に集積される・更に、１つの実施例において
は、上記ゲートとメモリは、Ｐ−）相互接続とメモリセ
ルのプログラムとのために、同一の金属化工程と電極窓
あけ工程と、を用いる。

上記プログラム可能な読取り専用メモリは、上記デート
配列と交信するようになっており、同一基板上に集積さ
れており、一つの実施ｆ！ＩＫお−１てはシステムに対
する１つの制御装置を供給して−する０ 別の実施例におい℃は、このメモリはプログラム可能な
デジタル情報処理システムの定数のデータ基準源を供給
する。

更に別の実施９１１におい【は、こ１のデジタル情報処
理回路は単一の基板上に集積され、基板の中央に位置で
るＰ−）配列領域、基板の周辺に位置するＩ　／　０回
路、そして、上記Ｘ７０回路と上Ｈｄデート配列の間の
領域に位置する丁くな（とも１つの読取り専用メモリ領
域を含んでいるＯ上記の１つの実施ＩＰ！ｌ＆Ｃおける
ように、読取り専用メモリの領域は、間隔ｔお−１に２
つのメモリ領域な倉入、それらの間にはデート配列領域
が位置している。この回路は更にデート配列領域に隣接
した別の読取り専用メモリを含んでおり、それは回路に
対する定数のデータ基準源な供給する。

付加的なデート配列回路か、付加的！！１１７０’与え
るためにチップ上に設けられる。

本発明に従うプログラム可能なデジタル情報システムは
複数個の集積回路とそれら回路な電気的に接続でるため
の手段とを含み、上記回路の丁（なくとも１つは７Ｆ’
−）配列回路と読取り専用メモリの両方を含んでいる。

上述のように、１つのシステム中で、集積回路は完全な
マイクロプロセッサシステムを形成し。

それらの回路の各々はシステムと協力して特定ノ関数ｍ
ｉｖｗ行する。この規模で、プログラム可能なシステム
の各部は、マイクロプロセッサに基づ（システムを支え
る周辺回路として慟（。

本発明の別の実Ｎ例に従うマイクロプロセッサシステム
は、ゲート配列回路と読取り専用メモリとを有する集積
回路と、それ忙対して補助の関数を供給するために上記
回路につながれた周辺回路とを含む。

更に、マイクロプロセッサシステムは少なくとも２つの
集積回路を含み、各々はｒ−）配列回路と読取り専用メ
モＩＪ　Ｙ有し、上記回路は協力してマイクロプロセッ
サのｍａｔ’果た丁よ５に相互忙接続されており、更に
、データの入、出方のための付加回路への相互接続のた
めの手段も含んでいる。この規模において、プログラム
可能なシステム成分は付加的なプログラム可能なシステ
ム成分と協力して、マイクロプロセッサチップ組な形成
する。

本発明に従う、チップ上のプログラム可能なデジタル情
報処理システムの１つの実施例は、デート配列回路、入
力・出力回路、ゲート配列中のデートの総数の３ないし
１００倍の数Ｏ読取専用メモリセルを含む読取り専用メ
モリ、デート配列とメモリと入出力回路な相互接続する
ための手段、を含んでいる。

別の実態的に゛おいては、プログラム可能なデジタル情
報処理回路は一つの基板上に集積されており、１１０回
路、上記ｘｉｏ回路に隣接し上記回路の一部分と交信す
るすくな（とも１つの読取り専用メモリ領域、上記読取
り専用メモリ領域に隣接し、上記メモリ及び上記１１０
回路の一部分と交信するゲート配列領域、を含む。

更に別の実施例においては、プログラム可能なデジタル
情報処理回路は単一の基板上へ集積され、基板の周辺上
に位置する工１０回路、Ｉ　／　０回路に隣接して位置
し、上記１１０回路の一部分と交信てるて（なくとも１
つのｒ−ト配列領域、そして上記ｒ−）配列に対して中
央に位置し、上記ゲート配列及びエフ０回路の一部分と
交信する丁（なくとも１つの読取り専用メモリ、を含ん
でいる。

本発明に従う、部分的に完成したデジタル情報処理シス
テムをプログラムするための方法が与えられる。その場
合のシステムは、半導体上のｍ数個の論理デート、上記
半導体上のす（な（とも１つの領域上のデジタル読取り
専用メモリな含んでいる。上記プログラムする方法は、
論理ｒ−）の間に相互接続を形成すること、デートとメ
モリの間に相互接続を形成すること、読取り専用メモリ
セルの選ばれたセル中へ記憶データを格納すること、の
工程な含んでいる。

更［、上述の方法において、デート相互接続。

デートからメモリへの接続、データの記憶は同一の工程
で同時に形成できる。

本発明の、これ以外の目的及び特長は、以下の図面及び
特許請求の範囲を参照でる詳細な説明からより容易に理
解できるであろう。

詳細な説明 まず第１図を参照すると、本発明に従うチップ上の配置
図が示されている。基板１は正方形に示されているが、
必ずしもそうである必要はなく任意の形状でよいが、半
導体製造工程に適したものであれはよい。基板１０周辺
には入力及び出力回路２が示されており、テツゾｔリー
ドフレーム及び付加回路へ接続するためのポンディング
パッドが含まれている。ｒ−）配列領域３は一般的にチ
ップの中央部に示されており、個々のｆ−）やデートの
ゾロツク４な相互接続することで望みの論理機能な実行
することができる。ＲＯＭ５がチップの片側にＩ　／　
Ｏ回路計［ｉｌｌ接して示されており、この構成・では
ＲＯＭ　ｆ　Ｉ　／　０回路へ接続でるのに便利である
。ＲＯＭは１１０回路への直接接続路な複数個有してい
るであろうから、第１図に示すように、ｕｏＭｖｘ１０
＠路のすぐ隣りに置換することで相互接続形態は大幅に
簡単化される。空間配列構成では、１１０回路は周辺に
ある必要はなく、チップ表面上の任意の位置に配置でき
る。

次に第２図な参照すると、基板２１上のチップ配置図が
示されており、基板の周辺端部ＫＩ１０回路２２が設け
られている。この実施例では、ＲＯＭ２５は中央に配置
して示され、そのまわりなｒ−ト配列領域２３がとりか
こんでいる。このことによる利点は、ＲＯＭ２５からｒ
−トあるいはデートブロック２４への制御線が非常に短
かくなり、他よりもずっと迅速な制御が行えるという墨
である。ＲＯＭの工１０回路への接続はデートブロック
２４の間の°チャネルを通して行われる。

さて第６図を参照すると、本発明に従うノログラム可能
なシステム成分のより複雑な実施例が示されている。基
板３０ははソ長方形の形状でＸ７０回路３１は周辺に示
されている。ＲＯＭ区分３５はＸ１０回路３１に隣接し
て示され、ＲＯＭ区分３５は情報処理システムの制御の
ために使用される。ＲＯＭ３６は本質的に、中立のデー
トによりとりかこまれるように示されている。ＲＯＭ３
６は中立のｒ−）のレジスタ区分３２のための定数源と
して用いられる。Ｐ−）配列の区分３３は論理演算器（
ＡＬυ）として、またデート配列の区分３４はランダム
論理回路として用いられる。

８５図からは、人ＬＵ区分；この場合区分３３は特定の
目的に応じて拡張もしくは縮小することができることが
わかるであろう。このように、部分的に完成したゾログ
ラム可能なシステム成分は、比較的高速で簡単な論理プ
ロセッサであるかあるいは比較的複雑な科学的用、途で
高精度な要求するものであるかに依って、使用者の特定
ノ要求に対してゾログラムされる・ ｊ！に、ゾログラム可能なシステム成分（ｐｓｃ）はマ
イクロプロセッサシステムを支援する周辺機器として使
用できる。そこではＰ２Ｏは使用されている論理装置の
任意の数の第２の供給源となり得、使用−１ｉＫ対−し
比較的短時間使用可能となる＠このよ５な牛（ｓ＠ｍｉ
　）注文方式はそれの使用九当たって多様な使い方な有
するプログラム可能なシステム成分を供給でるという利
点を有する。このＰ２Ｏはまた完成しにマイクロプロセ
ラサシステふとしても用いることができる。この場合忙
は、使用者はワードｍｖ、例木ば４ビツトワーＶと選び
、ＰＢＣ上に４ビツトワードマイクロプロセツサを組上
げるのはそれ程困難でない。また同じ未プログラムのｐ
ｓｃｙゾログラムして３２ビツトワードマイクロプロセ
ツサとして使用でることもできる。このように、部分的
に完成したプログラム可能なシステム成分は周辺支援チ
ップとして、あるいは可変長ワードの王マイクロプロセ
ッサとして使用できるという柔軟さを有して−すること
が明らかであろう。更に、Ｒｌｃｈａｒｄ　ＨＯｒｔＯ
ｎ他がＥｌｅｃｔｒｏｎｉｃｓ誌の１９８１年７月１４
日号の第１３２頁に「設計自動化は論理配列のカスタム
１ヒによりスピードアップでる（　Ｄｅｓｉｇｎ　Ａｕ
ｔｏｍａｔｉｏｎＳｐｅｅｄｓ　Ｔｈｒｏｕｇｈ　Ｃｕ
ａｔｏ！１ｌｉｚａｔｉｏｎ　ｏｆ　Ｌｏｇｉｃ　Ａｒ
ｒａｙａ月という１ａ題で述べたような設計自動化手法
を用−することによりＰ２Ｏの柔軟性は更に増大する。

別の実施例に？いて、プログラム可能なシステム成分は
、付加的なｐｓｃと関連づけてゾログラムされ、それに
よってマルチチップのマイクロプロセッサシステムが形
成ｇレルａ 次に第４図を参照すると、゛マルチチップマイクロプロ
セッサシステムが示され、そこではデＣ”り図がチップ
を示し゛、それらｔ接続するラインがそのマルチチップ
組のチップ間の電気的接続を示している。ゾロツク４０
は操作制御用のフロントパネルを示して−〕る。ライン
４１は相互接続ラインの複数接続形式を示しており、１
イクロプロセツサチツプシステムに必要とされ６４，８
，１６゜６２、あるいはそれ以上数のラインである。

ブロック４２は入力及び出力制御装置であり、一つの実
施例のプログラム可能なシステム成分で実現される。そ
れは更にブロック４３へつなカーれている。ゾロツク４
３はメモリ管理装置であり、これもゾロツク４２と同じ
基本的構造のプログラム可能なシステム成分によって実
現される。このメモリ管理装置は更に各Ｗｉ型のブロッ
ク４４で示されたランダムアクセスメモーリへ接続され
て−する。

このメモリ管理装置４３とｉ１０制御装置４２はどちら
も主母線４５へつながれ、この母線は更にレジスタアド
レス指定装置４６、論理演算装置４７、シーケンス制御
装置４８、シフト正規化装ｆ　４０１へとつながってい
る。ブロック４０１．４７゜４８．４５の各点はすべて
Ｉ乙。制御及びメモリ管理装置と同じ基本的構造のゾロ
グラム可能なシステム成分によって実現される。別の実
施例においては、使用システムの各種個別チップは一時
的あるいは永久的にプログラム可能なシステム成＋で置
きかえることができ、マイクロプロセッサに基づ（シス
テムの全体的な動作な支援するようにされる。このよ５
１Ｃ，１つの実施例においては。

シフト正規化装置４０１は、マイクロプロセッサシステ
ムの中で唯一のプログラム可能なシステム成分である。

別の実施例においては、マイクロゾロ七ツサマルチチッ
プ組システムの各々の主要な演算あるいは７０ａセス要
素は、ゾログラム可能なシステム成分を含む。

このよう虻、プログラム可能なシステム成分は、１つの
構造でもって、周辺支援装置か、完全なマイクロプロセ
ッサシステムか、マルチチップマイｐｏ：ｙ’ｏ＊ツサ
ｍｌを構成するプログラム可ｔｍナシステム成分の組の
中の１要素なのかというプログラム可能なデジタル情報
処理システムの実現形態に関して、さまざまな使用者側
の要求に応えられる柔軟性を有している。

９８０％：ゾログラムする場合、デート相互接続、デー
ト、メモリ間接続、データビットの七′ル記憶はすべて
、電極窓あけ後、半導体製造プロセスで用いることので
きる任意の金属化によって同時にプログラムできる。ｒ
−）相互接続とデータ格納が同時にプログラムされるた
め、部分的に完成したＰ８Ｃは、完成した論理機能とマ
イクロコードデータが完了すれば短期間でその設計′４
Ｉ：５ｉＩ！現するために、容易に便利にできる。この
特徴は、この方式ｖ：ｙンｆｚ−タ利用の設計及びシス
テムに特に適したものとしている。その場合、コンピュ
ータが論理関数を処理しマイクロコード要求のプロダラ
ムと同様にデート配列に対する回路設計な実施てる。動
作時において、デートのマイクロコートヒツトに対する
比は、チップ上のＲＯＭとｙ　−ト配列の各デートに対
して１００ピツトから、各デートに対するｉイグロコー
ドの約３ビツトまでの値をとる。１デートに対して５♂
ツトの比の籠が、最も多用途なシステムに最適である。

しかし、メモリ量が増大して比が３０対１になると、最
も効率的なシステムが実現される。例えば、同一チップ
上に２５６にのランダムアクセスメモリと共に約１０．
０００個の中立のデートな含むデート配列はすぐれた効
率な有するであろう６ただし、プログラミングの後の実
際の使用においては、Ｐ−トの９０％あるいはそれ以下
のものの入が実際に使用されるであろう。雑誌ＩＨＥＩ
Ｉ　Ｊｏｕｒｎａｌ　ｏｆ　８ｏ１１ｄεｔａｔａ　Ｃ
１ｒｃｕｉｔｓのｌ！５ｃ−１５巻第５号（１９８０年
１０月）に掲載されＺ　Ｊｏｈｎ　Ｌｕｔｌｖｉｇによ
る「５０にビットショットキセルバイポーラＲＯＭ　（
Ａ　５０　ｘＢｉｔ　８ｃｈｏｔｔｋｙ　Ｃａ１ｌ　Ｂ
ｉｐｏｌａｒＲｅａｄ−Ｏｎｌｙ　Ｍ８ｍＯｒ７　）　
Ｊという論文には高密度ＲＯＭの構成法が詳細に述ぺら
れている。それらの構成及び設計方法は、ＲＤ１１雑誌
の１９８１年９月号のそれぞれ第８６頁および第９９頁
に掲載されたｏｅｏｒｇａ　Ｈｕｆｆｍａｎの「デート
配列論理回路（ＧａｔｅＡｒｒ＆７　Ｌｏｇｉｃ　）　
Ｊ及びＲｏｂａｒｔ　Ｌｉｐｐの「ｒ−ト配列の理解が
正しいテツゾ選択を可能とする（　Ｕｎｄｅｒｓｔａｎ
ｄｉｎｇ　Ｇａｔｅ　Ａｒｒａｙｓ　′Ｂｎｎｕｒｅｓ
　ＷｉｓｅＣｈｉｐ　８ｅｌｅｃｔｉｏｎ　）　Ｊに述
べられた概念と完全に両立する。このＲＯＭの文献と２
つのｒ−）配列の文献はここに参考のため引用する・ 本発明の原理′１に：特定の例に関連して説明したが、
この説明は本発明の範囲な限定する意味ではなく更に一
例として行ったものであることは理解されるべきである
。特許請求される本発明は、個別のデジタル情報処現シ
ステムとして用いられるか、あるいは他のより広範囲の
デジタル処理システムに対する周辺支援回路として用い
られるか、あるいは付加的なプログラム可能なシステム
成分と共にマルチチップマイクａｆロセッサあるいはデ
ジタル情報処理装置として使用される。本発明を用いた
数多い回路が当業者によって考案されるであろう。更に
このＰ２Ｏは、与えられた回路設計に用いられている個
別のプログラムネ可能な回路に対する容易に使用できる
補助的な一一タ源として使用され得る６１つの実施例は
、ＲＯＭのぎット格納プログラムとｒ−）相互接続のた
めに、同一の金属化及び電極窓あけ工程な使用すること
によって同時にプログラムできるという利点を有してい
るが、別の実施例では同時プログラムという特徴な必要
をしなくとも本発明の範囲に含まれる。

【図面の簡単な説明】

第１図は、本発明に従うゾログラム可能なシステム成分
のチップ上での配置図である。ＲＯＭがＩ　／　０回路
に隣接して示されている。 第２図は本発明の別の実施例のチップ上での配置図であ
り、ＲＯＭはデート配列回路に対して中央に位置するよ
５に示されている。 第６図は、本発明に従５ＲＯＭとｒ−）配列の組合せχ
示すチップ上の配置図であり、示されているプログラム
可能なシステム成分は１回路ＩＩｃ対する定数源として
用いられるＲＯＭ、回路の制御機能のために用いられる
付加的ＲＯＭ＠有している。 第４図は、マルチチラノ式マイクロプロセッサのブロッ
ク図であり、ブロックで示された各部分は１本発明に従
うプログラム可能なシステム成分によって、供給される
。 １・・・基板、２・・・入力・出力回路、３・・・デー
ト配列鎖酸、４・・・ｒ−ドブロック、５・・・ＲＯＭ
、２１・・・基板、２２・・・Ｉ１０回路、２３・・・
グー）６４列領域、２４−１”−ドブｌ：１ツ／、２５
・　ＲＯＭ、３０・・・基板、３１・・・ｒ　１０＠路
、３２・・・レジスタ区分、３３・・・論理演算区分、
３４・・・ランダム論理区分、３５・・・ＲＯＭ区分、
３６・・・ＲＯＭ、４０…フロントパネル、４１・・・
接続、４２・・・入出力制御装置、４３・・・メモリ管
理装置、４４・・・ランダムアクセスメモリ、４５・・
・母線、４６・・・レジスタアドレス指定装置、４７・
・・論理演算装置、４８・・・シーケンス制御装置、４
０１・・・シフト正規化装置−代理人　浅　村　　　皓 外４名

Claims (1)

1. 【特許請求の範囲】 （１）　　単一基板上に集積化された、プログラム可能
   なデジタル情報処理システムであって、ｌａｌ　　プロ
   グラムされた場合、複数個の論理ＷＡ記を実行できるｒ
   −ト配列、 囁 （ｂｌ　　上１ｅｒ−）配列と相互接続されて上記シス
   テムに対して制御あるいは定数な供給するための読取り
   専用メそり、 を含むような、プログラム可能なデジタル情報処理シス
   テム。 （２、特許請求の範囲第１項のシステムであって、更に
   、 ？−）相互接続及びメモリセルプログラムのにめに同一
   の金属化及び電極窓あけ工程を用いることによって、上
   １ｋｊｒ−）と上記メモリＶｆｅｉグラムするための手
   段を含むような、プログラム可能なデジタル情報処理シ
   ステム。 （３）　　特許請求の範囲第１項あるいは第２項のシス
   テムであって、更に、 上記基板の周辺に位置するｒ、７ｏ回路、上装置１０回
   路と上記ｆ−）配列の間の部分に位置する丁（なくとも
   １つの読取り専用メモリ領域を含ひような、プログラム
   可能なデジタル情報処理システム。 （４）　　特許請求の範囲第３項のシステムであって、
   上記すくな（とも１つの読取り専用メモリの領域が、間
   隔な置いた２つのメモリ領域であってそれらの間に上記
   デート配列領域を配置するような２つのメモリ領域を含
   ひような、プログラム可能なデジタル情報処理システム
   。 １５）　　！許請求の範囲１１１項、第２項、あるいは
   第４項のシステムであって、読取り専用メモリセルのＩ
   ｌ数が上記ｒ−ト配列中のｒ−ト１！数の６ないし１０
   ０倍であるような、プログラム可能なデジタル情報処理
   システム。 ！６）　　！許請求の範囲第１項、第２項あるいは第５
   項のシステムであって、上記Ｐ−）配列の丁くな（とも
   １つの領域が上記Ｉ１０回＊Ｋ１１ｉ接して位置し、上
   記Ｉ１０回路の一部分と交信しており、上記読取り専用
   メモリのす（なくとも１つの領域が上記ｆ−）配列に対
   して中心に位置しており、上記Ｉ１０回路の一部分及び
   上記ゲート配列と交信している、ような、ゾログラム可
   能なデジタル情報処理システム。