JPS61267356A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61267356A JPS61267356A JP60109875A JP10987585A JPS61267356A JP S61267356 A JPS61267356 A JP S61267356A JP 60109875 A JP60109875 A JP 60109875A JP 10987585 A JP10987585 A JP 10987585A JP S61267356 A JPS61267356 A JP S61267356A
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- 239000000758 substrate Substances 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 7
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
−１一
本発明は、例えば、マイクロコンピュータとプログラマ
ブル・ロジック・アレイ（以下ＰＬＡと略す）から成る
マイコンシステムに於いて、マイクロコンピュータのＥ
１０ポートとＰＬＡの入力端子に接続する事により、マ
イコンシステムが複雑で且つ高速の信号処理ができる半
導体装置に関する。
ブル・ロジック・アレイ（以下ＰＬＡと略す）から成る
マイコンシステムに於いて、マイクロコンピュータのＥ
１０ポートとＰＬＡの入力端子に接続する事により、マ
イコンシステムが複雑で且つ高速の信号処理ができる半
導体装置に関する。
［従来の技術］
従来、プログラム記憶方式によるマイクロコンビコータ
（以下ＣＰＵと略す）は、複雑な信号処理をＲＯＭ（プ
ログラムメモリ）に記憶された順序で実行していた。そ
して、前記信号処理の順序は、前記ＲＯＭの内容を変更
する事で行なえると言う利点がある。しかし、ＣＰＵが
入力する入力信号の変化が、出力ボートへ出力されるに
はプログラムの実行が必要であった。つまり、入力信号
に対して出力信号は、プログラム内のステップの大小に
応じて必然的に時間遅れが発生する。そのため、高速処
理の必要とする装置の場合は、該ＣＰＵの機能が充分生
かされなかった。
（以下ＣＰＵと略す）は、複雑な信号処理をＲＯＭ（プ
ログラムメモリ）に記憶された順序で実行していた。そ
して、前記信号処理の順序は、前記ＲＯＭの内容を変更
する事で行なえると言う利点がある。しかし、ＣＰＵが
入力する入力信号の変化が、出力ボートへ出力されるに
はプログラムの実行が必要であった。つまり、入力信号
に対して出力信号は、プログラム内のステップの大小に
応じて必然的に時間遅れが発生する。そのため、高速処
理の必要とする装置の場合は、該ＣＰＵの機能が充分生
かされなかった。
［発明の解決しようとする問題点］
そこで、本発明は、高速で複雑な処理のできるＣＰＵの
機能を高めるための半導体装置を提供する事を目的とす
る。
機能を高めるための半導体装置を提供する事を目的とす
る。
［問題点を解決するための手段］
本発明の半導体装置は、回路素子を形成した基板と、前
記基板上に形成された配線層による組合わせ回路と、前
記配線層の一部にワイヤボンディング等を行なうパッド
部と、該パッド部を除いて、前記基板上に形成された絶
縁膜とから成り、前記組合わせ回路は、該回路の少な（
とも一部に、信号の入出力を制御するスイッチング素子
を有する事を特徴とする。
記基板上に形成された配線層による組合わせ回路と、前
記配線層の一部にワイヤボンディング等を行なうパッド
部と、該パッド部を除いて、前記基板上に形成された絶
縁膜とから成り、前記組合わせ回路は、該回路の少な（
とも一部に、信号の入出力を制御するスイッチング素子
を有する事を特徴とする。
ここで回路素子とは、トランジスタ、ダイオード、抵抗
等の素子を言う。基板とは、シリコン、ゲルマニウム、
サファイＡ７、ＧａＡＳ等の半導体集積回路の基板とな
るものである。この配線層は、アルミニウム、銅等の導
体を真空蒸着、スパッタリング等によって形成され導電
経路となるものである。又、この配線層は、単一でも重
畳されたちのでよく、それらの形状は半導体装置の機能
に応じて決められる。絶縁膜は半導体装置の表面を保護
するためのものであり、５ｉＯｚ、Ｓｉ ３Ｎ４等の電
気絶縁膜で構成できる。
等の素子を言う。基板とは、シリコン、ゲルマニウム、
サファイＡ７、ＧａＡＳ等の半導体集積回路の基板とな
るものである。この配線層は、アルミニウム、銅等の導
体を真空蒸着、スパッタリング等によって形成され導電
経路となるものである。又、この配線層は、単一でも重
畳されたちのでよく、それらの形状は半導体装置の機能
に応じて決められる。絶縁膜は半導体装置の表面を保護
するためのものであり、５ｉＯｚ、Ｓｉ ３Ｎ４等の電
気絶縁膜で構成できる。
組合わせ回路は、複数の入力端子と少なくとも１個の出
力端子を有する論理回路であり、該組合せ回路は必ずし
もダイオード等の論理素子を含まなくてもよい。前記組
合わせ回路としては、例えば、３個の入力端子と１個の
出力端子を有する論理回路系が、複数個集合したものが
挙げることができる。スイッチング素子は、前記組合わ
せ回路の少なくとも一部に配設され、入出力信号を制御
する素子である。このスイッチング素子は、該組合せ回
路の入力部、出力部のいずれに設けられてもよく、前者
の場合は、組合せ回路は複数の入力系を有し、後者の場
合は組合せ回路は複数の出力系を有するように論理回路
を構成する事もできる。
力端子を有する論理回路であり、該組合せ回路は必ずし
もダイオード等の論理素子を含まなくてもよい。前記組
合わせ回路としては、例えば、３個の入力端子と１個の
出力端子を有する論理回路系が、複数個集合したものが
挙げることができる。スイッチング素子は、前記組合わ
せ回路の少なくとも一部に配設され、入出力信号を制御
する素子である。このスイッチング素子は、該組合せ回
路の入力部、出力部のいずれに設けられてもよく、前者
の場合は、組合せ回路は複数の入力系を有し、後者の場
合は組合せ回路は複数の出力系を有するように論理回路
を構成する事もできる。
前記スイッチング素子としては、例えば、トランジスタ
、ゲートターンオフサイリスタ等が利用できる。
、ゲートターンオフサイリスタ等が利用できる。
［作用］
基板には回路素子が形成される。該基板上には、配線層
による組合せ回路、パッド部が形成される。
による組合せ回路、パッド部が形成される。
例えば、該組合わせ回路がその入力系の全てに入力信号
を制御するスイッチング素子を有する時は、該入力系に
は複数の信号出力機器が接続される。
を制御するスイッチング素子を有する時は、該入力系に
は複数の信号出力機器が接続される。
そのため、該組合わせ回路は、任意の信号出力機器から
信号を入力し、高速にその論理回路で信号を処理し、所
定の出力系に信号を出力する。つまり、複数系の入力機
器が本発明の半導体装置に接続されている時は、半導体
装置は任意の入力機器を選択して信号を入力できる。
信号を入力し、高速にその論理回路で信号を処理し、所
定の出力系に信号を出力する。つまり、複数系の入力機
器が本発明の半導体装置に接続されている時は、半導体
装置は任意の入力機器を選択して信号を入力できる。
［実施例］
以下、本発明を具体的な実施例に基づいて詳しく説明す
る。第１図は本発明の具体的な実施例に係る半導体装置
１０と、ＣＰＵ７０．！：、ＰＬＡ３０１該ＰＬＡ３０
の出力制御回路５０．で構成される制御システムを説明
するブロックダイアグラムである。
る。第１図は本発明の具体的な実施例に係る半導体装置
１０と、ＣＰＵ７０．！：、ＰＬＡ３０１該ＰＬＡ３０
の出力制御回路５０．で構成される制御システムを説明
するブロックダイアグラムである。
半導体装置１０の出力端子は、ＣＰＵ７０に接続された
ＰＬＡ３０の入力端子に接続される。該半導体装置１０
は、外部機器からの入力端子１０１乃至１０４（群ｌＮ
１）、該Ｐ Ｌ Ａ ３０からの入力端子１０５乃至１
０７ （群ｒＮ２）及１ＣＦＣＰＵ７０のＴ１０ポート
８１（群ｌＮ５）からの３種類の信号群を選択して入力
する事ができる。それぞれの群ＩＮ１、ＴＮ２、ＩＮ３
からの信号は、トランジスタによるスイッチ群Ｓ １
、’ Ｓ ２、Ｓ３を制御される事により、ＰＬＡ３０
の入力ボート３０△に出力される。
ＰＬＡ３０の入力端子に接続される。該半導体装置１０
は、外部機器からの入力端子１０１乃至１０４（群ｌＮ
１）、該Ｐ Ｌ Ａ ３０からの入力端子１０５乃至１
０７ （群ｒＮ２）及１ＣＦＣＰＵ７０のＴ１０ポート
８１（群ｌＮ５）からの３種類の信号群を選択して入力
する事ができる。それぞれの群ＩＮ１、ＴＮ２、ＩＮ３
からの信号は、トランジスタによるスイッチ群Ｓ １
、’ Ｓ ２、Ｓ３を制御される事により、ＰＬＡ３０
の入力ボート３０△に出力される。
ＣＰＵ７０は、実行すべきプログラムを記憶するＲＯＭ
７２、プログラムカウンタ７３、論理演算素子（以下Ａ
ＬＵと略す）７４、レジスタ７５、制御回路７６、外部
機器からの入力ポードア７、外部機器への出力ポードア
８、制御データを記憶するＲＡＭ７９で構成される。
７２、プログラムカウンタ７３、論理演算素子（以下Ａ
ＬＵと略す）７４、レジスタ７５、制御回路７６、外部
機器からの入力ポードア７、外部機器への出力ポードア
８、制御データを記憶するＲＡＭ７９で構成される。
該ＲＡＭ７９のメモリー空間は、該ＰＬＡ３０の出力ポ
ートから信号を入力するポート８０、半導体装置の群Ｉ
Ｎ３と信号をやり取りするＴ１０ポート８１、本ＣＰＵ
と接続される外部装置との−〇 − Ｉ１０ポート８２を有する。又、端子７６１．７６３は
制御回路７６の制御端子である。端子６７１乃至６７４
はＣＰＵ７０の制御入力端子であり、端子７８０乃至７
８３はＣＰＵ７０の出力端子である。
ートから信号を入力するポート８０、半導体装置の群Ｉ
Ｎ３と信号をやり取りするＴ１０ポート８１、本ＣＰＵ
と接続される外部装置との−〇 − Ｉ１０ポート８２を有する。又、端子７６１．７６３は
制御回路７６の制御端子である。端子６７１乃至６７４
はＣＰＵ７０の制御入力端子であり、端子７８０乃至７
８３はＣＰＵ７０の出力端子である。
ＰＬＡ３０は、インバータ３１乃至３４、ＡＮＤ平而３
面、ＯＲ平面３６（またはＮＡＮＤＡ面３５．３６〉出
力バッファ３７乃至４５で構成される。ＰＬＡの出力制
御回路５０は、ＲＳラッチ５１、ＥＸＮＯＲ５２、及び
、ＲＯＭと同様な方法で作られるトランジスタ５３．５
４と、出力端子５２１から成る。
面、ＯＲ平面３６（またはＮＡＮＤＡ面３５．３６〉出
力バッファ３７乃至４５で構成される。ＰＬＡの出力制
御回路５０は、ＲＳラッチ５１、ＥＸＮＯＲ５２、及び
、ＲＯＭと同様な方法で作られるトランジスタ５３．５
４と、出力端子５２１から成る。
半導体装置１０は、入力端子１０１乃至１０４と、ＲＯ
Ｍと同様な方法により作られるトランジスタ１１乃至２
１から成る。
Ｍと同様な方法により作られるトランジスタ１１乃至２
１から成る。
なお、前述した端子の内で、入力端子６７１乃、！６７
４、出力端子７８０乃至７８３は、比較的高速での信号
処理を必要としない時の端子であり、その処理はＣＰＵ
７０で行なわれる。半導体装置１０の入力端子１０１乃
至１０４が入力した信号は、トランジスタ１１乃至１４
を反転させる事で半導体装置１０の内部に導かれる。ま
たトランジスタ１５乃至１８を反転させると、該端子１
０１乃至１０４から入力された信号は、ＣＰＵ７０のポ
ート８１に導かれ、ＣＰＵ７０により処理される。或い
は、トランジスタ１９乃至２１を反転させると、出力制
御回路５０からの出力信号が半導体装置１０のポート８
１を介してその内部に導かれる。そして、該ポート８１
からＣＰＵ７０の出力を半導体装置１０に導く事も可能
である。
４、出力端子７８０乃至７８３は、比較的高速での信号
処理を必要としない時の端子であり、その処理はＣＰＵ
７０で行なわれる。半導体装置１０の入力端子１０１乃
至１０４が入力した信号は、トランジスタ１１乃至１４
を反転させる事で半導体装置１０の内部に導かれる。ま
たトランジスタ１５乃至１８を反転させると、該端子１
０１乃至１０４から入力された信号は、ＣＰＵ７０のポ
ート８１に導かれ、ＣＰＵ７０により処理される。或い
は、トランジスタ１９乃至２１を反転させると、出力制
御回路５０からの出力信号が半導体装置１０のポート８
１を介してその内部に導かれる。そして、該ポート８１
からＣＰＵ７０の出力を半導体装置１０に導く事も可能
である。
前述した様に、トランジスタ１１乃至２１の反転、被反
転を任意に設定することで、ＰＬＡ３３０の入力ポート
３０Ａの入力点Ａ乃至りは、必要な論理を入力する。な
お、トランジスタ１１乃至２１の反転、被反転の決定は
ＲＯＭと同様な方法により、ＲＯＭ内容決定時に同時に
行なわれる。
転を任意に設定することで、ＰＬＡ３３０の入力ポート
３０Ａの入力点Ａ乃至りは、必要な論理を入力する。な
お、トランジスタ１１乃至２１の反転、被反転の決定は
ＲＯＭと同様な方法により、ＲＯＭ内容決定時に同時に
行なわれる。
ＰＬＡ３０はインバータ３１乃至４５により、入力した
信号に応じて高速に処理する。そして、その出力信号を
ＣＰＵ７０の入力ポート８０と、出力制御回路５０に出
力する。なお、ＰＬＡ３０の論理平面３５乃至３６はＲ
ＯＭ７２と同様な方法により、ＲＯＭ７２の内容決定時
に同時に決定される。
信号に応じて高速に処理する。そして、その出力信号を
ＣＰＵ７０の入力ポート８０と、出力制御回路５０に出
力する。なお、ＰＬＡ３０の論理平面３５乃至３６はＲ
ＯＭ７２と同様な方法により、ＲＯＭ７２の内容決定時
に同時に決定される。
ＰＬＡ３０の出力制御回路５０は、ＰＬＡの出力をその
まま、又はラッチして入力側に戻したり、出力端子５２
１に出力する。ここでＥＸＯＲゲート５２とトランジス
タ５３．５４は、ＲＯＭ ７２の内容決定時に設定可能
な出カバソファで、トランジスタ５３を反転、トランジ
スタ５４を非反転とすれば、両トランジスタの結節点Ｅ
の電位はトルベルになり、該ＥＸＯＲゲート５２はバッ
ファとして働き、トランジスタ５３．５４をそれぞれ非
反転、反転にすれば、前記結節点Ｅの電位はトルベルと
なり、該ＥＸＯＲゲート５２はインバータとして働く。
まま、又はラッチして入力側に戻したり、出力端子５２
１に出力する。ここでＥＸＯＲゲート５２とトランジス
タ５３．５４は、ＲＯＭ ７２の内容決定時に設定可能
な出カバソファで、トランジスタ５３を反転、トランジ
スタ５４を非反転とすれば、両トランジスタの結節点Ｅ
の電位はトルベルになり、該ＥＸＯＲゲート５２はバッ
ファとして働き、トランジスタ５３．５４をそれぞれ非
反転、反転にすれば、前記結節点Ｅの電位はトルベルと
なり、該ＥＸＯＲゲート５２はインバータとして働く。
本実施例によれば、ＲＯＭ７２の内容決定時に、ＰＬＡ
３０（７）論理平面３５．３６、半導体装置１０のトラ
ンジスタ１１乃至２Ｍ、ＰＬＡ３０の出力制御回路５ｏ
のトランジスタ５３．５４の、それぞれの素子の作動、
非作動の状態が同時に決定できる。従って、半導体装置
、ＰＬＡ、出力制御回路、ＣＰＵから成るシステムで、
複雑な論理を組むことができる。その結果、複雑な信号
処理のできるＣＰＬＩと、高速処理ができるＰＬＡのそ
れぞれの長所を、半導体装置によって、充分生かせる。
３０（７）論理平面３５．３６、半導体装置１０のトラ
ンジスタ１１乃至２Ｍ、ＰＬＡ３０の出力制御回路５ｏ
のトランジスタ５３．５４の、それぞれの素子の作動、
非作動の状態が同時に決定できる。従って、半導体装置
、ＰＬＡ、出力制御回路、ＣＰＵから成るシステムで、
複雑な論理を組むことができる。その結果、複雑な信号
処理のできるＣＰＬＩと、高速処理ができるＰＬＡのそ
れぞれの長所を、半導体装置によって、充分生かせる。
つまり、本半導体装置を用いる事によってＣＰＵと、Ｐ
ＬＡの相乗効果が出る。
ＬＡの相乗効果が出る。
［発明の効果］
本発明によれば、半導体装置が有する組合わせ回路に、
入出力信号を制御するスイッチング素子を配設したこと
で、複数の入出力系を任意に選択して制御できる。従っ
て、例えば、信号を入力しようとする機器を任意に選択
する事もできる。
入出力信号を制御するスイッチング素子を配設したこと
で、複数の入出力系を任意に選択して制御できる。従っ
て、例えば、信号を入力しようとする機器を任意に選択
する事もできる。
第１図は本発明の具体的な実施例に係る半導体装置を用
いた制御システムのブロック図である。 １０・・・半導体装置 １１乃至２１・・・トランジスタ ３０・・・ＰＬＡ ５０・・・ＰＬＡ出力制御回路 ７０・・・ＣＰＵ 特許出願人 日本電装株式会社 代理人 弁理士 大川 宏 同 弁理士 藤谷 修 同 弁理士 丸山明夫 −リＱＯ−
いた制御システムのブロック図である。 １０・・・半導体装置 １１乃至２１・・・トランジスタ ３０・・・ＰＬＡ ５０・・・ＰＬＡ出力制御回路 ７０・・・ＣＰＵ 特許出願人 日本電装株式会社 代理人 弁理士 大川 宏 同 弁理士 藤谷 修 同 弁理士 丸山明夫 −リＱＯ−
Claims (3)
- （１）回路素子を形成した基板と、 前記基板上に形成された配線層による組合わせ回路と、 前記配線層の一部にワイヤボンディング等を行なうパッ
ド部と、 該パッド部を除いて、前記基板上に形成された絶縁膜と
、から成り、 前記組合わせ回路は、該回路の少なくとも一部に、信号
の入出力を制御するスイッチング素子を有する事を特徴
とする半導体装置。 - （２）前記スイッチング素子はトランジスタ素子である
特許請求の範囲第１項記載の半導体装置。 - （３）前記組合せ回路はマトリックス回路である特許請
求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60109875A JPS61267356A (ja) | 1985-05-22 | 1985-05-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60109875A JPS61267356A (ja) | 1985-05-22 | 1985-05-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61267356A true JPS61267356A (ja) | 1986-11-26 |
Family
ID=14521391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60109875A Pending JPS61267356A (ja) | 1985-05-22 | 1985-05-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61267356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0540730A (ja) * | 1991-08-06 | 1993-02-19 | Mitsubishi Electric Corp | マイクロコンピユータ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124463A (en) * | 1981-01-26 | 1982-08-03 | Nec Corp | Semiconductor device |
| JPS57149762A (en) * | 1981-03-11 | 1982-09-16 | Matsushita Electronics Corp | Large scale integrated circuit |
| JPS5887644A (ja) * | 1981-11-06 | 1983-05-25 | テキサス・インスツルメンツ・インコ−ポレイテツド | プログラム可能なデジタル情報処理システム |
-
1985
- 1985-05-22 JP JP60109875A patent/JPS61267356A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124463A (en) * | 1981-01-26 | 1982-08-03 | Nec Corp | Semiconductor device |
| JPS57149762A (en) * | 1981-03-11 | 1982-09-16 | Matsushita Electronics Corp | Large scale integrated circuit |
| JPS5887644A (ja) * | 1981-11-06 | 1983-05-25 | テキサス・インスツルメンツ・インコ−ポレイテツド | プログラム可能なデジタル情報処理システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0540730A (ja) * | 1991-08-06 | 1993-02-19 | Mitsubishi Electric Corp | マイクロコンピユータ |
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