JPH01321726A - プログラマブル集積回路 - Google Patents
プログラマブル集積回路Info
- Publication number
- JPH01321726A JPH01321726A JP63155722A JP15572288A JPH01321726A JP H01321726 A JPH01321726 A JP H01321726A JP 63155722 A JP63155722 A JP 63155722A JP 15572288 A JP15572288 A JP 15572288A JP H01321726 A JPH01321726 A JP H01321726A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- elements
- programmable
- integrated circuit
- direct connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000011159 matrix material Substances 0.000 claims abstract description 17
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17736—Structural details of routing resources
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/1778—Structural details for adapting physical parameters
- H03K19/17792—Structural details for adapting physical parameters for operating speed
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
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- Computing Systems (AREA)
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- Computer Networks & Wireless Communication (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ブ［１グラマプル配線を有し、それをユーザ
がプログラムすることによって所望の回路を実現するプ
ログラマブル集積回路に関するものである。
がプログラムすることによって所望の回路を実現するプ
ログラマブル集積回路に関するものである。
［従来の技術］
従来より、プログラマブル配線を含み、それをユーザか
手元でプログラムすることにより、チップに内蔵する素
子や回路要素間を電気的に自由に相互接続して所望の回
路を実現できるようにしたプログラマブル集積回路が知
られている。その−例としては、特開昭１３１−１９８
９１９号公報に開示されたものがある。従来のプログラ
マブル配線は、縦横に等間隔に配置されたスイッチング
マトリクスとこれらのスイッチングマトリクス間を接続
する複数の配線要素とから構成され、そのスイッチング
マトリクスはプログラマブルなパストランジスタにより
、そのスイッチングマトリクスに接続されている配線要
素間を自在に相互接続できるように構成されていた。
手元でプログラムすることにより、チップに内蔵する素
子や回路要素間を電気的に自由に相互接続して所望の回
路を実現できるようにしたプログラマブル集積回路が知
られている。その−例としては、特開昭１３１−１９８
９１９号公報に開示されたものがある。従来のプログラ
マブル配線は、縦横に等間隔に配置されたスイッチング
マトリクスとこれらのスイッチングマトリクス間を接続
する複数の配線要素とから構成され、そのスイッチング
マトリクスはプログラマブルなパストランジスタにより
、そのスイッチングマトリクスに接続されている配線要
素間を自在に相互接続できるように構成されていた。
［発明が解決しようとする課題］
しかしながら、上記従来の技術におけるプログラマブル
集積回路のプログラマブル配線では、配線の自由度を上
げることが重視されていて、配線間の相互接続を可能に
するスイッチングマトリクスが複雑なものとなっており
、チップ内で長距離接続を行う場合、多数のスイッチン
グマトリクスを経由しなければならず、信号を遅延させ
る多くのパストランジスタ等のスイッチ素子を経由する
こととなって、実現しようとする回路の動作速度を高速
にする上で障害となっていた。
集積回路のプログラマブル配線では、配線の自由度を上
げることが重視されていて、配線間の相互接続を可能に
するスイッチングマトリクスが複雑なものとなっており
、チップ内で長距離接続を行う場合、多数のスイッチン
グマトリクスを経由しなければならず、信号を遅延させ
る多くのパストランジスタ等のスイッチ素子を経由する
こととなって、実現しようとする回路の動作速度を高速
にする上で障害となっていた。
本発明は、上記問題点を解決するために創案されたもの
で、プログラマブル配線によりチップ内で長距離配線す
る場合に、信号の遅延を防止し動作速度の向」：が図れ
るプログラマブル集積回路を提供することを目的とする
。
で、プログラマブル配線によりチップ内で長距離配線す
る場合に、信号の遅延を防止し動作速度の向」：が図れ
るプログラマブル集積回路を提供することを目的とする
。
［課題を解決するための手段コ
上記の１」的を達成するための本発明のプログラマブル
集積回路の構成は、 プログラマブル配線を有するプログラマブル集積回路に
おいて、 上記プログラマブル配線が複数のスイッチングマトリク
スとそのスイッチングマトリクス間を接続する複数の配
線要素とを備え、 上記スイッチングマトリクスが上記配線要素間を直通に
接続する直接接続ラインを有することを特徴とする。
集積回路の構成は、 プログラマブル配線を有するプログラマブル集積回路に
おいて、 上記プログラマブル配線が複数のスイッチングマトリク
スとそのスイッチングマトリクス間を接続する複数の配
線要素とを備え、 上記スイッチングマトリクスが上記配線要素間を直通に
接続する直接接続ラインを有することを特徴とする。
［作用］
本発明は、プ【ｌグラマプル配線を＋Ｍ成するスイッチ
ングマトリクス内に、スイッチングマトリクスを構成す
るスイッチ素子等を通さない直通の直接接続ラインを設
け、チップ内の長距離接続を行う場合には、その直接接
続ラインに接続されている配線要素を使用して行うこと
により、信号を遅延さける要素を経由する機会を少なく
して、実現しようと４゛る回路の動作速度を向−しさり
・る。
ングマトリクス内に、スイッチングマトリクスを構成す
るスイッチ素子等を通さない直通の直接接続ラインを設
け、チップ内の長距離接続を行う場合には、その直接接
続ラインに接続されている配線要素を使用して行うこと
により、信号を遅延さける要素を経由する機会を少なく
して、実現しようと４゛る回路の動作速度を向−しさり
・る。
［実施例］
以下、本発明の実施例を図面にＪｌ（づいて詳細に説明
する。
する。
第１図は本発明の一実施例を示すプログラマブル集積回
路の回路配置図である。本実施例は、複数のプログラマ
ブル論理要素の人出力信号をプログラマブル配線で自由
に相互接続し得るように＋１カ成したプログラマブル集
積回路に適用した例である。ｌは、チップ内に記憶可能
な制御ビットもしくはチップに伝送可能な制御ビットを
プログラムずろことにより、任意の論理機能を実現し得
るように構成されたプログラマブル論理要素（以下、Ｐ
ＬＥと略記する）であり、スペースを置いて例えば等間
隔に配置される。２−１．２−２．２−３、・・・、２
−Ｎは、スイッチングマトリクス（以下、代表して説明
ずろときにはスイッチングマトリクス２と記す）であり
、３はそれらのスイッチングマトリクス２間を接続する
複数の配線要素である。スイッチングマトリクス２は、
Ｐ Ｌ Ｅｌ １ｌｉｉの十文字状のスペース部分に配
置され、配線要素３はｐ ｒ、 ｇ を間のスペースに
縦横に配置される。
路の回路配置図である。本実施例は、複数のプログラマ
ブル論理要素の人出力信号をプログラマブル配線で自由
に相互接続し得るように＋１カ成したプログラマブル集
積回路に適用した例である。ｌは、チップ内に記憶可能
な制御ビットもしくはチップに伝送可能な制御ビットを
プログラムずろことにより、任意の論理機能を実現し得
るように構成されたプログラマブル論理要素（以下、Ｐ
ＬＥと略記する）であり、スペースを置いて例えば等間
隔に配置される。２−１．２−２．２−３、・・・、２
−Ｎは、スイッチングマトリクス（以下、代表して説明
ずろときにはスイッチングマトリクス２と記す）であり
、３はそれらのスイッチングマトリクス２間を接続する
複数の配線要素である。スイッチングマトリクス２は、
Ｐ Ｌ Ｅｌ １ｌｉｉの十文字状のスペース部分に配
置され、配線要素３はｐ ｒ、 ｇ を間のスペースに
縦横に配置される。
ｒ’ＬＥＩの入力信号線１ａおよび出力信号線１ｂは配
線要素３に交差するように配置され、前記したと同様の
制御ビットによりプログラマブルなパストランジスタ等
のスイッチ素子によって配線要素３の任意のラインに接
続可能に構成される。
線要素３に交差するように配置され、前記したと同様の
制御ビットによりプログラマブルなパストランジスタ等
のスイッチ素子によって配線要素３の任意のラインに接
続可能に構成される。
ここで、スイッチングマトリクス２の構成を述べる。ス
イッチングマトリクス２（例えば、２−１）は、それに
接続されている配線要素３の一部（例えば、３−１と３
−５の間、３−２と３−６の間、３−１２と３−１６の
間）に対し、配線要素間を自（［に相互接続するスイッ
チ素子を用いずに直通で接続する直接接続ライン２−１
ａ、２−１ｂ、２−１ｃを設けろとと乙に、残りの配線
要素３−３．３−４．３−７．３−８．３−９〜３−Ｉ
Ｉ、 ３−１３〜３−１５に対しては、従来と同様にブ
〔Ｊグラマプルなスイッチ素子によって、自１１１に相
Ｉ！−、接続可能に構成する。例えば、直接接続ライン
２−１１で接続された配線要素３−５は、隣りのスイッ
チングマトリクス２−２以降においてら直接接続ライン
で接続してゆくように構成すれば、さらに長距離の直通
の配線ラインを得ることができる。
イッチングマトリクス２（例えば、２−１）は、それに
接続されている配線要素３の一部（例えば、３−１と３
−５の間、３−２と３−６の間、３−１２と３−１６の
間）に対し、配線要素間を自（［に相互接続するスイッ
チ素子を用いずに直通で接続する直接接続ライン２−１
ａ、２−１ｂ、２−１ｃを設けろとと乙に、残りの配線
要素３−３．３−４．３−７．３−８．３−９〜３−Ｉ
Ｉ、 ３−１３〜３−１５に対しては、従来と同様にブ
〔Ｊグラマプルなスイッチ素子によって、自１１１に相
Ｉ！−、接続可能に構成する。例えば、直接接続ライン
２−１１で接続された配線要素３−５は、隣りのスイッ
チングマトリクス２−２以降においてら直接接続ライン
で接続してゆくように構成すれば、さらに長距離の直通
の配線ラインを得ることができる。
このように構成した実施例の作用を述べる。スイッチン
グマトリクス２において直接接続ラインで接続された配
線要素３の配線ラインはスイッチ素子等のように信号を
遅延させる要素を経１１１シていないので長距離接続に
使用する。この長距離の配線ラインらｌ） Ｌ Ｅ ｌ
の人出力信号に接続するために、いずれは他の配線要素
３に任意に接続しなければならない場合が生ずるので、
」ユ記で形成される直通の配線ラインの長さも種々のら
のを用意するのが好適になる。隣り合うスイッチングマ
トリクス２のそれぞれで自由に他の配線要素３に接続可
能な配線要素（例えば、３−８）は、その自由度を生か
して短距離接続に使用する。このように、本実施例は、
短距離配線用の配線要素とは別に、信号の遅延要素を経
由する機会の少ない長距離接続用の配線ラインを形成す
ることにより、このプログラマブル集積回路で実現しよ
うとする回路の動作速度を向上させる。
グマトリクス２において直接接続ラインで接続された配
線要素３の配線ラインはスイッチ素子等のように信号を
遅延させる要素を経１１１シていないので長距離接続に
使用する。この長距離の配線ラインらｌ） Ｌ Ｅ ｌ
の人出力信号に接続するために、いずれは他の配線要素
３に任意に接続しなければならない場合が生ずるので、
」ユ記で形成される直通の配線ラインの長さも種々のら
のを用意するのが好適になる。隣り合うスイッチングマ
トリクス２のそれぞれで自由に他の配線要素３に接続可
能な配線要素（例えば、３−８）は、その自由度を生か
して短距離接続に使用する。このように、本実施例は、
短距離配線用の配線要素とは別に、信号の遅延要素を経
由する機会の少ない長距離接続用の配線ラインを形成す
ることにより、このプログラマブル集積回路で実現しよ
うとする回路の動作速度を向上させる。
なお、上記実施例において、チップ上に配置する回路要
素はＰＬＥに限らず、種々の素子や任息の回路であって
も本発明の効果は変わらない。このように、本発明はそ
の主旨に沿って種々に応用され、種々の実施態様を取り
得るものである。
素はＰＬＥに限らず、種々の素子や任息の回路であって
も本発明の効果は変わらない。このように、本発明はそ
の主旨に沿って種々に応用され、種々の実施態様を取り
得るものである。
［発明の効果］
以上の説明で明らかなように、本発明のプログラマブル
集積回路によれば、プログラマブル配線のスイッチング
マトリクスに、信号の遅延要素を経由しない直通の直接
接続ラインを設けたので、それに接続された配線要素を
用いてデツプ内の長距離接続を行うことにより、長距離
接続における信号の遅延が少なくなり、実現しようとず
ろ回路の動作速度を向上さ仕ることができる。
集積回路によれば、プログラマブル配線のスイッチング
マトリクスに、信号の遅延要素を経由しない直通の直接
接続ラインを設けたので、それに接続された配線要素を
用いてデツプ内の長距離接続を行うことにより、長距離
接続における信号の遅延が少なくなり、実現しようとず
ろ回路の動作速度を向上さ仕ることができる。
第１図は本発明の一実施例を示ずブ（１グラマプル集積
回路の回路配置図である。 ２−１．２−２．・・・、２−Ｎ・・・スイッチングマ
トリクス、２−１ ａ、 ２− ｌ ｂ、 ２−１
ｃ−直接接続ライン、３．３−１．３−２．・・・、
３−ＩＧ・・・配線要素。
回路の回路配置図である。 ２−１．２−２．・・・、２−Ｎ・・・スイッチングマ
トリクス、２−１ ａ、 ２− ｌ ｂ、 ２−１
ｃ−直接接続ライン、３．３−１．３−２．・・・、
３−ＩＧ・・・配線要素。
Claims (1)
- （１）プログラマブル配線を有するプログラマブル集積
回路において、 上記プログラマブル配線が複数のスイッチングマトリク
スとそのスイッチングマトリクス間を接続する複数の配
線要素とを備え、 上記スイッチングマトリクスが上記配線要素間を直通に
接続する直接接続ラインを有することを特徴とするプロ
グラマブル集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155722A JPH01321726A (ja) | 1988-06-23 | 1988-06-23 | プログラマブル集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155722A JPH01321726A (ja) | 1988-06-23 | 1988-06-23 | プログラマブル集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01321726A true JPH01321726A (ja) | 1989-12-27 |
| JPH0575294B2 JPH0575294B2 (ja) | 1993-10-20 |
Family
ID=15612047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63155722A Granted JPH01321726A (ja) | 1988-06-23 | 1988-06-23 | プログラマブル集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01321726A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7807656B2 (en) | 2001-11-12 | 2010-10-05 | Reinmueller Johannes | Pharmaceutical applications of hyaluronic acid preparations |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198919A (ja) * | 1984-09-26 | 1986-09-03 | エキシリンク，インコ−ポレイテツド | 形態適合可能論理アレイ用特別相互接続 |
| JPS61280120A (ja) * | 1985-06-04 | 1986-12-10 | ジリンクス・インコ−ポレイテツド | コンフイグラブルロジツクアレイ |
-
1988
- 1988-06-23 JP JP63155722A patent/JPH01321726A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198919A (ja) * | 1984-09-26 | 1986-09-03 | エキシリンク，インコ−ポレイテツド | 形態適合可能論理アレイ用特別相互接続 |
| JPS61280120A (ja) * | 1985-06-04 | 1986-12-10 | ジリンクス・インコ−ポレイテツド | コンフイグラブルロジツクアレイ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7807656B2 (en) | 2001-11-12 | 2010-10-05 | Reinmueller Johannes | Pharmaceutical applications of hyaluronic acid preparations |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575294B2 (ja) | 1993-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |