JPS61198919A - 形態適合可能論理アレイ用特別相互接続 - Google Patents

形態適合可能論理アレイ用特別相互接続

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JPS61198919A
JPS61198919A JP60211193A JP21119385A JPS61198919A JP S61198919 A JPS61198919 A JP S61198919A JP 60211193 A JP60211193 A JP 60211193A JP 21119385 A JP21119385 A JP 21119385A JP S61198919 A JPS61198919 A JP S61198919A
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JP60211193A
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ウィリアム　エス．カーター
ロス　エイチ．フリーマン
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns

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  • General Engineering & Computer Science (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はプログラム可能（プログラマブル）論理アレイ
に関するものであり、更に詳細には、形態適合可能論理
アレイ（ＣＬ　Ａ）内の選択された隣接する形態適合可
能論理要素間のオンチップ特別プログラム可能相互接続
回路に関するものである。
後に詳述する如く、「形態適合可能論理要素（ｃｏｎｆ
ｉｇｕｒａｂｌｅ　ｌｏｇｉｃ　ｅｌｅｍｅｎｔ）　Ｊ
　　（以下、「論理要素」とも呼称する）は、複数個の
論理機能の任意の１つを形成する為の制御ビットに応答
して動作されるスイッチによって電気的に相互接続され
ることの可能なデバイスの結合のことである。
客形態適合可能論理要素（ＣＬＥ）は、ＡＮＤゲート、
フリップフロップ、ラッチ、インバータ。
ＮＯＲゲート、排他的ＯＲゲート、一層複雑な機能を形
成する為のこれら機能の結合によって与えられる機能の
１つ又はそれ以上を与えるのに必要な全ての回路要素を
有することが可能である。形態適合可能論理要素によっ
て実行される特定の機能は制御論理から形態適合可能論
理要素へ印加される制御信号によって決定される。制御
信号に依存して、形態適合可能論理要素は、物理的構造
に何等変化を発生させることなしに、ＡＮＤゲート、Ｏ
Ｒゲート、ＮＯＲゲート、ＮＡＮＤゲート、又は排他的
ＯＲゲート、又はその他の多数の論理要素の任意の１つ
として機能することが可能であ、る。
制御論理は各形態適合可能論理要素の形態を制御する制
御信号をストアし且つ発生する。
制御論理は典型的に形態適合可能論理要素を包含する集
積回路チップと一体的に且つその１部として形成される
。然しながら、所望により、制御情報はこの集積回路の
外側でストアし　及び／又は　発生させ且つピンを介し
て形態適合可能論理要素へ伝達させることが可能である
。
一般的に、与えられた組の制御信号が１つの形態適合可
能論理要素へ伝達されてその形態適合可能論理要素の形
態を制御する。従って、制御論理は、チップ上の各形態
適合可能論理要素へ複数組の制御ビットの任意の１つの
組を供給する様に配列されている。集積回路チップ上の
各形態適合可能論理要素へ供給される制御ビットの実際
の組は、該集積回路チップ又は該チップ上の各形態適合
可能論理要素によって実行される機能に依存する。
チップ上の各論理要素の形態はチップ全体の意図した機
能及び該チップの１部としてその形態適合可能論理要素
の意図した形成によって決定される。
形態適合可能論理アレイ（ＣＬＡ）は、複数個のＣＬＥ
でその各々は１つ又はそれ以上の入力リードと１つ又は
それ以上の出力リードを持っているＣＬＥと、各入力リ
ード用と各出力リード用の１組のアクセス接続部と、一
般相互接続構成体とを有している。該一般相互接続構成
体は、複数個の一般相互接続リードと、複数個の一般相
互接続接続部とを有している。該一般相互接続構成体は
、一般相互接続構成体内の各リードに対して、与えられ
た一般相互接続リードを一般相互接続接続部によって１
つ又はそれ以上のその他の一般相互接続リードへ接続さ
せる一般相互接続接続部のプログラミングが存在すると
いう特性を持っている。
アクセス接続部は、一般相互接続リードをＣＬＥの入力
リードへ接続させる為又はＣＬＥの出力リードを一般相
互接続リードへ接続させる為のプログラム可能接続部で
ある。
ＣＬＡは、常に接続部（アクセス及び一般相互接続の両
方）のプログラミングがあり従ってＣＬＡ内の与えられ
たＣＬＥの与えられた出力リードはＣＬＡ内のその他の
ＣＬＥの与えられた入力リードへ接続させることが可能
であるという特性を持っている。
屡々あることであるが、形態適合可能論理アレイ内の論
理要素を相互接続する場合に、１つの論理要素の出力が
１つ又は２つのその他の論理要素へ接続されるのみであ
る様にアクセス接続部及び一般相互接続構成体の接続部
がプログラムされる。
相互接続される論理要素が物理的に互いに近接している
場合（又、相互接続を容易とする為に通常その様に位置
される）、本発明者の知得したところでは１選択した論
理要素を相互接続させることを可能とさせる特別相互接
続を設けることによってかなりの量の一般相互接続構成
体を取り除くことが可能であり、即ち特別相互接続は一
般相互接続構成体の使用を減少させて設けられる一般相
互接続構成体の全体的な量を減少させることが可能とな
り、従ってダイ寸法を減少させる。又、経路上の接続部
の数及び容量の大きさが減少されるのでこの特別相互接
続を介しての信号の速度は改善される。このタイプの相
互接続はＭＳＩタイプの機能、例えばシフトレジスタや
カウンタで、隣接する論理要素を相互接続せねばならな
い場合に特に有用である。
本発明は１以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、一般相互接続構成体
を使用すること無しにＣＬＡ内の選択したＣＬＥを接続
する特別相互接続回路を提供することを目的とする。少
なくとも第１と第２と第３と第４のＣＬＥを包含するＣ
ＬＡ用の１実施例において、特別相互接続回路が設けら
れ、それは第２のＣＬＥの第１出力リード上の出力信号
を第１の及び第３のＣＬＥの選択した入力リードに接続
することを可能とすると共に第２のＣＬＥの第２出力リ
ード上の出力信号が第４のＣＬＥ内の選択した入力リー
ドヘ゛接続することを可能としている。典型的に、第１
と第３のＣＬＥは第２のＣＬＥと同じ列にあり且つ第４
のＣＬＥは第２のＣＬＥと同じ行内にある。
本発明の特別相互接続回路を使用することにより一般相
互接続構成体を使用することを減少させる。一般相互接
続構成体の使用における減少が著しく、従って多くの実
施例において、一般相互接続リードの数及び一般相互接
続接続部の数が減少されて、ダイ寸法が減少される。
以下、添付の図面を参考に１本発明の具体的実施の態様
に付いて詳細に説明する。
以下の本発明の詳細な説明は単に例示的なものであって
何等限定的なものを意図したものではない、以下の説明
を参考に当業者等にとって本発明のその他の実施例も自
明である。１９８４年３月１２日に出願した発明者Ｒｏ
ｓｓ　Ｈ，Ｆｒｅｅｍａｎの発明に係わる米国特許出願
筒５８８，４７８号「形態適合可能論理アレイ（Ｃｏｎ
ｆｉｇｕｒａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａｙ）　Ｊが
本発明に関係するものとして引用する。
本発明の特別相互接続構成体を説明する為に上述した特
許出願に記載されている形態適合可能論理アレイの形態
適合可能論理要素及び一般相互接続構成体に付いて説明
することが必要である。
第１図は形態適合可能論理要素によって実施可能な成る
論理機能を示している。第１図に示しである２８個の機
能は単に例示的なものであり、図示していないその他の
要素を所望により形態適合可能論理要素によって実施す
ることが可能である。
次の機能が示されている。
スーＪＬＵＬＵＬ Ｉ　　ＡＮＤゲート ２　　ＮＡＮＤゲート ３　反転入力術ＡＮＤゲート ４　反転入力術ＡＮＤゲート ５　０Ｒゲート ６　　ＮＯＲゲート ７　排他的ＯＲゲート ８　排他的ＮＯＲゲート ９３人力ＡＮＤゲート １０３人力ＮＯＲゲート １１　３人力ＯＲゲート １２　３人力ＮＯＲゲート １３　　ＡＮＤゲートを有する１人力付ＯＲゲート１４
　　ＡＮＤゲートを有する１人力付ＮＯＲゲート１５　
０Ｒゲートを有する１人力付ＡＮＤゲート１６０Ｒゲー
トを有する１人力付ＮＡＮＤゲート１７１反転入力付３
人力ＡＮＤゲート １８１反転入力付３人力ＮＡＮＤゲート１９１反転入力
付３人力ＯＲゲート ２０１反転入力付３リードＮＯＲゲート２１２人力の１
マルチプレクサ ２２２人力の１反転マルチプレクサ ２３　　リセット付ＩＩ　Ｄ　Ｉ＋フリップフロップ２
４　　セット・リセットラッチ ２５　　リセット及び反転出力術″Ｄ″′フリップフロ
ップ ２６　　リセット及び反転出力付セット・リセットラッ
チ ２７　　セット付“Ｄ”フリップフロップ２８　　セッ
ト及び反転出力術４ｇ　Ｄ　１１フリツプフロツプ 勿論、形態適合可能論理要素においてその他の論理機能
も実施させることが可能である。
第２図は、２つの変数Ａ及びＢの全ての有用な基本的機
能を実施することの可能な１つの可能な形態適合可能論
理要素の内部論理構造を示しており、これらの機能は制
御リードＣ０１ＣＯ１・・・、Ｃ５上の形態制御信号Ｃ
Ｏ１τ了、Ｃ１，τ丁、・・・、Ｃ５によって選択され
る。この例においては、各制御リードはＮチャンネルエ
ンハンスメント型パストランジスタのゲートに接続され
ている。第２図に示した構造を使用してＡＮＤゲート機
能を実行する為に、Ａ及びＢとして示した入力リードが
夫々インバータ２１及び２２を通過してｃｌ及びＣＯ形
態制御リード上の高レベル信号によってＡＮＤゲート２
５ヘシャントされ、それはＮチャンネルエンハンスメン
ト型パストランジスタ２９Ｃ及び２９ｄのゲートに接続
されてパストランジスタ２９ｃ及び２９ｄをターンオン
させる。
低レベル信号が形態制御リードでて及び３丁へ印加され
、従って、ＡＮＤゲート２５からのインバータ２１及び
２２の出力信号を阻止する。更に。
リードＣ５上の高レベル信号がイネーブルＡＮＤゲート
２５へ印加される。従って、３人力ＡＮＤゲート２５は
信号Ａ及びＢに関して２人力ＡＮＤゲートとして機能す
る。ＡＮＤゲート２５の出力信号はＮＯＲゲート２６へ
の１人力信号を供給する。ＮＯＲゲート２６への第２９
人力信号はＡＮＤゲート２４の出力信号によって与えら
れる。ＡＮＤゲート２４の出力信号は論理Ｏを形態制御
リードＣ４へ印加することによって論理Ｏに保持される
。従って、制御信号Ｃ２及びＣ３はｒｄｏｎ’ｔｃａｒ
ｅＪであり、即ちこれらの信号はＡＮＤゲート２４の出
力信号に影響を与えることなしに高又は低となることが
可能である。ＡＮＤゲート２４の出力信号は論理０であ
り且つＮＯＲゲート２６へのトライステート制御入力信
号は論理０であるので、ＡＮＤゲート２５とＡＮＤゲー
ト２４とＮＯＲゲート２６とは一体となって入力信号Ａ
及びＢに関しＮＡＮＤゲートとして機能することを理解
することは容易である。ＮＯＲゲート２７へ入力される
トライステート制御信号は論理Ｏ（リセット期間を除い
て）であるので、ＮＯＲゲート２７はＮＯＲゲート２６
の出力信号に関してインバータとして作用する。ＮＯＲ
ゲート２６の出力信号はＮチャンネルトランジスタ２９
ａ（そのソースは接地され且つドレインは出力リード２
に接続されている）のゲートへ印加され、且つＮＯＲゲ
ート２６の出力信号の補充はＮチャンネルトランジスタ
２９ｂ　（そのソースは電源に接続され且つドレインは
出力リード２８とＮチャンネルトランジスタ２９ａのド
レインの両方に接続されている）のゲートへ印加される
。従って、上述した如く形態に適合された第２図の構造
は信号Ａ及びＢに関してＡＮＤゲートの機能を行なう０
本構造内の適宜のパストランジスタ及びゲートを活性化
させる為に形態制御リードＣＯ乃至Ｃ５へ供給される制
御信号の適宜の選択によってその他の論理機能を発生さ
せることも可能である。
第３Ａｌ！Ｉは、入力信号の１６個の可能な組み合せの
任意の１つに応答して出力信号を発生することの可能な
１６ビツトＲＡＭを示している。従って、入力信号Ａ及
びＢがＸデコーダを制御して１６ビツトＲＡＭ内の４つ
の列の任意の１つを選択する。入力信号Ｃ及びＤはＹデ
コーダを制御して１６ビツトＲＡＭ内の４つの行の任意
の１つを選択する。１６ビツトＲＡＭは選択された行及
び列の交差点におけるビットを表わす出力信号を発生す
る。この様な交差点は１６個あり、従ってこの様なビッ
トは１６個ある。１６ビツトによって表わすことの可能
な機能の可能な組み合せは２１６個ある。従って、ＮＯ
ＲゲートがＲＡＭ内の１６ビツトによってシミュレート
する場合、ＲＡＭ用のカルノーマツプは第３Ｃ図に示し
た如くなる。第３Ｃ図において、第１行（Ａ＝Ｏ，Ｂ＝
Ｏ）及び第１列（Ｃ＝０、Ｄ＝Ｏ）の交差点におけるビ
ットを除いて全てのビットはｒＯＪである。１６ビツト
ＲＡＭによってより頻繁にでなく使用される機能を発生
させることが望まれる場合、（例えば、［１」出力信号
がＡ＝１、Ｂ＝Ｏ，Ｃ＝Ｏ１Ｄ＝Ｏに対して所望される
場合）、二進数「１」が第２行と第１列の交差点にスト
アされる。Ａ＝Ｏ。
Ｂ＝Ｏ，Ｃ＝ｏ、Ｄ＝Ｏであるとき及びＡ＝１゜Ｂ＝Ｏ
，Ｃ＝Ｏ，Ｄ＝Ｏであるときの両方に二進数「１」が所
望される場合、二進数「１」は第１列と第１行及び第２
行との各交差点にストアされる。ＲＡＭのこのローディ
ングによって表わされる論理回路は第３Ｄ図に示しであ
る。従って、第３Ａ図のＲＡＭは２１１論理機能の任意
の１つのニレガントで簡単な実施態様を表わしている。
第３Ｂ図は１６個のセレクトビットの任意の１つを発生
する為の別の構成を示している。左側に「１６セレクト
ビツト」として付しである垂直列内の各レジスタＯ〜１
５は二進数１か又はＯの選択された信号を有している。
Ａ、Ｂ、Ｃ，Ｄの適切な組み合せを選択することによっ
て、１６セレクトピツトレジスタ内の１６個の位置の特
定の１つの内にストアされている特定のビットは出力リ
ードへ伝達される。従って５例えば、「１」レジスタ内
のビットを出力リードへ伝達させる為に。
信号Ａ、Ｂ、Ｃ，Ｄがその様に符号を付けたり−ドヘ印
加される。１６セレクトピツトレジスタ内の１６番目の
位置内の「１５」と番号付けした信号を出力リードへ伝
達する為に、信号Ａ、Ｂ、Ｃ１丁が適宜の列へ印加され
る。再度、２１６論理関数の任意の１つをこの構成を使
用して実施することが可能である。
第′４Ａ図は９個の形態適合可能論理要素を包含する形
態適合可能論理アレイを示している。第４ａ図に示した
如く、９個のＣＬＥ４０−１乃至４０−９の各ＣＬＥは
複数個の入力リードと１つ又はそれ以上の出力リードと
を持っている。各入力リードは複数個のアクセス接続部
を持っており、その各々は選択した一般相互接続リード
を入力リードへ接続させる。ＣＬＥ４０−７の入力リー
ド２用のアクセス接続部は第４ａ図中においてＡ１乃至
Ａ４と番号が付けである。その他の入力リード用のアク
セス接続部は概略示しであるが簡単化の為に番号を付け
ていない。同様に、各ＣＬＥの各出力リードは複数個の
アクセス接続部を持っており、その各々は出力リードを
一般相互接続り−ドの対応する１つに接続させる。アク
セス接続部は第４ａ図中各ＣＬＥの各出力リードに対し
て概略示しである。０ＬＥ４０−７の出力リード用のア
クセス接続部はＢ１乃至Ｂ５として番号付けしである。
入力リードでもなく又出力リードでもない第４８図中の
リードは一般相互接続リードと呼ばれ、入力リード及び
出力リード用のアクセス接続部でない第４ａ図中の接続
部は一般相互接続接続部と呼ばれる。第４Ａ図に示した
如く、９個の論理要素が、プログラム可能アクセス接続
部及び一般相互接続リードと種々のリードを他のリード
に接続する為のプログラム可能一般相互接続接続部とを
有する一般相互接続構成体と共に、集積回路チップ上に
配置される。一般相互接続リードと該一般相互接続リー
ドを相互接続するプログラム可能接続部との一般相互接
続構成体セットは、一般相互接続構成体内の各一般相互
接続リードに対して、与えられた一般相互接続リードを
一般相互接続構成体内の１つ又はそれ以上のリードに接
続する一般相互接続接続部のプログラミングがあるとい
う特性を持っている。更に、ＣＬＡ内の任意のＣＬＥの
任意の与えられた出力リードに対して且つＣＬＡ内の任
意のその他のＣＬＥの任意の与えられた入力リードに対
して、該与えられた出力リードが該与えられた入力リー
ドに接続される様な接続部のプログラミングがある様な
接続部（アクセス及び一般相互接続の両方）のプログラ
ミングがある。与えられた出力リードから与えられた入
力リードへの電気的経路は少なくとも２つのアクセス接
続部と一般相互接続リードの少なくともとを常に包含し
ている。例えば、ＣＬＥ４０−８の出力リードからＣＬ
Ｅ４０−９の第２人力リードへの電気的経路はアクセス
接続部Ａ７及びＢ７と一般相互接続リードのマークを付
けた部分Ｐとを包含している。典型的に、１つのＣＬＥ
の出力リードから別のＣＬＥの入力リードへの電気的経
路は又１つ又はそれ以上の一般相互接続接続部を包含す
る。論理要素４０−１乃至４０−９の各々は、第２図内
に示した如き回路又は多数の論理機能の任意の１つを実
施する為に第２図において上述した如く形態を適合可能
な同様の構造の集合を表わしている。該回路をプログラ
ムする為に、（形態適合可能相互接続スイッチと形態適
合可能論理要素の両方）、選択した信号を形態制御入力
リードとして識別される入力リードへ印加してその際に
該論理要素の各々の内に所望の論理関数を発生させ且つ
該論理要素を所望の如く相互接続させる。第４Ａ図にお
いて、形態制御信号用の入力リードとしてどの特定のリ
ードも識別していなかった。然しなから、任意のいずれ
のＩ１０パッドもこの目的の為に選択することが可能で
ある。典型的にはプログラム用レジスタ（不図示）内に
ストアされている設計考量に依存して、形態制御ビット
は直列又は並列の何れかで形態適合可能論理アレイ内に
入力させることが可能である。一方、形態制御ビットは
チップ上のメモリ内にストアさせることが可能である。
更に、形態制御信号のプログラム用レジスタ内へのロー
ディングの為に特に使用される入力クロック信号に関し
て別の工１０バッドを使用する。第４Ａ図に示した形態
適合可能論理アレイの形態が適合されると、論理要素４
０−１乃至４０−９の選択された出力信号が選択された
Ｉ１０パッドへ供給される。第４Ｂ図は第４Ａ図に使用
された接続部記号の意味を示している。
論理要素４Ｏ−１（第４Ａ図、第４Ｂ図）の如き論理要
素の形態とする為には１例えば、第２図に示した如く、
リードｃｏ乃至ｃ５の如き形態制御リードへ多数のビッ
トを印加せねばならない。
これを行なう為に１例えば、シフトレジスタを各形態適
合可能論理要素の１部として使用する。第５図は使用す
ることの可能なシフトレジスタを示している。第５図の
シフトレジスタは２個の基本的記憶セルを示している。
各記憶セルは１ビツト情報をストアすることが可能であ
る。勿論、実際のシフトレジスタは所望の形態の為にそ
のシフトレジスタが１部である論理要素の形態とするの
に必要とされる数の記憶セルを有している。動作におい
て、入力信号が入力リード５８へ印加される。
この入力信号（第６Ｄ図に図示）は、所望の論理機能を
行なう為に形態適合可能論理要素を構成するか又は以下
に説明する態様でアクセス接続部又は一般相互接続リー
ド間の一般相互接続接続部を構成（プログラム）する為
に形態制御ビットとしてシフトレジスタ内にストアされ
るべきビット列を有している。従って、入力リード５８
へ印加されるパルスのシーケンスは、シフトレジスタの
記憶セル内にストアされる場合に適切な態様で形態制御
ビットを活性化させて所望の機能的　及び／又　は相互
接続結果を達成するパルスを表わしている。例えば、第
２図の回路がＡＮＤゲートを形成する為に形態が適合さ
れる場合、パルスＣ０１Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５
は１．１、Ｘ、　Ｘ。
０．１で表わされる。
入力リード５８に印加されるパルスシーケンスは夫々リ
ード５７及び５９へ印加されるクロックパルスφ１及び
φ２と同期される。従って、動作の第１周期において、
クロックパルスφ１は高となり（第６Ａ図）、クロック
パルスφ２は低となり（第６Ｂ図）、ホールド信号はシ
フト動作の間代となりその際にシフトレジスタの逐次接
続されているセル５−１．５−２等を介してのデータの
通過を容易とする。パターン０１０１０をシフトレジス
タ内にシフトする為には、次の動作が行われる。クロッ
ク周期ｔ１の略最初の半サイクルの間にリード５８上の
入力信号は低である。インバータ５１−１の出力信号Ｑ
１は低レベル入力信号とφ１高とに応答して高レベルと
なり、パストランジスタ５３−１をイネーブルさせる。
最初のクロック周期ｔ１の間のいつかに、クロック信号
φ１が低となり（第６Ａ図）、クロック信号φ２は僅か
その後に高となり（第６Ｂ図）パストランジスタ５５−
１をイネーブルさせる。その結果、高レベル出力信号Ｑ
１はイネーブルされたパストランジスタ５５−１によっ
てインバータ５２−１の入力リードへ伝達され、その際
にインバータ５２−１の出力リード上に低レベル出力信
号Ｑ１を発生する。従って、周期ｔ１の終端において、
インバータ５２−１からの出力信号Ｑｌ（第６Ｆ図）は
低レベルとなる。第２セル内のインバータ５１−２及び
５２−２からの出力信号Ｑ２及びＣ２は未だ不定である
。何故ならば、既知の信号が未だ第２記憶セル５−２へ
伝播してこれらのインバータの信号を既知の状態へ変化
させていないからである。
第２周期（第６Ａ図中「ｔ２」として示しである）の開
始において、φ１は高となり（第６Ａ図）且つφ２は低
（第６Ｂ図）となり、それは周期ｔ１が終了する前に低
となる。入力信号（第６Ｄ図）は高レベルとなり、二進
数１を表し、従ってインバータ５１−１の出力信号Ｑ１
は低となる。インバータ５２−１の出力信号Ｑ１は低の
ままであるが、それはパストランジスタ５５−１が低レ
ベル出力信号によってオフに保持されるからである。
第２周期の間のいつかに、φ１が低となり、その後僅か
の時間の後にφ２が高となる。この時点において、出力
信号Ｑ１はパストランジスタ５５−１を介してインバー
タ５２−１へ伝達され、その際にインバータ５２−１か
らの出力信号Ｑ１を高レベルへドライブする。一方、周
期ｔ２の間、Ｃ１上の以前の低レベル信号はＱｌが高レ
ベルにある時にインバータ５１−２の出力信号Ｑ２を高
レベルへドライブして、パストランジスタ５３−２をイ
ネーブルし、且つパストランジスタ５５−２をイネーブ
ルする為のφ２における低レベルから高レベルへの変化
はインバータ５２−２からの出力信号Ｑ２を低レベルへ
ドライブする。この様に、リード５８上の入力信号（第
６Ｄ図）はシフトレジスタ内のセル５−１．５−２．５
−３等の各々を介して伝達される。所望の情報をシフト
レジスタ内に転送すると、ホールド信号（第６Ｃ図）が
イネーブルされ（即ち、高レベルへドライブされる）、
その際にインバータ５２の出力リードからのフィードバ
ックリード５０−１．５０−２及び５０−３等をインバ
ータ５１の入力リードへ接続させ、その時の情報を各セ
ル内に無期限に保持させる。動作上、与えられたセル、
例えば５−１、内にストアされた信号は形態制御又は相
互接続バスデバイスへ接続される。
ソフトレジスタのＱｌ、Ｑｌ、Ｃ２，Ｃ２等は論理要素
又は一般相互接続接続部のバスデバイスの（形態）制御
入力へ直接的に接続される。
φ１が低であると、φ２及びホールドは高とされ、従っ
てそのデータを無期限にホールドする。
φ１及びφ２の両方が高でホールドが低で入力をセット
又はクリアすることによってシフトレジスタ全体をセッ
ト又はクリアさせることが可能である。この様にして信
号がシフトレジスタの全長を伝播してシフトレジスタを
クリアする為に充分なセット／リセット時間が与えられ
ねばならない。
当然、この時間はシフトレジスタの長さに依存する。
シフトレジスタは動的態様で動作し、シフトレジスタの
インバータ５１−１．５２−１．５１−２．５２−２等
からなるトランジスタ（第５図には示してないが公知）
のゲート上の電荷としてシフトされている情報をストア
する。これらのインバータは公知の構成であり、ここで
の詳細な説明は割愛する。動的シフトレジスタの使用は
重要であり、何故ならば動的シフトレジスタは６個のト
ランジスタを使用しており、従ってあまり面積を占有す
ることがないからである。動的シフトレジスタはただ１
個のトランジスタを付加するだけで静的ラッチへ変換さ
れる。従って、動的シフトレジスタ（静的ラッチ）は１
回路に著しい複雑性を付加させたり又著しい半導体面積
を消費したりすること無く、形態適合可能論理要素の一
部として容易に製造することが可能である。「ホールド
」信号の為に、動的シフトレジスタは静的ラッチとなる
ことが可能である。何故ならば、シフトレジスタをホー
ルドにさせることは自動的にデータをリフレッシュさせ
るからである。従って、別のリフレッシュ回路は不要で
ある。
上述した説明から明らかであるが、動的シフトレジスタ
（静的ラッチ）回路は、それが一度ホールド位置にラッ
チされるとリフレッシュ動作を必要としない、このこと
は、例えば、セル５−１内のり−ド５−１とパストラン
ジスタ５４−１からなるフィードバック回路を使用する
ことによって達成される。
第７Ａ図は、複数個の形態適合可能論理要素を包含する
付加的な形態適合可能論理アレイを示している。特に、
形態適合可能論理要素７ｏ−１，７０−２，７０−４，
７Ｏ−５４１（７）全体ヲ示シであるが、形態適合可能
論理要素７０−３．７０−６．７０−７乃至７０−９は
部分的に示しである。特に、これら最後の５個の論理要
素の完全な相互接続は示していない。第７Ａ図に示した
構造は単に形態及び接続のタイプの例示であって、それ
は本発明の形態適合論理アレイを使用して実施可能であ
り、意図した機能を実施する為の形態とされた実際の回
路を図示するものではない。
第７Ａ図に示す如く、一般相互接続構造における与えら
れたリードは種々の一般相互接続接続部によって相互接
続させることが可能である。第７Ａ図に示されている相
互接続接続部を表す記号を第７Ｂ図に示しである。特に
、種々の相互接続接続部を表す概略図は成る程度自明で
あるが、第７Ｂ−１図乃至第７Ｂ−７図において使用し
た記号法は更に第８Ａ図乃至第８Ｇ図において説明しで
ある。
第８Ａ図は、接続点にやってくる４つのリード。
即ち水平リード９０−１及び９０−４と垂直り一部９０
−２及び９０−３．の間の多数の異なった相互接続を行
う為の回路の概略図である。従って、パストランジスタ
２は、導通状態に活性化されると、リード９０−３をリ
ード９０−１へ接続させる。パストランジスタ１は、導
通状態であると、リード９０−３をリード９０−４へ接
続させる。
パストランジスタ４は、導通状態であると、リード９０
−４をリード９０−２へ接続させ、且つバラトランジス
タ３は、導通状態にあると、リード９０−１をリード９
０−２へ接続させる。パストランジスタ５及び６は、オ
フであると、リード９０−４をリード９０−１から分離
し且つリード９０−２をリード９ｏ−３から分離する。
従って、垂直リード９０−２を垂直リード９０−３へ接
続させることが所望させる場合に、パストランジスタ６
が活性化される。同様に、水平リード９〇−１を水平リ
ード９０−４へ接続させることが所望される場合には、
パストランジスタ５が活性化される。複数個のリード間
の可能な接続を表す為に使用される用語はかなり複雑な
ものとなることがある。従って、第８Ｂ図乃至第８Ｄ図
に示した簡単化した記号方式を採用しである。
第８Ｂ図において、複数個のパストランジスタ９２−１
乃至９２−１３を示しである。第８Ｂ図に採用した記号
法は、与えられたパストランジスタを単一の短い線で表
すことである。従って、９２−１で示した線はパストラ
ンジスタを表している。パストランジスタ９２−１は、
その２つの端点がパストランジスタ９２−１によって相
互接続されるリード９１−５及び９１−６の端部へ向か
う様に描かれている。同様に、パストランジスタ９２−
１の右端９３ａはリード９１−５の端部９４ａへ向けら
れている。パストランジスタ９２−１の左端９３ｂはリ
ード９１−６の端部９４ｂへ向けられている。簡単化の
為及び第８Ｂ図を複雑にすることを回避する為に、トラ
ンジスタのその他の端部には符合を付していない。然し
乍ら、与えられたパストランジスタを表す線をリード９
１−１乃至９１−６の端部と視覚的に整合させることに
よって、そのパストランジスタによって相互接続される
特定の２つのリードを決定することが可能である。従っ
て、パストランジスタ９２−７は水平リード９１−４を
水平リード９１−１と相互接続させる。パストランジス
タ９２−１３は水平リード９１−４を水平リード９１−
２と相互接続させる。パストランジスタ９２−１２はリ
ード９１−３をリード９１−５と相互接続させる。同様
な接続をその他のパストランジスタとその他のリードと
の間で行うことが可能である。第１１図内の表はリード
ＡをリードＢと接続させるパストランジスタをリストし
ている。
上述した説明では、２つのリードのみが相互接続される
ことを仮定している。３つ以上のリードを相互接続させ
る場合には、第８Ｂ図の構造もこの目的の為に使用する
ことが可能である。従って。
パストランジスタ９１−３をターンオンさせることによ
ってリード９１−３をリード９１−２へ接続させること
が可能である。同時に、パストランジスタ９２−１３を
ターンオンさせることによってリード９１−３をリード
９１−４へ接続させることが可能である。一方、パスト
ランジスタ９２−１１をターンオンさせることによって
リード９１−３をリード９１−４へ接続させることが可
能である。勿論、これは更にリード９１−４乃至リード
９１−３及びパストランジスタ９２−１０をリード９１
−２へ接続させる。更に１例えば、リード９１−６は、
パストランジスタ９２−８をターンオンさせることによ
って３本のリード９１−２．９１−３．９１−４へ接続
させることが可能である。この構造を使用して構成する
ことの可能な相互接続の数は設計者の想像力によっての
み制限される。限界において、全てのパストランジスタ
がターンオンされると、全てのリード９１−１乃至９１
−６が相互接続される。その結果得られる構造は大きな
容量を持っており、それは実際に部品として回路内にお
いて使用することが可能である。勿論、第８Ｂ図におけ
る全てのリードを最小５本リードをターンオンさせるこ
とによって相互接続させることが可能である。第８Ｂ図
において注意すべきことであるが、リード９１−１及び
９１−２は互いに直接接続させることは可能ではなく、
又別のリードを使用すること無しにリード９１−４をリ
ード９１−５へ直接接続させることも不可能である。然
し乍ら、一般的に、集積回路において、２本の水平なリ
ードが同じ信号を担持することは必要ではないので、こ
の省略は重要である。勿論、第８Ｂ図が交差するリード
の象徴的な表現に過ぎず又リード９１−１及び９１−２
が単に便宜的に平行である様に示しであるが実際は集積
回路上の非平行なリードを表すものである場合、第８Ｂ
図の構造に２つの付加的なパストランジスタを付加する
ことが可能である。
第８Ｃ図には別の可能な相互接続トポロジーを示しであ
る。第８Ｃ図において、リード１乃至８は複雑な接続部
へやってくる様に示しである。リード１及び８は平行水
平で左側へ延在し、リード４及び５は平行水平で右側へ
延在し、リード２及び３は平行垂直で上方へ延在し、リ
ード６及び７は平行垂直で下方へ延在している。リード
６に注目すると、リード６の端部６ａはリード１，２゜
３．４，５．８の端部「ａ」へ接続させることに意味が
ある。しかし、リード６をリード７へ接続させることに
意味はない。何故ならば、理論的に。
２つのリードが１つの方向へ延在することになるが、そ
の方向へ必要な情報を担持するには１つのリードのみが
必要だからである６リード６は６つの所望の可能な接続
を持っており且つその他７つのリードの各々も６つの可
能な接続を持っているので、第８Ｃ図の８本のリードの
間には全部で４８個の所望の可能な接続がある。与えら
れたパストランジスタは２つの端部を接続するので、所
望の４８個の接続を行う為には２４個のパストランジス
タが必要である。各パストランジスタは、その端部に第
８Ｃ図に示した如く符合が付けられており、与えられた
パストランジスタによって接続されるリードを示してい
る。従って、パストランジスタ６−８はリード６の端部
６ａをリード８の端部８ａへ相互接続させる。パストラ
ンジスタ７−５はリード７の端部７ａをリード５の端部
５ａへ相互接続させている。第８Ｄ図の構造が複雑であ
るから、第８Ｂ図に関連して上に説明したものとのは多
少異なる記号法（線と両端部の番号）を採用してパスト
ランジスタを表している。
第８Ｄ図は、第８Ｃ図内の接続部に対して示した２４個
ではなく２０個の相互接続トランジスタのみを使用する
第８Ｃ図のものと類似した形態を示している。第８Ｄ図
に示した如く、パストランジスタ１−６．７−４．２−
５．８−３は第８Ｃ図内に示したトランジスタから削除
している。
第８Ｅ図は、第８Ｃ図から削除した４個のパストランジ
スタが実際に設けられた場合に可能となる直接接続を示
している。（ＡとＢとが単一のパストランジスタによっ
て接続される場合、リードＡとリードＢとの間の接続は
直接的である。）点線はこれらの削除されたトランジス
タによって可能な直接的相互接続を示している。然し乍
ら、第８Ｆ図は、第８Ｅ図に示した４個のトランジスタ
接続が存在すること無しにリード４及び７を相互接続す
ることの可能な方法を示している。従って。
例えば、リード４をリード７へ接続する為に、リード４
はトランジスタ４−８によってリード８へ直接接続され
、一方リード８はパストランジスタ８−７によってリー
ド７へ接続される。
第８Ａ図乃至第８Ｅ図において上に説明した相互接続の
各々は、１つの接続リードを別の接続リードへ接続させ
るのにただ１つのパストランジスタが必要であり、−力
筒８Ｆ図に示した特定の形態に対しては、２個のパスト
ランジスタが必要であるということに注意すべきである
。
第８Ｇ図は可能な相互接続のタイプを示している。相互
接続されたリードは、連続的な直線セグメントを合流さ
せることによって示されている。
これらの相互接続は自明である。
第７Ｂ−１図乃至第７Ｂ−７図に使用した記号法は第８
Ａ図乃至第８Ｇ図に関連して説明した記号法と同一であ
る。従って１例えば、第７Ｂ−７図は２０個のパストラ
ンジスタ接続部を持った黒塗ブロックを図示している。
第７Ｂ−７図に示した２０個のトランジスタ交換は、第
８Ｄ図に関連して上に詳細に説明した交換と精密に対応
している。
第７Ｂ−１図はＴ接続又は交差接続を行うことが可能で
あるが完全な相互接続を行なうことはない３つのトラン
ジスタを示している。完全な相互接続とは、接続部にや
ってくるリード（第７Ｂ−１においては４本リード）の
各々を該接続部へやってくるその他のリードの任意の組
合せに接続する能力のことを意味する。
第７Ｂ−２図は行を列と接続させる為の１個のトランジ
スタの接続部を示している。第７Ｂ−３図は６個のトラ
ンジスタの完全相互接続を示しており、接続部へやって
くる４本のリードの任意の１本を該接続部へやってくる
その他の３本のリードの任意の１本へ接続させることが
可能である。
第７Ｂ−４図は接続部へやってくる６本のり一、ドを示
しており、１０個のパストランジスタを使用して６本の
入力リードの任意の１本を該接続部の５本のその他のリ
ードの任意の１本へ相互接続させている。第７Ｂ−５図
は４本リード接続部を示しており、２本の水平連続リー
ドは５個のパストランジスタを使用して２本の別の垂直
リードと相互接続されている。
第７Ｂ−６図は３個のトランジスタの接続部を示してお
り、接続部へやってくる３本のリードの任意の１本はそ
の他の２本のリードの任意の１本と相互接続させること
が可能である。第７Ｂ−７図は、第８Ｄ図に示されてい
る如く相互接続されているリードと平行で且つ隣接する
リードを除き且つ第８Ｅ図に示した４個の相互接続部を
除いて（それも第７Ｂ−７図の構造を使用して直接行な
うことは不可能）、８本の入力リードの任意の１本をそ
の他の８本の入力リードの任意の１本へ相互接続させる
為の２０個のトランジスタの接続部を示している。
０ＭＯ８伝達ゲートを上述した相互接続を実施する上で
パストランジスタの代りに使用することが可能である。
屡々、形態適合可能論理要素４０−１乃至４０９とそれ
らの入力リード及び出力リードとそれらのアクセス接続
部と一般相互接続リードと種々の一般相互接続接続部を
有する第４Ａ図−に示した論理アレイの如き形態適合可
能論理アレイ内の論−要素を相互接続させる場合、１つ
の形態適合可能論理要素からの出力信号が１つ又は２つ
のその他の形態適合可能論理要素へのみ接続されること
が望ましい。目安として、相互接続を容易とする為に、
１つの論理要素をそれを接続すべきその他の論理要素へ
可及的に近接させて位置させることが望ましい。
第９図は、形態適合可能論理要素９−１乃至９−６及び
一般相互接続す−ドＬ１乃至Ｌ５０と一般相互接続接続
部Ｊ１乃至Ｊ１２を具備する形態適合可能論理アレイの
一部を示している。第９図における接続部記号は第４Ｂ
図において説明したものと同じ意味を持っている。３０
個のアクセストランジスタの１組は第９図に点線で示゛
しである。
この組はＣｌＦ３−２の４本の入力リード用の２０個の
アクセス接続部とＣｌＦ３−１の出力リード用の１０個
のアクセス接続部を有している。このアクセス接続部は
簡単化の為に個々には符合を付していない、第９図を参
照して、例えば、形態適合可能論理要素９−３の出力リ
ード１上の信号を形態適合可能論理要素９−１の入力リ
ード４へ接続させることが望まれるものと仮定し、且つ
同時に、ＣｌＦ３−３の出力リード１上の出力信号をＣ
ｌＦ３−５の入力リード１へ接続することが望まれるも
のと仮定する。ＣｌＦ３−３の出力リード１上の出力信
号がＣｌＦ３−１の入力リード４に到達する為には、そ
の信号は少なくとも４個の接続部１例えば、アクセス接
続部Ａｌ０１一般相互接続部Ｊ４．一般相互接続部Ｊ１
．アクセス接続部Ａ２０を介して通過させることが必要
である。同様に、ＣｌＦ３−５の入力リード１に到達す
る為には、ＣｌＦ３−３の出力リード１上の信号が少な
くとも４個の接続部を通過することが必要である。絢え
ば、アクセス接続部１０、一般相互接続部ＪＩＯ１一般
相互接続部Ｊ７、アクセス接続部Ａ３０である。同様に
、ＣｌＦ３−３の出力リード２上の出力信号がＣｌＦ３
−４の入力リード４へ接続することを望まれる場合、そ
の信号は少なくとも２つの接続部とこれら２つの接続部
の間の一般相互接続す−ドＬ３８の少なくとも一部Ｐを
介して通過することが必要である。例えば。
ＣｌＦ３−３のり−ド２上の出力信号は一般相互接続リ
ード３９のマークを付けた部分Ｐを介してアクセス接続
部Ａ４０を介して出力リード２からＣｌＦ３−４の入力
リード４上のアクセス接続部５０へ通過する場合がある
。従って、形態適合可能論理要素９−３が第９図に示し
た形態適合可能論理アレイ内に位置されており従ってそ
れが形態適合可能論理アレイ９−１．９−５，９−４の
次であっても、ＣｌＦ３−３からの出力信号は適切な入
力リードに到達する為には幾つかの接続部及び一般相互
接続リードの少なくとも一部を介して通過することが必
要である。この一般相互接続リードの使用は、各形態適
合可能論理要素の１゛っの出力り−ｋを該形態適合可能
論理内のその直上方又は下方の形態適合可能論理要素の
任意の入力リードへ直接接続させることを特徴とする特
別垂直リードを各ＣＬＥに設けると共に各ＣＬＥの第２
出力を形態適合可能論理アレイ内のその直接右側のＣＬ
Ｅの選択した入力リードへ直接接続させる特別水平リー
ド回路を設けることによって１本発明の１実施例におい
て減少されている１例えば、第１０図は、出力リード１
をＣＬＥ９−３の直上方及び下方のＣＬＥ９−１及び９
−５の各入力リードへ選択的に接続させる本発明の特別
垂直リード回路（ＳＶＣ）を具備したＣＬＥ９−３を示
している。この８７０回路は、出力リード１に接続され
たリード８．１と、リードＳ１をＣＬＥ９−１の所望の
入力リードと選択的に接続させる為のプログラム可能ア
クセス接続部Ｐ１、Ｐ２、Ｐ３、Ｐ４を有している。こ
のＳｖＣは又、ＣＬＥ９−３のリードＳ１をＣＬＥ９−
５の所望の入力リードと選択的に接続させる為のプログ
ラム可能アクセス接続部Ｐ５、Ｐ６、Ｐ７、Ｐ８を有し
ている。
同様に、特別水平リード回路（ＳＨＣ）は、ＣＬＥ９−
３の出力リード２に接続されたリードＳ２と、ＣＬＥ９
−３の出力リード２をＣＬＥ９−４の所望の入力リード
と選択的に接続させる為のプログラム可能アクセス接続
部Ｐ９、ＰＩＯｌＰｌｌ、ＰＩ３を有している。アクセ
ス接続部Ｐ１乃至Ｐ１２は第１０図中に概略示されてい
るが、これらの各々は単一のパストランジスタで構成す
ることが可能であり、且つ一般相互接続構造の接続部に
対して上述した態様でプログラムさせることが可能であ
る。この様な特別相互接続回路を設けることは少なくと
も２つの利点がある。第１に、形態適合可能論理アレイ
から幾つかのリード及び接続部を排除される点に迄一般
相互接続リード及び接続部の全体的な使用を減少させる
ことが可能である。このことは、勿論、ＣＬＡ内のその
他のＣＬＥの相互接続要求に依存する。第２に、伝達ゲ
ート又はパストランジスタの数及び経路上の容量の大き
さが減少されるので、これらの特別相互接続回路を介し
ての信号の速度は改善される。特別相互接続回路を設け
ることは、隣接する論理要素が相互接続されねばならな
いシフトレジスタやカウンタ等のＭＳＩ型機能を実施す
る場合に特に有用である。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図は形態適合可能論理アレイ内の各論理要素内で実
施することの可能な種々の論理機能を幾つかを示した説
明図、第２図は２つの変数Ａ及びＢの多数の有用な機能
を実施することの可能な１つの可能な形態適合可能論理
要素の内部論理構造を示した説明図、第３Ａ図は１６個
の可能な入力状態の任意の１つを識別することが可能で
あり且つ２１６個の機能を実施することの可能な１６ビ
ツトＲＡＭ回路の説明図、第３Ｂ図は出力リードへ伝送
する為に２１ｒ′個の機能を実施することの可能な１６
個のビットの任意の１つを選択する選択構造を示した説
明図、第３Ｃ図は第３Ａ図の構造に対する１つの可能な
カルツマツブの説明図、第３Ｄ図は第１及び第２行と第
１列の交点に第３Ｃ図のカルツマツブ内に二進数１を配
置させることによって表された論理ゲートを示した説明
図、第４Ａ図は選択した入出力パッド及び論理要素間の
リードの相互接続と共に又所望の論理機能を発生させる
為に選択したリード間に形成したプログラム可能相互接
続と共に集積回路チップ上に形成した複数個の形態適合
可能論理要素（９個の論理要素として示しである）を示
した説明図、第４Ｂ図は第４Ａ図内の交差する導電性リ
ード間の交差接続の記号を示した説明図、第５図は本発
明の形態適合可能論理アレイに使用するのに適した新規
な結合型静的・動的シフトレジスタの回路の一部を示し
た説明図、第６Ａ図乃至第６Ｈ図は第５図の構造の動作
を説明する為の各波形線図、第７Ａ図はＮを９よりも大
きな選択した整数で且つ導電性リード間の選択した相互
接続であるとしてＮ個の形態適合可能論理要素の９つを
示した形態適合可能論理アレイの概略図、第７Ｂ−１図
乃至第７Ｂ−７図は第７Ａ図に示した記号によってなさ
れる相互接続のタイプを示した説明図、第８Ａ図乃至第
８Ｇ図は形態適合可能論理アレイの２つ又はそれ以上の
リード間に相互接続を形成する為の種々のトポロジーを
示した各説明図、第９図は本発明の特別相互接続回路無
しでの形態適合可能論理アレイを示した説明図、第１０
図は本発明の特別相互接続回路を持った第９図の形態適
合可能論理アレイの説明図、第１１図は第８Ｂ図におけ
るリードＡとリードＢとを接続するパストランジスタを
リストした説明図、である。 （符合の説明） ２９：パストランジスタ ４０：ＣＬＥ ５８：入力リード ア０：形態適合可能論理要素 ９０．９１：リード ■　■　■　■　　■ 式　■　■　■　■　　■ ＝ 七　■　■　＠　■　　■　　■ 区 Ｏ○　■　■　　■　　■ Ｏ■　■　■　　■　　■ くの　　　　Ｑ ＦＩＧ、　３ｃ ＦＩＧ、　３ｄ ＋＋≠＋十　命 ！Ｊ−Ｚ　　　　（’４ ２　８　　　−　　　ｓ ｍ　　ａ　　　ａ　　？　　＋ｃＴ　　ｏ　　１ｏ　　
ａ〜＝ Ｓ侶あ３．２３あ８δ ＦＩＧ、　９ ＦＩＧ　ｔ。 ＦＩＧ、　ｌ　ｌ 手続補正書防幻 昭和６１年３月２２日 特許庁長官　　宇　賀　道　部　殿 １、事件の表示　　　昭和６０年　特　許　願　第２１
１１９３号２、発明の名称　　　形態適合可能論理アレ
イ用特別相互接続３、補正をする者 事件との関係　　　特許出願人 ４、代理人 ５、補正命令の日付

Claims (1)

  1. 【特許請求の範囲】 １、各ＣＬＥが少なくとも１入力リードと少なくとも１
    出力リードとを持った複数個のＣＬＥ、複数個の一般相
    互接続リードと前記一般相互接続リードの選択したもの
    を相互接続する為の複数個のプログラム可能な一般相互
    接続接続部とを具備する一般相互接続構成体、各入力リ
    ードに対する１つ又はそれ以上のアクセス接続部であっ
    てその各々が対応する一般相互接続リードを前記入力リ
    ードへ接続させる為のものであるアクセス接続部、各出
    力リード用の１つ又はそれ以上のアクセス接続部であっ
    てその各々が前記出力リードを対応する一般相互接続リ
    ードへ接続させる為のものであるアクセス接続部、与え
    られたＣＬＥの与えられた出力リードを与えられたＣＬ
    Ｅの与えられた入力リードへ接続させる電気的経路があ
    り前記電気的経路が２つのアクセス接続部と前記一般相
    互接続リードの１つの少なくとも１部を包含する様に前
    記一般相互接続接続部と前記アクセス接続部をプログラ
    ムする手段、前記ＣＬＥの１つの選択した出力リードが
    別のＣＬＥの選択した入力リードに接続されることを許
    可する少なくとも１個の特別相互接続回路であって該リ
    ードのいずれの部分又該一般相互接続構成体内の何れの
    接続部も包含することのない特別相互接続回路、を有す
    る形態適合可能論理アレイ。 ２、特許請求の範囲第１項において、第１と第２と第３
    と第４の形態適合可能論理要素を有しており、前記第２
    の形態適合可能論理要素は第１出力リードと第２出力リ
    ードとを持っており、前記構成体は、前記第２の形態適
    合可能論理要素の前記第１出力リード上の出力信号を前
    記第１の形態適合可能論理要素の選択した入力リードへ
    接続させることを許可し且つ前記第１出力信号が前記第
    ３の形態適合可能論理要素の選択した入力リードへ接続
    されることを許可する第１特別相互接続回路と前記第２
    の形態適合可能論理要素の前記第２出力リード上の出力
    信号が前記第４の形態適合可能論理要素の選択した入力
    リードへ接続させることを許可する第２特別相互接続回
    路とを有する形態適合可能論理アレイ。 ３、特許請求の範囲第１項において、前記特別相互接続
    回路は、前記選択した出力リードに接続されているリー
    ドと、前記選択した出力リードに接続された前記リード
    及び前記対応する入力リードの間に接続された前記選択
    したＣＬＥの各入力リードに対してのパストランジスタ
    とを有している形態適合可能論理アレイ。
JP60211193A 1984-09-26 1985-09-26 形態適合可能論理アレイ用特別相互接続 Pending JPS61198919A (ja)

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