JP2014032723A - プログラマブル一致判定機能を備えた回路、それを備えたｌｕｔ回路、それを備えたｍｕｘ回路、それを備えたｆｐｇａ装置、およびデータ書込方法 - Google Patents

プログラマブル一致判定機能を備えた回路、それを備えたｌｕｔ回路、それを備えたｍｕｘ回路、それを備えたｆｐｇａ装置、およびデータ書込方法 Download PDF

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聖翔 小田
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Koichiro Zaitsu
光一郎 財津
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麻里 松本
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Abstract

【課題】占有面積や回路遅延を改善する。
【解決手段】実施形態による回路は、２つ以上の１ビット比較器の一致判定端子を接続したマッチラインを有するビット列比較器と、２つ以上のサーチラインと反転サーチラインを含むペア配線と、共通マッチラインと、１つのプリチャージトランジスタと、出力インバータと、を備え、前記１ビット比較器は、少なくとも第１および第２の入力端子と、第１および第２の一致判定端子と、データと反転データとのペアを格納するメモリと、を有し、前記１ビット比較器の前記第１の入力端子は前記サーチラインに接続され、前記１ビット比較器の前記第２の入力端子は前記反転サーチラインに接続され、前記ビット列比較器の前記マッチラインは前記共通マッチラインに接続され、前記プリチャージトランジスタのソースは電源電圧線に接続され、前記プリチャージトランジスタのドレインは前記共通マッチラインに接続され、前記共通マッチラインは前記出力インバータの入力に接続されていることを特徴とする。
【選択図】図１

Description

本発明の実施形態は、プログラマブル一致判定機能を備えた回路、それを備えたＬＵＴ回路、それを備えたＭＵＸ回路、それを備えたＦＰＧＡ装置、およびデータ書込方法に関する。
フィールドプログラマブルゲートアレイ（Field Programmable Gate Array：ＦＧＰＡ）に代表される再構成可能な論理回路（Reconfigurable Logic Circuit）は、コンフィグレーションメモリ（Configuration Memory）に記憶されたデータに基づき、所定の論理（回路構成）を実現する。
ＦＰＧＡの主な構成回路としては、任意の真理値表を実現するＬＵＴ（Look-up-Table）と、複数の入力信号から所定の１つを選択的に出力するＭＵＸ（Multiplexer）とがある。
通常のＬＵＴは、コンフィグレーションメモリ部と選択回路部とから構成される。ＬＵＴは、入力信号に応じて選択回路によって選択される１つのコンフィグレーションメモリに格納されているデータを出力する。
通常のＭＵＸは、コンフィグレーションメモリ部と選択回路部とから構成される。ＭＵＸは、複数の入力信号の内、コンフィグレーションメモリ部に格納されているデータに応じて選択回路によって選択される１つの入力信号を出力する。
このように、通常のＬＵＴおよびＭＵＸは、それぞれコンフィグレーションメモリ部と選択回路部とから構成されるため、比較的大きな回路規模を有する。そのため、従来のＬＵＴおよびＭＵＸは、チップの占有面積が大きい、または、信号の伝達遅延が大きい、という問題を有していた。
米国特許第４，６４２，４８７号明細書 米国特許第４，８７０，３０２号明細書 米国特許第６，９６１，７４１号明細書
以下で例示する実施形態は、プログラマブル一致判定機能を備えた回路、それを備えたＬＵＴ回路、それを備えたＭＵＸ回路、それを備えたＦＰＧＡ装置、およびデータ書込方法を提供する。
実施形態による回路は、２つ以上の１ビット比較器の一致判定端子を接続したマッチラインを有するビット列比較器と、２つ以上のサーチラインと反転サーチラインを含むペア配線と、共通マッチラインと、１つのプリチャージトランジスタと、出力インバータと、を備え、前記１ビット比較器は、少なくとも第１および第２の入力端子と、第１および第２の一致判定端子と、データと反転データとのペアを格納するメモリと、を有し、前記１ビット比較器の前記第１の入力端子は前記サーチラインに接続され、前記１ビット比較器の前記第２の入力端子は前記反転サーチラインに接続され、前記ビット列比較器の前記マッチラインは前記共通マッチラインに接続され、前記プリチャージトランジスタのソースは電源電圧線に接続され、前記プリチャージトランジスタのドレインは前記共通マッチラインに接続され、前記共通マッチラインは前記出力インバータの入力に接続されていることを特徴とする。
図１は、第１の実施形態にかかるＬＵＴ回路の概略構成を示す回路図。 図２は、図１に示す１ビット比較器の一例を示す回路図。 図３は、図２の１ビット比較器に与える検索データの電圧値と不揮発メモリトランジスタに格納されている格納データの電圧値（閾値）との関係を示す図。 図４は、各サーチライン対に与える検索データの組み合わせ例を示す図。 図５は、不揮発メモリトランジスタに格納されている格納データの組み合わせ例を示す図。 図６は、検索データと格納データとに応じた不揮発メモリトランジスタの状態を示す図。 図７は、４入力１出力の真理値表の一例とそれをＬＵＴ回路に格納する方法を示す図。 図８は、図７に示す真理値表を図１に示すＬＵＴ回路に登録した状態を示す図。 図９は、図１に示すＬＵＴ回路の動作を示すタイミング図。 図１０は、４入力１出力の真理値表の一例と、それをＬＵＴ回路に格納する縮小表現を用いた方法とを示す図。 図１１は、図１０の真理値表を、図式的に表した図（ハミング図）。 図１２は、４入力１出力の真理値表の一例を示す図。 図１３は、図１２の真理値表を、図式的に表した図（ハミング図）。 図１４は、図２の１ビット比較器を用いて構成されたＬＵＴ回路の一例を示す回路図。 図１５は、ＬＵＴ回路への格納データの書込み手順を説明するための図。 図１６は、第２の実施形態にかかるＬＵＴ回路の概略構成を示す回路図。 図１７は、図１６に示す１ビット比較器の一例を示す回路図。 図１８は、図１７の１ビット比較器に与える検索データの電圧値と不揮発メモリトランジスタに格納されている格納データの電圧値（閾値）との関係を示す図。 図１９は、各サーチライン対に与える検索データの組み合わせ例を示す図。 図２０は、不揮発メモリトランジスタに格納されている格納データの組み合わせ例を示す図。 図２１は、検索データと格納データに応じた不揮発メモリトランジスタの状態を示す図。 図２２は、４入力１出力の真理値表の一例とそれをＬＵＴ回路に格納する方法とを示す図。 図２３は、図２２に示す真理値表を図１６に示すＬＵＴ回路に登録した状態を示す図。 図２４は、図１６に示すＬＵＴ回路の動作を示すタイミング図。 図２５は、図１７の１ビット比較器を用いて構成されたＬＵＴ回路の一例を示す回路図。 図２６は、ＬＵＴ回路への格納データの書込み手順を説明するための図。 図２７は、ＳＲＡＭセルの基本構成を示す回路図。 図２８は、図２７に示すＳＲＡＭセルの簡略図。 図２９は、第３の実施形態にかかる１ビット比較器の第１例を示す回路図。 図３０は、第３の実施形態にかかる１ビット比較器の第２例を示す回路図。 図３１は、第３の実施形態にかかる１ビット比較器の第３例を示す回路図。 図３２は、第３の実施形態にかかる１ビット比較器の第４例を示す回路図。 図３３は、第４の実施形態にかかるＭＵＸ回路の概略構成を示す回路図。 図３４は、図３３に示すＭＵＸ回路の動作を示すタイミング図。 図３５は、第４の実施形態にかかるＮ入力Ｍ出力のＭＵＸ回路の概略構成を示す回路図。 図３６は、第５の実施形態にかかるＭＵＸ回路の概略構成を示す回路図。 図３７は、図３６に示すＭＵＸ回路の動作を示す図。 図３８は、第６の実施形態にかかる１ビット比較器の第１例を示す回路図。 図３９は、第６の実施形態にかかる１ビット比較器の第２例を示す回路図。 図４０は、第６の実施形態にかかる１ビット比較器の第３例を示す回路図。 図４１は、複数の不揮発メモリトランジスタがＮＡＮＤ型に接続されたストリング構造のマルチコンテキストメモリの一例を示す回路図。 図４２は、図４１に示すマルチコンテキストメモリの動作を示す図。 図４３は、複数の不揮発メモリトランジスタがＮＯＲ型に接続された構造のマルチコンテキストメモリの一例を示す回路図。 図４４は、図４３に示すマルチコンテキストメモリの動作を示す図。 図４５は、第６の実施形態にかかる１ビット比較器の第４例を示す回路図。 図４６は、第６の実施形態にかかる１ビット比較器の第５例を示す回路図。 図４７は、第６の実施形態にかかる１ビット比較器の第６例を示す回路図。 図４８は、第６の実施形態にかかる１ビット比較器の第７例を示す回路図。
（第１の実施形態）
まず、第１の実施形態にかかるＬＵＴ回路について、図面を参照して詳細に説明する。第１の実施形態では、入力データに対する一致判定機能を備えたＬＵＴ回路が例示される。図１は、第１の実施形態にかかるＬＵＴ回路の概略構成を示す回路図である。
図１に示すように、ＬＵＴ回路１００は、ビット列比較器１１０−ｘ（ｘは整数１〜８のいずれか）と、複数のサーチライン対ＳＬｘ（ｘは整数１〜４のいずれか）と、共通マッチラインＭＬと、プリチャージトランジスタＴ１０と、出力インバータＩＶ１０と、検索データ駆動回路１０１とを備える。第１の実施形態において、ビット列比較器１１０−ｘは、複数であってよい。
検索データ駆動回路１０１には、たとえば入力データの各ビットＩＮｘ（ｘは整数１〜４のいずれか）が並列に入力される。図１には、入力データが４ビットである場合が示されている。また、検索データ駆動回路１０１には、入力データのビット数に応じたペア数のサーチライン対ＳＬｘが並列に接続されている。各サーチライン対ＳＬｘは、互いに平行なサーチラインＳｘ（ｘは整数１〜４のいずれか）と、反転サーチライン／Ｓｘ（ｘは整数１〜４のいずれか）とよりなる。なお、本説明では、図面中のアッパーライン付き文字は、その文字の前に‘／’を付して記す。
検索データ駆動回路１０１は、各入力ビットに対応するサーチライン対ＳＬｘのサーチラインＳｘに、対応するビット値に応じた電圧を検索データとして印加する。説明の明確化のため、この検索データの符号を“Ｓ”とする。また、検索データ駆動回路１０１は、各サーチライン対ＳＬｘの反転サーチライン／Ｓｘに、対応するビット値の反転値に応じた電圧を検索データとして印加する。説明の明確化のため、この検索データの符号を“／Ｓ”とする。なお、検索データ駆動回路１０１は、一致判定を行わないビットに対応するサーチライン対ＳＬｘのサーチラインＳｘおよび反転サーチライン／Ｓｘに、共通のマスクビットＭＡＳＫを印加してもよい。
各ビット列比較器１１０−ｘは、入力ビット数に応じた数の１ビット比較器１１１−ｘ（ｘは整数１〜４のいずれか）と、各１ビット比較器１１１−ｘに共通に接続されたマッチラインＭＬｘ（ｘは整数１〜８のいずれか）と、マッチラインＭＬｘからの電流流出を導通／遮断するスイッチングトランジスタＴｘ（ｘは整数１〜８のいずれか）とを有する。スイッチングトランジスタＴｘのゲートには、たとえばマッチラインＭＬｘからの電流流出を制御するための制御電圧Ｃｎｔｒｌが印加される。
各１ビット比較器１１１−ｘは、少なくとも第１および第２の入力端子と、第１および第２の一致判定端子と、データを格納するメモリとを有する。第１および第２の一致判定端子は、マッチラインＭＬｘに接続される。以下の説明では、サーチライン対ＳＬｘに印加される検索データと区別するために、メモリに格納されたデータを格納データという。
各ビット列比較器１１０−ｘのマッチラインＭＬｘは、共通マッチラインＭＬに共通に接続される。共通マッチラインＭＬは、電源電圧Ｖｄｄのラインからの電流流入を導通／遮断するプリチャージトランジスタＴ１０に接続される。プリチャージトランジスタＴ１０のゲートには、たとえば電源電圧Ｖｄｄのラインからの電流流入を制御するための制御電圧Ｃｎｔｒｌが印加される。共通マッチラインＭＬの一致判定データは、出力インバータＩＶ１０を介して出力ＯＵＴより出力される。なお、共通マッチラインＭＬの一致判定データは、電荷の有無として表現される。
図２に、図１に示す１ビット比較器１１１−ｘの一例を示す。図２には、ＮＡＮＤ型の１ビット比較器１１１−ｘが示されている。図２に示すように、１ビット比較器１１１−ｘは、２つの不揮発メモリトランジスタＭ１およびＭ２がマッチラインＭＬｘ上に直列に接続された構成を備える。不揮発メモリトランジスタＭ１のソース端子は、第１の一致判定端子に接続されている。不揮発メモリトランジスタＭ２のドレイン端子は、第２の一致判定端子に接続されている。不揮発メモリトランジスタＭ１のドレイン端子と不揮発メモリトランジスタＭ２のソース端子とは互いに接続されている。
不揮発メモリトランジスタＭ１は、格納データＤの反転値（反転格納データ／Ｄ）を保持し、そのゲート端子は、サーチラインＳｘに接続された第１の入力端子に接続される。一方、不揮発メモリトランジスタＭ２は、格納データＤを保持し、そのゲート端子は、反転サーチライン／Ｓｘに接続された第２の入力端子に接続される。
ここで、図２に示す１ビット比較器１１１−ｘの動作を説明する。図３は、図２の１ビット比較器１１１−ｘに与える検索データＳおよび／Ｓの電圧値と、不揮発メモリトランジスタＭ１およびＭ２に格納されている格納データＤおよび／Ｄの電圧値（閾値）との関係を示す。図４は、各サーチライン対ＳＬｘに与える検索データＳおよび／Ｓの組み合わせ例を示す。図５は、不揮発メモリトランジスタＭ１およびＭ２に格納されている格納データＤおよび／Ｄの組み合わせ例を示す。図６は、検索データと格納データに応じた不揮発メモリトランジスタＭ１およびＭ２の状態を示す。
図３に示すように、不揮発メモリトランジスタの消去状態の閾値電圧Ｖｔｈ（格納データに相当）を第１閾値電圧Ｖｔｈ＿ＬＯＷ、書込状態の閾値電圧Ｖｔｈ（格納データに相当）を第２閾値電圧Ｖｔｈ＿ＨＩＧＨ、第１閾値電圧Ｖｔｈ＿ＬＯＷより大きく第２閾値電圧Ｖｔｈ＿ＨＩＧＨよりも小さい電圧を読出電位Ｖ＿ｒｅａｄ、第２閾値電圧Ｖｔｈ＿ＨＩＧＨよりも高い電圧を転送電位Ｖ＿ｐａｓｓとする。不揮発メモリトランジスタは、格納する格納データの電圧値（閾値）よりも高い電圧値の検索データを入力としてゲートに与えられた場合、導通状態（ＯＮ）となる。
ここで、図２に示すＮＡＮＤ型の１ビット比較器１１１−ｘに対しては、サーチライン対ＳＬｘに与える検索データＳおよび／Ｓの組み合わせを図４に示される組み合わせとし、不揮発メモリトランジスタＭ２およびＭ１に格納する格納データＤおよび／Ｄの組み合わせを図５に示される組み合わせとする。
具体的には、まず、図４に示すように、サーチラインＳｘおよび反転サーチライン／Ｓｘの印加電圧（検索データＳおよび／Ｓに相当）をそれぞれ、検索データ（入力ビット値）が‘０’の場合は読出電位Ｖ＿ｒｅａｄおよび転送電位Ｖ＿ｐａｓｓとし、検索データ（入力ビット値）が‘１’の場合は転送電位Ｖ＿ｐａｓｓおよび読出電位Ｖ＿ｒｅａｄとする。また、検索データ（入力ビット値）がマスクビットＭＡＳＫの場合は、サーチラインＳｘおよび反転サーチライン／Ｓｘの印加電圧をともに転送電位Ｖ＿ｐａｓｓとする。
また、図５に示すように、１ビット比較器１１１−ｘに格納する格納データＤおよび／Ｄをそれぞれ、格納データが‘０’の場合は第２閾値電圧Ｖｔｈ＿ＨＩＧＨおよび第１閾値電圧Ｖｔｈ＿ＬＯＷとし、格納データが‘１’の場合は第１閾値電圧Ｖｔｈ＿ＬＯＷおよび第２閾値電圧Ｖｔｈ＿ＨＩＧＨとする。また、格納データがドントケアビットＸ（don’t care）の場合は、１ビット比較器１１１−ｘに格納する格納データＤおよび／Ｄをともに第１閾値電圧Ｖｔｈ＿ＬＯＷとする。
以上により、図６に示すように、検索データと格納データの組み合わせに応じた１ビット比較器１１１−ｘの動作を実現することができる。すなわち、検索データおよび格納データの組み合わせが‘０’および‘１’、もしくは、‘１’および‘０’の場合、不揮発メモリトランジスタＭ１およびＭ２のうちいずれかが遮断状態（ＯＦＦ）となる。この結果、第１および第２の一致判定端子は互いに分離される。この状態が、一致判定における不一致状態（ＭＩＳＳ）である。一方、それ以外の場合は、第１および第２の不揮発メモリトランジスタＭ１およびＭ２のいずれも導通状態（ＯＮ）となる。この結果、第１および第２の一致判定端子は短絡される。この状態が、一致判定における一致状態（ＭＡＴＣＨ）である。
なお、図４において、マスクビットＭＡＳＫとは、入力データのうち一致判定を行わないビットに関してサーチライン対ＳＬｘに出力される検索データＳおよび／Ｓである。検索データとしてマスクビットＭＡＳＫが与えられたサーチライン対ＳＬｘに接続されている１ビット比較器１１１−ｘは、図６の‘ＭＡＳＫ’に示すように、全ての組み合わせで一致状態と判定する。また、図５において、ドントケアビットＸ（don’t care）とは、一致判定を行わない１ビット比較器１１１−ｘに格納する格納データＤおよび／Ｄである。格納データとしてドントケアビットＸが格納された１ビット比較器１１１−ｘは、図６の‘Ｘ’に示すように、全ての組み合わせで一致状態と判定する。
つぎに、図１に示すＬＵＴ回路１００の動作を、図面を用いて詳細に説明する。図７は、４入力１出力の真理値表の一例とそれをＬＵＴ回路に格納する方法とを示す図である。図８は、図７に示す真理値表を図１に示すＬＵＴ回路１００に登録した状態を示す。図９は、図１に示すＬＵＴ回路の動作を示すタイミング図を示す。
図７に示すように、４入力１出力の真理値表では、入力される４つのビットＩＮ１〜ＩＮ４の組み合わせ（入力ビット列）ＣＡＳＥ＃が１６通りあり、そのすべての組み合わせについて任意の出力ビット値（ＯＵＴ）が設定されている。本実施形態では、これらのうち論理‘１’を出力する入力ビット列を図１のＬＵＴ回路１００に格納する。即ち、ＣＡＳＥ＃２，＃５，＃６，＃９，＃１０，＃１１，＃１２および＃１５の入力ビットＩＮ１〜ＩＮ４を、図８に示すように、ビット列比較器１１０−ｘの各１ビット比較器１１１−ｘに格納する。なお、論理‘１’を出力する入力ビット列の代わりに、論理‘０’を出力する入力ビット列を図１のＬＵＴ回路１００に格納しても良い。この場合、反転出力／ＯＵＴが得られる。
図９に示すように、期間Ｐ１では、プリチャージトランジスタＴ１０のゲートに入力される制御電圧Ｃｎｔｒｌが電圧Ｖｓｓである。そのため、ｐチャネルＦＥＴ（電界効果トランジスタ）で構成されるプリチャージトランジスタＴ１０が導通状態（ＯＮ）となり、電源電圧Ｖｄｄのラインと共通マッチラインＭＬとが短絡する。その結果、共通マッチラインＭＬがｈｉｇｈ状態にプリチャージされる。図８に図示されるように、ＬＵＴ回路１００の動作中は、各ビット列比較器１１０−ｘのマッチラインＭＬｘの一方の端子は、スイッチングトランジスタＴｘを介して接地線に接続される。ここで、各ビット列比較器１１０−ｘにおけるスイッチングトランジスタＴｘのゲートにも、制御電圧Ｃｎｔｒｌが入力される。この構成は、共通マッチラインＭＬのプリチャージをより確実に行うためのものである。ただし、スイッチングトランジスタＴｘは必ずしも必須の構成ではない。
期間Ｐ２では、制御電圧Ｃｎｔｒｌが電源電圧Ｖｄｄとなり、プリチャージトランジスタＴ１０が遮断状態（ＯＦＦ）となる。その結果、電源電圧Ｖｄｄのラインと共通マッチラインＭＬとが電気的に分離される。ここで、期間Ｐ２では、図７の真理値表において出力が論理‘１’となる入力ビット列がＬＵＴ回路１００に入力されたとする。このとき、入力ビット列と格納データとが一致したビット列比較器１１０−ｘは一致状態となり、そのマッチラインＭＬｘが導通する。その結果、共通マッチラインＭＬは接地線と短絡され、共通マッチラインＭＬに蓄積された電荷は放電される。これにより、共通マッチラインＭＬがｌｏｗ状態になる。出力インバータＩＶ１０は、入力端子にｌｏｗ電位が入力されるため、ｈｉｇｈ電位（論理‘１’）を出力する。
期間Ｐ３では、再度、制御電圧Ｃｎｔｒｌが電圧Ｖｓｓとなり、共通マッチラインＭＬがプリチャージされる。その後、期間Ｐ４では、制御電圧Ｃｎｔｒｌが電源電圧Ｖｄｄとなり、これにより、プリチャージトランジスタＴ１０がＯＦＦし、電源電圧Ｖｄｄのラインと共通マッチラインＭＬとが電気的に分離される。ここで、期間Ｐ４では、図７の真理値表において出力が論理‘０’となる入力ビット列がＬＵＴ回路１００に入力されたとする。このとき、全てのビット列比較器１１０−ｘが不一致状態となる。その結果、共通マッチラインＭＬは接地線から電気的に分離されるため、共通マッチラインＭＬの電位はｈｉｇｈ状態を維持する。出力インバータＩＶ１０は、入力端子にｈｉｇｈ電位が入力されるため、ｌｏｗ電位（論理‘０’）を出力する。
このように、図８に示すＬＵＴ回路１００は、図７の真理値表を実現する。即ち、図８に示すＬＵＴ回路１００は、図７の真理値表において論理‘１’に対応する入力ビット列が入力された場合に論理‘１’を出力し、論理‘０’に対応する入力ビット列が入力された場合に論理‘０’を出力する。
つづいて、第１の実施形態においてＬＵＴ回路１００に真理値表データを格納する際に用いる縮小表現法について説明する。縮小表現法を用いることで必要なビット列比較器１１０−ｘの数を減らすことができる。
縮小表現法では、Ｎ入力１出力の任意の真理値表において出力が論理‘１’となる入力ビット列のうちハミング距離が１のペアは、両者の不一致ビットをドントケアビットＸに変更した１つの縮小表現ビット列によって表現される。そして、この縮小表現ビット列をビット列比較器１１０−ｘの各１ビット比較器１１１−ｘに格納する。
ここでハミング距離とは、２つのビット列における不一致ビットの数の和を言う。例えば、‘０００１’と‘００００’とは、４ビット目が不一致であり、そのハミング距離は‘１’である。例えば、‘００１０’と‘０００１’とは、３ビット目と４ビット目が不一致であり、そのハミング距離は‘２’である。
以降の説明では、Ｎ入力１出力の真理値表における入力ビット数をＮｉｎとする。その場合、入力ビット列のパターン数（Ｎｉｎｐｕｔ）は、２Ｎｉｎとなる。入力ビット列のうち出力が論理‘１’となる入力ビット列の数をＮｏｕｔ１、出力が論理‘０’となる入力ビット列の数をＮｏｕｔ０とする。
図１０は、４入力１出力の真理値表の一例と、それをＬＵＴ回路に格納する縮小表現を用いた方法とを示す図である。図１０に示す入力ビット数Ｎｉｎが４である真理値表では、入力ビット列のパターン数Ｎｉｎｐｕｔは１６であり、出力が論理‘１’となる入力ビット列の数Ｎｏｕｔ１は８である。この場合、縮小表現法を使用しなければ、少なくとも８つのビット列比較器１１０−ｘが必要となる。
図１１は、図１０の真理値表を、図式的に表した図（ハミング図）である。図１１において、入力ビット列は立方体の頂点で表現されており、そのうち出力が論理‘１’となる入力ビット列が白丸で表示されている。各入力ビット列間のハミング距離は、各入力ビット列が割り当てられた頂点を最短で結ぶ辺の合計数で表すことができる。
縮小表現法を用いた場合、出力が論理‘１’となる入力ビット列のうち、‘０１００’と‘０１０１’はハミング距離が‘１’であるため、‘０１０Ｘ’によって表現できる。同様に、‘１０００’と‘１００１’は‘１００Ｘ’で、‘１０１０’と‘１０１１’は‘１０１Ｘ’で、それぞれ表現できる。さらに、‘１００Ｘ’と‘１０１Ｘ’は、‘１０ＸＸ’によって表現できる。従って、縮小表現法を用いた場合、ビット列比較器１１０−ｘに登録すべき入力ビット列は、ビット列‘０００１’、‘０１０Ｘ’、‘１０ＸＸ’および‘１１１０’の４つとなる。その結果、必要なビット列比較器１１０−ｘの数は４つとなる。このように、縮小表現法を用いることで必要なビット列比較器１１０−ｘの数を減らすことができる。
つづいて、図１のＬＵＴ回路１００におけるビット列比較器１１０−ｘの数（Ｎｃｏｍｐ）の必要最小数（Ｎｃｏｍｐ ｍｉｎ）について述べる。上述したように、Ｎ入力１出力の真理値表では、入力ビット列のパターン数（Ｎｉｎｐｕｔ）は２Ｎｉｎとなる。従って、縮小表現法を使用しなかった場合、図１のＬＵＴ回路１００は、少なくとも２Ｎｉｎ個のビット列比較器１１０−ｘを備える必要がある。これは、必要最小数Ｎｃｏｍｐ ｍｉｎが２Ｎｉｎであることを意味する。一方、縮小表現法を用いた場合、必要最小数Ｎｃｏｍｐ ｍｉｎは２Ｎｉｎ×（１／２）になる。
入力ビット数がＮｉｎである真理値表では、ハミング距離が互いに２以上になる入力ビット列の集合の最大要素数は２Ｎｉｎ×（１／２）となる。これらの出力がすべて論理‘１’である場合、必要最小数Ｎｃｏｍｐ ｍｉｎは２Ｎｉｎ×（１／２）となる。
ここで、仮に出力が論理‘１’となる入力ビット列が増加したとしても、この入力ビット列に対してハミング距離が１となる入力ビット列が必ず存在する。そこで、縮小表現法を使用すれば、互いにハミング距離が１の入力ビット列のペアをドントケアビットＸを用いた１つの入力ビット列として表現することが可能となる。従って、必要最小数Ｎｃｏｍｐは変化しない。このように、縮小表現法を使用することで、必要最小数Ｎｃｏｍｐ ｍｉｎを２Ｎｉｎ×（１／２）に維持することができる。
この例を、図１２に示す。図１２は、入力ビット数Ｎｉｎが４である真理値表の一例を示す。図１３は、図１２の真理値表を、図式的に表した図（ハミング図）である。入力ビット列のパターン数２Ｎｉｎは１６である。これらのうち、出力が論理‘１’となる入力ビット列は、‘００００’、‘００１１’、‘０１０１’、‘０１１０’、‘１００１’、‘１０１０’、‘１１００’および‘１１１１’、であり、出力が論理‘１’となる入力ビット列の数Ｎｏｕｔ１は８である。図１３を見れば明らかなように、これらの入力ビット列は、ハミング距離が互いに２以上である。その場合、縮小表現は使用出来ないから、必要最小数Ｎｃｏｍｐ ｍｉｎは８となる。
ここで、仮に出力１の入力ビット列が増加した場合、図１３から明らかなように、必ずハミング距離が‘１’の入力ビット列のペアが存在する。そのため、縮小表現法を使用することで、必要最小数Ｎｃｏｍｐ ｍｉｎを８に維持することができる。
図１４は、図２の１ビット比較器１１１−ｘを用いて構成されたＬＵＴ回路１００Ａの一例を示す。図１４に示すように、ＬＵＴ回路１００Ａは、図１に示すＬＵＴ１００と同様の構成に加え、書込／消去回路１０２を備える。また、検索データ駆動回路１０１は、たとえば、各サーチラインＳｘおよび各反転サーチライン／Ｓｘにそれぞれ設けられたカットオフトランジスタＴ０１〜Ｔ０８と、各反転サーチライン／Ｓｘに入力するビットＩＮｘを反転するインバータＩＶｘ（ｘは整数１〜４のいずれか）とを備える。
ＬＵＴ回路１００Ａでは、ビット列比較器１１０−ｘが、ビット列比較器１１０Ａ−ｘ（ｘは整数１〜８のいずれか）に置き換えられる。ビット列比較器１１０Ａ−ｘは、ビット列比較器１１０−ｘと同様の構成に加え、マッチラインＭＬｘと共通マッチラインＭＬとの間に設けられたカットオフトランジスタＴｓｘ（ｘは整数１〜８のいずれか）を備える。
つづいて、図１４に示すＬＵＴ回路１００Ａへの格納データの書込み手順を説明する。図１５は、ＬＵＴ回路１００Ａへの格納データの書込み手順を説明するための図である。図１５に示すように、ＬＵＴ回路１００Ａへの格納データの書込み手順では、まず、カットオフトランジスタＴｓｘのゲートに閾値電圧Ｖｔｈ以下の電圧（たとえば０Ｖ）を印加して、これをＯＦＦ状態とする。つぎに、書込対象の不揮発メモリトランジスタＭ１またはＭ２（以下、選択メモリトランジスタＭ１またはＭ２という）のゲートが接続されているサーチラインＳｘもしくは反転サーチライン／Ｓｘ（以下、これらを選択サーチラインＳｘまたは／Ｓｘという）に書込用のゲート電圧を印加するとともに、この選択メモリトランジスタＭ１またはＭ２のドレインが接続されているマッチラインＭＬｘ（以下、これらを選択マッチラインＭＬｘという）に書込用のドレイン電圧を印加する。一方、選択メモリトランジスタＭ１またはＭ２が接続されていないサーチラインＳｘもしくは反転サーチライン／Ｓｘ（以下、これらを非選択サーチラインＳｘまたは／Ｓｘという）に、書込用のゲート電圧よりも低い、非書込用のゲート電圧を印加するとともに、選択メモリトランジスタＭ１またはＭ２が接続されていないマッチラインＭＬｘ（以下、これらを非選択マッチラインＭＬｘという）に書込阻止用のドレイン電圧を印加する。ここで、非書込ゲート電圧は書込用のゲート電圧よりも低く、かつ、書込阻止用のドレイン電圧は非書込用のゲート電圧よりも低い。また、書込用のドレイン電圧は、書込阻止用のドレイン電圧よりも低い。
たとえば、選択サーチラインＳｘもしくは／Ｓｘに書込用のゲート電圧としてゲート書込電圧Ｖｇ＿ｐｒｇ（例えば＋１８Ｖ）を印加し、非選択サーチラインＳｘもしくは／Ｓｘに非書込用のゲート電圧として転送電位Ｖ＿ｐａｓｓ（例えば＋１０Ｖ）を印加する。また、選択マッチラインＭＬｘには、書込用のドレイン電圧として０Ｖを印加する。これにより、選択メモリトランジスタＭ１またはＭ２に、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流によって格納データが書き込まれる。その結果、選択メモリトランジスタＭ１またはＭ２の閾値電圧Ｖｔｈが上昇する。一方、非選択マッチラインＭＬｘには書込阻止用の電圧として阻止電圧Ｖｉｎｈｉｂｉｔ（たとえば＋６Ｖ）が印加される。これにより、非選択メモリトランジスタＭ１またはＭ２への格納データの書込が阻止される。
なお、選択メモリトランジスタＭ１またはＭ２への書込の際にマッチラインＭＬｘを共有マッチラインＭＬから電気的に分離するためには、セレクトゲートとして機能するカットオフトランジスタＴｓｘが必要となる。このカットオフトランジスタＴｓｘのゲートには、書込のタイミングに合わせてカットオフ用の電圧ＳＧ１（例えば０Ｖ）が印加される。また、図１５に示す例では、サーチラインＳｘおよび反転サーチライン／Ｓｘにセレクトゲートとして機能するカットオフトランジスタＴ０１〜Ｔ０８が設けられている。これらカットオフトランジスタＴ０１〜Ｔ０８のゲートには、書込のタイミングに合わせて必要に応じてカットオフ用の電圧ＳＧ２（例えば０Ｖ）が印加される。これにより、検索データ駆動回路１０１に接続された入力線に繋がる外部回路をサーチラインＳｘおよび反転サーチライン／Ｓｘから電気的に分離し、外部回路がゲート書込電位Ｖｇ＿ｐｒｇまたは転送電位Ｖ＿ｐａｓｓにより破壊されることを防ぐことができる。ただし、カットオフトランジスタＴ０１〜Ｔ０８は必須の構成ではない。たとえば入力線に繋がる外部回路が高耐圧トランジスタで構成されている場合、カットオフトランジスタＴ０１〜Ｔ０８を省略することもできる。
以上のように、第１の実施形態にかかるＬＵＴ回路１００によれば、１ビット比較器１１１−ｘが、コンフィグレーションメモリと選択回路との両方の役割を兼ねることができる。その結果、コンフィグレーションメモリ部と選択回路部とが必要となる従来のＬＵＴ回路と比較して、回路の占有面積を小さくすることが可能となる。
また、第１の実施形態にかかるＬＵＴ回路１００では、検索データの入力から出力の確定までに信号が通過するトランジスタの数を小さくすることができる。それにより、信号の伝達遅延を小さくすることが可能である。
さらに、たとえば１ビット比較器１１１−ｘに不揮発メモリトランジスタＭ１およびＭ２を用いた場合（図１４に示すＬＵＴ回路１００Ａ参照）、コンフィグレーションデータが不揮発メモリトランジスタＭ１またはＭ２に格納される。そのため、待機時に電源を遮断する技術（パワーゲーティング）を適応することが可能となり、その結果、低消費電力化が可能なＬＵＴ回路１００Ａを実現することが可能となる。
（第２の実施形態）
つぎに、第２の実施形態にかかるＬＵＴ回路について、図面を参照して説明する。第１の実施形態では、ＮＡＮＤ型の１ビット比較器１１１−ｘを用いてビット列比較器１１０−ｘを構成した場合を例示したが、第２の実施形態では、ＮＯＲ型の１ビット比較器を用いてビット列比較器を構成した場合を例示する。図１６は、第２の実施形態にかかるＬＵＴ回路の概略構成を示す回路図である。なお、以下の説明において、上述した実施形態と同様の構成については、同一の符号を付し、その重複する説明を省略する。
図１６に示すように、ＬＵＴ回路２００は、図１に示すＬＵＴ回路１００と同様の構成において、ビット列比較器１１０−ｘ（ｘは整数１〜８のいずれか）がビット列比較器２１０−ｘに置き換えられた構成を備える。ビット列比較器２１０−ｘは、ＮＡＮＤ型の１ビット比較器１１１−ｘの代わりに、ＮＯＲ型の１ビット比較器２１１−ｘ（ｘは整数１〜４のいずれか）を備える。１ビット比較器２１１−ｘは、１ビット比較器１１１−ｘと同様、第１および第２の入力端子と、第１および第２の一致判定端子とを備える。
また、ビット列比較器２１０−ｘは、マッチラインＭＬｘにドレインを接続されるｐ型のプリチャージトランジスタＴｐｘ（ｘは整数１〜８のいずれか）を備える。プリチャージトランジスタＴｐｘのゲートには、たとえば電源電圧Ｖｄｄのラインからの電流流入を制御するための制御電圧Ｃｎｔｒｌ１が印加される。さらに、ビット列比較器２１０−ｘは、マッチラインＭＬｘと共有マッチラインＭＬとの間に設けられたｎ型のトランジスタＴａｘ（ｘは整数１〜８のいずれか）と、このトランジスタＴａｘのソースと接地線との間に設けられたｎ型のトランジスタＴｂｘ（ｘは整数１〜８のいずれか）とを備える。各マッチラインＭＬｘは、対応するトランジスタＴａｘのゲートに接続される。トランジスタＴａｘのドレインは、共通マッチラインＭＬに接続される。トランジスタＴｂｘのゲートは、制御電圧Ｃｎｔｒｌ２が印加される。その他の構成は、図１または図１５に示すＬＵＴ回路１００または１００Ａと同様であってよい。
つぎに、図１７に、図１６に示す１ビット比較器２１１−ｘの一例を示す。図１７には、ＮＯＲ型の１ビット比較器２１１−ｘが示されている。図１７に示すように、１ビット比較器２１１−ｘは、２つの不揮発メモリトランジスタＭ１およびＭ２が、マッチラインＭＬｘと接地線との間に並列に接続された構成を備える。不揮発メモリトランジスタＭ１のゲートは、第１の入力端子に接続され、不揮発メモリトランジスタＭ２のゲートは、第２の入力端子に接続される。また、不揮発メモリトランジスタＭ１およびＭ２のドレインは、マッチラインＭＬｘに接続され、不揮発メモリトランジスタＭ１およびＭ２のソースは、接地線に接続される。
ここで、図１７に示す１ビット比較器２１１−ｘの動作を説明する。図１８は、図１７の１ビット比較器２１１−ｘに与える検索データＳおよび／Ｓの電圧値と、不揮発メモリトランジスタＭ２およびＭ１に格納されている格納データＤおよび／Ｄの電圧値（閾値）との関係を示す。図１９は、各サーチライン対ＳＬｘに与える検索データＳおよび／Ｓの組み合わせ例を示す。図２０は、不揮発メモリトランジスタＭ２およびＭ１に格納されている格納データＤおよび／Ｄの組み合わせ例を示す。図２１は、検索データと格納データに応じた不揮発メモリトランジスタＭ１およびＭ２の状態を示す。
図１８に示すように、不揮発メモリトランジスタの消去状態の閾値電圧Ｖｔｈ（格納データに相当）を第１閾値電圧Ｖｔｈ＿ＬＯＷ、書込み状態の閾値電圧Ｖｔｈ（格納データに相当）を第２閾値電圧Ｖｔｈ＿ＨＩＧＨ、第１閾値電圧Ｖｔｈ＿ＬＯＷよりも低い電圧をオフ電位Ｖ＿ｏｆｆ、第１閾値電圧Ｖｔｈ＿ＬＯＷより大きく第２閾値電圧Ｖｔｈ＿ＨＩＧＨよりも小さい電圧を読出電位Ｖ＿ｒｅａｄとする。不揮発メモリトランジスタは、格納する格納データの電圧値（閾値）よりも高い電圧値の検索データを入力としてゲートに与えられた場合、導通状態（ＯＮ）となる。
ここで、図１７に示すＮＯＲ型の１ビット比較器２１１−ｘに対しては、サーチライン対ＳＬｘに与える検索データＳおよび／Ｓの組み合わせを図１９に示される組み合わせとし、不揮発メモリトランジスタＭ２およびＭ１に格納する格納データＤおよび／Ｄの組み合わせを図２０に示される組み合わせとする。
具体的には、まず、図１９に示すように、サーチラインＳｘおよび反転サーチライン／Ｓｘの印加電圧（検索データＳおよび／Ｓに相当）をそれぞれ、検索データ（入力ビット値）が‘０’の場合は読出電位Ｖ＿ｒｅａｄおよびオフ電位Ｖ＿ｏｆｆとし、検索データ（入力ビット値）が‘１’の場合はオフ電位Ｖ＿ｏｆｆおよび読出電位Ｖ＿ｒｅａｄとする。また、検索データ（入力ビット値）がマスクビットＭＡＳＫの場合は、サーチラインＳｘおよび反転サーチライン／Ｓｘの印加電圧をともにオフ電位Ｖ＿ｏｆｆとする。
また、図２０に示すように、１ビット比較器２１１−ｘに格納する格納データＤおよび／Ｄをそれぞれ、格納データが‘０’の場合は第１閾値電圧Ｖｔｈ＿ＬＯＷおよび第２閾値電圧Ｖｔｈ＿ＨＩＧＨとし、格納データが‘１’の場合は第２閾値電圧Ｖｔｈ＿ＨＩＧＨおよび第１閾値電圧Ｖｔｈ＿ＬＯＷとする。また、格納データがドントケアビットＸ（don’t care）の場合は、１ビット比較器２１１−ｘに格納する格納データＤおよび／Ｄをともに第２閾値電圧Ｖｔｈ＿ＨＩＧＨとする。
以上により、図２１に示すように、検索データと格納データの組み合わせに応じた１ビット比較器２１１−ｘの動作を実現することができる。すなわち、検索データおよび格納データの組み合わせが‘０’および‘１’、もしくは、‘１’および‘０’の場合、不揮発メモリトランジスタＭ１およびＭ２のうちいずれかが導通状態（ＯＮ）となる。この結果、マッチラインＭＬｘが接地線と短絡する。この状態が、一致判定における不一致状態である。一方、それ以外の場合は、第１および第２の不揮発メモリトランジスタＭ１およびＭ２のいずれも遮断状態（ＯＦＦ）となる。この結果、マッチラインＭＬｘと接地線とは電気的に分離される。この状態が、一致判定における一致状態である。
なお、検索データとしてマスクビットＭＡＳＫが与えられたサーチライン対ＳＬｘに接続されている１ビット比較器２１１−ｘは、図２１の‘ＭＡＳＫ’に示すように、全ての組み合わせで一致状態と判定する。また、格納データとしてドントケアビットＸが格納された１ビット比較器２１１−ｘは、図２１の‘Ｘ’に示すように、全ての組み合わせで一致状態と判定する。
つぎに、図１６に示すＬＵＴ回路２００の動作を、図面を用いて詳細に説明する。図２２は、４入力１出力の真理値表の一例とそれをＬＵＴ回路に格納する方法を示す図である。図２３は、図２２に示す真理値表を図１６に示すＬＵＴ回路２００に登録した状態を示す。図２４は、図２３に示すＬＵＴ回路の動作を示すタイミング図を示す。
図２２に示すように、４入力１出力の真理値表では、入力される４つのビットＩＮ１〜ＩＮ４の組み合わせ（入力ビット列）ＣＡＳＥ＃が１６通りあり、そのすべての組み合わせについて任意の出力ビット値（ＯＵＴ）が設定される。本実施例では、これらのうち論理‘１’を出力する入力ビット列を図１６のＬＵＴ回路２００に格納する。即ち、ＣＡＳＥ＃２，＃５，＃６，＃９，＃１０，＃１１，＃１２および＃１５のビットＩＮ１〜ＩＮ４を、図２３に示すように、ビット列比較器２１０−ｘの各１ビット比較器２１１−ｘに格納する。なお、論理‘１’を出力する入力ビット列の代わりに、論理‘０’を出力する入力ビット列を図１６のＬＵＴ回路２００に格納しても良い。この場合、反転出力／ＯＵＴが得られる。
図２４に示すように、期間Ｐ１では、制御電圧Ｃｎｔｒｌ１が電圧Ｖｓｓである。そのため、ｐチャネルＦＥＴで構成されるプリチャージトランジスタＴｐｘが導通状態（ＯＮ）となり、電源電圧ＶｄｄのラインとマッチラインＭＬｘとが短絡する。その結果、マッチラインＭＬｘはｈｉｇｈ状態にプリチャージされる。なお、図２３では、各マッチラインＭＬｘに接続されたスイッチングトランジスタＴｘのゲートに、ＬＵＴ回路２００の動作中常に、電圧Ｖｓｓが印加されているが、この構成はマッチラインＭＬｘのプリチャージをより確実に行うためのものであり、必ずしも必須の構成ではない。
また、期間Ｐ１では、制御電圧Ｃｎｔｒｌ２は電圧Ｖｓｓである。そのため、ｐチャネルＦＥＴで構成されるプリチャージトランジスタＴ１０は導通状態（ＯＮ）となり、ｎチャネルＦＥＴで構成されるトランジスタＴｂｘは遮断状態（ＯＦＦ）となる。その結果、共通マッチラインＭＬがｈｉｇｈ状態にプリチャージされる。
期間Ｐ２では、制御電圧Ｃｎｔｒｌ１が電源電圧Ｖｄｄとなり、プリチャージトランジスタＴｐｘが遮断状態（ＯＦＦ）となる。これにより、電源電圧ＶｄｄのラインとマッチラインＭＬｘとが電気的に分離される。ここで、期間Ｐ２では、図２２の真理値表において出力が論理‘１’となる入力ビット列がＬＵＴ回路２００に入力されたとする。このとき、入力ビット列と格納データとが一致したビット列比較器２１０−ｘは一致状態となり、そのマッチラインＭＬｘのｈｉｇｈ状態は維持される。一方、入力ビット列と格納データとが一致しなかったビット列比較器２１０−ｘのマッチラインＭＬｘは不一致状態となり、これにより、マッチラインＭＬｘに蓄積された電荷は放電される。この結果、不一致状態のマッチラインＭＬがｌｏｗ状態になる。
期間Ｐ３では、制御電圧Ｃｎｔｒｌ２が電源電圧Ｖｄｄとなり、プリチャージトランジスタＴ１０が遮断状態（ＯＦＦ）となる。その結果、電源電圧Ｖｄｄのラインと共通マッチラインＭＬとが電気的に分離される。また、制御電圧Ｃｎｔｒｌ２が電源電圧Ｖｄｄとなることで、トランジスタＴｂｘが導通状態（ＯＮ）となる。期間Ｐ３において、一致状態のビット列比較器２１０−ｘのトランジスタＴａｘは導通状態（ＯＮ）である。従って、共通マッチラインＭＬと接地線とが短絡され、共通マッチラインＭＬに蓄積された電荷は放電される。これにより、共通マッチラインＭＬがｌｏｗ状態になる。出力インバータＩＶ１０は、入力端子にｌｏｗ電位が入力されるため、ｈｉｇｈ電位（論理‘１’）を出力する。
期間Ｐ４およびＴ５では、再度、制御電圧Ｃｎｔｒｌ１およびＣｎｔｒｌ２が電圧Ｖｓｓとなり、マッチラインＭＬｘおよび共通マッチラインＭＬがプリチャージされる。
期間Ｐ６では、制御電圧Ｃｎｔｒｌ１は電源電圧Ｖｄｄとなり、プリチャージトランジスタＴｐｘが遮断状態（ＯＦＦ）となる。その結果、電源電圧ＶｄｄのラインとマッチラインＭＬｘとが電気的に分離される。ここで、期間Ｐ６では、図２２の真理値表において出力が論理‘０’となる入力ビット列がＬＵＴ回路２００に入力されたとする。このとき、入力ビット列と格納データとが一致しなかったビット列比較器２１０−ｘのマッチラインＭＬｘは不一致状態となり、これにより、マッチラインＭＬｘに蓄積された電荷は放電される。この結果、不一致状態のマッチラインＭＬｘがｌｏｗ状態になる。期間Ｐ６では、全てのビット列比較器２１０−ｘが不一致状態となり、全てのマッチラインＭＬｘはｌｏｗ状態となる。
期間Ｐ７では、制御電圧Ｃｎｔｒｌ２が電源電圧Ｖｄｄとなり、プリチャージトランジスタＴ１０が遮断状態（ＯＦＦ）となる。これにより、電源電圧Ｖｄｄのラインと共通マッチラインＭＬとが電気的に分離される。また、制御電圧Ｃｎｔｒｌ２が電源電圧Ｖｄｄとなることで、トランジスタＴｂｘが導通状態（ＯＮ）となる。期間Ｐ７においては、全てのマッチラインＭＬｘがｌｏｗ状態であるから、トランジスタＴａｘは遮断状態（ＯＦＦ）である。従って、共通マッチラインＭＬと接地線とが電気的に分離され、共通マッチラインＭＬはｈｉｇｈ状態を維持する。出力インバータＩＶ１０は、入力端子にｈｉｇｈ電位が入力されるため、ｌｏｗ電位（論理‘０’）を出力する。
このように、図２３に示すＬＵＴ回路２００は、図２２の真理値表を実現する。すなわち、図２３に示すＬＵＴ回路２００は、図２２の真理値表において論理‘１’に対応する入力ビット列が入力された場合に論理‘１’を出力し、論理‘０’に対応する入力ビット列が入力された場合に論理‘０’を出力する。
図２５は、図１７の１ビット比較器２１１−ｘを用いて構成されたＬＵＴ回路２００Ａの一例を示す。図２５に示すように、ＬＵＴ回路２００Ａは、図１６に示すＬＵＴ２００と同様の構成に加え、書込／消去回路１０２を備える。
ＬＵＴ回路２００Ａでは、ビット列比較器２１０−ｘが、ビット列比較器２１０Ａ−ｘ（ｘは整数１〜８のいずれか）に置き換えられる。各ビット列比較器２１０Ａ−ｘは、ビット列比較器２１０−ｘと同様の構成に加え、各マッチラインＭＬｘと共通マッチラインＭＬとの間にそれぞれ設けられたカットオフトランジスタＴｓｘを備える。
つづいて、図２５に示すＬＵＴ回路２００Ａへの格納データの書込み手順を説明する。図２６は、ＬＵＴ回路２００Ａへの格納データの書込み手順を説明するための図である。図２６に示すように、ＬＵＴ回路２００Ａへの格納データの書込み手順では、まず、カットオフトランジスタＴｓｘに閾値電圧Ｖｔｈ以下の電圧（たとえば０Ｖ）を印加して、これをＯＦＦ状態とする。つぎに、選択メモリトランジスタＭ１またはＭ２のゲートが接続される選択サーチラインＳｘまたは／Ｓｘに書込用のゲート電圧を印加するとともに、この選択メモリトランジスタＭ１またはＭ２のドレインが接続される選択マッチラインＭＬｘに書込用のドレイン電圧を印加する。一方、選択メモリトランジスタＭ１またはＭ２が接続されていない非選択サーチラインＳｘまたは／Ｓｘに、書込用のゲート電圧よりも低い、非書込用のゲート電圧を印加するとともに、選択メモリトランジスタＭ１またはＭ２が接続されていない非選択マッチラインＭＬｘに、書込用のドレイン電圧よりも低い、非書込用のドレイン電圧を印加する。
たとえば、選択サーチラインＳｘもしくは／Ｓｘに書込用のゲート電圧としてゲート書込電圧Ｖｇ＿ｐｒｇ（例えば＋１０Ｖ）を印加し、非選択サーチラインＳｘもしくは／Ｓｘに非書込用のゲート電圧として０Ｖを印加する。選択メモリトランジスタＭ１またはＭ２が接続される選択マッチラインＭＬｘには、書込用のドレイン電圧としてドレイン書込電圧Ｖｄ＿ｐｒｇ（例えば＋３Ｖ）を印加する。非選択マッチラインＭＬｘには、非書込用のドレイン電圧として０Ｖを印加する。選択メモリトランジスタＭ１またはＭ２には、ＣＨＥ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ）注入によって格納データが書き込まれる。これにより、選択メモリトランジスタＭ１またはＭ２の閾値電圧Ｖｔｈが上昇する。
図２６に示す例では、カットオフトランジスタＴｓｘがマッチラインＭＬｘに挿入されている。カットオフトランジスタＴｓｘは、書込動作中にドレイン書込電圧Ｖｄ＿ｐｒｇを遮断し、トランジスタＴａｘおよびプリチャージトランジスタＴｐｘを保護する。ただし、カットオフトランジスタＴｓｘは必須の構成ではない。たとえばトランジスタＴａｘおよびプリチャージトランジスタＴｐｘを高耐圧トランジスタで構成した場合、カットオフトランジスタＴｓｘを省略することができる。
以上のように、第２の実施形態にかかるＬＵＴ回路２００および２００Ａによれば、第１の実施形態と同様の効果を得ることができる。
（第３の実施形態）
つぎに、第３の実施形態にかかるＬＵＴ回路について、図面を参照して説明する。第３の実施形態では、上述のＬＵＴ回路１００、１００Ａ、２００または２００Ａと同様の構成において、１ビット比較器１１１−ｘまたは２１１−ｘの他の形態を、いくつか例を挙げて説明する。
なお、以下の説明において、図２７に示す構成を備えるＳＲＡＭセルＳＲを、図２８に示すような簡略化された構成で示す。図２７は、一般的なＳＲＡＭセルの構成を示す回路図である。図２８では、図２７における回路構成のうち、トランスファーゲートＴＧ１およびＴＧ２、データ線ＢＬおよび／ＢＬ、ならびに制御線ＷＬの記載が省略されている。
・第１例（ＮＯＲ型のマッチラインおよびＳＲＡＭを備えるＴｅｒｎａｒｙの１ビット比較器）
図２９は、第３の実施形態にかかる１ビット比較器の第１例を示す回路図である。図２９に示す１ビット比較器３１１−ｘ（ｘは整数１〜４のいずれか）は、ＮＯＲ型のマッチラインとＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とから構成される、３値（Ｔｅｒｎａｒｙ）の１ビット比較器である。３値の１ビット比較器とは、論理‘０’、‘１’および‘Ｘ’の３つの値を格納可能な比較器である。
１ビット比較器３１１−ｘは、上述の１ビット比較器１１１−ｘまたは２１１−ｘと同様、サーチラインＳｘに接続された第１の入力端子および反転サーチライン／Ｓｘに接続された第２の入力端子と、それぞれマッチラインＭＬｘに接続された第１および第２の一致判定端子とを備える。
この１ビット比較器３１１−ｘは、図２９に示すように、フリップフロップ回路を含むＳＲＡＭセルＳＲ１およびＳＲ２と、４つのスイッチングトランジスタＱ１〜Ｑ４と、第１の一致判定端子と第２の一致判定端子とを接続する内部信号線とを備える。スイッチングトランジスタＱ１のゲートはＳＲＡＭセルＳＲ１のデータ端子に接続され、ドレインは内部信号線に接続され、そして、ソースはスイッチングトランジスタＱ２のドレインに接続される。スイッチングトランジスタＱ２のゲートは第１の入力端子に接続され、ソースは接地線に接続される。
同様に、スイッチングトランジスタＱ３のゲートはＳＲＡＭセルＳＲ２のデータ端子に接続され、ドレインは内部信号線に接続され、ソースはスイッチングトランジスタＱ４のドレインに接続される。スイッチングトランジスタＱ４のゲートは第２の入力端子に接続され、ソースは接地線に接続される。
・第２例（ＮＯＲ型のマッチラインおよびＳＲＡＭを備えるＢｉｎａｒｙの１ビット比較器）
図３０は、第３の実施形態にかかる１ビット比較器の第２例を示す回路図である。図３０に示す１ビット比較器４１１−ｘ（ｘは整数１〜４のいずれか）は、ＮＯＲ型のマッチラインとＳＲＡＭとから構成される、２値（Ｂｉｎａｒｙ）の１ビット比較器である。２値の１ビット比較器とは、論理‘０’および‘１’の２つの値を格納可能な比較器である。
１ビット比較器４１１−ｘは、上述の１ビット比較器１１１−ｘ、２１１−ｘまたは３１１−ｘと同様、サーチラインＳｘに接続された第１の入力端子および反転サーチライン／Ｓｘに接続された第２の入力端子と、それぞれマッチラインＭＬｘに接続された第１および第２の一致判定端子とを備える。
この１ビット比較器４１１−ｘは、図３０に示すように、ＳＲＡＭセルＳＲ１と、スイッチングトランジスタＱ１〜Ｑ４と、第１の一致判定端子と第２の一致判定端子とを接続する内部信号線とを備える。スイッチングトランジスタＱ１のゲートはＳＲＡＭセルＳＲ１の反転データ端子に接続され、ドレインは内部信号線に接続され、ソースはスイッチングトランジスタＱ２のドレインに接続される。スイッチングトランジスタＱ２のゲートは第１の入力端子に接続され、ソースは接地線に接続される。
同様に、スイッチングトランジスタＱ３のゲートはＳＲＡＭセルＳＲ１のデータ端子に接続され、ドレインは内部信号線に接続され、ソースはスイッチングトランジスタＱ４のドレインに接続される。スイッチングトランジスタＱ４のゲートは第２の入力端子に接続され、ソースは接地線に接続される。
以上のようなＮＯＲ型のマッチラインＭＬｘおよびＳＲＡＭセルＳＲ１（およびＳＲ２）を有する１ビット比較器３１１−ｘおよび４１１−ｘは、図１６に示すＬＵＴ回路２００に適用することができる。１ビット比較器３１１−ｘおよび４１１−ｘは、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｓｉｄｅ−Ｓｉｌｉｃｏｎ）型のトランジスタにより構成される。ＭＯＳ型トランジスタは、一般的に不揮発メモリトランジスタよりもスイッチングスピードが速い。そのため、１ビット比較器３１１−ｘおよび４１１−ｘを用いることで、より高速なＬＵＴ回路を実現することが可能となる。
・第３例（ＮＡＮＤ型のマッチラインおよびＳＲＡＭを備えるＴｅｒｎａｒｙの１ビット比較器）
図３１は、第３の実施形態にかかる１ビット比較器の第３例を示す回路図である。図３１に示す１ビット比較器５１１−ｘ（ｘは整数１〜４のいずれか）は、ＮＡＮＤ型のマッチラインとＳＲＡＭとから構成される３値の１ビット比較器である。
１ビット比較器５１１−ｘは、上述の１ビット比較器１１１−ｘ、２１１−ｘ、３１１−ｘまたは４１１−ｘと同様、サーチラインＳｘに接続された第１の入力端子および反転サーチライン／Ｓｘに接続された第２の入力端子と、それぞれマッチラインＭＬｘに接続された第１および第２の一致判定端子とを備える。
この１ビット比較器５１１−ｘは、図３１に示すように、ＳＲＡＭセルＳＲ１およびＳＲ２と、スイッチングトランジスタＱ１〜Ｑ４と、スイッチングトランジスタＱ１のドレインとスイッチングトランジスタＱ２のソースとを接続する内部信号線と、を備える。スイッチングトランジスタＱ１のゲートはＳＲＡＭセルＳＲ１の反転データ端子に接続され、ソースは第１の入力端子に接続される。スイッチングトランジスタＱ２のゲートはＳＲＡＭセルＳＲ１のデータ端子に接続され、ドレインは第２の入力端子に接続される。スイッチングトランジスタＱ３のゲートは内部信号線に接続され、ソースは第１の一致判定端子に接続され、スイッチングトランジスタＱ３のドレインは第２の一致判定端子に接続される。スイッチングトランジスタＱ４のゲートはＳＲＡＭセルＳＲ２のデータ端子に接続され、スイッチングトランジスタＱ４のソースは第１の一致判定端子に接続され、スイッチングトランジスタＱ４のドレインは第２の一致判定端子に接続される。
・第４例（ＮＡＮＤ型のマッチラインおよびＳＲＡＭを備えるＢｉｎａｒｙの１ビット比較器）
図３２は、第３の実施形態にかかる１ビット比較器の第４例を示す回路図である。図３２に示す１ビット比較器６１１−ｘ（ｘは整数１〜４のいずれか）は、ＮＡＮＤ型のマッチラインとＳＲＡＭとから構成される、２値の１ビット比較器である。
１ビット比較器６１１−ｘは、上述の１ビット比較器１１１−ｘ、２１１−ｘ、３１１−ｘ、４１１−ｘまたは５１１−ｘと同様、サーチラインＳｘに接続された第１の入力端子および反転サーチライン／Ｓｘに接続された第２の入力端子と、それぞれマッチラインＭＬｘに接続された第１および第２の一致判定端子とを備える。
この１ビット比較器６１１−ｘは、図３２に示すように、ＳＲＡＭセルＳＲ１と、スイッチングトランジスタＱ１〜Ｑ３と、スイッチングトランジスタＱ１のドレインとスイッチングトランジスタＱ２のソースとを接続する内部信号線とを備える。スイッチングトランジスタＱ１のゲートはＳＲＡＭセルＳＲ１の反転データ端子に接続され、スイッチングトランジスタＱ１のソースは第１の入力端子に接続される。スイッチングトランジスタＱ２のゲートはＳＲＡＭセルＳＲ１のデータ端子に接続され、スイッチングトランジスタＱ２のドレインは第２の入力端子に接続される。スイッチングトランジスタＱ３のゲートは内部信号線に接続され、スイッチングトランジスタＱ３のソースは第１の一致判定端子に接続され、スイッチングトランジスタＱ３のドレインは第２の一致判定端子に接続される。
以上のようなＮＡＮＤ型のマッチラインＭＬｘおよびＳＲＡＭセルＳＲ１（およびＳＲ２）を有する１ビット比較器５１１−ｘおよび６１１−ｘは、図１に示すＬＵＴ回路１００に適応することができる。これにより、より高速なＬＵＴ回路を実現することが可能となる。
（第４の実施形態）
つぎに、第４の実施形態にかかるＭＵＸ回路について、図面を参照して説明する。第４の実施形態では、ＮＯＲ型のマッチラインを有するセルで構成されたＭＵＸ回路が例示される。図３３は、第４の実施形態にかかる４入力１出力のＭＵＸ回路の概略構成を示す回路図である。なお、以下の説明において、上述した実施形態と同様の構成については、同一の符号を付し、その重複する説明を省略する。
図３３に示すように、ＭＵＸ回路７００は、ビット列比較器１１０と同様の構成となるビット列比較器７１０と、複数のサーチライン対ＳＬｘ（ｘは整数１〜４のいずれか）と、共通マッチラインＭＬと、プリチャージトランジスタＴ１０と、出力インバータＩＶ１０とを備える。また、ＭＵＸ回路７００は、検索データ駆動回路１０１にサーチライン対ＳＬｘを介して接続されている。
ビット列比較器７１０は、入力ビット数に応じた数の１ビット比較器７１１−ｘ（ｘは整数１〜４のいずれか）と、ＮＯＲ型のマッチラインＭＬ１と、マッチラインＭＬ１からの電流流出を導通／遮断するスイッチングトランジスタＴ１とを有する。１ビット比較器７１１−ｘは、図１７および図２９に示す２１１−ｘ、３１１−ｘなどのＮＯＲ型のマッチラインを有する３値の１ビット比較器で構成する。
図３３のＭＵＸ回路７００は、サーチライン対ＳＬ１に対応する入力信号線（ビットＩＮ１）が選択され、この入力信号線に入力されたビットＩＮ１が出力されるようにプログラムされている例を示す。ビットＩＮ１を出力するには、選択された入力信号線に対応するサーチライン対ＳＬ１が接続される１ビット比較器７１１−１に論理‘０’を格納し、残りの１ビット比較器７１１−２〜７１１−４に論理‘Ｘ’を格納する。
図３４は、図３３に示すＭＵＸ回路７００の動作を示すタイミング図である。図３４に示すように、期間Ｐ１では、制御電圧Ｃｎｔｒｌが電圧Ｖｓｓである。そのため、ｐチャネルＦＥＴで構成されるプリチャージトランジスタＴ１０が導通状態（ＯＮ）となり、電源電圧ＶｄｄのラインとマッチラインＭＬ１とが短絡される。その結果、マッチラインＭＬ１はｈｉｇｈ状態にプリチャージされる。なお、ＭＵＸ回路７００の動作中は常に、マッチラインＭＬ１に接続されるトランジスタＴ１のゲートに電圧Ｖｓｓが入力されている。したがって、ＭＵＸ回路７００の動作中は常にトランジスタＴ１が遮断状態（ＯＦＦ）となる。
期間Ｐ２では、制御電圧Ｃｎｔｒｌが電源電圧Ｖｄｄとなり、プリチャージトランジスタＴ１０が遮断状態（ＯＦＦ）となる。これにより、電源電圧ＶｄｄのラインとマッチラインＭＬ１が電気的に分離される。ここで、期間Ｐ２中、選択された入力信号線（ビットＩＮ１）に対応するサーチライン対ＳＬ１には論理‘１’が入力されるものとする。その場合、サーチライン対ＳＬ１が接続される１ビット比較器７１１−１は不一致状態となるため、マッチラインＭＬ１が接地線と短絡されて、マッチラインＭＬ１に蓄積された電荷は放電される。この結果、マッチラインＭＬ１はｌｏｗ状態になる。出力インバータＩＶ１０は、入力端子にｌｏｗ電位が入力されるため、ｈｉｇｈ電位（論理‘１’）を出力する。
期間Ｐ３では、再度、制御電圧Ｃｎｔｒｌが電圧Ｖｓｓとなり、マッチラインＭＬ１がプリチャージされる。
期間Ｐ４では、制御電圧Ｃｎｔｒｌが電源電圧Ｖｄｄとなり、プリチャージトランジスタＴ１０が遮断状態（ＯＦＦ）となる。その結果、電源電圧ＶｄｄのラインとマッチラインＭＬ１とが電気的に分離される。ここで、期間Ｐ４中では、サーチライン対ＳＬ１には論理‘０’が入力されるものとする。その場合、サーチライン対ＳＬ１が接続される１ビット比較器７１１−１は一致状態となる。また、サーチライン対ＳＬ２〜ＳＬ４が接続される１ビット比較器７１１−２〜７１１−４は、ドントケアビットＸを格納しているため、サーチライン対ＳＬ２〜ＳＬ４の入力に関わらず常に一致状態となる。その結果、マッチラインＭＬ１が接地線から電気的に分離され、マッチラインＭＬ１はｈｉｇｈ状態に維持される。出力インバータＩＶ１０は、入力端子にｈｉｇｈ電位が入力されるため、ｌｏｗ電位（論理‘０’）を出力する。
このように、図３３に示すＭＵＸ回路７００は、多数の入力のうち予めプログラムされた所定の入力を選択して出力するＭＵＸの機能を実現することができる。
つぎに、図３３に示すＭＵＸ回路７００をＭ（Ｍは２以上の整数）個並列配置した、Ｎ入力Ｍ出力のＭＵＸ回路を説明する。図３５は、第４の実施形態にかかるＮ入力Ｍ出力のＭＵＸ回路の概略構成を示す回路図である。
図３５に示すように、Ｎ入力Ｍ出力のＭＵＸ回路７００Ａは、図３３に示すＭＵＸ回路７００と同様のＭＵＸ回路７００−ｘ（ｘは整数１〜３のいずれか）を複数備える。これら複数のＭＵＸ回路７００−ｘは、サーチライン対ＳＬｘを共有している。
図３５は、ＭＵＸ回路７００−１、ＭＵＸ回路７００−２およびＭＵＸ回路７００−３がそれぞれ、入力されたビットＩＮ１、ＩＮ２またはＩＮ３を出力するようにプログラムされる例を示す。具体的には、ＭＵＸ回路７００−１は、ビットＩＮ１が入力される入力信号線が接続される１ビット比較器７１１−１に論理‘０’を格納し、残りの１ビット比較器７１１−２〜７１１〜４器に論理‘Ｘ’を格納する。ＭＵＸ回路７００−２は、ビットＩＮ２が入力される入力信号線が接続される１ビット比較器７１１−２に論理‘０’を格納し、残りの１ビット比較器７１１−１、７１１−３および７１１−４に論理‘Ｘ’を格納する。ＭＵＸ回路７００−３は、ビットＩＮ３が入力される入力信号線が接続される１ビット比較器７１１−３に論理‘０’を格納し、残りの１ビット比較器７１１−１、７１１−２および７１１−４に論理‘Ｘ’を格納する。
このように、第４の実施形態によれば、ＮＯＲ型のマッチラインを有する多入力１出力のＭＵＸ回路および多入力多出力のＭＵＸ回路を実現できる。第４の実施形態にかかるＭＵＸ回路によれば、１ビット比較器７１１が、コンフィグレーションメモリと選択回路との両方の役割を兼ねることができる。その結果、コンフィグレーションメモリ部と選択回路部とが必要となる従来のＭＵＸ回路と比較して、回路の占有面積を小さくすること、ならびに、信号の伝達遅延を小さくすること、が可能となる。１ビット比較器７１１として、図１７に示す不揮発メモリトランジスタを備える１ビット比較器２１１を使用すれば、不揮発プログラマブルＭＵＸ回路を実現できる。また、第４の実施形態にかかる多入力多出力のＭＵＸ回路によれば、サーチライン対ＳＬｘを共有することができるから、回路の占有面積の利用効率を向上することもできる。
（第５の実施形態）
つぎに、第５の実施形態にかかるＭＵＸについて、図面を参照して詳細に説明する。第４の実施形態では、ＮＯＲ型のビット列比較器７１０を用いてＭＵＸ回路７００を構成した場合を例示したが、第５の実施形態では、ＮＡＮＤ型のビット列比較器を用いてＭＵＸ回路を構成した場合を例示する。図３６は、第５の実施形態にかかるＭＵＸ回路の概略構成を示す回路図である。なお、以下の説明において、上述した実施形態と同様の構成については、同一の符号を付し、その重複する説明を省略する。
図３６に示すように、ＭＵＸ回路８００は、図３３に示すＭＵＸ回路７００と同様の構成において、ビット列比較器７１０がビット列比較器８１０に置き換えられた構成を備える。また、ＭＵＸ回路８００は、検索データ駆動回路１０１にサーチライン対ＳＬｘを介して接続されている。
ビット列比較器８１０は、入力ビット数に応じた数の１ビット比較器８１１−ｘ（ｘは整数１〜４のいずれか）と、ＮＡＮＤ型のマッチラインＭＬ１と、マッチラインＭＬ１からの電流流出を導通／遮断するスイッチングトランジスタＴ１とを有する。１ビット比較器８１１−ｘは、図２および図３１に示す１１１−ｘ、５１１−ｘなどのＮＡＮＤ型のマッチラインを有する３値の１ビット比較器で構成する。
図３６のＭＵＸ回路８００は、サーチライン対ＳＬ１に対応する入力信号線（ビットＩＮ１）が選択され、この入力信号線に入力されたビットＩＮ１が出力されるようにプログラムされている例を示す。ビットＩＮ１を出力するには、選択された入力信号線に対応するサーチライン対ＳＬ１が接続される１ビット比較器８１１−１に論理‘１’を格納し、残りの１ビット比較器８１１−２〜８１１−４に論理‘Ｘ’を格納する。
図３７は、図３６に示すＭＵＸ回路８００の動作を示すタイミング図である。図３７に示すように、期間Ｐ１では、制御電圧Ｃｎｔｒｌが電圧Ｖｓｓである。そのため、ｐチャネルＦＥＴで構成されるプリチャージトランジスタＴ１０が導通状態（ＯＮ）となり、電源電圧ＶｄｄのラインとマッチラインＭＬ１とが短絡される。その結果、マッチラインＭＬ１はｈｉｇｈ状態にプリチャージされる。なお、ＭＵＸ回路８００の動作中は、マッチラインＭＬ１におけるプリチャージトランジスタＴ１０と反対側が接地線に接続される。ここで、ビット列比較器８１０におけるスイッチングトランジスタＴｘのゲートには、制御電圧Ｃｎｔｒｌが入力されているが、この構成はマッチラインＭＬ１のプリチャージをより確実に行うためのものであり、必ずしも必須の構成ではない。
期間Ｐ２では、制御電圧Ｃｎｔｒｌは電源電圧Ｖｄｄとなり、プリチャージトランジスタＴ１０が遮断状態（ＯＦＦ）となる。その結果、電源電圧ＶｄｄのラインとマッチラインＭＬ１とが電気的に分離される。ここで、期間Ｐ２中、選択された入力信号線（ビットＩＮ１）に対応するサーチライン対ＳＬ１に論理‘１’が入力されるものとする。その場合、サーチライン対ＳＬ１が接続される１ビット比較器８１１−１は一致状態となる。また、サーチライン対ＳＬ２〜ＳＬ４が接続される１ビット比較器８１１−２〜８１１−４は、ドントケアビットＸを格納しているため、サーチライン対ＳＬ２〜ＳＬ４の入力に関わらず常に一致状態となる。それにより、マッチラインＭＬ１が接地線と短絡し、マッチラインＭＬ１に蓄積された電荷が放電される。この結果、マッチラインＭＬ１はｌｏｗ状態になる。出力インバータＩＶ１０は、入力端子にｌｏｗ電位が入力されるため、ｈｉｇｈ電位（論理‘１’）を出力する。
期間Ｐ３では、再度、制御電圧Ｃｎｔｒｌが電圧Ｖｓｓとなり、マッチラインＭＬ１がプリチャージされる。
期間Ｐ４では、制御電圧Ｃｎｔｒｌが電源電圧Ｖｄｄとなり、プリチャージトランジスタＴ１０が遮断状態（ＯＦＦ）となる。その結果、電源電圧ＶｄｄのラインとマッチラインＭＬ１とが電気的に分離される。ここで、期間Ｐ４中、サーチライン対ＳＬ１に論理‘０’が入力されるものとする。その場合、サーチライン対ＳＬ１が接続される１ビット比較器８１１−１は不一致状態となり、第１および第２の一致判定端子が電気的に分離される。これにより、マッチラインＭＬ１が接地線から分離されるため、マッチラインＭＬ１はｈｉｇｈ状態に維持される。出力インバータＩＶ１０は、入力端子にｈｉｇｈ電位が入力されるため、ｌｏｗ電位（論理‘０’）を出力する。
このように、図３６に示すＭＵＸ回路８００は、多数の入力のうち予めプログラムされた所定の入力を選択して出力するＭＵＸの機能を実現することができる。
なお、第５の実施形態でも、上述した第４の実施形態と同様に、図３６に示すＭＵＸ回路８００をＭ個並列配置することによって、多入力多出力のＭＵＸ回路が実現できる。その他の構成及び効果は、第４の実施形態と同様であってよい。
（第６の実施形態）
再構成可能な論理回路において、１つの論理を実現するためのコンフィグレーションデータは、コンテキストと呼ばれる。近年では、システムの多様化に伴い、複数のコンテキストを格納可能で、かつ、複数の論理のうちの１つを選択的に実現できるマルチコンテキスト再構成可能な論理回路が提案されている。マルチコンテキスト再構成可能な論理回路のコンフィグレーションメモリ（マルチコンテキストメモリ）は、複数のメモリを備え、コンテキスト切り替え信号に従い、複数のメモリの内１つの格納データをデータ出力端子より出力する。第６の実施形態では、マルチコンテキストメモリを備えた１ビット比較器の形態を、いくつか例を上げて説明する。上述の実施形態における１ビット比較器を、以下で説明するマルチコンテキスト再構成可能な１ビット比較器で置き換えることで、マルチコンテキスト再構成可能なＬＵＴ回路およびＭＵＸ回路を実現できる。
・第１例（ＮＯＲ型のマッチラインとマルチコンテキストメモリを備えるＴｅｒｎａｒｙの１ビット比較器）
図３８は、第６の実施形態にかかる１ビット比較器の第１例を示す回路図である。図３８に示す１ビット比較器９１１は、上述の実施形態における１ビット比較器と同様に、サーチラインＳｘに接続された第１の入力端子および反転サーチライン／Ｓｘに接続された第２の入力端子と、それぞれマッチラインＭＬｘに接続された第１および第２の一致判定端子とを備える。
図３８に示すように、１ビット比較器９１１は、マルチコンテキストメモリＭＭ１およびＭＭ２と、スイッチングトランジスタＱ１〜Ｑ４と、第１の一致判定端子と第２の一致判定端子を接続する内部信号線とを備える。スイッチングトランジスタＱ１のゲートはマルチコンテキストメモリＭＭ１のデータ出力端子に接続され、ドレインは内部信号線に接続され、ソースはスイッチングトランジスタＱ２のドレインに接続される。スイッチングトランジスタＱ２のゲートは第１の入力端子に接続され、ソースは接地線に接続される。
同様に、スイッチングトランジスタＱ３のゲートはマルチコンテキストメモリＭＭ２のデータ出力端子に接続され、ドレインは内部信号線に接続され、ソースはスイッチングトランジスタＱ４のドレインに接続される。スイッチングトランジスタＱ４のゲートは第２の入力端子に接続され、ソースは接地線に接続される。
・第２例（ＮＡＮＤ型のマッチラインとマルチコンテキストメモリを備えるＴｅｒｎａｒｙの１ビット比較器）
図３９は、第６の実施形態にかかる１ビット比較器の第２例を示す回路図である。図３９に示す１ビット比較器１０１１も、上述の実施形態における１ビット比較器と同様、サーチラインＳｘに接続された第１の入力端子および反転サーチライン／Ｓｘに接続された第２の入力端子と、それぞれマッチラインＭＬｘに接続された第１および第２の一致判定端子とを備える。
図３９に示すように、１ビット比較器１０１１は、マルチコンテキストメモリＭＭ１、ＭＭ２およびＭＭ３と、スイッチングトランジスタＱ１〜Ｑ４と、スイッチングトランジスタＱ１のドレインとスイッチングトランジスタＱ２のソースとを接続する内部信号線とを備える。スイッチングトランジスタＱ１のゲートはマルチコンテキストメモリＭＭ１のデータ出力端子に接続され、ソースは第１の入力端子に接続される。スイッチングトランジスタＱ２のゲートはマルチコンテキストメモリＭＭ２のデータ出力端子に接続され、ドレインは第２の入力端子に接続される。スイッチングトランジスタＱ３のゲートは内部信号線に接続され、ソースは第１の一致判定端子に接続され、ドレインは第２の一致判定端子に接続される。スイッチングトランジスタＱ４のゲートはマルチコンテキストメモリＭＭ３のデータ出力端子に接続され、ソースは第１の一致判定端子に接続され、ドレインは第２の一致判定端子に接続される。なお、スイッチングトランジスタＱ２のゲートには、マルチコンテキストメモリＭＭ１の出力をインバータを介して入力しても良い。この場合、マルチコンテキストメモリＭＭ２は不要となる。
・第３例（ＮＡＮＤ型のマッチラインとマルチコンテキストメモリを備えるＢｉｎａｒｙの１ビット比較器）
図４０は、第６の実施形態にかかる１ビット比較器の第３例を示す回路図である。図４０に示す１ビット比較器１１１１も、上述の実施形態における１ビット比較器と同様、サーチラインＳｘに接続された第１の入力端子および反転サーチライン／Ｓｘに接続された第２の入力端子と、それぞれマッチラインＭＬｘに接続された第１および第２の一致判定端子とを備える。
図４０に示すように、１ビット比較器１１１１は、マルチコンテキストメモリＭＭ１およびＭＭ２と、スイッチングトランジスタＱ１〜Ｑ３と、スイッチングトランジスタＱ１のドレインとスイッチングトランジスタＱ２のソースとを接続する内部信号線とを備える。スイッチングトランジスタＱ１のゲートはマルチコンテキストメモリＭＭ１のデータ出力端子に接続され、ソースは第１の入力端子に接続される。スイッチングトランジスタＱ２のゲートはマルチコンテキストメモリＭＭ２のデータ出力端子に接続され、ドレインは第２の入力端子に接続される。スイッチングトランジスタＱ３のゲートは内部信号線に接続され、ソースは第１の一致判定端子に接続され、ドレインは第２の一致判定端子に接続される。なお、スイッチングトランジスタＱ２のゲートには、マルチコンテキストメモリＭＭ１の出力をインバータを介して入力しても良い。この場合、マルチコンテキストメモリＭＭ２は不要となる。
ここで、マルチコンテキストメモリについて、以下にいくつか例を挙げて説明する。
・第１例（ＮＡＮＤ型）
図４１は、複数の不揮発メモリトランジスタがＮＡＮＤ型に接続されたストリング構造を備えるマルチコンテキストメモリの一例を示す回路図である。図４１に示すように、マルチコンテキストメモリＭＭ１１は、データ線ＢＬ１およびＢＬ２と、データ出力端子ＯＵＴと、データ出力端子ＯＵＴに接続する共通ノードと、共通ノードとデータ線ＢＬ１との間に直列接続される複数の不揮発メモリトランジスタＭ１１〜Ｍ１３を含むメモリストリングＭＳ１と、共通ノードとデータ線ＢＬ２との間に直列接続される複数の不揮発メモリトランジスタＭ２１〜Ｍ２３を含むメモリストリングＭＳ２と、を備える。メモリストリングＭＳ１およびＭＳ２の両端には、それぞれカットオフトランジスタＴ１１、Ｔ１２、Ｔ２１およびＴ２２が直列に接続されていてもよい。
図４２は、図４１に示すマルチコンテキストメモリの動作を示す図である。図４２に示すように、同じ制御線ＷＬ１、ＷＬ２またはＷＬ３に接続された２つの不揮発メモリトランジスタＭ１１〜Ｍ１３のいずれかとＭ２１〜Ｍ２３のいずれかとがペアで１ビットのデータ（１つのコンテキストデータ）を記録する。論理‘０’を記録する場合、データ線ＢＬ１側の不揮発メモリトランジスタの閾値電圧Ｖｔｈを第１閾値電圧Ｖｔｈ＿ＬＯＷに、データ線ＢＬ２側の不揮発メモリトランジスタの閾値電圧Ｖｔｈを第２閾値電圧Ｖｔｈ＿ＨＩＧＨになるようにプログラムする。論理‘１’を記録する場合、データ線ＢＬ１側の不揮発メモリトランジスタの閾値電圧Ｖｔｈを第２閾値電圧Ｖｔｈ＿ＨＩＧＨに、データ線ＢＬ２側の不揮発メモリトランジスタの閾値電圧Ｖｔｈを第１閾値電圧Ｖｔｈ＿ＬＯＷになるようにプログラムする。
動作中では、選択されたコンテキストに対応付けられた制御線ＷＬに読出電位Ｖ＿ｒｅａｄを、それ以外の制御線ＷＬに転送電位Ｖ＿ｐａｓｓを印加する。データ線ＢＬ１およびＢＬ２には、電圧Ｖｓｓと電源電圧Ｖｄｄとをそれぞれ印加する。この結果、データ出力端子ＯＵＴには、選択されたメモリペアが論理‘０’を記録する場合、電圧Ｖｓｓが転送され、論理‘１’を記録する場合、電源電圧Ｖｄｄが転送される。
・第２例（ＮＯＲ型）
図４３は、複数の不揮発メモリトランジスタがＮＯＲ型に接続された構造を備えるマルチコンテキストメモリの一例を示す回路図である。図４３に示すように、マルチコンテキストメモリＭＭ１２は、データ線ＢＬ１およびＢＬ２と、データ出力端子ＯＵＴと、データ出力端子ＯＵＴに接続する共通ノードと、制御線ＷＬ１〜ＷＬ３と、不揮発メモリトランジスタＭ１１およびＭ２１よりなるメモリペアＭＰ１と、不揮発メモリトランジスタＭ１２およびＭ２２よりなるメモリペアＭＰ２と、不揮発メモリトランジスタＭ１３およびＭ２３よりなるメモリペアＭＰ３とを備える。
メモリペアＭＰ１の不揮発メモリトランジスタＭ１１は、ゲートが制御線ＷＬ１に接続され、ドレインがデータ線ＢＬ１に接続され、ソースが共通ノードに接続される。不揮発メモリトランジスタＭ２１は、ゲートが制御線ＷＬ１に接続され、ドレインがデータ線ＢＬ２に接続され、ソースが共通ノードに接続される。同様に、メモリペアＭＰ２またはＭＰ３の不揮発メモリトランジスタＭ１２またはＭ１３は、ゲートが制御線ＷＬ２またはＷＬ３に接続され、ドレインがデータ線ＢＬ１に接続され、ソースが共通ノードに接続される。不揮発メモリトランジスタＭ２２またはＭ２３は、ゲートが制御線ＷＬ２またはＷＬ３に接続され、ドレインがデータ線ＢＬ２に接続され、ソースが共通ノードに接続される。
図４４は、図４３に示すマルチコンテキストメモリの動作を示す図である。同じ制御線ＷＬ１、ＷＬ２またはＷＬ３に接続された２つの不揮発メモリトランジスタＭ１１〜Ｍ１３のいずれかとＭ２１〜Ｍ２３のいずれかとがペアで１ビットのデータ（１つのコンテキストデータ）を記録する。論理‘０’を記録する場合、データ線ＢＬ１側の不揮発メモリトランジスタの閾値電圧Ｖｔｈを第１閾値電圧Ｖｔｈ＿ＬＯＷに、データ線ＢＬ２側の不揮発メモリトランジスタの閾値電圧Ｖｔｈを第２閾値電圧Ｖｔｈ＿ＨＩＧＨになるようにプログラムする。論理‘１’を記録する場合、データ線ＢＬ１側の不揮発メモリトランジスタの閾値電圧Ｖｔｈを第２閾値電圧Ｖｔｈ＿ＨＩＧＨに、データ線ＢＬ２側の不揮発メモリトランジスタの閾値電圧Ｖｔｈを第１閾値電圧Ｖｔｈ＿ＬＯＷになるようにプログラムする。
動作中では、選択されたコンテキストに対応付けられた制御線ＷＬに読出電位Ｖ＿ｒｅａｄを、それ以外の制御線ＷＬにオフ電位Ｖ＿ｏｆｆを印加する。データ線ＢＬ１およびＢＬ２には、電圧Ｖｓｓと電源電圧Ｖｄｄとをそれぞれ印加する。この結果、データ出力端子ＯＵＴには、選択されたメモリペアＭＰが論理‘０’を記録する場合、電圧Ｖｓｓが転送され、論理‘１’を記録する場合、電源電圧Ｖｄｄが転送される。
つぎに、マルチコンテキストメモリとフリップフロップ（Ｆ／Ｆ）を備えた１ビット比較器を、いくつか例を挙げて説明する。
・第４例（ＮＯＲ型のマッチラインとＦ／Ｆバッファとマルチコンテキストメモリとを備えるＴｅｒｎａｒｙの１ビット比較器）
図４５は、第６の実施形態にかかる１ビット比較器の第４例を示す回路図である。なお、図４５に示す１ビット比較器１２１１も、上述の実施形態における１ビット比較器と同様、サーチラインＳｘに接続された第１の入力端子および反転サーチライン／Ｓｘに接続された第２の入力端子と、それぞれマッチラインＭＬｘに接続された第１および第２の一致判定端子とを備える。
図４５に示すように、１ビット比較器１２１１は、フリップフロップＦＦ１およびＦＦ２と、マルチコンテキストメモリＭＭ１およびＭＭ２と、スイッチングトランジスタＱ１〜Ｑ４と、第１の一致判定端子と第２の一致判定端子を接続する内部信号線と、を備える。スイッチングトランジスタＱ１のゲートはフリップフロップＦＦ１のデータ端子とマルチコンテキストメモリＭＭ１のデータ出力端子に接続され、ドレインは内部信号線に接続され、ソースはスイッチングトランジスタＱ２のドレインに接続される。スイッチングトランジスタＱ２のゲートは第１の入力端子に接続され、ソースは接地線に接続される。
同様に、スイッチングトランジスタＱ３のゲートはフリップフロップＦＦ２のデータ端子とマルチコンテキストメモリＭＭ２のデータ出力端子に接続され、ドレインは内部信号線に接続され、ソースはスイッチングトランジスタＱ４のドレインに接続される。スイッチングトランジスタＱ４のゲートは第２の入力端子に接続され、ソースは接地線に接続される。
・第５例（ＮＯＲ型のマッチラインとＦ／Ｆバッファとマルチコンテキストメモリとを備えるＢｉｎａｒｙの１ビット比較器）
図４６は、第６の実施形態にかかる１ビット比較器の第５例を示す回路図である。図４６に示す１ビット比較器１３１１も、上述の実施形態における１ビット比較器と同様、サーチラインＳｘに接続された第１の入力端子および反転サーチライン／Ｓｘに接続された第２の入力端子と、それぞれマッチラインＭＬｘに接続された第１および第２の一致判定端子とを備える。
図４６に示すように、１ビット比較器１３１１は、フリップフロップＦＦ１と、マルチコンテキストメモリＭＭ１と、スイッチングトランジスタＱ１〜Ｑ４と、第１の一致判定端子と第２の一致判定端子を接続する内部信号線と、を備える。スイッチングトランジスタＱ１のゲートはフリップフロップＦＦ１の反転データ端子とマルチコンテキストメモリＭＭ１のデータ出力端子に接続され、ドレインは内部信号線に接続され、ソースはスイッチングトランジスタＱ２のドレインに接続される。スイッチングトランジスタＱ２のゲートは第１の入力端子に接続され、ソースは接地線に接続される。
また、スイッチングトランジスタＱ３のゲートはフリップフロップＦＦ１のデータ端子に接続され、ドレインは内部信号線に接続され、ソースはスイッチングトランジスタＱ４のドレインに接続される。スイッチングトランジスタＱ４のゲートは第２の入力端子に接続され、ソースは接地線に接続される。
・第６例（ＮＡＮＤ型のマッチラインとＦ／Ｆバッファとマルチコンテキストメモリとを備えるＴｅｒｎａｒｙの１ビット比較器）
図４７は、第６の実施形態にかかる１ビット比較器の第６例を示す回路図である。図４７に示す１ビット比較器１４１１も、上述の実施形態における１ビット比較器と同様、サーチラインＳｘに接続された第１の入力端子および反転サーチライン／Ｓｘに接続された第２の入力端子と、それぞれマッチラインＭＬｘに接続された第１および第２の一致判定端子とを備える。
図４７に示すように、１ビット比較器１４１１は、フリップフロップＦＦ１およびＦＦ２と、マルチコンテキストメモリＭＭ１およびＭＭ２と、スイッチングトランジスタＱ１〜Ｑ４と、スイッチングトランジスタＱ１のドレインとスイッチングトランジスタＱ２のソースとを接続する内部信号線と、を備える。スイッチングトランジスタＱ１のゲートはフリップフロップＦＦ１の反転データ端子とマルチコンテキストメモリＭＭ１のデータ出力端子に接続され、ソースは第１の入力端子に接続される。スイッチングトランジスタＱ２のゲートはフリップフロップＦＦ１のデータ端子に接続され、ドレインは第２の入力端子に接続される。
また、スイッチングトランジスタＱ３のゲートは内部信号線に接続され、ソースは第１の一致判定端子に接続され、ドレインは第２の一致判定端子に接続される。スイッチングトランジスタＱ４のゲートはフリップフロップＦＦ２のデータ端子とマルチコンテキストメモリＭＭ２のデータ出力端子に接続され、ソースは第１の一致判定端子に接続され、ドレインは第２の一致判定端子に接続される。
・第７例（ＮＡＮＤ型のマッチラインとＦ／Ｆバッファとマルチコンテキストメモリとを備えるＢｉｎａｒｙの１ビット比較器）
図４８は、第６の実施形態にかかる１ビット比較器の第７例を示す回路図である。図４８に示す１ビット比較器１５１１も、上述の実施形態における１ビット比較器と同様、サーチラインＳｘに接続された第１の入力端子および反転サーチライン／Ｓｘに接続された第２の入力端子と、それぞれマッチラインＭＬｘに接続された第１および第２の一致判定端子とを備える。
図４８に示すように、１ビット比較器１５１１は、フリップフロップＦＦ１と、マルチコンテキストメモリＭＭ１と、スイッチングトランジスタＱ１〜Ｑ３と、スイッチングトランジスタＱ１のドレインとスイッチングトランジスタＱ２のソースとを接続する内部信号線と、を備える。スイッチングトランジスタＱ１のゲートはフリップフロップＦＦ１の反転データ端子とマルチコンテキストメモリＭＭ１のデータ出力端子に接続され、ソースは第１の入力端子に接続される。スイッチングトランジスタＱ２のゲートはフリップフロップＦＦ１のデータ端子に接続され、ドレインは第２の入力端子に接続される。
また、スイッチングトランジスタＱ３のゲートは内部信号線に接続され、ソースは第１の一致判定端子に接続され、ドレインは第２の一致判定端子に接続される。
以上のような、図４５〜図４８に示す１ビット比較器１２１１〜１５１１では、コンテキストを切り替える際、マルチコンテキストメモリＭＭ１および／またはＭＭ２の出力データをフリップフロップＦＦ１および／またはＦＦ２に転送して記録する。再構成可能な論理回路が動作している間は、フリップフロップＦＦ１および／またはＦＦ２がコンフィグレーションデータを保持および出力する。このため、動作中はマルチコンテキストメモリＭＭ１および／またはＭＭ２の全ての制御線ＷＬ１〜ＷＬ３の電圧を０Ｖとすることができる。
動作中に常時、制御線ＷＬ１〜ＷＬ３に転送電位Ｖ＿ｐａｓｓもしくは読出電位Ｖ＿ｒｅａｄを印加した場合、データの誤書込が起こる場合がある。そこで、上述のようにフリップフロップＦＦ１および／またはＦＦ２をバッファとして備えることで、このような不具合を回避することができる。たとえば図４５〜図４８に示される１ビット比較器１２１１〜１５１１の構成によれば、読出電位Ｖ＿ｒｅａｄもしくは転送電位Ｖ＿ｐａｓｓが制御線ＷＬ１〜ＷＬ３に印加されるのはコンテキストの切り替え時のみで、それ以外の動作中は制御線ＷＬ１〜ＷＬ３の電圧を０Ｖにすることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
たとえば上述した実施形態にかかるＬＵＴ回路およびＭＵＸ回路は、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）装置などのプログラミング可能な集積回路に搭載することが可能である。
１００，１００Ａ，２００，２００Ａ ＬＵＴ回路、 １０１ 検索データ駆動回路、 １１０，１１０−ｘ，１１０Ａ−ｘ，２１０，２１０−ｘ，２１０Ａ−ｘ ビット列比較器、 １１１−ｘ，２１１−ｘ，３１１−ｘ，４１１−ｘ，５１１−ｘ，６１１−ｘ，９１１，１０１１，１１１１，１２１１，１３１１，１４１１，１５１１ １ビット比較器、 ７００，７００−１〜７００−３，８００ ＭＵＸ回路、 ＦＦ１，ＦＦ２ フリップフロップ、 ＩＶ１０ 出力インバータ、 Ｍ１、Ｍ２，Ｍ１１〜Ｍ１３，Ｍ２１〜Ｍ２３ 不揮発メモリトランジスタ、 ＭＬ 共通マッチライン、 ＭＬｘ マッチライン、 ＭＭ１，ＭＭ２，ＭＭ３，ＭＭ１１，ＭＭ１２ マルチコンテキストメモリ、 ＭＰ１〜ＭＰ３ メモリペア、 ＭＳ１，ＭＳ２ メモリストリング、 ＳＬｘ サーチライン対、 ＳＲ１，ＳＲ２ ＳＲＡＭセル、 Ｓｘ サーチライン、 ／Ｓｘ 反転サーチライン、 Ｔ０１〜Ｔ０８，Ｔｓｘ カットオフトランジスタ、 Ｔ１０，Ｔｐｘ プリチャージトランジスタ、 Ｔａｘ，Ｔｂｘ トランジスタ、 Ｔｘ，Ｑ１〜Ｑ４，Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２ スイッチングトランジスタ、ＦＦ１，ＦＦ２ フリップフロップ

Claims (34)

  1. ２つ以上の１ビット比較器の一致判定端子を接続したマッチラインを有するビット列比較器と、
    ２つ以上のサーチラインと反転サーチラインを含むペア配線と、
    共通マッチラインと、
    １つのプリチャージトランジスタと、
    出力インバータと、
    を備え、
    前記１ビット比較器は、少なくとも第１および第２の入力端子と、第１および第２の一致判定端子と、データと反転データとのペアを格納するメモリと、を有し、
    前記１ビット比較器の前記第１の入力端子は前記サーチラインに接続され、
    前記１ビット比較器の前記第２の入力端子は前記反転サーチラインに接続され、
    前記ビット列比較器の前記マッチラインは前記共通マッチラインに接続され、
    前記プリチャージトランジスタのソースは電源電圧線に接続され、
    前記プリチャージトランジスタのドレインは前記共通マッチラインに接続され、
    前記共通マッチラインは前記出力インバータの入力に接続されている、
    ことを特徴とする回路。
  2. ２つ以上の１ビット比較器の一致判定端子を接続したマッチラインを有するビット列比較器と、
    前記ビット列比較器の前記マッチラインにゲートが接続される第１トランジスタと、
    前記ビット列比較器の前記マッチラインにドレインが接続される第１プリチャージトランジスタと、
    ２つ以上のサーチラインおよび反転サーチラインを含むペア配線と、
    共通マッチラインと、
    第２プリチャージトランジスタと、
    出力インバータと、
    を備え、
    前記１ビット比較器は、少なくとも第１および第２の入力端子と、第１および第２の一致判定端子と、データと反転データとのペアを格納するメモリと、を有し、
    前記１ビット比較器の前記第１の入力端子は前記サーチラインに接続され、
    前記１ビット比較器の前記第２の入力端子は前記反転サーチラインに接続され、
    前記ビット列比較器の前記第１トランジスタのドレインは前記共通マッチラインに接続され、
    前記第１プリチャージトランジスタのソースは電源電圧線に接続され、
    前記第２プリチャージトランジスタのソースは電源電圧線に接続され、
    前記第２プリチャージトランジスタのドレインは前記共通マッチラインに接続され、
    前記共通マッチラインは前記出力インバータの入力に接続される、
    ことを特徴とする回路。
  3. 前記ビット列比較器を２つ以上備えることを特徴とする請求項１または２に記載の回路。
  4. 前記サーチラインと前記反転サーチラインとのペアの数をＮｉｎ、前記ビット列比較器の数をＮｃｏｍｐとした場合、ＮｉｎとＮｃｏｍｐとの間に以下の式（１）が成り立つことを特徴とする請求項１または２に記載の回路。
    Ｎｃｏｍｐ≧２Ｎｉｎ／２ …（１）
  5. 前記ビット列比較器の前記メモリは、多入力１出力の真理値表において出力が論理１となる入力ビット列を格納することを特徴とする請求項１または２に記載の回路。
  6. 多入力１出力の真理値表において出力が論理１となる入力ビット列のうちハミング距離が１となるペアは、両者の不一致ビットをドントケアビットに変更した１つの縮小表現ビット列により表現され、
    前記ビット列比較器の前記メモリは、前記縮小表現ビット列を格納する、
    ことを特徴とする請求項１または２に記載の回路。
  7. 前記１ビット比較器は、第１の不揮発メモリトランジスタと、第２の不揮発メモリトランジスタと、を備え、
    前記第１の不揮発メモリトランジスタのゲートは前記第１の入力端子に接続され、
    前記第２の不揮発メモリトランジスタのゲートは前記第２の入力端子に接続され、
    前記第１の不揮発メモリトランジスタのソースは前記第１の一致判定端子に接続され、
    前記第２の不揮発メモリトランジスタのドレインは前記第２の一致判定端子に接続され、
    前記第１の不揮発メモリトランジスタのドレインは前記第２の不揮発メモリトランジスタのソースに接続される、
    ことを特徴とする請求項１に記載の回路。
  8. 不揮発メモリトランジスタの消去状態の閾値電圧を第１閾値電圧、該不揮発メモリトランジスタの書込状態の閾値電圧を第２閾値電圧、前記第１閾値電圧より大きく前記第２閾値電圧よりも小さい電圧を読出電位、前記第２閾値電圧よりも高い電圧を転送電位とした場合、前記サーチラインと前記反転サーチラインの印加電圧をそれぞれ、検索データが０の場合は前記読出電位および前記転送電位と割り当て、前記検索データが１の場合は前記転送電位および前記読出電位と割り当て、前記検索データがマスクビットの場合はともに前記転送電位と割り当てるとともに、
    前記第１の不揮発メモリトランジスタは前記反転データを格納し、
    前記第２の不揮発メモリトランジスタは前記データを格納し、
    前記データと前記反転データにそれぞれ、格納データが０の場合は前記第２閾値電圧および前記第１閾値電圧と割り当て、前記格納データが１の場合は前記第１閾値電圧および前記第２閾値電圧と割り当て、前記格納データがドントケアビットの場合はともに前記第１閾値電圧と割り当てる、
    ことを特徴とする請求項７に記載の回路。
  9. カットオフトランジスタをさらに備え、
    前記ビット列比較器の前記マッチラインは、前記カットオフトランジスタを介して前記共通マッチラインに接続されることを特徴とする請求項７に記載の回路。
  10. 前記１ビット比較器は、第１の不揮発メモリトランジスタと、第２の不揮発メモリトランジスタと、前記第１の一致判定端子と前記第２の一致判定端子を接続する内部信号線と、接地電源線と、を備え、
    前記第１の不揮発メモリトランジスタのゲートは前記第１の入力端子に接続され、
    前記第２の不揮発メモリトランジスタのゲートは前記第２の入力端子に接続され、
    前記第１の不揮発メモリトランジスタのドレインは前記内部信号線に接続され、
    前記第２の不揮発メモリトランジスタのドレインは前記内部信号線に接続され、
    前記第１の不揮発メモリトランジスタのソースは前記接地電源線に接続され、
    前記第２の不揮発メモリトランジスタのソースは前記接地電源線に接続される、
    ことを特徴とする請求項２に記載の回路。
  11. 不揮発メモリトランジスタの消去状態の閾値電圧を第１閾値電圧、該不揮発メモリトランジスタの書込状態の閾値電圧を第２閾値電圧、前記第１閾値電圧よりも低い電圧をオフ電位、前記第１閾値電圧より大きく前記第２閾値電圧よりも小さい電圧を読出電位とした場合、前記サーチラインと前記反転サーチラインの印加電圧をそれぞれ、検索データが０の場合は前記読出電位および前記オフ電位と割り当て、前記検索データが１の場合は前記オフ電位および前記読出電位と割り当て、前記検索データがマスクビットの場合はともに前記オフ電位と割り当てるとともに、
    前記第１の不揮発メモリトランジスタは前記反転データを格納し、
    前記第２の不揮発メモリトランジスタは前記データを格納し、
    前記データと前記反転データにそれぞれ、格納データが０の場合は前記第１閾値電圧および前記第２閾値電圧と割り当て、前記格納データが１の場合は前記第２閾値電圧および前記第１閾値電圧と割り当て、前記格納データがドントケアビットの場合はともに前記第２閾値電圧と割り当てる、
    ことを特徴とする請求項１０に記載の回路。
  12. カットオフトランジスタをさらに備え、
    前記ビット列比較器の前記マッチラインは、前記カットオフトランジスタを介して前記共通マッチラインに接続されることを特徴とする請求項１０に記載の回路。
  13. 前記１ビット比較器は、第１のＳＲＡＭセルと、第２のＳＲＡＭセルと、第１〜第４のスイッチトランジスタと、前記第１の一致判定端子と前記第２の一致判定端子を接続する内部信号線と、接地電源線と、を備え、
    前記第１のスイッチトランジスタのゲートは前記第１のＳＲＡＭセルの第１データ端子に接続され、
    前記第１のスイッチトランジスタのドレインは前記内部信号線に接続され、
    前記第１のスイッチトランジスタのソースは前記第２のスイッチトランジスタのドレインに接続され、
    前記第２のスイッチトランジスタのゲートは前記第１の入力端子に接続され、
    前記第２のスイッチトランジスタのソースは前記接地電源線に接続され、
    前記第３のスイッチトランジスタのゲートは前記第２のＳＲＡＭセルの第１データ端子に接続され、
    前記第３のスイッチトランジスタのドレインは前記内部信号線に接続され、
    前記第３のスイッチトランジスタのソースは前記第４のスイッチトランジスタのドレインに接続され、
    前記第４のスイッチトランジスタのゲートは前記第２の入力端子に接続され、
    前記第４のスイッチトランジスタのソースは前記接地電源線に接続される、
    ことを特徴とする請求項２に記載の回路。
  14. 前記１ビット比較器は、第１のＳＲＡＭセルと、第１〜第４のスイッチトランジスタと、前記第１の一致判定端子と前記第２の一致判定端子を接続する内部信号線と、接地電源線と、を備え、
    前記第１のスイッチトランジスタのゲートは前記第１のＳＲＡＭセルの第１データ端子に接続され、
    前記第１のスイッチトランジスタのドレインは前記内部信号線に接続され、
    前記第１のスイッチトランジスタのソースは前記第２のスイッチトランジスタのドレインに接続され、
    前記第２のスイッチトランジスタのゲートは前記第１の入力端子に接続され、
    前記第２のスイッチトランジスタのソースは前記接地電源線に接続され、
    前記第３のスイッチトランジスタのゲートは前記第１のＳＲＡＭセルの第２データ端子に接続され、
    前記第３のスイッチトランジスタのドレインは前記内部信号線に接続され、
    前記第３のスイッチトランジスタのソースは前記第４のスイッチトランジスタのドレインに接続され、
    前記第４のスイッチトランジスタのゲートは前記第２の入力端子に接続され、
    前記第４のスイッチトランジスタのソースは前記接地電源線に接続される、
    ことを特徴とする請求項２に記載の回路。
  15. 前記１ビット比較器は、第１のＳＲＡＭセルと、第２のＳＲＡＭセルと、第１〜第４のスイッチトランジスタと、前記第１のスイッチトランジスタのドレインと前記第２のスイッチトランジスタのソースとを接続する内部信号線と、を備え、
    前記第１のスイッチトランジスタのゲートは前記第１のＳＲＡＭセルの第１データ端子に接続され、
    前記第１のスイッチトランジスタのソースは前記第１の入力端子に接続され、
    前記第２のスイッチトランジスタのゲートは前記第１のＳＲＡＭセルの第２データ端子に接続され、
    前記第２のスイッチトランジスタのドレインは前記第２の入力端子に接続され、
    前記第３のスイッチトランジスタのゲートは前記内部信号線に接続され、
    前記第３のスイッチトランジスタのソースは前記第１の一致判定端子に接続され、
    前記第３のスイッチトランジスタのドレインは前記第２の一致判定端子に接続され、
    前記第４のスイッチトランジスタのゲートは前記第２のＳＲＡＭセルの第１データ端子に接続され、
    前記第４のスイッチトランジスタのソースは前記第１の一致判定端子に接続され、
    前記第４のスイッチトランジスタのドレインは前記第２の一致判定端子に接続される、
    ことを特徴とする請求項１に記載の回路。
  16. 前記１ビット比較器は、第１のＳＲＡＭセルと、第１〜第３のスイッチトランジスタと、前記第１のスイッチトランジスタのドレインと前記第２のスイッチトランジスタのソースとを接続する内部信号線と、を備え、
    前記第１のスイッチトランジスタのゲートは前記第１のＳＲＡＭセルの第１データ端子に接続され、
    前記第１のスイッチトランジスタのソースは前記第１の入力端子に接続され、
    前記第２のスイッチトランジスタのゲートは前記第１のＳＲＡＭセルの第２データ端子に接続され、
    前記第２のスイッチトランジスタのドレインは前記第２の入力端子に接続され、
    前記第３のスイッチトランジスタのゲートは前記内部信号線に接続され、
    前記第３のスイッチトランジスタのソースは前記第１の一致判定端子に接続され、
    前記第３のスイッチトランジスタのドレインは前記第２の一致判定端子に接続される、
    ことを特徴とする請求項１に記載の回路。
  17. 前記ビット列比較器を１つ備えることを特徴とする請求項１に記載の回路。
  18. 前記１ビット比較器はＮＯＲ型のマッチラインを備え、
    選択されたサーチラインと反転サーチラインとのペアが接続されている１ビット比較器には論理０が格納され、
    選択されていないサーチラインと反転サーチラインとのペアが接続されている１ビット比較器にはドントケアビットが格納されている、
    ことを特徴とする請求項１７に記載の回路。
  19. 前記１ビット比較器はＮＡＮＤ型のマッチラインを備え、
    選択されたサーチラインと反転サーチラインとのペアが接続されている１ビット比較器には論理１が格納され、
    選択されていないサーチラインと反転サーチラインとのペアが接続されている１ビット比較器にはドントケアビットが格納されている、
    ことを特徴とする請求項１７に記載の回路。
  20. 請求項１７記載の回路を複数備え、
    前記複数の回路は、前記サーチラインと前記反転サーチラインとを共有する、
    ことを特徴とする回路。
  21. 前記１ビット比較器は、第１のマルチコンテキストメモリと、第２のマルチコンテキストメモリと、第１〜第４のスイッチトランジスタと、前記第１の一致判定端子と前記第２の一致判定端子を接続する内部信号線と、接地電源線と、を備え、
    前記第１のスイッチトランジスタのゲートは前記第１のマルチコンテキストメモリのデータ出力端子に接続され、
    前記第１のスイッチトランジスタのドレインは前記内部信号線に接続され、
    前記第１のスイッチトランジスタのソースは前記第２のスイッチトランジスタのドレインに接続され、
    前記第２のスイッチトランジスタのゲートは前記第１の入力端子に接続され、
    前記第２のスイッチトランジスタのソースは前記接地電源線に接続され、
    前記第３のスイッチトランジスタのゲートは前記第２のマルチコンテキストメモリのデータ出力端子に接続され、
    前記第３のスイッチトランジスタのドレインは前記内部信号線に接続され、
    前記第３のスイッチトランジスタのソースは前記第４のスイッチトランジスタのドレインに接続され、
    前記第４のスイッチトランジスタのゲートは前記第２の入力端子に接続され、
    前記第４のスイッチトランジスタのソースは前記接地電源線に接続される、
    ことを特徴とする請求項２に記載の回路。
  22. 前記１ビット比較器は、第１のマルチコンテキストメモリと、第２のマルチコンテキストメモリと、第３のマルチコンテキストメモリと、第１〜第４のスイッチトランジスタと、前記第１のスイッチトランジスタのドレインと前記第２のスイッチトランジスタのソースとを接続する内部信号線と、を備え、
    前記第１のスイッチトランジスタのゲートは前記第１のマルチコンテキストメモリのデータ出力端子に接続され、
    前記第１のスイッチトランジスタのソースは前記第１の入力端子に接続され、
    前記第２のスイッチトランジスタのゲートは前記第２のマルチコンテキストメモリのデータ出力端子に接続され、
    前記第２のスイッチトランジスタのドレインは前記第２の入力端子に接続され、
    前記第３のスイッチトランジスタのゲートは前記内部信号線に接続され、
    前記第３のスイッチトランジスタのソースは前記第１の一致判定端子に接続され、
    前記第３のスイッチトランジスタのドレインは前記第２の一致判定端子に接続され、
    前記第４のスイッチトランジスタのゲートは前記第３のマルチコンテキストメモリのデータ出力端子に接続され、
    前記第４のスイッチトランジスタのソースは前記第１の一致判定端子に接続され、
    前記第４のスイッチトランジスタのドレインは前記第２の一致判定端子に接続される、
    ことを特徴とする請求項１に記載の回路。
  23. 前記１ビット比較器は、第１のマルチコンテキストメモリと、第２のマルチコンテキストメモリと、第１〜第３のスイッチトランジスタと、前記第１のスイッチトランジスタのドレインと前記第２のスイッチトランジスタのソースとを接続する内部信号線と、を備え、
    前記第１のスイッチトランジスタのゲートは前記第１のマルチコンテキストメモリのデータ出力端子に接続され、
    前記第１のスイッチトランジスタのソースは前記第１の入力端子に接続され、
    前記第２のスイッチトランジスタのゲートは前記第２のマルチコンテキストメモリのデータ出力端子に接続され、
    前記第２のスイッチトランジスタのドレインは前記第２の入力端子に接続され、
    前記第３のスイッチトランジスタのゲートは前記内部信号線に接続され、
    前記第３のスイッチトランジスタのソースは前記第１の一致判定端子に接続され、
    前記第３のスイッチトランジスタのドレインは前記第２の一致判定端子に接続される、
    ことを特徴とする請求項１に記載の回路。
  24. 前記１ビット比較器は、第１のフリップフロップと、第２のフリップフロップと、第１のマルチコンテキストメモリと、第２のマルチコンテキストメモリと、第１〜第４のスイッチトランジスタと、前記第１の一致判定端子と前記第２の一致判定端子を接続する内部信号線と、接地電源線と、を備え、
    前記第１のスイッチトランジスタのゲートは前記第１のフリップフロップの第１データ端子と前記第１のマルチコンテキストメモリのデータ出力端子に接続され、
    前記第１のスイッチトランジスタのドレインは前記内部信号線に接続され、
    前記第１のスイッチトランジスタのソースは前記第２のスイッチトランジスタのドレインに接続され、
    前記第２のスイッチトランジスタのゲートは前記第１の入力端子に接続され、
    前記第２のスイッチトランジスタのソースは前記接地電源線に接続され、
    前記第３のスイッチトランジスタのゲートは前記第２のフリップフロップの第１データ端子と前記第２のマルチコンテキストメモリのデータ出力端子に接続され、
    前記第３のスイッチトランジスタのドレインは前記内部信号線に接続され、
    前記第３のスイッチトランジスタのソースは前記第４のスイッチトランジスタのドレインに接続され、
    前記第４のスイッチトランジスタのゲートは前記第２の入力端子に接続され、
    前記第４のスイッチトランジスタのソースは前記接地電源線に接続される、
    ことを特徴とする請求項２に記載の回路。
  25. 前記１ビット比較器は、第１のフリップフロップと、第１のマルチコンテキストメモリと、第１〜第４のスイッチトランジスタと、前記第１の一致判定端子と前記第２の一致判定端子を接続する内部信号線と、接地電源線と、を備え、
    前記第１のスイッチトランジスタのゲートは前記第１のフリップフロップの第１データ端子と前記第１のマルチコンテキストメモリのデータ出力端子に接続され、
    前記第１のスイッチトランジスタのドレインは前記内部信号線に接続され、
    前記第１のスイッチトランジスタのソースは前記第２のスイッチトランジスタのドレインに接続され、
    前記第２のスイッチトランジスタのゲートは前記第１の入力端子に接続され、
    前記第２のスイッチトランジスタのソースは前記接地電源線に接続され、
    前記第３のスイッチトランジスタのゲートは前記第１のフリップフロップの第２データ端子に接続され、
    前記第３のスイッチトランジスタのドレインは前記内部信号線に接続され、
    前記第３のスイッチトランジスタのソースは前記第４のスイッチトランジスタのドレインに接続され、
    前記第４のスイッチトランジスタのゲートは前記第２の入力端子に接続され、
    前記第４のスイッチトランジスタのソースは前記接地電源線に接続される、
    ことを特徴とする請求項２に記載の回路。
  26. 前記１ビット比較器は、第１のフリップフロップと、第２のフリップフロップと、第１のマルチコンテキストメモリと、第２のマルチコンテキストメモリと、第１〜第４のスイッチトランジスタと、前記第１のスイッチトランジスタのドレインと前記第２のスイッチトランジスタのソースとを接続する内部信号線と、を備え、
    前記第１のスイッチトランジスタのゲートは前記第１のフリップフロップの第１データ端子と前記第１のマルチコンテキストメモリのデータ出力端子に接続され、
    前記第１のスイッチトランジスタのソースは前記第１の入力端子に接続され、
    前記第２のスイッチトランジスタのゲートは前記第１のフリップフロップの第２データ端子に接続され、
    前記第２のスイッチトランジスタのドレインは前記第２の入力端子に接続され、
    前記第３のスイッチトランジスタのゲートは前記内部信号線に接続され、
    前記第３のスイッチトランジスタのソースは前記第１の一致判定端子に接続され、
    前記第３のスイッチトランジスタのドレインは前記第２の一致判定端子に接続され、
    前記第４のスイッチトランジスタのゲートは前記第２のフリップフロップの第１データ端子と前記第２のマルチコンテキストメモリのデータ出力端子に接続され、
    前記第４のスイッチトランジスタのソースは前記第１の一致判定端子に接続され、
    前記第４のスイッチトランジスタのドレインは前記第２の一致判定端子に接続される、
    ことを特徴とする請求項１に記載の回路。
  27. 前記１ビット比較器は、第１のフリップフロップと、第１のマルチコンテキストメモリと、第１〜第３のスイッチトランジスタと、前記第１のスイッチトランジスタのドレインと前記第２のスイッチトランジスタのソースとを接続する内部信号線と、を備え、
    前記第１のスイッチトランジスタのゲートは前記第１のフリップフロップの第１データ端子と前記第１のマルチコンテキストメモリのデータ出力端子に接続され、
    前記第１のスイッチトランジスタのソースは前記第１の入力端子に接続され、
    前記第２のスイッチトランジスタのゲートは前記第１のフリップフロップの第２データ端子に接続され、
    前記第２のスイッチトランジスタのドレインは前記第２の入力端子に接続され、
    前記第３のスイッチトランジスタのゲートは前記内部信号線に接続され、
    前記第３のスイッチトランジスタのソースは前記第１の一致判定端子に接続され、
    前記第３のスイッチトランジスタのドレインは前記第２の一致判定端子に接続される、
    ことを特徴とする請求項１に記載の回路。
  28. 前記マルチコンテキストメモリは、第１及び第２のデータ線と、データ出力端子と、前記データ出力端子に接続する共通ノードと、前記共通ノードと前記第１のデータ線との間に直列接続される第１及び第２の不揮発メモリトランジスタを少なくとも含む第１のメモリストリングと、前記共通ノードと前記第２のデータ線との間に直列接続される第３及び第４の不揮発メモリトランジスタを少なくとも含む第２のメモリストリングと、
    を備えることを特徴とする請求項２１〜２７のいずれか一つに記載の回路。
  29. 前記マルチコンテキストメモリは、第１及び第２のデータ線と、データ出力端子と、前記データ出力端子に接続する共通ノードと、第１及び第２の制御線と、ゲートが前記第１の制御線に接続され、ドレインが前記第１のデータ線に接続され、ソースが前記共通ノードに接続される第１の不揮発メモリトランジスタ、及び、ゲートが前記第１の制御線に接続され、ドレインが前記第２のデータ線に接続され、ソースが前記共通ノードに接続される第２の不揮発メモリトランジスタを備える第１のメモリペアと、ゲートが前記第２の制御線に接続され、ドレインが前記第１のデータ線に接続され、ソースが前記共通ノードに接続される第３の不揮発メモリトランジスタ、及び、ゲートが前記第２の制御線に接続され、ドレインが前記第２のデータ線に接続され、ソースが前記共通ノードに接続される第４の不揮発メモリトランジスタを備える第２のメモリペアと、
    を備えることを特徴とする請求項２１から２７のいずれか一つに記載の回路。
  30. 請求項１〜２９のいずれか一つに記載の回路を備えたことを特徴とするＬＵＴ回路。
  31. 請求項１〜２９のいずれか一つに記載の回路を備えたことを特徴とするＭＵＸ回路。
  32. 請求項１〜２９のいずれか一つに記載の回路を備えたことを特徴とするＦＰＧＡ装置。
  33. 請求項９に記載の回路にデータを書き込むためのデータ書込方法であって、
    前記カットオフトランジスタに該カットオフトランジスタの閾値電圧以下の電圧を印加することで該カットオフトランジスタを遮断状態とし、
    書込対象の不揮発メモリトランジスタのゲートが接続されている前記サーチラインまたは前記反転サーチラインに書込用のゲート電圧を印加し、
    前記書込対象の不揮発メモリトランジスタのゲートが接続されていない前記サーチラインまたは前記反転サーチラインに非書込用のゲート電圧を印加し、
    前記書込対象の不揮発メモリトランジスタのドレインが接続されている前記マッチラインに書込用のドレイン電圧を印加し、
    前記書込対象の不揮発メモリトランジスタのドレインが接続されていない前記マッチラインに書込阻止用のドレイン電圧を印加する
    ことを含み、
    前記非書込用のゲート電圧は前記書込用のゲート電圧よりも低く、
    前記書込阻止用のドレイン電圧は前記非書込用のゲート電圧よりも低く、
    前記書込用のドレイン電圧は前記書込阻止用のドレイン電圧よりも低い、
    ことを特徴とする方法。
  34. 請求項１２に記載の回路にデータを書き込むためのデータ書込方法であって、
    前記カットオフトランジスタに該カットオフトランジスタの閾値電圧以下の電圧を印加することで該カットオフトランジスタを遮断状態とし、
    書込対象の不揮発メモリトランジスタのゲートが接続されている前記サーチラインまたは前記反転サーチラインに書込用のゲート電圧を印加し、
    前記書込対象の不揮発メモリトランジスタのゲートが接続されていない前記サーチラインまたは前記反転サーチラインに、前記書込用のゲート電圧よりも低い、非書込用のゲート電圧を印加し、
    前記書込対象の不揮発メモリトランジスタのドレインが接続されている前記マッチラインに書込用のドレイン電圧を印加し、
    前記書込対象の不揮発メモリトランジスタのドレインが接続されていない前記マッチラインに、前記書込用のドレイン電圧よりも低い、非書込用のドレイン電圧を印加する、
    ことを特徴とする方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101986206B1 (ko) * 2018-01-03 2019-06-05 연세대학교 산학협력단 비휘발성 메모리 소자를 이용한 가변 입출력 구조의 룩업 테이블 회로

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6254834B2 (ja) * 2012-12-06 2017-12-27 株式会社半導体エネルギー研究所 半導体装置
US9311978B2 (en) * 2013-10-23 2016-04-12 Globalfoundries Inc. Regulated power gating for growable memory
JP2015142175A (ja) * 2014-01-27 2015-08-03 株式会社東芝 プログラマブル論理回路および不揮発性ｆｐｇａ
KR102420735B1 (ko) 2016-08-19 2022-07-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 전원 제어 방법
KR102379729B1 (ko) * 2017-10-27 2022-03-29 삼성전자주식회사 우선 순위에 따라 매칭 라인들을 구동하는 메모리 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4870302A (en) 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
US4642487A (en) 1984-09-26 1987-02-10 Xilinx, Inc. Special interconnect for configurable logic array
JPH0612884A (ja) 1992-06-30 1994-01-21 Nec Corp 連想記憶装置
US6961741B2 (en) 2001-02-15 2005-11-01 Stmicroelectronics Ltd. Look-up table apparatus to perform two-bit arithmetic operation including carry generation
US20070247885A1 (en) * 2006-04-25 2007-10-25 Renesas Technology Corp. Content addressable memory
US8169808B2 (en) 2008-01-25 2012-05-01 Micron Technology, Inc. NAND flash content addressable memory
JP5330524B2 (ja) 2009-09-18 2013-10-30 株式会社東芝 半導体連想メモリ装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101986206B1 (ko) * 2018-01-03 2019-06-05 연세대학교 산학협력단 비휘발성 메모리 소자를 이용한 가변 입출력 구조의 룩업 테이블 회로

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